形成浅沟槽隔离结构的方法和浅沟槽隔离结构
技术领域
本发明涉及半导体制造技术领域,特别涉及一种在半导体器件中形成浅沟槽隔离结构的方法和浅沟槽隔离结构。
背景技术
随着半导体工艺进入深亚微米时代,0.13μm以下的元件例如CMOS器件中,NMOS晶体管和PMOS晶体管之间的隔离层均采用浅沟槽隔离工艺(STI)形成。在这种工艺中,先在衬底上形成浅沟槽,元件之间用刻蚀的浅沟槽隔开,然后在沟槽侧壁和底部形成氧化衬垫,再利用化学气相淀积(CVD)在浅沟槽中填入绝缘介质,例如氧化硅。在填入绝缘介质之后,用化学机械研磨(CMP)的方法使沟槽表面平坦化。
浅沟槽隔离结构的制造工艺中,在半导体基底材料上形成沟槽后,隔离沟槽的侧壁在后续的工艺步骤(如热氧化工艺)中发生氧化,其结果造成隔离沟槽基底的体积膨胀,因而引发沟槽侧壁与绝缘填充物之间的应力问题,在浅沟槽内形成衬垫氧化层后,衬垫材料与绝缘填充物之间也会产生应力。消除这种应力的方法主要集中在浅沟槽衬垫材料的选择以及使用退火工艺来释放沟槽侧壁与绝缘填充层之间的应力和衬垫材料与绝缘填充层之间的应力。专利号为ZL98125145.5的中国专利公开了一种在半导体器件内形成隔离沟槽的方法,其采用在沟槽中沉积衬垫氧化层和填充绝缘介质后进行退火的方法解决浅沟槽侧壁与绝缘填充层之间的应力问题。该方法首先在衬底上形成沟槽,然后在沟槽内沉积一层氧化层并利用HDP-CVD(高密度等离子体化学气相淀积)工艺在沟槽中填充绝缘介质,随后在不低于1150℃的温度进行退火。申请号为02146140.6的中国专利申请公开了一种在半导体基底中形成浅沟槽隔离物的方法,该方法在沟槽内形成氧化硅衬垫之后,在含有氩气的环境下进行退火。申请号为02148740.5的中国专利申请同样公开了一种在半导体基底中形成浅沟槽隔离物的方法,该方法沟槽内形成氧化硅层之后,在含氧化氮或氮气/氧气的环境下对半导体基底(如硅基底)进行回火。在申请号为01109498.2的中国专利申请中,其降低衬垫材料与绝缘填充物之间应力的方法是利用氮氧化硅或是氧化硅/氮化硅/氧化硅的多层结构形成浅沟槽的衬垫。目前还存在将退火工艺和衬垫材料的选择结合起来,以降低沟槽侧壁与绝缘填充层之间的应力和衬垫材料与绝缘填充层之间的应力的方法。
然而,由于利用HDP-CVD工艺在沟槽中填充的绝缘介质非常致密,绝缘介质自身会产生较强的压应力(compressive stress),虽然沟槽侧壁和衬垫材料与沟槽中填充的绝缘介质之间的应力可通过上述方法降低或消除,但绝缘介质自身产生的压应力依然存在,使浅沟槽隔离结构呈现较高的压应力状态。当器件的特征尺寸进入到65nm以及65nm以下的工艺节点后,元件的密集程度越来越高,元件之间的空间距离变得非常微小,这种应力会改变沟槽两侧NMOS和PM0S的沟道晶格结构,影响载流子浓度,导致载流子的迁移率的改变,从而增加了产生漏电流的机会。
发明内容
本发明提供了一种在半导体器件中形成浅沟槽隔离结构的方法和浅沟槽隔离结构,能够有效地降低浅沟槽隔离结构的应力。
本发明的一个目的在于提供一种在半导体器件中形成浅沟槽隔离结构的方法,包括:
在半导体衬底上形成掩膜层;
图案化所述掩膜层以露出对应沟槽位置的半导体衬底;
刻蚀所述衬底形成沟槽并在沟槽中形成衬垫氧化层;
在所述沟槽中轮流淀积第一绝缘介质和第二绝缘介质直至填满所述沟槽;
对所述半导体衬底进行快速热退火处理;
平坦化所述绝缘介质以形成浅沟槽隔离结构。
所述第一绝缘介质是利用亚常压化学气相淀积工艺淀积的绝缘介质。
所述第二绝缘介质是利用高密度等离子体化学气相淀积工艺淀积的绝缘介质。
所述第一绝缘介质是利用高密度等离子体化学气相淀积工艺淀积的绝缘介质。
所述第二绝缘介质是利用亚常压化学气相淀积工艺淀积的绝缘介质。
所述绝缘介质为氧化硅。
所述亚常压化学气相淀积的工艺参数包括:
压力:300-500Torr;
氦气(He)流量:500-2000sccs;
臭氧(O3)流量:10000-20000sccs;
正硅酸乙脂(TEOS)流量:1000-3000sccs。
所述高密度等离子体化学气相淀积的工艺参数包括:
压力:5-12mTorr;
射频功率:6000-9000W;
氢气(H2)流量:200-1000sccs;
氧气(O2)流量:30-36sccs;
硅烷(SiH4)流量:10-14.5sccs。
所述快速热退火的温度为900-1100℃;时间为20-50s。
本发明的另一个目的在于提供一种在半导体器件中形成浅沟槽隔离结构的方法,包括:
在半导体衬底上形成掩膜层;
图案化所述掩膜层以露出对应沟槽位置的半导体衬底;
刻蚀所述衬底形成沟槽并在沟槽中形成衬垫氧化层;
在所述沟槽中循环交替淀积和减薄第一绝缘介质和第二绝缘介质直至填满所述沟槽;
对所述半导体衬底进行快速热退火处理;
平坦化所述绝缘介质以形成浅沟槽隔离结构。
所述第一绝缘介质是利用亚常压化学气相淀积工艺淀积的绝缘介质。
所述第二绝缘介质是利用高密度等离子体化学气相淀积工艺淀积的绝缘介质。
所述第一绝缘介质是利用高密度等离子体化学气相淀积工艺淀积的绝缘介质。
所述第二绝缘介质是利用亚常压化学气相淀积工艺淀积的绝缘介质。
所述绝缘介质为氧化硅。
所述亚常压化学气相淀积的工艺参数包括:
压力:300-500Torr;
氦气(He)流量:500-2000sccs;
臭氧(O3)流量:10000-20000sccs;
正硅酸乙脂(TEOS)流量:1000-3000sccs。
所述高密度等离子体化学气相淀积的工艺参数包括:
压力:5-12mTorr;
射频功率:6000-9000W;
氢气(H2)流量:200-1000sccs;
氧气(O2)流量:30-36sccs;
硅烷(SiH4)流量:10-14.5sccs。
所述快速热退火的温度900-1100℃;时间为20-50s。
利用回刻工艺对所述绝缘介质层进行减薄。
本发明的再一个目的在于提供一种浅沟槽隔离结构,包括半导体衬底和衬底中形成的沟槽,所述沟槽中填充有绝缘介质,其特征在于:所述绝缘介质包括第一绝缘介质和第二绝缘介质,所述第一绝缘介质和第二绝缘介质彼此堆叠形成堆栈结构。
所述第一绝缘介质是利用亚常压化学气相淀积工艺淀积的绝缘介质,所述第二绝缘介质是利用高密度等离子体化学气相淀积工艺淀积的绝缘介质。
所述第一绝缘介质是利用高密度等离子体化学气相淀积工艺淀积的绝缘介质,所述第二绝缘介质是利用亚常压化学气相淀积工艺淀积的绝缘介质。
与现有技术相比,本发明具有以下优点:
本发明的形成浅沟槽隔离的方法利用亚常压化学气相淀积工艺和高密度等离子化学气相淀积工艺在隔离沟槽中交替轮流淀积绝缘介质氧化硅,从而在沟槽中形成亚常压化学气相淀积的氧化硅层和高密度等离子化学气相淀积的氧化硅层彼此堆叠在一起直至填满整个隔离沟槽,也就是沟槽中填充的绝缘介质是由亚常压化学气相淀积工艺形成的氧化硅层和由高密度等离子化学气相淀积工艺形成的氧化硅层堆叠在一起形成的堆栈结构。这样,由于亚常压化学气相淀积工艺形成的氧化硅在应力分布上呈现压应力状态,由高密度等离子化学气相淀积工艺形成的氧化硅层在应力分布上呈现拉应力状态,具有方向相反的应力的各氧化硅层堆叠在一起后,在应力方向上各层的应力叠加后相互抵消,使沟槽中填充的整个绝缘介质层的应力非常小,极大地降低了浅沟槽隔离结构的应力水平,正如本领域技术人员所知,沟槽中的应力会对附近半导体器件例如NMOS和PMOS器件沟道中的晶格结构产生影响,通过本发明方法获得的低应力浅沟槽隔离结构降低了对NMOS和PMOS沟道晶格结构和载流子浓度以及迁移率的影响,从而改善了半导体器件的性能。
更为重要的是,根据压阻效应,拉应力有利于NMOS器件沟道中载流子浓度和迁移率的增加,压应力有利于PMOS器件沟道中载流子浓度和迁移率的增加。应用本发明的方法,可以根据CMOS器件沟道和栅极结构应力工程设计的需要,使由亚常压化学气相淀积工艺形成的氧化硅层和由高密度等离子化学气相淀积工艺形成的氧化硅层堆叠在一起形成的堆栈结构在整体上表现出特定大小和方向的应力状态,实现应力由压应力向拉应力的梯度变化。有针对性地改善CMOS器件中NMOSFET或PMOSFET的电学性能。
附图说明
图1为根据本发明第一实施例的形成浅沟槽隔离结构的方法流程图;
图2A至图2C为说明图1所示方法的浅沟槽隔离结构简化剖面示意图;
图3为根据本发明第二实施例的形成浅沟槽隔离结构的方法流程图;
图4为说明图3所示方法的浅沟槽隔离结构简化剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
本发明是关于半导体集成电路制造技术领域,特别是关于在半导体器件中形成浅沟槽隔离结构的方法和浅沟槽隔离结构。这里需要说明的是,本说明书提供了不同的实施例来说明本发明的各个特征,但这些实施例仅是利用特别的组成和结构以方便说明,并非对本方面的限定。
在半导体器件的制造工艺进入65nm及以下的工艺节点之后,应力对CMOS器件的载流子迁移率的影响变得越来越明显。NOMS和PMOS器件之间的浅沟槽隔离结构(STI)的应力已经是影响CMOS器件的一个非常重要的因素。应力状态的设计是获得器件目标性能的关键因素之一。由于STI隔离沟槽中的应力分布依赖于沟槽内部填充物的结构形态,因此需要改变沟槽内部填充物的结构形态以调整沟槽内部的应力分布。
图1为根据本发明第一实施例的形成浅沟槽隔离结构的方法流程图,所述示意图只是实例,其在此不应过度限制本发明保护的范围。
如图1所示,在半导体衬底中刻蚀形成沟槽(S101),该步骤中在提供的半导体衬底上依次形成氧化硅层和氮化硅层,氧化硅层和氮化硅层作为掩膜层。氮化硅层也可以是氮化硅和氮氧化硅的混合物。氧化硅层和氮化硅层可以提供热生长或化学气相淀积等方法形成。氧化硅作为半导体衬底和氮化硅之间的过渡层。由于氮化硅具有较高的致密程度,可作为后续的刻蚀停止层和化学机械研磨(CMP)的研磨阻挡层。图案化上述掩膜层以露出对应沟槽位置的半导体衬底,利用掩膜在衬底中刻蚀出沟槽;然后,在沟槽中形成衬垫氧化层以利于后续氧化硅层的淀积(S102);在接下来的工艺步骤中,在沟槽中利用亚常压化学气相淀积(SACVD)工艺淀积氧化硅(S103),这里为方便起见将该氧化硅称为SACVD膜。淀积过程中,将半导体衬底放入反应室中,将反应室内的压力控制在300-500Torr;向反应室中通入氦气、氧气和正硅酸乙脂,流量分别为氦气(He)流量:500-2000sccs;臭氧(O3)流量:10000-20000sccs;正硅酸乙脂(TEOS)流量:1000-3000sccs。利用SACVD工艺在沟槽中淀积的氧化硅具有较强的拉应力(tensile stress)。这是由于SACVD是在亚大气压状态下进行的,形成的氧化硅膜层的致密程度不是很高,氧化硅分子之间分子键合力的作用没有达到紧密收缩的程度;在随后的工艺步骤中,回刻氧化硅(S104),使沟槽中的氧化硅减薄;然后再利用HDP-CVD工艺在沟槽内的上述氧化硅表面继续淀积氧化硅(S105),这里为方便起见将该氧化硅膜称为HDP膜。在这个过程中,反应室内的压力控制在5-12mTorr;产生等离子体射频功率为6000-9000W;向反应室中通入氢气、氧气和硅烷(SiH4),氢气(H2)的流量为200-1000sccs;氧气(O2)的流量为30-36sccs;硅烷(SiH4)的流量为10-14.5sccs。由HDP-CVD工艺淀积的氧化硅膜层具有很高的致密程度,因而其具有较高的压应力。如此一来,一层具有拉应力的SACVD膜和一层具有压应力的HDP膜堆叠在一起,两层膜的应力相互抵消,从整体上表现为无应力状态。接下来,再回刻该层HDP膜使其减薄(S106);然后继续执行步骤S103、S104和S105,也就是执行SACVD→回刻→HDPCVD→回刻→SACVD这样一个循环交替淀积、减薄、再淀积的步骤,直至填满沟槽。通过控制沟槽中SACVD膜和HDP膜的数量和厚度可以使沟槽内填充的氧化硅的应力相互抵消。在接下来的工艺步骤中,对衬底进行快速热退火(RTA)处理(S107),温度控制在900-1100℃,时间为20-50s。以进一步消除衬垫氧化层和沟槽侧壁与填充的氧化硅之间的应力;最后通过化学机械研磨对沟槽进行平坦化(S108),从而得到应力水平很低的STI隔离结构。
这里需要说明的是,SACVD和HDPCVD循环交替淀积的次数可以视沟槽深度而定,本领域技术人员可以灵活掌握。当沟槽深度较高时,刻适当增加循环淀积的次数;当深度较小时,可适当减少循环淀积的次数。此外,每层SACVD膜和HDPCVD膜的厚度和淀积顺序也可以根据实际情况而定,即可以先淀积SACVD膜也可以先淀积HDP膜,只要使沟槽中形成SACVD膜和HDPCVD膜的堆栈结构在整体上表现为无应力状态即可,本领域技术人员可以膜的厚度做出许多修改和变化。例如,若沟槽深度为2um,可以利用如表2所示的SACVD膜和HDP膜的不同厚度组合,获得无应力状态的堆栈结构。
当然,也可以根据CMOS器件沟道和栅极结构应力工程设计的需要,使SACVD膜和HDPCVD膜的堆栈结构在整体上表现出特定大小和方向的应力状态。
表2:
图2A至图2C为说明图1所示方法的浅沟槽隔离结构简化剖面示意图,所述示意图只是实例,其在此不应过度限制本发明保护的范围。如图2A所示,在提供的半导体衬底100上依次形成氧化硅层110和氮化硅层120,氮化硅层120也可以示氮化硅或氮氧化硅的混合物。氧化硅层110和氮化硅层120可以提供热生长或化学气相淀积等方法形成。氧化硅110作为半导体衬底100和氮化硅120之间的过渡层。氮化硅120具有较高的致密程度,可以作为后续的刻蚀停止层和化学机械研磨(CMP)的研磨阻挡层。图案化上述掩膜层以露出对应沟槽位置的半导体衬底,利用掩膜在衬底中刻蚀出沟槽130。然后,如图2B所示,在沟槽中形成衬垫氧化层140,以利于后续氧化硅层的淀积。衬垫氧化层140通常采用热氧化的方法形成。
在接下来的工艺步骤中,如图2C所示,在沟槽中利用亚常压化学气相淀积(SACVD)工艺淀积氧化硅层131。利用SACVD工艺在沟槽中淀积的氧化硅膜131具有较强的拉应力(tensile stress)。然后,回刻氧化硅膜131,使沟槽中的氧化硅减薄;再利用HDP-CVD工艺在沟槽内的上述氧化硅表面继续淀积氧化硅膜132,由HDP-CVD工艺淀积的氧化硅膜层具有很高的致密程度,因而其具有较高的压应力。接下来,回刻该层氧化硅膜132使其减薄,继续利用SACVD工艺淀积氧化硅膜133,再回刻该氧化硅膜133使其减薄,继续利用HDP-CVD工艺在氧化硅膜133上淀积氧化硅膜134。由于具有拉应力的SACVD氧化硅膜和具有压应力的HDP氧化硅膜堆叠在一起后,膜的应力相互抵消。沟槽中填充的SACVD膜131和133,HDP膜132和134堆叠在一起组成的堆栈结构从整体上表现为无应力状态。
这里需要说明的是,SACVD和HDPCVD循环交替淀积的次数可以视沟槽深度而定,本领域技术人员可以灵活掌握。当沟槽深度较高时,刻适当增加循环淀积的次数;当深度较小时,可适当减少循环淀积的次数。此外,每层SACVD膜和HDPCVD膜的厚度淀积顺序也可以根据实际情况而定,即可以先淀积SACVD膜也可以先淀积HDP膜,本领域技术人员可以膜的厚度做出许多修改和变化。就本实施例而言,氧化硅膜131、132、133和134已经将沟槽填满。
图3为根据本发明第二实施例的形成浅沟槽隔离结构的方法流程图,所述示意图只是实例,其在此不应过度限制本发明保护的范围。如图3所示,本实施例中,首先在半导体衬底中刻蚀形成沟槽(S301);该步骤中,在提供的半导体衬底上依次形成氧化硅层和氮化硅层,氧化硅层和氮化硅层作为掩膜层。氮化硅层也可以是氮化硅和氮氧化硅的混合物。氧化硅层和氮化硅层可以提供热生长或化学气相淀积等方法形成。氧化硅作为半导体衬底和氮化硅之间的过渡层。由于氮化硅具有较高的致密程度,可作为后续的刻蚀停止层和化学机械研磨(CMP)的研磨阻挡层。图案化上述掩膜层以露出对应沟槽位置的半导体衬底,利用掩膜在衬底中刻蚀出沟槽。然后,在沟槽中形成衬垫氧化层以利于后续氧化硅层的淀积(S302);随后在沟槽中利用亚常压化学气相淀积(SACVD)工艺淀积氧化硅膜(S303),这里为方便起见也将该氧化硅称为SACVD膜。淀积过程中,将半导体衬底放入反应室中,将反应室内的压力控制在300-500Torr;向反应室中通入氦气、氧气和正硅酸乙脂,流量分别为氦气(He)流量:500-2000sccs;臭氧(O3)流量:10000-20000sccs;正硅酸乙脂(TEOS)流量:1000-3000sccs。利用SACVD工艺在沟槽中淀积的氧化硅具有较强的拉应力(tensile stress)。然后,再利用HDP-CVD工艺在沟槽内的上述氧化硅表面继续淀积氧化硅(S304),这里为方便起见同样将该氧化硅膜称为HDP膜。在这个过程中,反应室内的压力控制在5-12mTorr;产生等离子体射频功率为6000-9000W;向反应室中通入氢气、氧气和硅烷(SiH4),氢气(H2)的流量为200-1000sccs;氧气(O2)的流量为30-36sccs;硅烷(SiH4)的流量为10-14.5sccs。由HDP-CVD工艺淀积的氧化硅膜层具有很高的致密程度,因而其具有较高的压应力。接着,重复执行步骤S303和S304,利用这种SACVD工艺和HDP-CVD工艺交替淀积氧化硅膜的方式,直至填满沟槽。通过控制沟槽中SACVD和HDP-CVD淀积的数量和厚度可以使沟槽内填充的氧化硅的应力相互抵消。在接下来的工艺步骤中,对衬底进行快速热退火(RTA)处理(S305),温度控制在900-1100℃,时间为20-50s。以进一步消除衬垫氧化层和沟槽侧壁与填充的氧化硅之间的应力;最后通过化学机械研磨对沟槽进行平坦化(S306)。
图4为说明图3所示方法的浅沟槽隔离结构的简化剖面示意图,所述示意图只是实例,其在此不应过度限制本发明保护的范围。如图4所示,形成掩膜层和衬垫氧化层的步骤与前述图2A和图2B描述的相同,亦是在提供的半导体衬底100上依次形成氧化硅层110和氮化硅层120,氮化硅层120也可以是氮化硅或氮氧化硅的混合物。氧化硅层110和氮化硅层120可以提供热生长或化学气相淀积等方法形成。氧化硅110作为半导体衬底100和氮化硅120之间的过渡层。氮化硅120具有较高的致密程度,可以作为后续的刻蚀停止层和化学机械研磨(CMP)的研磨阻挡层。图案化上述掩膜层以露出对应沟槽位置的半导体衬底,在衬底中刻蚀出沟槽,并在沟槽中形成衬垫氧化层。然后,在沟槽中利用亚常压化学气相淀积(SACVD)工艺淀积氧化硅层141,再利用HDP-CVD工艺在沟槽内的上述氧化硅层表面继续淀积氧化硅膜142。接下来,继续利用SACVD工艺淀积氧化硅膜143,继续利用HDP-CVD工艺在氧化硅膜143上淀积氧化硅膜144。由于具有拉应力的SACVD氧化硅膜和具有压应力的HDP氧化硅膜堆叠在一起后,膜的应力相互抵消,沟槽中填充的SACVD膜141和143,HDP膜142和144堆叠在一起组成的堆栈结构从整体上即表现为无应力状态。
这里同样需要说明的是,本实施例中,SACVD和HDPCVD循环交替淀积的次数可以视沟槽深度而定,本领域技术人员可以灵活掌握。本实施例中,氧化硅膜141、142、143和134已经将沟槽填满。当沟槽深度较高时,可适当增加循环淀积的次数;当深度较小时,可适当减少循环淀积的次数。此外,每层SACVD膜和HDPCVD膜的厚度淀积顺序也可以根据实际情况而定,即可以先淀积SACVD膜也可以先淀积HDP膜,本领域技术人员可以膜的厚度做出许多修改和变化,只要使沟槽中形成SACVD膜和HDPCVD膜的堆栈结构在整体上表现为无应力状态即可。本实施例中,同样可以利用前述如表2所示的SACVD膜和HDP膜的不同厚度组合,获得无应力状态的堆栈结构。还可根据CMOS器件沟道和栅极结构应力工程设计的需要,使SACVD膜和HDPCVD膜的堆栈结构在整体上表现出特定大小和方向的应力状态。
本发明的浅沟槽隔离结构,在沟槽中填充的氧化硅具有如图2C和图4所示的结构形式,其整体应力水平处于极低或无应力状态。因此,在通过退火消除沟槽侧壁和衬垫氧化层与填充氧化硅之间的应力之后,STI隔离结构的应力水平便处于极低或基本无应力状态。当然,也可根据CMOS器件沟道和栅极结构应力工程设计的需要,使SACVD膜和HDPCVD膜的堆栈结构在整体上表现出特定大小和方向的应力状态。
本发明虽然以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以做出可能的变动和修改,因此本发明的保护范围应当以本发明权利要求所界定的范围为准。