JPH10214816A - 半導体装置の製造方法及び半導体装置の容量素子の製造方法 - Google Patents
半導体装置の製造方法及び半導体装置の容量素子の製造方法Info
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- JPH10214816A JPH10214816A JP1408097A JP1408097A JPH10214816A JP H10214816 A JPH10214816 A JP H10214816A JP 1408097 A JP1408097 A JP 1408097A JP 1408097 A JP1408097 A JP 1408097A JP H10214816 A JPH10214816 A JP H10214816A
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Abstract
(57)【要約】
【課題】 半導体基板上に絶縁膜を形成し、その絶縁膜
をエッチングマスクを用いてエッチングして、所定パタ
ーンの開口を形成するようにようにした半導体装置の製
造方法において、開口の変換差を低減でき、開口の良好
な加工精度及び良好な加工形状を実現することができる
と共に、半導体基板の表面を正常に維持する。 【解決手段】 半導体基板１上に絶縁膜４を形成し、そ
の絶縁膜４をエッチングマスク５を用いてエッチングし
て、所定パターンの開口を形成するようにようにした半
導体装置の製造方法において、異方性ドライエッチング
と、その後のウェットエッチングとを連続して行って、
開口を形成する。
をエッチングマスクを用いてエッチングして、所定パタ
ーンの開口を形成するようにようにした半導体装置の製
造方法において、開口の変換差を低減でき、開口の良好
な加工精度及び良好な加工形状を実現することができる
と共に、半導体基板の表面を正常に維持する。 【解決手段】 半導体基板１上に絶縁膜４を形成し、そ
の絶縁膜４をエッチングマスク５を用いてエッチングし
て、所定パターンの開口を形成するようにようにした半
導体装置の製造方法において、異方性ドライエッチング
と、その後のウェットエッチングとを連続して行って、
開口を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法及び半導体装置の容量素子の製造方法に関する。
法及び半導体装置の容量素子の製造方法に関する。
【０００２】
【従来の技術】半導体装置の容量素子における誘電体膜
として、比誘電率の高い材料が開発されてきている。従
来の一般的な誘電体膜は、Ｓｉ3 Ｎ4 膜で、その比誘電
率は７前後であったが、最近は比誘電率の高い誘電体膜
として、Ｔａ2 Ｏ5 （比誘電率は２４前後）や、ＢＳＴ
｛バリウム(Barium)、ストロンチウム(Strontium) 、チ
タニウム(Titanium)及び酸素(Oxygen)の化合物｝膜、Ｓ
ＴＯ｛ストロンチウム(Strontium) 、チタニウム(Titan
ium)及び酸素(Oxygen)の化合物｝膜（比誘電率は３００
〜４００）が出現し、実用化が進んでいる。
として、比誘電率の高い材料が開発されてきている。従
来の一般的な誘電体膜は、Ｓｉ3 Ｎ4 膜で、その比誘電
率は７前後であったが、最近は比誘電率の高い誘電体膜
として、Ｔａ2 Ｏ5 （比誘電率は２４前後）や、ＢＳＴ
｛バリウム(Barium)、ストロンチウム(Strontium) 、チ
タニウム(Titanium)及び酸素(Oxygen)の化合物｝膜、Ｓ
ＴＯ｛ストロンチウム(Strontium) 、チタニウム(Titan
ium)及び酸素(Oxygen)の化合物｝膜（比誘電率は３００
〜４００）が出現し、実用化が進んでいる。
【０００３】容量素子の容量は、誘電体膜の面積と比誘
電率とに比例するため、比誘電率の高い誘電体膜の出現
で、容量素子の面積は急激に縮小化の一途を辿ってい
る。従って、半導体装置に容量素子を形成するときのシ
リコン基板上の絶縁膜に形成した開口（その開口に誘電
体膜を形成し、その上に一方の電極を形成する）におい
て、その変換差及び均一性等の加工精度は容量素子の容
量値に大きな影響を与えるため、より高度な制御が必要
になってくる。因みに、変換差は、レジストマスク等を
用いて絶縁膜等を部分的に加工するとき、レジスト膜等
の寸法と絶縁膜等の寸法の差（比）を意味する。
電率とに比例するため、比誘電率の高い誘電体膜の出現
で、容量素子の面積は急激に縮小化の一途を辿ってい
る。従って、半導体装置に容量素子を形成するときのシ
リコン基板上の絶縁膜に形成した開口（その開口に誘電
体膜を形成し、その上に一方の電極を形成する）におい
て、その変換差及び均一性等の加工精度は容量素子の容
量値に大きな影響を与えるため、より高度な制御が必要
になってくる。因みに、変換差は、レジストマスク等を
用いて絶縁膜等を部分的に加工するとき、レジスト膜等
の寸法と絶縁膜等の寸法の差（比）を意味する。
【０００４】以上の理由から、エッチングによって絶縁
膜に開口を形成するのに、等方的にエッチングが進行す
る加工精度の低いウェットエッチングを用いることは不
適当であるので、異方性ドライエッチング（ＲＩＥ：Re
active Ion Etching：反応性イオンエッチング）の導入
が不可欠となる。しかしながら、異方性ドライエッチン
グで容量素子の製造のために絶縁膜に開口を形成する
と、以下のような問題を生じる。
膜に開口を形成するのに、等方的にエッチングが進行す
る加工精度の低いウェットエッチングを用いることは不
適当であるので、異方性ドライエッチング（ＲＩＥ：Re
active Ion Etching：反応性イオンエッチング）の導入
が不可欠となる。しかしながら、異方性ドライエッチン
グで容量素子の製造のために絶縁膜に開口を形成する
と、以下のような問題を生じる。
【０００５】一般に、エッチングプロセスでは、絶縁膜
の膜厚均一性及びエッチングレートの均一性を考慮し
て、マージンを持たせるために、エッチング時間を延長
するオーバーエッチング時間を設定している。よって、
オーバーエッチング時間によって、絶縁膜を完全にエッ
チングした後に、シリコン基板の表面がエッチング雰囲
気に曝され、しかも場所によってその時間に差が生じ
る。
の膜厚均一性及びエッチングレートの均一性を考慮し
て、マージンを持たせるために、エッチング時間を延長
するオーバーエッチング時間を設定している。よって、
オーバーエッチング時間によって、絶縁膜を完全にエッ
チングした後に、シリコン基板の表面がエッチング雰囲
気に曝され、しかも場所によってその時間に差が生じ
る。
【０００６】等方性ドライエッチングの場合、オーバー
エッチング時間により、シリコン基板の表面にＲＩＥダ
メージ層と呼ばれる結晶性の劣化及びポリマー層、Ｓｉ
Ｃ層の形成が進行し、シリコン基板の表面を劣化させて
しまい、これは後処理でも除去することは困難である。
エッチング時間により、シリコン基板の表面にＲＩＥダ
メージ層と呼ばれる結晶性の劣化及びポリマー層、Ｓｉ
Ｃ層の形成が進行し、シリコン基板の表面を劣化させて
しまい、これは後処理でも除去することは困難である。
【０００７】このようなＲＩＥダメージ層上に誘電体膜
を形成した場合、容量値の均一性が損なわれるのみなら
ず、界面のモフォロジー（morphology）の悪化等により
容量素子の信頼性が低下する。更に、ダメージ層は、ド
ライエッチング条件及びオーバーエッチング時間に依存
するため、頗る不安定で均一性に欠ける。
を形成した場合、容量値の均一性が損なわれるのみなら
ず、界面のモフォロジー（morphology）の悪化等により
容量素子の信頼性が低下する。更に、ダメージ層は、ド
ライエッチング条件及びオーバーエッチング時間に依存
するため、頗る不安定で均一性に欠ける。
【０００８】従って、容量素子の特性の均一性及び信頼
性を向上させるためには、ＲＩＥダメージ層に対する対
策が必要となる。
性を向上させるためには、ＲＩＥダメージ層に対する対
策が必要となる。
【０００９】次に、図２を参照して、半導体装置の容量
素子の一般的な製造方法を説明する。シリコン基板１上
に活性層２を形成する（図２Ａ）。この活性層２はＬＯ
ＣＯＳ（Local Oxidation Of Silicon :シリコンの局部
酸化) 部２で素子分離されている。
素子の一般的な製造方法を説明する。シリコン基板１上
に活性層２を形成する（図２Ａ）。この活性層２はＬＯ
ＣＯＳ（Local Oxidation Of Silicon :シリコンの局部
酸化) 部２で素子分離されている。
【００１０】次に、活性層２及びＬＯＣＯＳ部３上に亘
って全面に絶縁膜４′を形成する。その後、その絶縁膜
４′上の全面にフォトレジスト層を形成し、そのフォト
レジスト層をマスクを通じて露光し、その後、現像処理
することによって、パターニングされたフォトレジスト
層５を形成する（図２Ｂ）。
って全面に絶縁膜４′を形成する。その後、その絶縁膜
４′上の全面にフォトレジスト層を形成し、そのフォト
レジスト層をマスクを通じて露光し、その後、現像処理
することによって、パターニングされたフォトレジスト
層５を形成する（図２Ｂ）。
【００１１】次に、パターニングされたフォトレジスト
層５をマスクとして、絶縁膜４′をエッチングすること
によって、活性層２及びＬＯＣＯＳ部３上に亘って、所
定のパターニングされた絶縁膜４を形成する（図２
Ｃ）。絶縁膜４には、大きな開口と小さな開口が形成さ
れている。
層５をマスクとして、絶縁膜４′をエッチングすること
によって、活性層２及びＬＯＣＯＳ部３上に亘って、所
定のパターニングされた絶縁膜４を形成する（図２
Ｃ）。絶縁膜４には、大きな開口と小さな開口が形成さ
れている。
【００１２】次に、活性層２及び絶縁膜４の全面に亘っ
て、誘電体膜６′を形成する（図２Ｄ）。
て、誘電体膜６′を形成する（図２Ｄ）。
【００１３】次に、絶縁膜４の小さい開口内及びその周
囲の誘電体膜６′及び大きな開口の周囲の誘電体膜６
を、エッチングによって選択的に除去して、絶縁膜４の
大きな開口内の活性層２及びその周囲の絶縁膜４に亘っ
て、容量素子の誘電体膜６を形成する（図２Ｅ）。次
に、絶縁膜４上及び誘電体膜６上に亘って、導電層（ア
ルミニウム等の金属層）を形成し、それを選択的にエッ
チングすることにより、絶縁膜４の大きな開口の誘電体
膜６上及び活性層２上の絶縁膜４の小さな開口内及びそ
の底の活性層２上にそれぞれ上部電極８及び下部電極７
を形成する。かくして、半導体装置の容量素子が完成す
る。
囲の誘電体膜６′及び大きな開口の周囲の誘電体膜６
を、エッチングによって選択的に除去して、絶縁膜４の
大きな開口内の活性層２及びその周囲の絶縁膜４に亘っ
て、容量素子の誘電体膜６を形成する（図２Ｅ）。次
に、絶縁膜４上及び誘電体膜６上に亘って、導電層（ア
ルミニウム等の金属層）を形成し、それを選択的にエッ
チングすることにより、絶縁膜４の大きな開口の誘電体
膜６上及び活性層２上の絶縁膜４の小さな開口内及びそ
の底の活性層２上にそれぞれ上部電極８及び下部電極７
を形成する。かくして、半導体装置の容量素子が完成す
る。
【００１４】次に、図３を参照して、図２の半導体装置
の容量素子の製造方法中のパターニングされたフォトレ
ジスト層５をエッチングマスクとして、絶縁膜４をエッ
チングして、開口を形成する場合の従来例を説明する。
図３Ａに示す如く、ウェットエッチングで等方的にエッ
チングを進行させて、絶縁膜４の開口を形成する場合
は、オーバーエッチング時間による変換差が生じ、この
変換差は絶縁膜４の膜厚の均一性やエッチングレートの
均一性に応じて異なる。又、絶縁膜４の加工形状が曲面
となるため、容量素子の容量値誤差等が大きくなるの
で、容量の精度が低くなる。
の容量素子の製造方法中のパターニングされたフォトレ
ジスト層５をエッチングマスクとして、絶縁膜４をエッ
チングして、開口を形成する場合の従来例を説明する。
図３Ａに示す如く、ウェットエッチングで等方的にエッ
チングを進行させて、絶縁膜４の開口を形成する場合
は、オーバーエッチング時間による変換差が生じ、この
変換差は絶縁膜４の膜厚の均一性やエッチングレートの
均一性に応じて異なる。又、絶縁膜４の加工形状が曲面
となるため、容量素子の容量値誤差等が大きくなるの
で、容量の精度が低くなる。
【００１５】そこで、図３Ｂに示す如く、ドライエッチ
ングで等方的にエッチングを進行させて、絶縁膜４の開
口を形成する場合は、変換差や加工形状には問題はない
が、オーバーエッチング時間によって、絶縁膜をエッチ
ングした後に、シリコン基板１の表面をエッチング雰囲
気に曝すため、シリコン基板１の表面にＲＩＥダメージ
層（結晶性の劣化及びポリマー層、ＳｉＣ層）９が形成
されてしまう。
ングで等方的にエッチングを進行させて、絶縁膜４の開
口を形成する場合は、変換差や加工形状には問題はない
が、オーバーエッチング時間によって、絶縁膜をエッチ
ングした後に、シリコン基板１の表面をエッチング雰囲
気に曝すため、シリコン基板１の表面にＲＩＥダメージ
層（結晶性の劣化及びポリマー層、ＳｉＣ層）９が形成
されてしまう。
【００１６】このダメージ層ＲＩＥ９の存在は、実質的
に、誘電体膜６が厚くなったのと等価となるため、容量
素子の容量値が低下する。更に、このダメージ層ＲＩＥ
９は、シリコン基板１と誘電体膜６との界面に位置する
ため、表面モフォロジーの悪化等によって、容量素子の
信頼性が低下する。
に、誘電体膜６が厚くなったのと等価となるため、容量
素子の容量値が低下する。更に、このダメージ層ＲＩＥ
９は、シリコン基板１と誘電体膜６との界面に位置する
ため、表面モフォロジーの悪化等によって、容量素子の
信頼性が低下する。
【００１７】
【発明が解決しようとする課題】かかる点に鑑み、本発
明は、半導体基板上に絶縁膜を形成し、その絶縁膜をエ
ッチングマスクを用いてエッチングして、所定パターン
の開口を形成するようにようにした半導体装置の製造方
法において、開口の変換差を低減でき、開口の良好な加
工精度及び良好な加工形状を実現することができると共
に、半導体基板の表面を正常に維持することのできる方
法を提案しようとするものである。
明は、半導体基板上に絶縁膜を形成し、その絶縁膜をエ
ッチングマスクを用いてエッチングして、所定パターン
の開口を形成するようにようにした半導体装置の製造方
法において、開口の変換差を低減でき、開口の良好な加
工精度及び良好な加工形状を実現することができると共
に、半導体基板の表面を正常に維持することのできる方
法を提案しようとするものである。
【００１８】又、本発明は、半導体基板上に絶縁膜を形
成し、その絶縁膜をエッチングマスクを用いてエッチン
グして、所定パターンの開口を形成するようにようにし
た半導体装置の製造方法において、開口の変換差を低減
でき、開口の良好な加工精度及び良好な加工形状を実現
することができ、絶縁膜形成時のスループットの悪化を
阻止でき、絶縁膜を少ない工程で形成することのできる
方法を提案しようとするものである。
成し、その絶縁膜をエッチングマスクを用いてエッチン
グして、所定パターンの開口を形成するようにようにし
た半導体装置の製造方法において、開口の変換差を低減
でき、開口の良好な加工精度及び良好な加工形状を実現
することができ、絶縁膜形成時のスループットの悪化を
阻止でき、絶縁膜を少ない工程で形成することのできる
方法を提案しようとするものである。
【００１９】更に、本発明は、半導体基板上に絶縁膜を
形成し、その絶縁膜をエッチングマスクを用いてエッチ
ングして、所定パターンの開口を形成し、その開口内に
誘電体膜を形成し、その誘電体膜上に一対の電極の内の
一方の電極を形成するようにした半導体装置の容量素子
の製造方法において、開口の変換差を低減でき、開口の
良好な加工精度及び良好な加工形状を実現することがで
きると共に、半導体基板の表面を正常に維持することが
でき、これられによって、容量値の精度が高く、ＴＤＤ
Ｂ｛Time Dependent Dielectric Breakdown （経時絶縁
破壊）｝評価において良好な結果が得られ、信頼性の高
い容量素子を得ることのできる方法を提案しようとする
ものである。
形成し、その絶縁膜をエッチングマスクを用いてエッチ
ングして、所定パターンの開口を形成し、その開口内に
誘電体膜を形成し、その誘電体膜上に一対の電極の内の
一方の電極を形成するようにした半導体装置の容量素子
の製造方法において、開口の変換差を低減でき、開口の
良好な加工精度及び良好な加工形状を実現することがで
きると共に、半導体基板の表面を正常に維持することが
でき、これられによって、容量値の精度が高く、ＴＤＤ
Ｂ｛Time Dependent Dielectric Breakdown （経時絶縁
破壊）｝評価において良好な結果が得られ、信頼性の高
い容量素子を得ることのできる方法を提案しようとする
ものである。
【００２０】更に、本発明は、半導体基板上に絶縁膜を
形成し、その絶縁膜をエッチングマスクを用いてエッチ
ングして、所定パターンの開口を形成し、その開口内に
誘電体膜を形成し、その誘電体膜上に一対の電極の内の
一方の電極を形成するようにした半導体装置の容量素子
の製造方法において、開口の変換差を低減でき、開口の
良好な加工精度及び良好な加工形状を実現することがで
き、絶縁膜形成時のスループットの悪化を阻止でき、絶
縁膜を少ない工程で形成することのできる方法を提案し
ようとするものである。
形成し、その絶縁膜をエッチングマスクを用いてエッチ
ングして、所定パターンの開口を形成し、その開口内に
誘電体膜を形成し、その誘電体膜上に一対の電極の内の
一方の電極を形成するようにした半導体装置の容量素子
の製造方法において、開口の変換差を低減でき、開口の
良好な加工精度及び良好な加工形状を実現することがで
き、絶縁膜形成時のスループットの悪化を阻止でき、絶
縁膜を少ない工程で形成することのできる方法を提案し
ようとするものである。
【００２１】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板上に絶縁膜を形成し、その絶
縁膜をエッチングマスクを用いてエッチングして、所定
パターンの開口を形成するようにようにした半導体装置
の製造方法において、異方性ドライエッチングと、その
後のウェットエッチングとを連続して行って、開口を形
成するようにしたものである。
の製造方法は、半導体基板上に絶縁膜を形成し、その絶
縁膜をエッチングマスクを用いてエッチングして、所定
パターンの開口を形成するようにようにした半導体装置
の製造方法において、異方性ドライエッチングと、その
後のウェットエッチングとを連続して行って、開口を形
成するようにしたものである。
【００２２】かかる本発明によれば、半導体基板上に絶
縁膜を形成し、その絶縁膜をエッチングマスクを用い、
異方性ドライエッチングと、その後のウェットエッチン
グとを連続して行って、所定パターンの開口を形成す
る。
縁膜を形成し、その絶縁膜をエッチングマスクを用い、
異方性ドライエッチングと、その後のウェットエッチン
グとを連続して行って、所定パターンの開口を形成す
る。
【００２３】
【発明の実施の形態】以下に、図１を参照して、本発明
の実施例を詳細に説明する。尚、容量素子の全体的な製
造工程は図２で説明した通りであるので、重複説明は省
略する。この実施例では、パターニングされたフォトレ
ジスト層５をマスクした、絶縁膜４のエッチングによる
開口の形成を、次のように２段階のエッチング工程で行
う。即ち、最初の工程では、図１Ａに示す如く、絶縁膜
４に対し、等方性ドライエッチングを行い、しかも、そ
の際エッチング除去すべき絶縁膜の一部が残るようにエ
ッチング時間を短くし、その後連続して、図１Ｂに示す
如く、絶縁膜４のエッチング除去すべき部分の残りの部
分を全部除去するように、ウェットエッチングを行う。
の実施例を詳細に説明する。尚、容量素子の全体的な製
造工程は図２で説明した通りであるので、重複説明は省
略する。この実施例では、パターニングされたフォトレ
ジスト層５をマスクした、絶縁膜４のエッチングによる
開口の形成を、次のように２段階のエッチング工程で行
う。即ち、最初の工程では、図１Ａに示す如く、絶縁膜
４に対し、等方性ドライエッチングを行い、しかも、そ
の際エッチング除去すべき絶縁膜の一部が残るようにエ
ッチング時間を短くし、その後連続して、図１Ｂに示す
如く、絶縁膜４のエッチング除去すべき部分の残りの部
分を全部除去するように、ウェットエッチングを行う。
【００２４】これによって、ウェットエッチングによる
変換差を低減することができると共に、等方性ドライエ
ッチングのＲＩＥダメージ層９は絶縁膜４上に形成され
るため、ウェットエッチング時に、そのＲＩＥダメージ
層９が絶縁膜４と共にエッチング除去される。
変換差を低減することができると共に、等方性ドライエ
ッチングのＲＩＥダメージ層９は絶縁膜４上に形成され
るため、ウェットエッチング時に、そのＲＩＥダメージ
層９が絶縁膜４と共にエッチング除去される。
【００２５】かくして、この実施例によれば、ウェット
エッチングによる変換差を低減することが可能となるだ
けでなく、等方性ドライエッチングのＲＩＥダメージ層
（等方性ドライエッチングの場合に、オーバーエッチン
グ時間により、シリコン基板１の表面に結晶性の劣化及
びポリマー層、ＳｉＣ層の形成が進行し、Ｓｉ表面を劣
化させてしまうことを言う）９が絶縁膜４上に形成され
るため、ウェットエッチング時に除去されるべき残りの
絶縁膜４と共に確実に除去され、シリコン基板１の表面
（ここでは、活性層２の表面）は正常なままとなる。
エッチングによる変換差を低減することが可能となるだ
けでなく、等方性ドライエッチングのＲＩＥダメージ層
（等方性ドライエッチングの場合に、オーバーエッチン
グ時間により、シリコン基板１の表面に結晶性の劣化及
びポリマー層、ＳｉＣ層の形成が進行し、Ｓｉ表面を劣
化させてしまうことを言う）９が絶縁膜４上に形成され
るため、ウェットエッチング時に除去されるべき残りの
絶縁膜４と共に確実に除去され、シリコン基板１の表面
（ここでは、活性層２の表面）は正常なままとなる。
【００２６】以上から、容量値の精度の高く、ＴＤＤＢ
評価においても良好な結果の得られ、信頼性の高い容量
素子を得ることができる。
評価においても良好な結果の得られ、信頼性の高い容量
素子を得ることができる。
【００２７】上述の絶縁膜４は、活性層２上に形成した
熱酸化膜４ａ及びその上に形成したＳｉＯ2 膜４ｂから
なる２層構造である。
熱酸化膜４ａ及びその上に形成したＳｉＯ2 膜４ｂから
なる２層構造である。
【００２８】さて、上述のウェットエッチングで、Ｓｉ
Ｏ2 膜に開口を形成する場合、弗酸系の薬液を用いるの
が一般的である。しかし、開口面積の変換差を低減する
ために、弗酸系の薬液にエッチングレートの遅い熱酸化
膜、又は、ＣＶＤ（ChemicalVapor Deposition:化学蒸
着) によるＳｉＯ2 膜に熱処理を施して、緻密化した熱
酸化膜４ａを形成する必要がある。このような熱酸化膜
の形成、又は、ＣＶＤと熱処理の連続工程はスループッ
トを悪化させる。特に熱酸化膜は、膜厚が厚くなるに従
って、酸化レートが低下するため、厚膜を形成するとス
ループットが悪化する。
Ｏ2 膜に開口を形成する場合、弗酸系の薬液を用いるの
が一般的である。しかし、開口面積の変換差を低減する
ために、弗酸系の薬液にエッチングレートの遅い熱酸化
膜、又は、ＣＶＤ（ChemicalVapor Deposition:化学蒸
着) によるＳｉＯ2 膜に熱処理を施して、緻密化した熱
酸化膜４ａを形成する必要がある。このような熱酸化膜
の形成、又は、ＣＶＤと熱処理の連続工程はスループッ
トを悪化させる。特に熱酸化膜は、膜厚が厚くなるに従
って、酸化レートが低下するため、厚膜を形成するとス
ループットが悪化する。
【００２９】一方、等方性ドライエッチングでは、熱酸
化膜、ＣＶＤによるＳｉＯ2 膜、更に、ＣＶＤによるＳ
ｉＯ2 膜を熱処理により緻密化した膜に対して、エッチ
ングレートは同等である。
化膜、ＣＶＤによるＳｉＯ2 膜、更に、ＣＶＤによるＳ
ｉＯ2 膜を熱処理により緻密化した膜に対して、エッチ
ングレートは同等である。
【００３０】この実施例による、等方性ドライエッチン
グと、ウェットエッチングとの連続処理の利点は、上述
したように、絶縁膜４の開口をエッチングによって形成
するときに変換差を低減できることである。従って、ウ
ェットエッチングによって、絶縁膜４に形成された開口
の下部は弗酸系の薬液に対して、エッチングレートの低
い熱酸化膜を用いる必要があるが、等方性ドライエッチ
ングで開口する絶縁膜４の上部は、ＣＶＤ膜をそのまま
使用することができる。
グと、ウェットエッチングとの連続処理の利点は、上述
したように、絶縁膜４の開口をエッチングによって形成
するときに変換差を低減できることである。従って、ウ
ェットエッチングによって、絶縁膜４に形成された開口
の下部は弗酸系の薬液に対して、エッチングレートの低
い熱酸化膜を用いる必要があるが、等方性ドライエッチ
ングで開口する絶縁膜４の上部は、ＣＶＤ膜をそのまま
使用することができる。
【００３１】このように、容量素子を形成するための絶
縁膜４を、図１Ａ及びＢに示す如く、下層の熱酸化膜４
ａ及び上層のＳｉＯ2 膜４ｂの２層構造にすることで、
加工精度や加工形状を向上しつつ、厚い熱酸化膜４ａを
形成することによるスループットの悪化の防止、又は、
ＣＶＤ後の熱処理工程の省略が可能となるので、絶縁膜
４を形成する工程が少なくなり、容量素子の生産性が向
上する。
縁膜４を、図１Ａ及びＢに示す如く、下層の熱酸化膜４
ａ及び上層のＳｉＯ2 膜４ｂの２層構造にすることで、
加工精度や加工形状を向上しつつ、厚い熱酸化膜４ａを
形成することによるスループットの悪化の防止、又は、
ＣＶＤ後の熱処理工程の省略が可能となるので、絶縁膜
４を形成する工程が少なくなり、容量素子の生産性が向
上する。
【００３２】開口される絶縁膜４がシリコン基板１上に
形成された厚いＳｉＯ2 膜である場合、この絶縁膜を熱
酸化膜で形成することは、生産性の低下につながる。
又、一般的なＣＶＤによるＳｉＯ2 膜を使用した場合、
ウェットエッチングのエッチングレートが熱酸化膜に対
して大きいため、変換差や均一性のの悪化などの問題が
生じる。特に、ＴＥＯＳ〔Tetra Echile Ortho Silicat
e:テトラエチルシリケートＳｉ（ＯＣ2 Ｈ5 ）｝〕を原
料ガスとして使用したＣＶＤ法によるＳｉＯ2 膜は、弗
酸系薬液に対するエッチングレートが熱酸化膜の３〜６
倍も大きい。更に、変換差が小さく、加工形状が良好な
等方性ドライエッチング法で、絶縁膜４に開口を形成し
た場合、シリコン基板１の表面を劣化させるため、信頼
性の低下を引き起こす。
形成された厚いＳｉＯ2 膜である場合、この絶縁膜を熱
酸化膜で形成することは、生産性の低下につながる。
又、一般的なＣＶＤによるＳｉＯ2 膜を使用した場合、
ウェットエッチングのエッチングレートが熱酸化膜に対
して大きいため、変換差や均一性のの悪化などの問題が
生じる。特に、ＴＥＯＳ〔Tetra Echile Ortho Silicat
e:テトラエチルシリケートＳｉ（ＯＣ2 Ｈ5 ）｝〕を原
料ガスとして使用したＣＶＤ法によるＳｉＯ2 膜は、弗
酸系薬液に対するエッチングレートが熱酸化膜の３〜６
倍も大きい。更に、変換差が小さく、加工形状が良好な
等方性ドライエッチング法で、絶縁膜４に開口を形成し
た場合、シリコン基板１の表面を劣化させるため、信頼
性の低下を引き起こす。
【００３３】このような問題に対して、この実施例によ
れば、良好な加工精度と加工形状を維持しつつシリコン
基板１の表面を正常にすことができるので、「等方性ド
ライエッチングとウェットエッチングを連続して行う」
こと、更に、加工精度を向上させ、且つ、生産性も向上
させるために、「開口される膜をウェットエッチングで
のエッチングレートが低い膜と容易に形成できる膜の２
層構造を形成する」ことである。従って、この方法は、
容量素子の形成や絶縁膜の開口に限ったことではなく、
例えば、コンタクトホールの形成等にも有効な技術であ
る。
れば、良好な加工精度と加工形状を維持しつつシリコン
基板１の表面を正常にすことができるので、「等方性ド
ライエッチングとウェットエッチングを連続して行う」
こと、更に、加工精度を向上させ、且つ、生産性も向上
させるために、「開口される膜をウェットエッチングで
のエッチングレートが低い膜と容易に形成できる膜の２
層構造を形成する」ことである。従って、この方法は、
容量素子の形成や絶縁膜の開口に限ったことではなく、
例えば、コンタクトホールの形成等にも有効な技術であ
る。
【００３４】
【発明の効果】第１の本発明によれば、半導体基板上に
絶縁膜を形成し、その絶縁膜をエッチングマスクを用い
てエッチングして、所定パターンの開口を形成するよう
にようにした半導体装置の製造方法において、異方性ド
ライエッチングと、その後のウェットエッチングとを連
続して行って、開口を形成するようにしたので、開口の
変換差を低減でき、開口の良好な加工精度及び良好な加
工形状を実現することができると共に、半導体基板の表
面を正常に維持することのできる半導体装置の製造方法
を得ることができる。
絶縁膜を形成し、その絶縁膜をエッチングマスクを用い
てエッチングして、所定パターンの開口を形成するよう
にようにした半導体装置の製造方法において、異方性ド
ライエッチングと、その後のウェットエッチングとを連
続して行って、開口を形成するようにしたので、開口の
変換差を低減でき、開口の良好な加工精度及び良好な加
工形状を実現することができると共に、半導体基板の表
面を正常に維持することのできる半導体装置の製造方法
を得ることができる。
【００３５】第２の本発明によれば、半導体基板上に絶
縁膜を形成し、その絶縁膜をエッチングマスクを用いて
エッチングして、所定パターンの開口を形成するように
ようにした半導体装置の製造方法において、絶縁膜を、
ウェットエッチングでのエッチングレートが低い膜と、
容易に形成できる膜との２層構造から構成するようにし
たので、開口の変換差を低減でき、開口の良好な加工精
度及び良好な加工形状を実現することができ、絶縁膜形
成時のスループットの悪化を阻止でき、絶縁膜を少ない
工程で形成することのできる半導体装置の製造方法を得
ることができる。
縁膜を形成し、その絶縁膜をエッチングマスクを用いて
エッチングして、所定パターンの開口を形成するように
ようにした半導体装置の製造方法において、絶縁膜を、
ウェットエッチングでのエッチングレートが低い膜と、
容易に形成できる膜との２層構造から構成するようにし
たので、開口の変換差を低減でき、開口の良好な加工精
度及び良好な加工形状を実現することができ、絶縁膜形
成時のスループットの悪化を阻止でき、絶縁膜を少ない
工程で形成することのできる半導体装置の製造方法を得
ることができる。
【００３６】第３の本発明によれば、第１の本発明の半
導体装置の製造方法において、絶縁膜を、ウェットエッ
チングでのエッチングレートが低い膜と、容易に形成で
きる膜との２層構造から構成するようにしたので、開口
の変換差を低減でき、開口の良好な加工精度及び良好な
加工形状を実現することができると共に、半導体基板の
表面を正常に維持することができ、且つ、絶縁膜形成時
のスループットの悪化を阻止でき、絶縁膜を少ない工程
で形成することのできる半導体装置の製造方法を得るこ
とができる。
導体装置の製造方法において、絶縁膜を、ウェットエッ
チングでのエッチングレートが低い膜と、容易に形成で
きる膜との２層構造から構成するようにしたので、開口
の変換差を低減でき、開口の良好な加工精度及び良好な
加工形状を実現することができると共に、半導体基板の
表面を正常に維持することができ、且つ、絶縁膜形成時
のスループットの悪化を阻止でき、絶縁膜を少ない工程
で形成することのできる半導体装置の製造方法を得るこ
とができる。
【００３７】第４の本発明によれば、半導体基板上に絶
縁膜を形成し、その絶縁膜をエッチングマスクを用いて
エッチングして、所定パターンの開口を形成し、その開
口内に誘電体膜を形成し、その誘電体膜上に一対の電極
の内の一方の電極を形成するようにした半導体装置の容
量素子の製造方法において、異方性ドライエッチング
と、その後のウェットエッチングとを連続して行って、
開口を形成するようにしたので、開口の変換差を低減で
き、開口の良好な加工精度及び良好な加工形状を実現す
ることができると共に、半導体基板の表面を正常に維持
することができ、これられによって、容量値の精度が高
く、ＴＤＤＢ評価において良好な結果が得られ、信頼性
の高い容量素子を得ることのできる半導体装置の容量素
子の製造方法を得ることができる。
縁膜を形成し、その絶縁膜をエッチングマスクを用いて
エッチングして、所定パターンの開口を形成し、その開
口内に誘電体膜を形成し、その誘電体膜上に一対の電極
の内の一方の電極を形成するようにした半導体装置の容
量素子の製造方法において、異方性ドライエッチング
と、その後のウェットエッチングとを連続して行って、
開口を形成するようにしたので、開口の変換差を低減で
き、開口の良好な加工精度及び良好な加工形状を実現す
ることができると共に、半導体基板の表面を正常に維持
することができ、これられによって、容量値の精度が高
く、ＴＤＤＢ評価において良好な結果が得られ、信頼性
の高い容量素子を得ることのできる半導体装置の容量素
子の製造方法を得ることができる。
【００３８】第５の本発明によれば、半導体基板上に絶
縁膜を形成し、その絶縁膜をエッチングマスクを用いて
エッチングして、所定パターンの開口を形成し、その開
口内に誘電体膜を形成し、その誘電体膜上に一対の電極
の内の一方の電極を形成するようにした半導体装置の容
量素子の製造方法において、絶縁膜を、ウェットエッチ
ングでのエッチングレートが低い膜と、容易に形成でき
る膜との２層構造から構成するようにしたので、開口の
変換差を低減でき、開口の良好な加工精度及び良好な加
工形状を実現することができ、絶縁膜形成時のスループ
ットの悪化を阻止でき、絶縁膜を少ない工程で形成する
ことのできる半導体装置の容量素子の製造方法を得るこ
とができる。
縁膜を形成し、その絶縁膜をエッチングマスクを用いて
エッチングして、所定パターンの開口を形成し、その開
口内に誘電体膜を形成し、その誘電体膜上に一対の電極
の内の一方の電極を形成するようにした半導体装置の容
量素子の製造方法において、絶縁膜を、ウェットエッチ
ングでのエッチングレートが低い膜と、容易に形成でき
る膜との２層構造から構成するようにしたので、開口の
変換差を低減でき、開口の良好な加工精度及び良好な加
工形状を実現することができ、絶縁膜形成時のスループ
ットの悪化を阻止でき、絶縁膜を少ない工程で形成する
ことのできる半導体装置の容量素子の製造方法を得るこ
とができる。
【００３９】第６の本発明によれば、第４の本発明の半
導体装置の容量素子の製造方法において、絶縁膜を、ウ
ェットエッチングでのエッチングレートが低い膜と、容
易に形成できる膜との２層構造から構成するようにした
ので、開口の変換差を低減でき、開口の良好な加工精度
及び良好な加工形状を実現することができると共に、半
導体基板の表面を正常に維持することができ、これられ
によって、容量値の精度が高く、ＴＤＤＢ評価において
良好な結果が得られ、信頼性の高い容量素子を得ること
ができ、絶縁膜形成時のスループットの悪化を阻止で
き、絶縁膜を少ない工程で形成することのできる半導体
装置の容量素子の製造方法を得ることができる。
導体装置の容量素子の製造方法において、絶縁膜を、ウ
ェットエッチングでのエッチングレートが低い膜と、容
易に形成できる膜との２層構造から構成するようにした
ので、開口の変換差を低減でき、開口の良好な加工精度
及び良好な加工形状を実現することができると共に、半
導体基板の表面を正常に維持することができ、これられ
によって、容量値の精度が高く、ＴＤＤＢ評価において
良好な結果が得られ、信頼性の高い容量素子を得ること
ができ、絶縁膜形成時のスループットの悪化を阻止で
き、絶縁膜を少ない工程で形成することのできる半導体
装置の容量素子の製造方法を得ることができる。
【図１】本発明の半導体装置の製造方法を示す工程図で
ある。
ある。
【図２】半導体装置の容量素子の製造方法を示す工程図
である。
である。
【図３】従来の半導体装置の製造方法を示す工程図であ
る。
る。
１ シリコン基板、２ 活性層、３ ＬＯＣＯＳ部、４
絶縁膜、５ フォトレジスト層、６ 誘電体膜、７
下部電極、８ 上部電極。
絶縁膜、５ フォトレジスト層、６ 誘電体膜、７
下部電極、８ 上部電極。
Claims (6)
- 【請求項１】 半導体基板上に絶縁膜を形成し、該絶縁
膜をエッチングマスクを用いてエッチングして、所定パ
ターンの開口を形成するようにようにした半導体装置の
製造方法において、 異方性ドライエッチングと、その後のウェットエッチン
グとを連続して行って、上記開口を形成することを特徴
とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に絶縁膜を形成し、該絶縁
膜をエッチングマスクを用いてエッチングして、所定パ
ターンの開口を形成するようにようにした半導体装置の
製造方法において、 上記絶縁膜を、ウェットエッチングでのエッチングレー
トが低い膜と、容易に形成できる膜との２層構造から構
成することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 上記絶縁膜を、ウェットエッチングでのエッチングレー
トが低い膜と、容易に形成できる膜との２層構造から構
成することを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に絶縁膜を形成し、その絶
縁膜をエッチングマスクを用いてエッチングして、所定
パターンの開口を形成し、その開口内に誘電体膜を形成
し、その誘電体膜上に一対の電極の内の一方の電極を形
成するようにした半導体装置の容量素子の製造方法にお
いて、 異方性ドライエッチングと、その後のウェットエッチン
グとを連続して行って、上記開口を形成することを特徴
とする半導体装置の容量素子の製造方法。 - 【請求項５】 半導体基板上に絶縁膜を形成し、その絶
縁膜をエッチングマスクを用いてエッチングして、所定
パターンの開口を形成し、その開口内に誘電体膜を形成
し、その誘電体膜上に一対の電極の内の一方の電極を形
成するようにした半導体装置の容量素子の製造方法にお
いて、 上記絶縁膜を、ウェットエッチングでのエッチングレー
トが低い膜と、容易に形成できる膜との２層構造から構
成することを特徴とする半導体装置の容量素子の製造方
法。 - 【請求項６】 請求項４に記載の半導体装置の容量素子
の製造方法において、 上記絶縁膜を、ウェットエッチングでのエッチングレー
トが低い膜と、容易に形成できる膜との２層構造から構
成することを特徴とする半導体装置の容量素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1408097A JPH10214816A (ja) | 1997-01-28 | 1997-01-28 | 半導体装置の製造方法及び半導体装置の容量素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1408097A JPH10214816A (ja) | 1997-01-28 | 1997-01-28 | 半導体装置の製造方法及び半導体装置の容量素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214816A true JPH10214816A (ja) | 1998-08-11 |
Family
ID=11851138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1408097A Pending JPH10214816A (ja) | 1997-01-28 | 1997-01-28 | 半導体装置の製造方法及び半導体装置の容量素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214816A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030057204A (ko) * | 2001-12-28 | 2003-07-04 | 동부전자 주식회사 | 절연막의 습식식각 또는 화학적 건식식각을 이용한 반도체커패시터 제조방법 |
| JP2004165555A (ja) * | 2002-11-15 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2004356575A (ja) * | 2003-05-30 | 2004-12-16 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| KR100568098B1 (ko) * | 1999-01-25 | 2006-04-05 | 삼성전자주식회사 | 금속 패턴 형성 방법 |
| US7041593B2 (en) | 2001-08-01 | 2006-05-09 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing thin-film structure |
| US10181477B2 (en) | 2016-03-11 | 2019-01-15 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
-
1997
- 1997-01-28 JP JP1408097A patent/JPH10214816A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568098B1 (ko) * | 1999-01-25 | 2006-04-05 | 삼성전자주식회사 | 금속 패턴 형성 방법 |
| US7041593B2 (en) | 2001-08-01 | 2006-05-09 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing thin-film structure |
| KR20030057204A (ko) * | 2001-12-28 | 2003-07-04 | 동부전자 주식회사 | 절연막의 습식식각 또는 화학적 건식식각을 이용한 반도체커패시터 제조방법 |
| JP2004165555A (ja) * | 2002-11-15 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2004356575A (ja) * | 2003-05-30 | 2004-12-16 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| US10181477B2 (en) | 2016-03-11 | 2019-01-15 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
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