JPH11289055A - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法Info
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- JPH11289055A JPH11289055A JP11054362A JP5436299A JPH11289055A JP H11289055 A JPH11289055 A JP H11289055A JP 11054362 A JP11054362 A JP 11054362A JP 5436299 A JP5436299 A JP 5436299A JP H11289055 A JPH11289055 A JP H11289055A
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Abstract
(57)【要約】
【課題】キャパシタの下部電極を形成するときに生成さ
れる残留物によりキャパシタの電気的特性を劣化させる
ことなく、かつ、キャパシタの全体有効面積を増加し得
る半導体素子のキャパシタ製造方法を提供しようとす
る。 【解決手段】コンタクトプラグ３２の形成された半導体
基板３１の上面に第１導電層３３及び第２導電層パター
ン３４ａを順次形成し、該第２導電層パターン３４ａを
マスクとして前記第１導電層３３をパターニングして第
１導電層パターン３３ａを形成するが、前記第１導電層
３３をパターニングするとき、前記第１及び第２導電層
パターン３３ａ，３４ａの両側面に導電性側壁３６を形
成する。
れる残留物によりキャパシタの電気的特性を劣化させる
ことなく、かつ、キャパシタの全体有効面積を増加し得
る半導体素子のキャパシタ製造方法を提供しようとす
る。 【解決手段】コンタクトプラグ３２の形成された半導体
基板３１の上面に第１導電層３３及び第２導電層パター
ン３４ａを順次形成し、該第２導電層パターン３４ａを
マスクとして前記第１導電層３３をパターニングして第
１導電層パターン３３ａを形成するが、前記第１導電層
３３をパターニングするとき、前記第１及び第２導電層
パターン３３ａ，３４ａの両側面に導電性側壁３６を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のキャ
パシタ製造方法に係るもので、詳しくは、半導体素子の
キャパシタの下部電極を形成する方法に関するものであ
る。
パシタ製造方法に係るもので、詳しくは、半導体素子の
キャパシタの下部電極を形成する方法に関するものであ
る。
【０００２】
【従来の技術】一般に、ＤＲＡＭ素子の蓄電容量を増加
させる方法としては、キャパシタを立体的に構成して有
効表面積を増加させる方法、誘電体の厚さを減少させる
方法、若しくは誘電率を増加させる方法などが挙げられ
るが、ＤＲＡＭ素子の高集積化に伴い、キャパシタの表
面積を増加させたり、誘電体の厚さを減少させたりする
工程は極めて煩雑になり、信頼性が低下する。よって、
最近では、（Ｂａ、Ｓｒ）ＴｉＯ3（以下、ＢＳＴと称
す）及び（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3のような高
誘電膜物質を用いてキャパシタの有効電荷量を増加させ
ているが、前記ＢＳＴのような高誘電膜物質をシリコン
（Ｓｉ）基板上に直接蒸着すると、シリコンが酸化され
て電気的接触が不良になったり、ＢＳＴとＳｉとの反応
によりＢＳＴ薄膜が劣化されることが発生するため、該
ＢＳＴ等の高誘電薄膜の下部にＰｔ，Ｒｕ，Ｉｒ等の金
属薄膜から成る下部電極を形成して、信頼性を向上して
いる。
させる方法としては、キャパシタを立体的に構成して有
効表面積を増加させる方法、誘電体の厚さを減少させる
方法、若しくは誘電率を増加させる方法などが挙げられ
るが、ＤＲＡＭ素子の高集積化に伴い、キャパシタの表
面積を増加させたり、誘電体の厚さを減少させたりする
工程は極めて煩雑になり、信頼性が低下する。よって、
最近では、（Ｂａ、Ｓｒ）ＴｉＯ3（以下、ＢＳＴと称
す）及び（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3のような高
誘電膜物質を用いてキャパシタの有効電荷量を増加させ
ているが、前記ＢＳＴのような高誘電膜物質をシリコン
（Ｓｉ）基板上に直接蒸着すると、シリコンが酸化され
て電気的接触が不良になったり、ＢＳＴとＳｉとの反応
によりＢＳＴ薄膜が劣化されることが発生するため、該
ＢＳＴ等の高誘電薄膜の下部にＰｔ，Ｒｕ，Ｉｒ等の金
属薄膜から成る下部電極を形成して、信頼性を向上して
いる。
【０００３】このような従来の半導体素子のキャパシタ
は、図５に示したように、コンタクトプラグ１２の形成
されたシリコン基板１１の上面に障壁層（Barrier laye
r）１３が形成され、該障壁層１３の上面にＰｔ，Ｒ
ｕ，Ｉｒ等から成る下部電極１５が形成され、該下部電
極１５及び前記シリコン基板１１上に高誘電薄膜１７が
形成されて構成されていた。このような半導体素子のキ
ャパシタを製造するときに、高誘電薄膜１７としてＢＳ
Ｔのような高誘電薄膜を用いると、キャパシタの有効面
積を増加させるために３次元構造を形成しなくても、ギ
ガ（Ｇｉｇａ）級以上の集積度を有する記憶素子を製造
することができる。
は、図５に示したように、コンタクトプラグ１２の形成
されたシリコン基板１１の上面に障壁層（Barrier laye
r）１３が形成され、該障壁層１３の上面にＰｔ，Ｒ
ｕ，Ｉｒ等から成る下部電極１５が形成され、該下部電
極１５及び前記シリコン基板１１上に高誘電薄膜１７が
形成されて構成されていた。このような半導体素子のキ
ャパシタを製造するときに、高誘電薄膜１７としてＢＳ
Ｔのような高誘電薄膜を用いると、キャパシタの有効面
積を増加させるために３次元構造を形成しなくても、ギ
ガ（Ｇｉｇａ）級以上の集積度を有する記憶素子を製造
することができる。
【０００４】
【発明が解決しようとする課題】然るに、このような従
来の半導体素子のキャパシタ製造方法においては、反応
性が低く仕事関数が大きいＰｔが下部電極１５として大
いに用いられる。Ｐｔ薄膜の下部電極１５を形成する場
合には、図６に示したように、感光膜又は酸化膜から成
るマスク１９を用いて、酸素ガス等のエッチングガスに
よりＰｔ薄膜を食刻する。このとき、前記マスク１９の
材質である感光膜又は酸化膜とＰｔ薄膜とが混合され
て、前記下部電極１５の側面にポリマー２１が蒸着形成
される。該ポリマー２１は主にＰｔ，Ｃ，Ｏ等の混合残
留物であるため除去することが難しく、更に、前記ポリ
マー２１上に誘電膜を直接蒸着すると、該ポリマー２１
に包含された炭素（Ｃ）等が誘電膜と反応してキャパシ
タの電気的特性が劣化するという不都合な点があった。
来の半導体素子のキャパシタ製造方法においては、反応
性が低く仕事関数が大きいＰｔが下部電極１５として大
いに用いられる。Ｐｔ薄膜の下部電極１５を形成する場
合には、図６に示したように、感光膜又は酸化膜から成
るマスク１９を用いて、酸素ガス等のエッチングガスに
よりＰｔ薄膜を食刻する。このとき、前記マスク１９の
材質である感光膜又は酸化膜とＰｔ薄膜とが混合され
て、前記下部電極１５の側面にポリマー２１が蒸着形成
される。該ポリマー２１は主にＰｔ，Ｃ，Ｏ等の混合残
留物であるため除去することが難しく、更に、前記ポリ
マー２１上に誘電膜を直接蒸着すると、該ポリマー２１
に包含された炭素（Ｃ）等が誘電膜と反応してキャパシ
タの電気的特性が劣化するという不都合な点があった。
【０００５】且つ、前記ポリマー２１は絶縁体であるた
め、下部電極の側面を活用することができず、ひいては
キャパシタ全体の有効表面積が縮小されるという不都合
な点があった。
め、下部電極の側面を活用することができず、ひいては
キャパシタ全体の有効表面積が縮小されるという不都合
な点があった。
【０００６】本発明は、このような従来の課題に鑑みて
なされたもので、キャパシタの下部電極を形成するとき
に生成される残留物によりキャパシタの電気的特性を劣
化させることなく、かつ、キャパシタの全体有効面積を
増加し得る半導体素子のキャパシタ製造方法を提供する
ものである。
なされたもので、キャパシタの下部電極を形成するとき
に生成される残留物によりキャパシタの電気的特性を劣
化させることなく、かつ、キャパシタの全体有効面積を
増加し得る半導体素子のキャパシタ製造方法を提供する
ものである。
【０００７】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に係る半導体素子のキャパシ
タ製造方法は、コンタクトプラグの形成された半導体基
板の上面に第１導電層を形成する工程と、該第１導電層
の上面に第２導電層を形成し、該第２導電層をパターニ
ングして第２導電層パターンを形成する工程と、該第２
導電層パターンをマスクとして前記第１導電層をパター
ニングして、第１導電層パターンを形成する工程と、を
順次行い、前記第１導電層をパターニングするとき、前
記第１導電層及び第２導電層パターンの両側面に、前記
第１導電層及び第２導電層の混合物から成る導電性側壁
を形成し、キャパシタの下部電極を形成するようになっ
ている。
るため、本発明の請求項１に係る半導体素子のキャパシ
タ製造方法は、コンタクトプラグの形成された半導体基
板の上面に第１導電層を形成する工程と、該第１導電層
の上面に第２導電層を形成し、該第２導電層をパターニ
ングして第２導電層パターンを形成する工程と、該第２
導電層パターンをマスクとして前記第１導電層をパター
ニングして、第１導電層パターンを形成する工程と、を
順次行い、前記第１導電層をパターニングするとき、前
記第１導電層及び第２導電層パターンの両側面に、前記
第１導電層及び第２導電層の混合物から成る導電性側壁
を形成し、キャパシタの下部電極を形成するようになっ
ている。
【０００８】請求項２に記載の発明では、前記第１導電
層パターンを形成する工程の後に、前記第２導電層パタ
ーンの全部又は一部を除去する工程を追加して行い、下
部電極の表面積を調節する。
層パターンを形成する工程の後に、前記第２導電層パタ
ーンの全部又は一部を除去する工程を追加して行い、下
部電極の表面積を調節する。
【０００９】請求項３に記載の発明では、前記第２導電
層は、前記第１導電層を形成する物質の食刻選択比より
高い食刻選択比を有する物質により形成される。請求項
４に記載の発明では、前記導電層パターン及び前記導電
性側壁の上面に酸化導電膜を形成する工程を追加して行
う。
層は、前記第１導電層を形成する物質の食刻選択比より
高い食刻選択比を有する物質により形成される。請求項
４に記載の発明では、前記導電層パターン及び前記導電
性側壁の上面に酸化導電膜を形成する工程を追加して行
う。
【００１０】請求項５に記載の発明では、前記導電層パ
ターン及び前記導電性側壁を包含する前記半導体基板の
上面に、ＡＢＯ3（Ａ＝Ｐｂ，Ｌａ，Ｂａ，Ｓｒ及びＬ
ｉ中何れか１つ、Ｂ＝Ｚｒ，Ｔｉ，Ｎｂ及びＴａ中何れ
か１つ、Ｏ＝酸素）にて成る誘電膜を形成する工程を追
加して行う。
ターン及び前記導電性側壁を包含する前記半導体基板の
上面に、ＡＢＯ3（Ａ＝Ｐｂ，Ｌａ，Ｂａ，Ｓｒ及びＬ
ｉ中何れか１つ、Ｂ＝Ｚｒ，Ｔｉ，Ｎｂ及びＴａ中何れ
か１つ、Ｏ＝酸素）にて成る誘電膜を形成する工程を追
加して行う。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。先ず、本発明の第１実施形態に係
る半導体素子のキャパシタ下部電極の製造方法について
説明する。
面を用いて説明する。先ず、本発明の第１実施形態に係
る半導体素子のキャパシタ下部電極の製造方法について
説明する。
【００１２】本第１実施形態に係る半導体素子のキャパ
シタ下部電極の製造方法においては、図１（Ａ）に示し
たように、半導体基板３１の内部にポリシリコン又はタ
ングステン（Ｗ）から成るコンタクトプラグ３２を形成
する。ここで、該コンタクトプラグ３２は、半導体素子
の駆動トランジスタとキャパシタとを電気的に連結する
ためのものである。
シタ下部電極の製造方法においては、図１（Ａ）に示し
たように、半導体基板３１の内部にポリシリコン又はタ
ングステン（Ｗ）から成るコンタクトプラグ３２を形成
する。ここで、該コンタクトプラグ３２は、半導体素子
の駆動トランジスタとキャパシタとを電気的に連結する
ためのものである。
【００１３】次いで、図１（Ｂ）に示したように、前記
コンタクトプラグ３２を包含する前記半導体基板３１の
上面に第１導電層３３及び第２導電層３４を順次形成
し、該第２導電層３４上にマスクパターン３５を形成す
る。
コンタクトプラグ３２を包含する前記半導体基板３１の
上面に第１導電層３３及び第２導電層３４を順次形成
し、該第２導電層３４上にマスクパターン３５を形成す
る。
【００１４】ここで、前記第２導電層３４は、前記第１
導電層３３を形成する物質よりも食刻選択比の高い物質
により形成され、例えば、前記第１導電層３３はＰｔを
包含して形成され、前記第２導電層３４はＲｕ及びＲｕ
Ｏｘ中何れか１つを包含して形成される。
導電層３３を形成する物質よりも食刻選択比の高い物質
により形成され、例えば、前記第１導電層３３はＰｔを
包含して形成され、前記第２導電層３４はＲｕ及びＲｕ
Ｏｘ中何れか１つを包含して形成される。
【００１５】前記マスクパターン３５は酸化膜及び感光
膜のどちらか１つを用いて構成される。前記マスクパタ
ーン３５を酸化膜で形成するときは、該酸化膜と第２導
電層３４間にＴｉ又はＴａ等から成る接着層（図示され
ず）を付加形成して層間接着力を向上させる。
膜のどちらか１つを用いて構成される。前記マスクパタ
ーン３５を酸化膜で形成するときは、該酸化膜と第２導
電層３４間にＴｉ又はＴａ等から成る接着層（図示され
ず）を付加形成して層間接着力を向上させる。
【００１６】次いで、図１（Ｃ）に示したように、前記
マスクパターン３５をマスクとし、前記第２導電層３４
をパターニングして第２導電層パターン３４ａを形成す
る。該第２導電層パターン３４ａは、反応ソースとして
酸素を含有したプラズマ食刻ガスを用いた乾式食刻法に
より形成される。
マスクパターン３５をマスクとし、前記第２導電層３４
をパターニングして第２導電層パターン３４ａを形成す
る。該第２導電層パターン３４ａは、反応ソースとして
酸素を含有したプラズマ食刻ガスを用いた乾式食刻法に
より形成される。
【００１７】次いで、図２（Ａ）に示したように、前記
第２導電層パターン３４ａをマスクに用い、Ａｒ，Ｃｌ
2等を包含した食刻ガスを用いて前記第１導電層３３を
食刻してパターニングし、下部電極となる第１導電層パ
ターン３３ａを形成する。このとき、前記第１導電層パ
ターン３３ａは、前記マスクパターン３５を除去しない
状態（図示されず）で前記第１導電層３３をエッチング
して形成することもできる。
第２導電層パターン３４ａをマスクに用い、Ａｒ，Ｃｌ
2等を包含した食刻ガスを用いて前記第１導電層３３を
食刻してパターニングし、下部電極となる第１導電層パ
ターン３３ａを形成する。このとき、前記第１導電層パ
ターン３３ａは、前記マスクパターン３５を除去しない
状態（図示されず）で前記第１導電層３３をエッチング
して形成することもできる。
【００１８】前記第１導電層３３を食刻してパターニン
グするとき、該第１導電層３３と第２導電層３４との混
合物から成る残留物により、前記第１導電層パターン３
３ａ及び第２導電層パターン３４ａの両側面に導電性側
壁３６が形成される。例えば、前記第１導電層パターン
３３ａをＰｔ薄膜で形成し、前記第２導電層パターン３
４ａをＲｕ薄膜で形成する場合には、前記導電性側壁３
６はＰｔとＲｕが混合されたＰｔ−Ｒｕ薄膜で形成され
る。
グするとき、該第１導電層３３と第２導電層３４との混
合物から成る残留物により、前記第１導電層パターン３
３ａ及び第２導電層パターン３４ａの両側面に導電性側
壁３６が形成される。例えば、前記第１導電層パターン
３３ａをＰｔ薄膜で形成し、前記第２導電層パターン３
４ａをＲｕ薄膜で形成する場合には、前記導電性側壁３
６はＰｔとＲｕが混合されたＰｔ−Ｒｕ薄膜で形成され
る。
【００１９】次いで、図２（Ｂ）に示したように、マス
クに用いた前記第２導電層パターン３４ａを、酸素を含
有したプラズマ食刻ガスを用いて乾式食刻法により除去
した後、前記導電性側壁３６，前記第１導電層パターン
３３ａ及び半導体基板３１の上面に誘電膜３７を形成し
て、半導体素子のキャパシタ製造を終了する。ここで、
前記誘電膜３７は、ＡＢＯ3（Ａ＝Ｐｂ，Ｌａ，Ｂａ，
Ｓｒ及びＬｉ中何れか１つ、Ｂ＝Ｚｒ，Ｔｉ，Ｎｂ及び
Ｔａ中何れか１つ、Ｏ＝酸素）の物質により構成され
る。
クに用いた前記第２導電層パターン３４ａを、酸素を含
有したプラズマ食刻ガスを用いて乾式食刻法により除去
した後、前記導電性側壁３６，前記第１導電層パターン
３３ａ及び半導体基板３１の上面に誘電膜３７を形成し
て、半導体素子のキャパシタ製造を終了する。ここで、
前記誘電膜３７は、ＡＢＯ3（Ａ＝Ｐｂ，Ｌａ，Ｂａ，
Ｓｒ及びＬｉ中何れか１つ、Ｂ＝Ｚｒ，Ｔｉ，Ｎｂ及び
Ｔａ中何れか１つ、Ｏ＝酸素）の物質により構成され
る。
【００２０】上述した本第１実施形態の半導体素子のキ
ャパシタ下部電極の製造方法では、従来のキャパシタ製
造方法において下部電極の側面に生成される残留物を、
第１導電層及び第２導電層の導電性物質の混合物から成
る導電性側壁として形成するので、キャパシタの電気的
特性を劣化させることなく、キャパシタの全体有効面積
を増加させることができる。
ャパシタ下部電極の製造方法では、従来のキャパシタ製
造方法において下部電極の側面に生成される残留物を、
第１導電層及び第２導電層の導電性物質の混合物から成
る導電性側壁として形成するので、キャパシタの電気的
特性を劣化させることなく、キャパシタの全体有効面積
を増加させることができる。
【００２１】次に、本発明の第２実施形態に係る半導体
素子のキャパシタ下部電極の製造方法について説明す
る。本第２実施形態の半導体素子のキャパシタ下部電極
の製造方法は、上述した本第１実施形態とほぼ同様であ
るが、図２（Ａ）に示した第２導電層パターン３４ａを
完全に除去せずに、図３に示したように、一部のみ除去
して、前記第１導電層パターン３３ａ及び残留する第２
導電層パターン３４ａをキャパシタの下部電極として形
成する。
素子のキャパシタ下部電極の製造方法について説明す
る。本第２実施形態の半導体素子のキャパシタ下部電極
の製造方法は、上述した本第１実施形態とほぼ同様であ
るが、図２（Ａ）に示した第２導電層パターン３４ａを
完全に除去せずに、図３に示したように、一部のみ除去
して、前記第１導電層パターン３３ａ及び残留する第２
導電層パターン３４ａをキャパシタの下部電極として形
成する。
【００２２】本第２実施形態の半導体素子のキャパシタ
下部電極の製造方法では、所望の厚さの第２導電層パタ
ーン３４ａを残留させて下部電極を形成することによ
り、下部電極の有効表面積のサイズを調節することがで
きるので、高集積化される記憶素子のキャパシタに適用
し得る。
下部電極の製造方法では、所望の厚さの第２導電層パタ
ーン３４ａを残留させて下部電極を形成することによ
り、下部電極の有効表面積のサイズを調節することがで
きるので、高集積化される記憶素子のキャパシタに適用
し得る。
【００２３】次に、本発明の第３実施形態に係る半導体
素子のキャパシタ下部電極の製造方法について説明す
る。本第３実施形態の半導体素子のキャパシタ下部電極
の製造方法は、上述した本第１実施形態とほぼ同様であ
るが、誘電膜３７を形成する前に、図４に示したよう
に、図２（Ａ）に示した第２導電層パターン３４ａ及び
導電性側壁３６に対して酸化雰囲気下で熱処理又はプラ
ズマ処理を施し、それら第２導電層パターン３４ａ及び
導電性側壁３６の上面に酸化導電膜４０を形成する。例
えば、前記第１導電層パターン３３ａをＰｔ薄膜で形成
して前記第２導電層パターン３４ａをＲｕ薄膜で形成す
る場合には、前記酸化導電膜４０は、Ｐｔ−Ｒｕ−Ｏ及
びＲｕＯ膜で形成される。
素子のキャパシタ下部電極の製造方法について説明す
る。本第３実施形態の半導体素子のキャパシタ下部電極
の製造方法は、上述した本第１実施形態とほぼ同様であ
るが、誘電膜３７を形成する前に、図４に示したよう
に、図２（Ａ）に示した第２導電層パターン３４ａ及び
導電性側壁３６に対して酸化雰囲気下で熱処理又はプラ
ズマ処理を施し、それら第２導電層パターン３４ａ及び
導電性側壁３６の上面に酸化導電膜４０を形成する。例
えば、前記第１導電層パターン３３ａをＰｔ薄膜で形成
して前記第２導電層パターン３４ａをＲｕ薄膜で形成す
る場合には、前記酸化導電膜４０は、Ｐｔ−Ｒｕ−Ｏ及
びＲｕＯ膜で形成される。
【００２４】本第３実施形態の半導体素子のキャパシタ
下部電極の製造方法では、第２導電層パターン３４ａ及
び導電性側壁３６上面に酸化導電膜４０を形成すること
により、電極への酸素の拡散を効果的に防止することが
できるので、キャパシタの電気的特性の劣化を抑制でき
る。
下部電極の製造方法では、第２導電層パターン３４ａ及
び導電性側壁３６上面に酸化導電膜４０を形成すること
により、電極への酸素の拡散を効果的に防止することが
できるので、キャパシタの電気的特性の劣化を抑制でき
る。
【００２５】
【発明の効果】以上説明したように、請求項１の発明に
係る半導体素子のキャパシタ製造方法によれば、従来の
キャパシタ製造方法で下部電極をパターニングするとき
に生成される下部電極両側面の残留物を、導電性物質か
ら成る導電性側壁として形成するので、キャパシタの電
気的特性が劣化されることなく、前記下部電極の有効表
面積が増大されるため、記憶素子の蓄電容量を増加する
ことができるというという効果がある。
係る半導体素子のキャパシタ製造方法によれば、従来の
キャパシタ製造方法で下部電極をパターニングするとき
に生成される下部電極両側面の残留物を、導電性物質か
ら成る導電性側壁として形成するので、キャパシタの電
気的特性が劣化されることなく、前記下部電極の有効表
面積が増大されるため、記憶素子の蓄電容量を増加する
ことができるというという効果がある。
【００２６】請求項２の発明によれば、キャパシタの下
部電極の有効表面積を調節することができるので、高集
積化される記憶素子のキャパシタに適用し得るという効
果がある。
部電極の有効表面積を調節することができるので、高集
積化される記憶素子のキャパシタに適用し得るという効
果がある。
【００２７】請求項３の発明によれば、第１導電層より
も第２導電層のほうが食刻し易いので、エッチングマス
クを利用して第２導電層を食刻するとき、食刻終了点
（etching end point）を正確に把握することができる
という効果がある。
も第２導電層のほうが食刻し易いので、エッチングマス
クを利用して第２導電層を食刻するとき、食刻終了点
（etching end point）を正確に把握することができる
という効果がある。
【００２８】請求項４の発明によれば、酸化導電膜によ
り、電極への酸素の拡散を効率的に防止できるので、キ
ャパシタの電気的特性の劣化を抑制し得るという効果が
ある。
り、電極への酸素の拡散を効率的に防止できるので、キ
ャパシタの電気的特性の劣化を抑制し得るという効果が
ある。
【００２９】請求項５の発明によれば、記憶素子の蓄電
容量を増加することができるという効果がある。
容量を増加することができるという効果がある。
【図１】本発明の第１実施形態に係る半導体素子のキャ
パシタ製造方法の工程縦断面図である。
パシタ製造方法の工程縦断面図である。
【図２】本発明の第１実施形態に係る半導体素子のキャ
パシタ製造方法の工程縦断面図である。
パシタ製造方法の工程縦断面図である。
【図３】本発明の第２実施形態に係る半導体素子のキャ
パシタ製造方法の工程縦断面図である。
パシタ製造方法の工程縦断面図である。
【図４】本発明の第３実施形態に係る半導体素子のキャ
パシタ製造方法の工程縦断面図である。
パシタ製造方法の工程縦断面図である。
【図５】従来の半導体素子のキャパシタの縦断面図であ
る。
る。
【図６】従来の半導体素子のキャパシタの縦断面図であ
る。
る。
３１：半導体基板 ３２：コンタクトプラグ ３３：第１導電層 ３３ａ：第１導電層パターン ３４：第２導電層 ３４ａ：第２導電層パターン ３５：マスクパターン ３６：導電性側壁 ３７：誘電膜 ４０：酸化導電膜
Claims (5)
- 【請求項１】コンタクトプラグの形成された半導体基板
の上面に第１導電層を形成する工程と、 該第１導電層の上面に第２導電層を形成し、該第２導電
層をパターニングして第２導電層パターンを形成する工
程と、 該第２導電層パターンをマスクとして前記第１導電層を
パターニングして、第１導電層パターンを形成する工程
と、を順次行い、前記第１導電層をパターニングすると
き、前記第１導電層及び第２導電層パターンの両側面
に、前記第１導電層及び第２導電層の混合物から成る導
電性側壁を形成し、キャパシタの下部電極を形成するこ
とを特徴とする半導体素子のキャパシタ製造方法。 - 【請求項２】前記第１導電層パターンを形成する工程の
後に、前記第２導電層パターンの全部又は一部を除去す
る工程を追加して行うことを特徴とする請求項１記載の
半導体素子のキャパシタ製造方法。 - 【請求項３】前記第２導電層は、前記第１導電層を形成
する物質の食刻選択比より高い食刻選択比を有する物質
により形成されたことを特徴とする請求項１又は請求項
２に記載の半導体素子のキャパシタ製造方法。 - 【請求項４】前記導電層パターン及び前記導電性側壁の
上面に酸化導電膜を形成する工程を追加して行うことを
特徴とする請求項１〜請求項３のいずれか１つに記載の
半導体素子のキャパシタ製造方法。 - 【請求項５】前記導電層パターン及び前記導電性側壁を
包含する前記半導体基板の上面に、ＡＢＯ3（Ａ＝Ｐ
ｂ，Ｌａ，Ｂａ，Ｓｒ及びＬｉ中何れか１つ、Ｂ＝Ｚ
ｒ，Ｔｉ，Ｎｂ及びＴａ中何れか１つ、Ｏ＝酸素）にて
成る誘電膜を形成する工程を追加して行うことを特徴と
する請求項１〜請求項４のいずれか１つに記載の半導体
素子のキャパシタ製造方法。
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|---|---|---|---|
| KR7236/1998 | 1998-03-05 | ||
| KR1019980007236A KR100289389B1 (ko) | 1998-03-05 | 1998-03-05 | 반도체소자의캐패시터제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289055A true JPH11289055A (ja) | 1999-10-19 |
Family
ID=19534251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11054362A Pending JPH11289055A (ja) | 1998-03-05 | 1999-03-02 | 半導体素子のキャパシタ製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JPH11289055A (ja) |
| KR (1) | KR100289389B1 (ja) |
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| US6407004B1 (en) * | 1999-05-12 | 2002-06-18 | Matsushita Electric Industrial Co., Ltd. | Thin film device and method for manufacturing thin film device |
| US7071557B2 (en) | 1999-09-01 | 2006-07-04 | Micron Technology, Inc. | Metallization structures for semiconductor device interconnects, methods for making same, and semiconductor devices including same |
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| TWI254352B (en) * | 2005-06-20 | 2006-05-01 | Macronix Int Co Ltd | Method of fabricating conductive lines and structure of the same |
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| US5254217A (en) * | 1992-07-27 | 1993-10-19 | Motorola, Inc. | Method for fabricating a semiconductor device having a conductive metal oxide |
| US5443688A (en) * | 1993-12-02 | 1995-08-22 | Raytheon Company | Method of manufacturing a ferroelectric device using a plasma etching process |
| US5479317A (en) * | 1994-10-05 | 1995-12-26 | Bell Communications Research, Inc. | Ferroelectric capacitor heterostructure and method of making same |
| US5519235A (en) * | 1994-11-18 | 1996-05-21 | Bell Communications Research, Inc. | Polycrystalline ferroelectric capacitor heterostructure employing hybrid electrodes |
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| US5790366A (en) * | 1996-12-06 | 1998-08-04 | Sharp Kabushiki Kaisha | High temperature electrode-barriers for ferroelectric and other capacitor structures |
-
1998
- 1998-03-05 KR KR1019980007236A patent/KR100289389B1/ko not_active IP Right Cessation
-
1999
- 1999-03-02 JP JP11054362A patent/JPH11289055A/ja active Pending
- 1999-03-03 US US09/261,206 patent/US6071787A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6071787A (en) | 2000-06-06 |
| KR100289389B1 (ko) | 2001-06-01 |
| KR19990073950A (ko) | 1999-10-05 |
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