JP4051546B2 - キャパシタの形成方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims description 90
- 238000000034 method Methods 0.000 title claims description 63
- 230000015572 biosynthetic process Effects 0.000 title description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 47
- 229910052707 ruthenium Inorganic materials 0.000 claims description 47
- 238000003860 storage Methods 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 36
- 238000010438 heat treatment Methods 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 23
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 17
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 14
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 10
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 10
- 239000007789 gas Substances 0.000 claims description 10
- 229910010282 TiON Inorganic materials 0.000 claims description 6
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 239000012298 atmosphere Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 150
- 238000004519 manufacturing process Methods 0.000 description 45
- 230000004888 barrier function Effects 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 238000007796 conventional method Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000005530 etching Methods 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910003071 TaON Inorganic materials 0.000 description 2
- 239000007983 Tris buffer Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- LENZDBCJOHFCAS-UHFFFAOYSA-N tris Chemical compound OCC(N)(CO)CO LENZDBCJOHFCAS-UHFFFAOYSA-N 0.000 description 2
- 229910010066 TiC14 Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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Description
【０００１】
【発明の属する技術分野】
本発明は、キャパシタの形成方法に関し、より詳細には、製造工程を簡素化して製造コストを抑えることができ、また、キャパシタ容量を増大させながらもリーク電流を低減することができるキャパシタの形成方法に関する。
【０００２】
【従来の技術】
近年、半導体製造技術の発達に伴い、メモリ素子の需要が急増している。データ格納手段として利用されるキャパシタの容量は、電極の面積、電極間の距離、及び電極間に挿入される誘電膜の誘電率に応じて変化する。しかし、半導体装置の高集積化により半導体装置におけるキャパシタ形成領域が狭くなってきており、キャパシタの電極面積は小さくなり、キャパシタの容量が減少してしまう傾向にある。
【０００３】
一般的なキャパシタには、金属膜−誘電膜―金属膜(MIM)のキャパシタ構造が広く採用されている。この構造は、ストレージノード電極としてルテニウム(Ru)を成長させ、その上から誘電体層として高誘電率を有するTaONを成長させ、さらにこの誘電体層の上から金属膜を成長させることにより形成される。これにより、TaONキャパシタの容量を増加させることができる。
【０００４】
図1A〜図1Iは、従来の技術に係るキャパシタの製造過程における断面構造を工程順に示した図である。まず、図1Aは、従来の技術に係るキャパシタの製造過程において、半導体基板100の上面に第1開口部106を有する第1絶縁膜104を形成した状態を示す断面図である。
【０００５】
図示したように、まず、ソース・ドレイン等の導電領域102を含む半導体基板100上に、シリコン酸化膜等の第1絶縁層を成長させた後、第1絶縁層を、フォトリソグラフィ工程で形成したマスクを利用して、導電領域102の上面を露出させるようにエッチングし、ストレージノードコンタクトホールとなる第1開口部106を形成する。このように第1絶縁層をパターニングして、第1開口部106を有する第1絶縁膜104を形成する。
【０００６】
なお、図1Aにおいて、半導体基板100上面の両端の部分は本発明の本質と無関係な部分であり、煩雑な記載となることを避けるため、以下ではこの部分に関する説明及び以降の図面の記載を省略する。
【０００７】
図1Bは、従来の技術に係るキャパシタの製造過程において、第1開口部106内に導電プラグ108を形成した状態を示す断面図である。
【０００８】
図示したように、第1絶縁膜104及び半導体基板100の表面に、第1開口部106を埋め込むように、導電プラグ108を形成するためのポリシリコン層を成長させた後、第1絶縁膜104の上面が十分に露出し、かつ第1絶縁膜104の上面と第1開口部106内のポリシリコン膜の上面との段差が十分に大きくなるまで、ポリシリコン層をエッチングする。そして、第1開口部106内に残ったポリシリコン膜により導電プラグ108を形成する。
【０００９】
したがって、第1開口部106内に形成された導電プラグ108は、第1絶縁膜104上面に対して窪んだ状態で形成される。
【００１０】
図1Cは、従来の技術に係るキャパシタの製造過程において、第1開口部106内の導電プラグ108の上面にバリヤ膜a1を形成した状態を示す断面図である。
【００１１】
図示したように、導電プラグ108及び第1絶縁膜104の表面に、スパッタリング法により、Ti層、及びTiN層を順に成長させる。成長させたTi層及びTiN層のうち、第1絶縁膜104上面のTi層及びTiN層をエッチバックして除去し、Ti膜110及びTiN膜112からなるバリヤ膜a1を形成する。
【００１２】
図1Dは、従来の技術に係るキャパシタの製造過程において、第1絶縁膜104の上面に、第2開口部122を有する第2絶縁膜121を形成した状態を示す断面図である。
【００１３】
図示したように、バリヤ膜a1及び第1絶縁膜104の上面に、第2絶縁層を成長させた後、第2絶縁層をフォトリソグラフィ工程で形成したマスクを利用して、エッチングし、バリヤ膜a1及びその周辺部分となる第1絶縁膜104の上面を露出させる第2開口部122を形成する。このように、第2絶縁層をパターニングして、バリヤ膜a1の上面を露出させる第2開口部122を有する第2絶縁膜121を形成する。
【００１４】
図1Eは、従来の技術に係るキャパシタの製造過程において、第2絶縁膜121の上面及び第2開口部122の内表面を覆う第1ルテニウム層140を成長させた状態を示す断面図である。
【００１５】
図示したように、第1絶縁膜104、バリヤ膜a1及び第2絶縁膜121の表面に第2開口部122を覆うように、PVD(物理的気相成長法：Physical Vapor Deposition)によりストレージノード電極用第1ルテニウム層140を成長させる。このとき、第1ルテニウム層140の成長をPVDチャンバ(図示せず)内で進行させる。
【００１６】
図1Fは、従来の技術に係るキャパシタの製造過程において、第1ルテニウム層140の表面に第2ルテニウム層を成長させ、ルテニウム層142を形成した状態を示す断面図である。
【００１７】
図示したように、第1ルテニウム層140の表面にCVD(化学的気相成長法：Chemical Vapor Deposition)により第2ルテニウム層を成長させて、所定の厚さのルテニウム層142を形成する。このとき、第2ルテニウム層を成長させるために、第1ルテニウム膜140の成長した基板を、PVDチャンバからCVDチャンバに移して、処理を進行させる。
【００１８】
なぜなら、ルテニウム層142を形成する工程をCVD法のみで進行させると、第2開口部122内の第1絶縁膜104の表面での成長速度が遅くなってしまうからであり、また、ルテニウム層142の膜質が損なわれるからである。
【００１９】
したがって、キャパシタのストレージノード電極用ルテニウム層142を形成する工程においては、まず、PVDにより第1ルテニウム層140を成長させた後、第1ルテニウム層140の上面に、さらにCVDにより第2ルテニウム層を成長させる必要があった。
【００２０】
図1Gは、従来の技術に係るキャパシタの製造過程において、第1絶縁膜104及びバリヤ膜a1の上面に、ストレージソード電極143を形成した状態を示す断面図である。
【００２１】
図示したように、ルテニウム層142のうち、第2絶縁膜121の上面のルテニウム層を、エッチバックして除去し、キャパシタのストレージソード電極143を形成する。そして、第2絶縁膜121を除去する。
【００２２】
図1Hは、従来の技術に係るキャパシタの製造過程において、ストレージノード電極143及び第1絶縁膜104の表面に、誘電体層126を形成した状態を示す断面図である。図示したように、キャパシタのストレージノード電極143を覆うように、誘電体層を形成する。
【００２３】
図1Iは、従来の技術に係るキャパシタの製造過程において、誘電体層126の上から、プレート電極130を形成した状態を示す断面図である。
【００２４】
図示したように、誘電体層126上にプレート電極用導電層を成長させ、キャパシタのプレート電極130を形成する。このとき、誘電体層126には、高い誘電率を有するTiONを利用し、ストレージノード電極を形成するときと同様に、プレート電極130をルテニウム層により形成する。プレート電極130において、ルテニウム層の代わりに、TiN膜を利用することもできる。
【００２５】
【発明が解決しようとする課題】
しかし、従来のキャパシタの形成方法では、ストレージノード電極用ルテニウム層を成長させるとき、PVD及びCVDのそれぞれにより処理を進行させる必要があった。そのため、PVDチャンバからCVDチャンバに基板を移動させなければならず、製造工程が長くなり、製造コストが上昇するという問題点があった。
【００２６】
本発明は、上述したような従来の技術における問題点を解決するためになされたものであって、キャパシタのストレージノード電極用導電層としてのルテニウム層の形成工程を簡素化することができるキャパシタの形成方法を提供することを目的としている。
【００２７】
【課題を解決するための手段】
上記目的を達成するために、本発明の実施の形態に係るキャパシタの形成方法は、半導体基板の上面に第1開口部を有する第1絶縁膜を形成する工程、前記第1開口部に埋め込まれたプラグ部を形成する工程、前記第1絶縁膜の上面に、前記プラグ部の上面が露出した第2開口部を有する第2絶縁膜を形成する工程、前記プラグ部及び前記第2絶縁膜の表面に、プラズマCVDに続く、減圧CVDにより、導電層を形成する工程、形成された前記導電層のうち、前記第2絶縁膜上面の導電層を除去して、前記第2絶縁膜の上面を露出させる工程、前記第2絶縁膜を除去して、前記導電層からなるキャパシタのストレージノード電極を形成する工程、該ストレージノード電極の表面に、誘電体層及びプレート電極を順に形成する工程、及び前記導電層を形成する工程の次に、窒素雰囲気下で前記導電層に第 1 熱処理を施す工程を含むことを特徴としている。
【００２８】
ここで、前記導電層が、ルテニウム(Ru)によって形成されていることが望ましい。
【００２９】
また、前記プレート電極が、ルテニウム、又はTiNによって形成されていることが望ましい。
【００３０】
また、前記プラズマＣＶＤに続く、減圧ＣＶＤによる処理を、同一チャンバ内で行うことが望ましい。
【００３１】
また、前記導電層の形成を、基板を200〜350℃の温度に保ち、100〜300ワットのR.F.パワーを供給する条件で行うであることが望ましい。
【００３３】
ここで、前記第1熱処理を、基板を600〜1000℃の温度に保ち、チャンバ内に窒素ガスを10sccm〜10000sccmの流量で供給する条件で行うことが望ましい。
【００３４】
また、前記誘電体層が、TiONによって形成されていることが望ましい。
【００３６】
また、前記誘電体層を、チャンバ内の圧力を0.1〜1.2Torr（13.3〜160.0Pa）に保ち、基板温度を300〜400℃に保つ条件で形成することが望ましい。
【００３７】
また、前記誘電体層を形成する工程の後に、前記誘電体層及びストレージノード電極に、第2熱処理を施す工程を含むことが望ましい。
【００３８】
ここで、前記第2熱処理を、基板を300〜500℃の温度に1分間保つ条件で行うことが望ましい。
【００３９】
また、前記第2熱処理を、プラズマ状態のN2及びO2混合ガスを供給する条件で行うことが望ましい。
【００４０】
一方、前記第2熱処理を、O2、O3及びN2O混合ガスを供給する条件で行うことが望ましい。
【００４１】
また、前記第2熱処理を、O3ガスを供給し、紫外線を照射する条件で行うことが望ましい。
【００４２】
本発明の別の実施の形態に係るキャパシタの形成方法は、半導体基板の上面に第1開口部を有する第1絶縁膜を形成する工程、前記第1開口部に埋め込まれたプラグ部を形成する工程、前記第1絶縁膜の上面に、前記プラグ部の上面が露出した第2開口部を有する第2絶縁膜を形成する工程、同一チャンバ内で、前記プラグ部及び前記第2絶縁膜の表面に、プラズマＣＶＤに続く、減圧ＣＶＤにより、導電層を形成する工程、窒素ガス雰囲気下で前記導電層に第1熱処理を施す工程、形成された前記導電層のうち、前記第2絶縁膜上面の導電層を除去して、前記第2絶縁膜の上面を露出させる工程、前記第2絶縁膜を除去して、前記導電層からなるキャパシタのストレージノード電極を形成する工程、前記ストレージノード電極の表面に、誘電体層を形成する工程、及び前記誘電体層の表面に、プレート電極を形成する工程を含むことを特徴としている。
【００４３】
ここで、前記導電層が、ルテニウムによって形成されていることが望ましい。
【００４４】
また、前記第1熱処理を、基板を600〜1000℃の温度に保ち、チャンバ内に窒素ガスを10sccm〜10000sccmの流量で供給する条件で行うことが望ましい。
【００４５】
また、前記誘電体層が、TiONによって形成されていることが望ましい。
【００４６】
また、前記誘電体層を形成する工程の後に、前記誘電体層を、500〜650℃の温度で、窒素ガスにさらす熱処理を施す工程を含むことが望ましい。
【００４７】
プラグ部とは、明細書内に記載された導電プラグとバリヤ膜とを含むものであり、半導体基板表層部とストレージノード電極とを電気的に接続し、両者の間の絶縁膜を貫いた形状のものをいう。
【００４８】
プラズマCVDに続く、減圧CVDにより、導電層を形成するとは、プラズマCVDにより導電層を成長させた後に、減圧CVDにより導電層を成長させて、導電層を形成することを意味する。この処理は連続的になされることが望ましいが、中断的処理を含むことができる。このとき、同一のチャンバを用いることが望ましいが、半導体基板（ウェハ）を装置外に出さず、装置内の別のチャンバに搬送させることもできる。
【００４９】
なお、パターンニングをするためのリソグラフィ工程や、それにより形成されたレジストなどのマスクを用いてエッチングする工程、さらにレジストなどを洗浄またはアッシングする工程などは、半導体プロセスにおいて自明であるので必要最小限度の記載に留め、その詳細な説明を省略する。
【００５０】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を、添付した図面を参照しながら詳細に説明する。
【００５１】
図2A〜図2Hは、本発明の実施の形態に係るキャパシタの製造過程における断面構造を工程順に示した図である。まず、図2Aは、本発明の実施の形態に係るキャパシタの製造過程において、半導体基板200の上面に第1開口部206を有する第1絶縁膜204を形成した状態を示す断面図である。
【００５２】
図示したように、まず、ソース・ドレイン等の導電領域202を含む半導体基板200上に、シリコン酸化膜等の第1絶縁層を成長させた後、第1絶縁層を、フォトリソグラフィ工程で形成したマスクを利用して、エッチングすることにより、第1開口部206を形成し、導電領域202を露出させるとともに、第1開口部(206)を含む半導体基板200の上面を露出させる。このように第1絶縁層をパターニングして、第1開口部206を有する第1絶縁膜204を形成する。
【００５３】
なお、図2Aにおいて、半導体基板200上面の両端の部分は本発明の本質と無関係な部分であり、煩雑な記載となることを避けるため、以下ではこの部分に関する説明及び以降の図面の記載を省略する。
【００５４】
図2Bは、実施の形態に係るキャパシタの製造過程において、第1開口部206内に導電プラグ208を形成した状態を示す断面図である。
【００５５】
図示したように、第1絶縁膜204及び半導体基板200の上から、第1開口部206を埋め込むようにポリシリコン層を成長させた後、第1絶縁膜204の上面が十分に露出し、第1絶縁膜204の上面と第1開口部206内のポリシリコン膜の上面との段差が十分に大きくなるまで、ポリシリコン層をエッチングする。そして、第1開口部206内に残ったポリシリコン膜で構成された導電プラグ208を形成する。
【００５６】
このとき、ポリシリコン層のエッチングレートは、一般にシリコン酸化膜等の第1絶縁膜204に比べて大きいため、第1絶縁膜204の上面が露出して第1絶縁膜204のエッチングが始まっても、ポリシリコン膜を選択的にエッチングすることができる。したがって、図示したように、第1開口部206内に形成された導電プラグ208の形状は、第1絶縁膜204上面に対して窪んだ状態で形成される。
【００５７】
図2Cは、実施の形態に係るキャパシタの製造過程において、第1開口部206内の導電プラグ208の上面にバリヤ膜a2を形成した状態を示す断面図である。
【００５８】
図示したように、導電プラグ208及び第1絶縁膜204の表面に、Ti層及びTiN層を順に成長させる。成長させたTi層及びTiN層のうち、第1絶縁膜204上面のTi層及びTiN層をエッチバッグして除去し、Ti膜210及びTiN膜212からなるバリヤ膜a2を形成する。
【００５９】
以上、図2B及び図2Cに示したように、第1絶縁膜204及び第1開口部206内の半導体基板200の上からプラグ用導電層を成長させ、第1開口部206外に成長したプラグ用導電層を除去し、第1開口部206に埋め込まれたプラグ部a3を形成する。本実施の形態では、プラグ用導電層として、ポリシリコン層、Ti層及びTiN層からなる多層膜を用いており、導電プラグ208及びバリヤ膜a2からなるプラグ部a3を形成している。
【００６０】
図2Dは、実施の形態に係るキャパシタの製造過程において、第1絶縁膜204の上面に、第2開口部222を有する第2絶縁膜221を形成した状態を示す断面図である。
【００６１】
図示したように、バリヤ膜a2及び第1絶縁膜204の上面に、第2絶縁層を成長させた後、第2絶縁層をフォトリソグラフィ工程で形成したマスクを利用してエッチングすることにより、少なくともバリヤ膜a2上面の一部を含む表面を露出させる第2開口部222を形成する。このように、第2絶縁層をパターニングして、プラグ部a3の上面が露出した第2開口部222を有する第2絶縁膜221を形成する。
【００６２】
なお、ここで形成した第2絶縁膜221は、その後の工程でキャパシタのストレージノード電極を形成するための犠牲層の役割を果たす。
【００６３】
図2Eは、実施の形態に係るキャパシタの製造過程において、第2絶縁膜221の上面及び第2開口部206の内表面を覆う導電層224を形成した状態を示す断面図である。
【００６４】
図示したように、第2絶縁膜221の上面及び第2開口部222の内表面を覆うように、ストレージノード電極用導電層を、まずプラズマCVDにより成長させ、次に減圧CVDにより連続的に成長させる。このようにして、プラグ部a3及び第2絶縁膜221の表面に、プラズマCVDに続く、減圧CVDにより、導電層を形成する。なお、本実施の形態では、導電層224がルテニウムによって形成されている場合について説明する。
【００６５】
このとき、CVDチャンバ（図示せず）内で、材料ソースに、トリス(2,4-オクタンジオネート)ツセニウム（Tris(2,4-octanedionato)tuthenium）を用いて、プラズマCVD(Plasma Enhanced Chemical Vapor Deposition)によりストレージノード電極用導電層を成長させるのがよい。なお、プラズマCVDに続く、減圧CVD(Low Pressure Chemical Vapor Deposition)による処理を、同一チャンバ内で行って、導電層224を形成するのがよい。
【００６６】
導電層224の形成を、CVDチャンバ内に、酸素ガスを数十〜数百sccmのいずれかの流量で供給し、チャンバ内部の圧力を数ミリTorr〜数Torr（数百ミリPa〜数百Pa）に保つ条件で行うことが望ましい。
【００６７】
導電層224がルテニウムによって形成されているとき、導電層224の形成を、基板を200〜350℃の温度に保ち、100〜300ワットのR.F.パワーを供給する条件で行うことが望ましい。
【００６８】
図2Fは、実施の形態に係るキャパシタの製造過程において、第1絶縁膜204及びプラグ部a3の上面に、キャパシタのストレージノード電極226を形成した状態を示す断面図である。
【００６９】
図示したように、形成された導電層224のうち、第2絶縁膜221上面の導電層を、化学的機械練磨(CMP：Chemical Mechanical Polishing)により除去して、第2絶縁膜221の上面を露出させる。そして、第2絶縁膜221をエッチング等により除去して、上記導電層からなるキャパシタのストレージノード電極226を形成する。CMPを用いず、レジスト等を利用したエッチバックにより、前記第2開口部外に形成された導電層224を除去することもできる。
【００７０】
図2Gは、実施の形態に係るキャパシタの製造過程において、ストレージノード電極226及び第1絶縁膜204の表面に、誘電体層228を形成した状態を示す断面図である。
【００７１】
図示したように、ストレージノード電極226及び第1絶縁膜204の表面に、ストレージノード電極226を覆う誘電体層を形成する。図示していないが、この誘電体層228を形成する工程の後に、誘電体層228及びストレージノード電極226に、第2熱処理を施す工程を含むことが望ましい。この第2熱処理を、１）プラズマ状態のN2及びO2混合ガスを供給する条件、２）O2、O3、及びN2O混合ガスを供給する条件、３）O3ガスを供給し、紫外線を照射する条件のうち、いずれかの条件で行うことが望ましい。また、この第2熱処理は、基板を300〜500℃の温度に1分間保つ条件で行うとよい。
【００７２】
本実施の形態においては、誘電体層228が、TiONによって形成されている場合を説明する。このとき、誘電体層228を、チャンバ内部を170〜190℃の温度に保ち、TiC14ソースガスと流量が10〜1000sccmのNH3反応ガスとをCVDチャンバ(図示せず)内に供給する条件で形成する。そして、誘電体層228を、基板温度を300〜400℃に保ち、CVD、チャンバ内の圧力を0.1〜1.2Torr（13.3〜160.0Pa）に保ち、R.F.パワーを10〜500ワットに保つ条件で形成することが望ましい。。
【００７３】
図2Hは、実施の形態に係るキャパシタの製造過程において、誘電体層228の表面に、プレート電極230を形成した状態を示す断面図である。
【００７４】
図示したように、ストレージノード電極の上から、上述した誘電体層に続けてプレート電極用導電層を成長させ、誘電体層を覆うプレート電極230を形成する。このようにして、ストレージノード電極226の表面に、誘電体層228及びプレート電極230を順に形成する。以上の処理により、キャパシタの形成を完了する。
【００７５】
このとき、プレート電極230が、ルテニウム、又はTiNによって形成されていることが望ましい。ルテニウムを使用するときには、ストレージノード電極226と同様の方法でルテニウムを成長させることができる。
【００７６】
図3は、本発明の別の実施の形態に係るキャパシタの製造方法を説明する図であり、第1絶縁膜204及びプラグ部a3の上面に、キャパシタのストレージノード電極226を形成した後の熱処理方法を概略的に示す断面図である。
【００７７】
この場合には、図2A〜図2Dに示した上記方法と同様に進行させる。そして、図3に示したように、第2開口部222を有する第2絶縁膜221を形成する工程の後に、第1絶縁膜204、プラグ部a3及び第2絶縁膜221の表面に、ストレージノード電極用導電層を、まずプラズマＣＶＤにより成長させ、次に減圧ＣＶＤにより成長させて、第2絶縁膜221の上面及び第2開口部222の内表面を覆う導電層224を形成する。
【００７８】
本実施の形態においても、導電層224が、ルテニウムによって形成されている場合について説明する。このとき、CVDチャンバ(図示せず)内で、材料ソースにトリス(2,4-オクタンジオネート)ツセニウム（Tris(2,4-octanedionato)tuthenium）を用いて、プラズマCVDにより前記プラグ部及び前記第2絶縁膜の表面に、ストレージノード電極用導電層を成長させ、同一のCVDチャンバ内で、プラズマＣＶＤに続く、減圧CVDにより導電層224を形成する。
【００７９】
導電層224の形成を、CVDチャンバ内に、酸素ガスを数十〜数百sccmのいずれかの流量で供給し、チャンバ内部の圧力を数ミリTorr〜数Torr（数百ミリPa〜数百Pa）に保つ条件で行うことが望ましい。
【００８０】
導電層224がルテニウム によって形成されているとき、導電層224の形成を、基板を200〜350℃の温度に保ち、、100〜300ワットのR.F.パワーを供給する条件で行うことが望ましい。
【００８１】
また、導電層224を形成する工程の後に、窒素雰囲気下で導電層224に第1熱処理を施す工程を含むことが望ましい。この第1熱処理を、基板を600〜1000℃の温度に保ち、チャンバ内に窒素ガス240を10sccm〜10000sccmの流量で、数秒〜数百秒間、供給する条件で行うことが望ましい。
【００８２】
その後、図2F〜図2Hに示した上記方法と同様に進行させ、シリンダー型のストレージノード電極226、誘電体層228、及びプレート電極230を形成してキャパシタの製造を完了する。
【００８３】
【発明の効果】
以上のように、本発明に係るキャパシタの形成方法によれば、ストレージノード電極用導電層にルテニウムを用いる場合でも、一つのCVDチャンバ内で、プラズマCVD及び減圧CVDにより連続的に、ストレージノード電極用導電層としてのルテニウム層を成長させることができ、ルテニウム層の形成工程を簡素化することができる。結果として、キャパシタの製造工程を短縮させることができる。
【００８４】
また、本発明によれば、プラズマCVD及び減圧CVDによる連続的な処理で形成されたルテニウム層に、窒素ガスを供給し、熱処理を施すことにより、ルテニウム膜の堆積比を増加させ、ルテニウム膜質を向上させることができる。その結果、高いキャパシタの容量と低いリーク電流を実現することができる。
【００８５】
なお、本発明の要旨を逸脱しない範囲で、当業者により多様に変更された実施の形態が容易に想到されるが、これらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【図１Ａ】 従来の技術に係るキャパシタの製造過程において、半導体基板の上面に第1開口部を有する第1絶縁膜を形成した状態を示す断面図である。
【図１Ｂ】 従来の技術に係るキャパシタの製造過程において、第1開口部内に導電プラグを形成した状態を示す断面図である。
【図１Ｃ】 従来の技術に係るキャパシタの製造過程において、第1開口部内の導電プラグの上面にバリヤ膜を形成した状態を示す断面図である。
【図１Ｄ】 従来の技術に係るキャパシタの製造過程において、第1絶縁膜の上面に、第2開口部を有する第2絶縁膜を形成した状態を示す断面図である。
【図１Ｅ】 従来の技術に係るキャパシタの製造過程において、第2絶縁膜の上面及び第2開口部の内表面を覆う第1ルテニウム層を成長させた状態を示す断面図である。
【図１Ｆ】 従来の技術に係るキャパシタの製造過程において、第1ルテニウム層の表面に第2ルテニウム層を成長させ、ルテニウム層を形成した状態を示す断面図である。
【図１Ｇ】 従来の技術に係るキャパシタの製造過程において、第1絶縁膜及びバリヤ膜の上面に、ストレージソード電極を形成した状態を示す断面図である。
【図１Ｈ】 従来の技術に係るキャパシタの製造過程において、ストレージノード電極及び第1絶縁膜の表面に、誘電体層を形成した状態を示す断面図である。
【図１Ｉ】 従来の技術に係るキャパシタの製造過程において、誘電体層の上から、プレート電極を形成した状態を示す断面図である。
【図２Ａ】 本発明の実施の形態に係るキャパシタの製造過程において、半導体基板の上面に第1開口部を有する第1絶縁膜を形成した状態を示す断面図である。
【図２Ｂ】 実施の形態に係るキャパシタの製造過程において、第1開口部内に導電プラグを形成した状態を示す断面図である。
【図２Ｃ】 実施の形態に係るキャパシタの製造過程において、第1開口部内の導電プラグの上面にバリヤ膜を形成した状態を示す断面図である。
【図２Ｄ】 実施の形態に係るキャパシタの製造過程において、第1絶縁膜の上面に、第2開口部を有する第2絶縁膜を形成した状態を示す断面図である。
【図２Ｅ】 実施の形態に係るキャパシタの製造過程において、第2絶縁膜の上面及び第2開口部の内表面を覆う導電層を形成した状態を示す断面図である。
【図２Ｆ】 実施の形態に係るキャパシタの製造過程において、第1絶縁膜及びプラグ部の上面に、キャパシタのストレージノード電極を形成した状態を示す断面図である。
【図２Ｇ】 実施の形態に係るキャパシタの製造過程において、ストレージノード電極及び第1絶縁膜の表面に、誘電体層を形成した状態を示す断面図である。
【図２Ｈ】 実施の形態に係るキャパシタの製造過程において、誘電体層の表面に、プレート電極を形成した状態を示す断面図である。
【図３】 本発明の別の実施の形態に係るキャパシタの製造方法を説明する図である。
【符号の説明】
200 半導体基板
202 導電領域
204 第1絶縁膜
206 第1開口部
208 導電プラグ
210 Ti膜
212 TiN膜
221 第2絶縁膜
222 第2開口部
224 導電層
226 ストレージノード電極
228 誘電体層
230 プレート電極
【発明の属する技術分野】
本発明は、キャパシタの形成方法に関し、より詳細には、製造工程を簡素化して製造コストを抑えることができ、また、キャパシタ容量を増大させながらもリーク電流を低減することができるキャパシタの形成方法に関する。
【０００２】
【従来の技術】
近年、半導体製造技術の発達に伴い、メモリ素子の需要が急増している。データ格納手段として利用されるキャパシタの容量は、電極の面積、電極間の距離、及び電極間に挿入される誘電膜の誘電率に応じて変化する。しかし、半導体装置の高集積化により半導体装置におけるキャパシタ形成領域が狭くなってきており、キャパシタの電極面積は小さくなり、キャパシタの容量が減少してしまう傾向にある。
【０００３】
一般的なキャパシタには、金属膜−誘電膜―金属膜(MIM)のキャパシタ構造が広く採用されている。この構造は、ストレージノード電極としてルテニウム(Ru)を成長させ、その上から誘電体層として高誘電率を有するTaONを成長させ、さらにこの誘電体層の上から金属膜を成長させることにより形成される。これにより、TaONキャパシタの容量を増加させることができる。
【０００４】
図1A〜図1Iは、従来の技術に係るキャパシタの製造過程における断面構造を工程順に示した図である。まず、図1Aは、従来の技術に係るキャパシタの製造過程において、半導体基板100の上面に第1開口部106を有する第1絶縁膜104を形成した状態を示す断面図である。
【０００５】
図示したように、まず、ソース・ドレイン等の導電領域102を含む半導体基板100上に、シリコン酸化膜等の第1絶縁層を成長させた後、第1絶縁層を、フォトリソグラフィ工程で形成したマスクを利用して、導電領域102の上面を露出させるようにエッチングし、ストレージノードコンタクトホールとなる第1開口部106を形成する。このように第1絶縁層をパターニングして、第1開口部106を有する第1絶縁膜104を形成する。
【０００６】
なお、図1Aにおいて、半導体基板100上面の両端の部分は本発明の本質と無関係な部分であり、煩雑な記載となることを避けるため、以下ではこの部分に関する説明及び以降の図面の記載を省略する。
【０００７】
図1Bは、従来の技術に係るキャパシタの製造過程において、第1開口部106内に導電プラグ108を形成した状態を示す断面図である。
【０００８】
図示したように、第1絶縁膜104及び半導体基板100の表面に、第1開口部106を埋め込むように、導電プラグ108を形成するためのポリシリコン層を成長させた後、第1絶縁膜104の上面が十分に露出し、かつ第1絶縁膜104の上面と第1開口部106内のポリシリコン膜の上面との段差が十分に大きくなるまで、ポリシリコン層をエッチングする。そして、第1開口部106内に残ったポリシリコン膜により導電プラグ108を形成する。
【０００９】
したがって、第1開口部106内に形成された導電プラグ108は、第1絶縁膜104上面に対して窪んだ状態で形成される。
【００１０】
図1Cは、従来の技術に係るキャパシタの製造過程において、第1開口部106内の導電プラグ108の上面にバリヤ膜a1を形成した状態を示す断面図である。
【００１１】
図示したように、導電プラグ108及び第1絶縁膜104の表面に、スパッタリング法により、Ti層、及びTiN層を順に成長させる。成長させたTi層及びTiN層のうち、第1絶縁膜104上面のTi層及びTiN層をエッチバックして除去し、Ti膜110及びTiN膜112からなるバリヤ膜a1を形成する。
【００１２】
図1Dは、従来の技術に係るキャパシタの製造過程において、第1絶縁膜104の上面に、第2開口部122を有する第2絶縁膜121を形成した状態を示す断面図である。
【００１３】
図示したように、バリヤ膜a1及び第1絶縁膜104の上面に、第2絶縁層を成長させた後、第2絶縁層をフォトリソグラフィ工程で形成したマスクを利用して、エッチングし、バリヤ膜a1及びその周辺部分となる第1絶縁膜104の上面を露出させる第2開口部122を形成する。このように、第2絶縁層をパターニングして、バリヤ膜a1の上面を露出させる第2開口部122を有する第2絶縁膜121を形成する。
【００１４】
図1Eは、従来の技術に係るキャパシタの製造過程において、第2絶縁膜121の上面及び第2開口部122の内表面を覆う第1ルテニウム層140を成長させた状態を示す断面図である。
【００１５】
図示したように、第1絶縁膜104、バリヤ膜a1及び第2絶縁膜121の表面に第2開口部122を覆うように、PVD(物理的気相成長法：Physical Vapor Deposition)によりストレージノード電極用第1ルテニウム層140を成長させる。このとき、第1ルテニウム層140の成長をPVDチャンバ(図示せず)内で進行させる。
【００１６】
図1Fは、従来の技術に係るキャパシタの製造過程において、第1ルテニウム層140の表面に第2ルテニウム層を成長させ、ルテニウム層142を形成した状態を示す断面図である。
【００１７】
図示したように、第1ルテニウム層140の表面にCVD(化学的気相成長法：Chemical Vapor Deposition)により第2ルテニウム層を成長させて、所定の厚さのルテニウム層142を形成する。このとき、第2ルテニウム層を成長させるために、第1ルテニウム膜140の成長した基板を、PVDチャンバからCVDチャンバに移して、処理を進行させる。
【００１８】
なぜなら、ルテニウム層142を形成する工程をCVD法のみで進行させると、第2開口部122内の第1絶縁膜104の表面での成長速度が遅くなってしまうからであり、また、ルテニウム層142の膜質が損なわれるからである。
【００１９】
したがって、キャパシタのストレージノード電極用ルテニウム層142を形成する工程においては、まず、PVDにより第1ルテニウム層140を成長させた後、第1ルテニウム層140の上面に、さらにCVDにより第2ルテニウム層を成長させる必要があった。
【００２０】
図1Gは、従来の技術に係るキャパシタの製造過程において、第1絶縁膜104及びバリヤ膜a1の上面に、ストレージソード電極143を形成した状態を示す断面図である。
【００２１】
図示したように、ルテニウム層142のうち、第2絶縁膜121の上面のルテニウム層を、エッチバックして除去し、キャパシタのストレージソード電極143を形成する。そして、第2絶縁膜121を除去する。
【００２２】
図1Hは、従来の技術に係るキャパシタの製造過程において、ストレージノード電極143及び第1絶縁膜104の表面に、誘電体層126を形成した状態を示す断面図である。図示したように、キャパシタのストレージノード電極143を覆うように、誘電体層を形成する。
【００２３】
図1Iは、従来の技術に係るキャパシタの製造過程において、誘電体層126の上から、プレート電極130を形成した状態を示す断面図である。
【００２４】
図示したように、誘電体層126上にプレート電極用導電層を成長させ、キャパシタのプレート電極130を形成する。このとき、誘電体層126には、高い誘電率を有するTiONを利用し、ストレージノード電極を形成するときと同様に、プレート電極130をルテニウム層により形成する。プレート電極130において、ルテニウム層の代わりに、TiN膜を利用することもできる。
【００２５】
【発明が解決しようとする課題】
しかし、従来のキャパシタの形成方法では、ストレージノード電極用ルテニウム層を成長させるとき、PVD及びCVDのそれぞれにより処理を進行させる必要があった。そのため、PVDチャンバからCVDチャンバに基板を移動させなければならず、製造工程が長くなり、製造コストが上昇するという問題点があった。
【００２６】
本発明は、上述したような従来の技術における問題点を解決するためになされたものであって、キャパシタのストレージノード電極用導電層としてのルテニウム層の形成工程を簡素化することができるキャパシタの形成方法を提供することを目的としている。
【００２７】
【課題を解決するための手段】
上記目的を達成するために、本発明の実施の形態に係るキャパシタの形成方法は、半導体基板の上面に第1開口部を有する第1絶縁膜を形成する工程、前記第1開口部に埋め込まれたプラグ部を形成する工程、前記第1絶縁膜の上面に、前記プラグ部の上面が露出した第2開口部を有する第2絶縁膜を形成する工程、前記プラグ部及び前記第2絶縁膜の表面に、プラズマCVDに続く、減圧CVDにより、導電層を形成する工程、形成された前記導電層のうち、前記第2絶縁膜上面の導電層を除去して、前記第2絶縁膜の上面を露出させる工程、前記第2絶縁膜を除去して、前記導電層からなるキャパシタのストレージノード電極を形成する工程、該ストレージノード電極の表面に、誘電体層及びプレート電極を順に形成する工程、及び前記導電層を形成する工程の次に、窒素雰囲気下で前記導電層に第 1 熱処理を施す工程を含むことを特徴としている。
【００２８】
ここで、前記導電層が、ルテニウム(Ru)によって形成されていることが望ましい。
【００２９】
また、前記プレート電極が、ルテニウム、又はTiNによって形成されていることが望ましい。
【００３０】
また、前記プラズマＣＶＤに続く、減圧ＣＶＤによる処理を、同一チャンバ内で行うことが望ましい。
【００３１】
また、前記導電層の形成を、基板を200〜350℃の温度に保ち、100〜300ワットのR.F.パワーを供給する条件で行うであることが望ましい。
【００３３】
ここで、前記第1熱処理を、基板を600〜1000℃の温度に保ち、チャンバ内に窒素ガスを10sccm〜10000sccmの流量で供給する条件で行うことが望ましい。
【００３４】
また、前記誘電体層が、TiONによって形成されていることが望ましい。
【００３６】
また、前記誘電体層を、チャンバ内の圧力を0.1〜1.2Torr（13.3〜160.0Pa）に保ち、基板温度を300〜400℃に保つ条件で形成することが望ましい。
【００３７】
また、前記誘電体層を形成する工程の後に、前記誘電体層及びストレージノード電極に、第2熱処理を施す工程を含むことが望ましい。
【００３８】
ここで、前記第2熱処理を、基板を300〜500℃の温度に1分間保つ条件で行うことが望ましい。
【００３９】
また、前記第2熱処理を、プラズマ状態のN2及びO2混合ガスを供給する条件で行うことが望ましい。
【００４０】
一方、前記第2熱処理を、O2、O3及びN2O混合ガスを供給する条件で行うことが望ましい。
【００４１】
また、前記第2熱処理を、O3ガスを供給し、紫外線を照射する条件で行うことが望ましい。
【００４２】
本発明の別の実施の形態に係るキャパシタの形成方法は、半導体基板の上面に第1開口部を有する第1絶縁膜を形成する工程、前記第1開口部に埋め込まれたプラグ部を形成する工程、前記第1絶縁膜の上面に、前記プラグ部の上面が露出した第2開口部を有する第2絶縁膜を形成する工程、同一チャンバ内で、前記プラグ部及び前記第2絶縁膜の表面に、プラズマＣＶＤに続く、減圧ＣＶＤにより、導電層を形成する工程、窒素ガス雰囲気下で前記導電層に第1熱処理を施す工程、形成された前記導電層のうち、前記第2絶縁膜上面の導電層を除去して、前記第2絶縁膜の上面を露出させる工程、前記第2絶縁膜を除去して、前記導電層からなるキャパシタのストレージノード電極を形成する工程、前記ストレージノード電極の表面に、誘電体層を形成する工程、及び前記誘電体層の表面に、プレート電極を形成する工程を含むことを特徴としている。
【００４３】
ここで、前記導電層が、ルテニウムによって形成されていることが望ましい。
【００４４】
また、前記第1熱処理を、基板を600〜1000℃の温度に保ち、チャンバ内に窒素ガスを10sccm〜10000sccmの流量で供給する条件で行うことが望ましい。
【００４５】
また、前記誘電体層が、TiONによって形成されていることが望ましい。
【００４６】
また、前記誘電体層を形成する工程の後に、前記誘電体層を、500〜650℃の温度で、窒素ガスにさらす熱処理を施す工程を含むことが望ましい。
【００４７】
プラグ部とは、明細書内に記載された導電プラグとバリヤ膜とを含むものであり、半導体基板表層部とストレージノード電極とを電気的に接続し、両者の間の絶縁膜を貫いた形状のものをいう。
【００４８】
プラズマCVDに続く、減圧CVDにより、導電層を形成するとは、プラズマCVDにより導電層を成長させた後に、減圧CVDにより導電層を成長させて、導電層を形成することを意味する。この処理は連続的になされることが望ましいが、中断的処理を含むことができる。このとき、同一のチャンバを用いることが望ましいが、半導体基板（ウェハ）を装置外に出さず、装置内の別のチャンバに搬送させることもできる。
【００４９】
なお、パターンニングをするためのリソグラフィ工程や、それにより形成されたレジストなどのマスクを用いてエッチングする工程、さらにレジストなどを洗浄またはアッシングする工程などは、半導体プロセスにおいて自明であるので必要最小限度の記載に留め、その詳細な説明を省略する。
【００５０】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を、添付した図面を参照しながら詳細に説明する。
【００５１】
図2A〜図2Hは、本発明の実施の形態に係るキャパシタの製造過程における断面構造を工程順に示した図である。まず、図2Aは、本発明の実施の形態に係るキャパシタの製造過程において、半導体基板200の上面に第1開口部206を有する第1絶縁膜204を形成した状態を示す断面図である。
【００５２】
図示したように、まず、ソース・ドレイン等の導電領域202を含む半導体基板200上に、シリコン酸化膜等の第1絶縁層を成長させた後、第1絶縁層を、フォトリソグラフィ工程で形成したマスクを利用して、エッチングすることにより、第1開口部206を形成し、導電領域202を露出させるとともに、第1開口部(206)を含む半導体基板200の上面を露出させる。このように第1絶縁層をパターニングして、第1開口部206を有する第1絶縁膜204を形成する。
【００５３】
なお、図2Aにおいて、半導体基板200上面の両端の部分は本発明の本質と無関係な部分であり、煩雑な記載となることを避けるため、以下ではこの部分に関する説明及び以降の図面の記載を省略する。
【００５４】
図2Bは、実施の形態に係るキャパシタの製造過程において、第1開口部206内に導電プラグ208を形成した状態を示す断面図である。
【００５５】
図示したように、第1絶縁膜204及び半導体基板200の上から、第1開口部206を埋め込むようにポリシリコン層を成長させた後、第1絶縁膜204の上面が十分に露出し、第1絶縁膜204の上面と第1開口部206内のポリシリコン膜の上面との段差が十分に大きくなるまで、ポリシリコン層をエッチングする。そして、第1開口部206内に残ったポリシリコン膜で構成された導電プラグ208を形成する。
【００５６】
このとき、ポリシリコン層のエッチングレートは、一般にシリコン酸化膜等の第1絶縁膜204に比べて大きいため、第1絶縁膜204の上面が露出して第1絶縁膜204のエッチングが始まっても、ポリシリコン膜を選択的にエッチングすることができる。したがって、図示したように、第1開口部206内に形成された導電プラグ208の形状は、第1絶縁膜204上面に対して窪んだ状態で形成される。
【００５７】
図2Cは、実施の形態に係るキャパシタの製造過程において、第1開口部206内の導電プラグ208の上面にバリヤ膜a2を形成した状態を示す断面図である。
【００５８】
図示したように、導電プラグ208及び第1絶縁膜204の表面に、Ti層及びTiN層を順に成長させる。成長させたTi層及びTiN層のうち、第1絶縁膜204上面のTi層及びTiN層をエッチバッグして除去し、Ti膜210及びTiN膜212からなるバリヤ膜a2を形成する。
【００５９】
以上、図2B及び図2Cに示したように、第1絶縁膜204及び第1開口部206内の半導体基板200の上からプラグ用導電層を成長させ、第1開口部206外に成長したプラグ用導電層を除去し、第1開口部206に埋め込まれたプラグ部a3を形成する。本実施の形態では、プラグ用導電層として、ポリシリコン層、Ti層及びTiN層からなる多層膜を用いており、導電プラグ208及びバリヤ膜a2からなるプラグ部a3を形成している。
【００６０】
図2Dは、実施の形態に係るキャパシタの製造過程において、第1絶縁膜204の上面に、第2開口部222を有する第2絶縁膜221を形成した状態を示す断面図である。
【００６１】
図示したように、バリヤ膜a2及び第1絶縁膜204の上面に、第2絶縁層を成長させた後、第2絶縁層をフォトリソグラフィ工程で形成したマスクを利用してエッチングすることにより、少なくともバリヤ膜a2上面の一部を含む表面を露出させる第2開口部222を形成する。このように、第2絶縁層をパターニングして、プラグ部a3の上面が露出した第2開口部222を有する第2絶縁膜221を形成する。
【００６２】
なお、ここで形成した第2絶縁膜221は、その後の工程でキャパシタのストレージノード電極を形成するための犠牲層の役割を果たす。
【００６３】
図2Eは、実施の形態に係るキャパシタの製造過程において、第2絶縁膜221の上面及び第2開口部206の内表面を覆う導電層224を形成した状態を示す断面図である。
【００６４】
図示したように、第2絶縁膜221の上面及び第2開口部222の内表面を覆うように、ストレージノード電極用導電層を、まずプラズマCVDにより成長させ、次に減圧CVDにより連続的に成長させる。このようにして、プラグ部a3及び第2絶縁膜221の表面に、プラズマCVDに続く、減圧CVDにより、導電層を形成する。なお、本実施の形態では、導電層224がルテニウムによって形成されている場合について説明する。
【００６５】
このとき、CVDチャンバ（図示せず）内で、材料ソースに、トリス(2,4-オクタンジオネート)ツセニウム（Tris(2,4-octanedionato)tuthenium）を用いて、プラズマCVD(Plasma Enhanced Chemical Vapor Deposition)によりストレージノード電極用導電層を成長させるのがよい。なお、プラズマCVDに続く、減圧CVD(Low Pressure Chemical Vapor Deposition)による処理を、同一チャンバ内で行って、導電層224を形成するのがよい。
【００６６】
導電層224の形成を、CVDチャンバ内に、酸素ガスを数十〜数百sccmのいずれかの流量で供給し、チャンバ内部の圧力を数ミリTorr〜数Torr（数百ミリPa〜数百Pa）に保つ条件で行うことが望ましい。
【００６７】
導電層224がルテニウムによって形成されているとき、導電層224の形成を、基板を200〜350℃の温度に保ち、100〜300ワットのR.F.パワーを供給する条件で行うことが望ましい。
【００６８】
図2Fは、実施の形態に係るキャパシタの製造過程において、第1絶縁膜204及びプラグ部a3の上面に、キャパシタのストレージノード電極226を形成した状態を示す断面図である。
【００６９】
図示したように、形成された導電層224のうち、第2絶縁膜221上面の導電層を、化学的機械練磨(CMP：Chemical Mechanical Polishing)により除去して、第2絶縁膜221の上面を露出させる。そして、第2絶縁膜221をエッチング等により除去して、上記導電層からなるキャパシタのストレージノード電極226を形成する。CMPを用いず、レジスト等を利用したエッチバックにより、前記第2開口部外に形成された導電層224を除去することもできる。
【００７０】
図2Gは、実施の形態に係るキャパシタの製造過程において、ストレージノード電極226及び第1絶縁膜204の表面に、誘電体層228を形成した状態を示す断面図である。
【００７１】
図示したように、ストレージノード電極226及び第1絶縁膜204の表面に、ストレージノード電極226を覆う誘電体層を形成する。図示していないが、この誘電体層228を形成する工程の後に、誘電体層228及びストレージノード電極226に、第2熱処理を施す工程を含むことが望ましい。この第2熱処理を、１）プラズマ状態のN2及びO2混合ガスを供給する条件、２）O2、O3、及びN2O混合ガスを供給する条件、３）O3ガスを供給し、紫外線を照射する条件のうち、いずれかの条件で行うことが望ましい。また、この第2熱処理は、基板を300〜500℃の温度に1分間保つ条件で行うとよい。
【００７２】
本実施の形態においては、誘電体層228が、TiONによって形成されている場合を説明する。このとき、誘電体層228を、チャンバ内部を170〜190℃の温度に保ち、TiC14ソースガスと流量が10〜1000sccmのNH3反応ガスとをCVDチャンバ(図示せず)内に供給する条件で形成する。そして、誘電体層228を、基板温度を300〜400℃に保ち、CVD、チャンバ内の圧力を0.1〜1.2Torr（13.3〜160.0Pa）に保ち、R.F.パワーを10〜500ワットに保つ条件で形成することが望ましい。。
【００７３】
図2Hは、実施の形態に係るキャパシタの製造過程において、誘電体層228の表面に、プレート電極230を形成した状態を示す断面図である。
【００７４】
図示したように、ストレージノード電極の上から、上述した誘電体層に続けてプレート電極用導電層を成長させ、誘電体層を覆うプレート電極230を形成する。このようにして、ストレージノード電極226の表面に、誘電体層228及びプレート電極230を順に形成する。以上の処理により、キャパシタの形成を完了する。
【００７５】
このとき、プレート電極230が、ルテニウム、又はTiNによって形成されていることが望ましい。ルテニウムを使用するときには、ストレージノード電極226と同様の方法でルテニウムを成長させることができる。
【００７６】
図3は、本発明の別の実施の形態に係るキャパシタの製造方法を説明する図であり、第1絶縁膜204及びプラグ部a3の上面に、キャパシタのストレージノード電極226を形成した後の熱処理方法を概略的に示す断面図である。
【００７７】
この場合には、図2A〜図2Dに示した上記方法と同様に進行させる。そして、図3に示したように、第2開口部222を有する第2絶縁膜221を形成する工程の後に、第1絶縁膜204、プラグ部a3及び第2絶縁膜221の表面に、ストレージノード電極用導電層を、まずプラズマＣＶＤにより成長させ、次に減圧ＣＶＤにより成長させて、第2絶縁膜221の上面及び第2開口部222の内表面を覆う導電層224を形成する。
【００７８】
本実施の形態においても、導電層224が、ルテニウムによって形成されている場合について説明する。このとき、CVDチャンバ(図示せず)内で、材料ソースにトリス(2,4-オクタンジオネート)ツセニウム（Tris(2,4-octanedionato)tuthenium）を用いて、プラズマCVDにより前記プラグ部及び前記第2絶縁膜の表面に、ストレージノード電極用導電層を成長させ、同一のCVDチャンバ内で、プラズマＣＶＤに続く、減圧CVDにより導電層224を形成する。
【００７９】
導電層224の形成を、CVDチャンバ内に、酸素ガスを数十〜数百sccmのいずれかの流量で供給し、チャンバ内部の圧力を数ミリTorr〜数Torr（数百ミリPa〜数百Pa）に保つ条件で行うことが望ましい。
【００８０】
導電層224がルテニウム によって形成されているとき、導電層224の形成を、基板を200〜350℃の温度に保ち、、100〜300ワットのR.F.パワーを供給する条件で行うことが望ましい。
【００８１】
また、導電層224を形成する工程の後に、窒素雰囲気下で導電層224に第1熱処理を施す工程を含むことが望ましい。この第1熱処理を、基板を600〜1000℃の温度に保ち、チャンバ内に窒素ガス240を10sccm〜10000sccmの流量で、数秒〜数百秒間、供給する条件で行うことが望ましい。
【００８２】
その後、図2F〜図2Hに示した上記方法と同様に進行させ、シリンダー型のストレージノード電極226、誘電体層228、及びプレート電極230を形成してキャパシタの製造を完了する。
【００８３】
【発明の効果】
以上のように、本発明に係るキャパシタの形成方法によれば、ストレージノード電極用導電層にルテニウムを用いる場合でも、一つのCVDチャンバ内で、プラズマCVD及び減圧CVDにより連続的に、ストレージノード電極用導電層としてのルテニウム層を成長させることができ、ルテニウム層の形成工程を簡素化することができる。結果として、キャパシタの製造工程を短縮させることができる。
【００８４】
また、本発明によれば、プラズマCVD及び減圧CVDによる連続的な処理で形成されたルテニウム層に、窒素ガスを供給し、熱処理を施すことにより、ルテニウム膜の堆積比を増加させ、ルテニウム膜質を向上させることができる。その結果、高いキャパシタの容量と低いリーク電流を実現することができる。
【００８５】
なお、本発明の要旨を逸脱しない範囲で、当業者により多様に変更された実施の形態が容易に想到されるが、これらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【図１Ａ】 従来の技術に係るキャパシタの製造過程において、半導体基板の上面に第1開口部を有する第1絶縁膜を形成した状態を示す断面図である。
【図１Ｂ】 従来の技術に係るキャパシタの製造過程において、第1開口部内に導電プラグを形成した状態を示す断面図である。
【図１Ｃ】 従来の技術に係るキャパシタの製造過程において、第1開口部内の導電プラグの上面にバリヤ膜を形成した状態を示す断面図である。
【図１Ｄ】 従来の技術に係るキャパシタの製造過程において、第1絶縁膜の上面に、第2開口部を有する第2絶縁膜を形成した状態を示す断面図である。
【図１Ｅ】 従来の技術に係るキャパシタの製造過程において、第2絶縁膜の上面及び第2開口部の内表面を覆う第1ルテニウム層を成長させた状態を示す断面図である。
【図１Ｆ】 従来の技術に係るキャパシタの製造過程において、第1ルテニウム層の表面に第2ルテニウム層を成長させ、ルテニウム層を形成した状態を示す断面図である。
【図１Ｇ】 従来の技術に係るキャパシタの製造過程において、第1絶縁膜及びバリヤ膜の上面に、ストレージソード電極を形成した状態を示す断面図である。
【図１Ｈ】 従来の技術に係るキャパシタの製造過程において、ストレージノード電極及び第1絶縁膜の表面に、誘電体層を形成した状態を示す断面図である。
【図１Ｉ】 従来の技術に係るキャパシタの製造過程において、誘電体層の上から、プレート電極を形成した状態を示す断面図である。
【図２Ａ】 本発明の実施の形態に係るキャパシタの製造過程において、半導体基板の上面に第1開口部を有する第1絶縁膜を形成した状態を示す断面図である。
【図２Ｂ】 実施の形態に係るキャパシタの製造過程において、第1開口部内に導電プラグを形成した状態を示す断面図である。
【図２Ｃ】 実施の形態に係るキャパシタの製造過程において、第1開口部内の導電プラグの上面にバリヤ膜を形成した状態を示す断面図である。
【図２Ｄ】 実施の形態に係るキャパシタの製造過程において、第1絶縁膜の上面に、第2開口部を有する第2絶縁膜を形成した状態を示す断面図である。
【図２Ｅ】 実施の形態に係るキャパシタの製造過程において、第2絶縁膜の上面及び第2開口部の内表面を覆う導電層を形成した状態を示す断面図である。
【図２Ｆ】 実施の形態に係るキャパシタの製造過程において、第1絶縁膜及びプラグ部の上面に、キャパシタのストレージノード電極を形成した状態を示す断面図である。
【図２Ｇ】 実施の形態に係るキャパシタの製造過程において、ストレージノード電極及び第1絶縁膜の表面に、誘電体層を形成した状態を示す断面図である。
【図２Ｈ】 実施の形態に係るキャパシタの製造過程において、誘電体層の表面に、プレート電極を形成した状態を示す断面図である。
【図３】 本発明の別の実施の形態に係るキャパシタの製造方法を説明する図である。
【符号の説明】
200 半導体基板
202 導電領域
204 第1絶縁膜
206 第1開口部
208 導電プラグ
210 Ti膜
212 TiN膜
221 第2絶縁膜
222 第2開口部
224 導電層
226 ストレージノード電極
228 誘電体層
230 プレート電極
Claims (18)
- 半導体基板の上面に第1開口部を有する第1絶縁膜を形成する工程、
前記第1開口部に埋め込まれたプラグ部を形成する工程、
前記第1絶縁膜の上面に、前記プラグ部の上面が露出した第2開口部を有する第2絶縁膜を形成する工程、
前記プラグ部及び前記第2絶縁膜の表面に、プラズマCVDに続く、減圧CVDにより、導電層を形成する工程、
形成された前記導電層のうち、前記第2絶縁膜上面の導電層を除去して、前記第2絶縁膜の上面を露出させる工程、
前記第2絶縁膜を除去して、前記導電層からなるキャパシタのストレージノード電極を形成する工程、
該ストレージノード電極の表面に、誘電体層及びプレート電極を順に形成する工程、及び
前記導電層を形成する工程の次に、窒素雰囲気下で前記導電層に第 1 熱処理を施す工程を含むことを特徴とするキャパシタの形成方法。 - 前記導電層が、ルテニウム(Ru)によって形成されていることを特徴とする請求項1に記載のキャパシタの形成方法。
- 前記プレート電極が、ルテニウム、又はTiNによって形成されていることを特徴とする請求項1に記載のキャパシタの形成方法。
- 前記プラズマＣＶＤに続く、減圧ＣＶＤによる処理を、同一チャンバ内で行うことを特徴とする請求項1に記載のキャパシタの形成方法。
- 前記導電層の形成を、基板を200〜350℃の温度に保ち、100〜300ワットのR.F.パワーを供給する条件で行うことを特徴とする請求項1に記載のキャパシタの形成方法。
- 前記第1熱処理を、基板を600〜1000℃の温度に保ち、チャンバ内に窒素ガスを10sccm〜10000sccmの流量で供給する条件で行うことを特徴とする請求項1に記載のキャパシタの形成方法。
- 前記誘電体層が、TiONによって形成されていることを特徴とする請求項1に記載のキャパシタの形成方法。
- 前記誘電体層を、チャンバ内の圧力を0.1〜1.2Torr（13.3〜160.0Pa）に保ち、基板温度を300〜400℃に保つ条件で形成することを特徴とする請求項7に記載のキャパシタの形成方法。
- 前記誘電体層を形成する工程の後に、前記誘電体層及びストレージノード電極に、第2熱処理を施す工程を含むことを特徴とする請求項1に記載のキャパシタの形成方法。
- 前記第2熱処理を、基板を300〜500℃の温度に1分間保つ条件で行うことを特徴とする請求項9に記載のキャパシタの形成方法。
- 前記第2熱処理を、プラズマ状態のN2及びO2混合ガスを供給する条件で行うことを特徴とする請求項9に記載のキャパシタの形成方法。
- 前記第2熱処理を、O2、O3及びN2O混合ガスを供給する条件で行うことを特徴とする請求項9に記載のキャパシタの形成方法。
- 前記第2熱処理を、O3ガスを供給し、紫外線を照射する条件で行うことを特徴とする請求項9に記載のキャパシタの形成方法。
- 半導体基板の上面に第1開口部を有する第1絶縁膜を形成する工程、
前記第1開口部に埋め込まれたプラグ部を形成する工程、
前記第1絶縁膜の上面に、前記プラグ部の上面が露出した第2開口部を有する第2絶縁膜を形成する工程、
同一チャンバ内で、前記プラグ部及び前記第2絶縁膜の表面に、プラズマＣＶＤに続く、減圧ＣＶＤにより、導電層を形成する工程、
窒素ガス雰囲気下で前記導電層に第1熱処理を施す工程、形成された前記導電層のうち、前記第2絶縁膜上面の導電層を除去して、前記第2絶縁膜の上面を露出させる工程、
前記第2絶縁膜を除去して、前記導電層からなるキャパシタのストレージノード電極を形成する工程、
前記ストレージノード電極の表面に、誘電体層を形成する工程、及び
前記誘電体層の表面に、プレート電極を形成する工程を含むことを特徴とするキャパシタの形成方法。 - 前記導電層が、ルテニウムによって形成されていることを特徴とする請求項14に記載のキャパシタの形成方法。
- 前記第1熱処理を、基板を600〜1000℃の温度に保ち、チャンバ内に窒素ガスを10sccm〜10000sccmの流量で供給する条件で行うことを特徴とする請求項14に記載のキャパシタの形成方法。
- 前記誘電体層が、TiONによって形成されていることを特徴とする請求項14に記載のキャパシタの形成方法。
- 前記誘電体層を形成する工程の後に、前記誘電体層を、500〜650℃の温度で、窒素ガスにさらす熱処理を施す工程を含むことを特徴とする請求項14に記載のキャパシタの形成方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0056504A KR100417859B1 (ko) | 2001-09-13 | 2001-09-13 | 캐패시터 형성방법 |
| KR10-2001-0056505A KR100417860B1 (ko) | 2001-09-13 | 2001-09-13 | 캐패시터 형성방법 |
| KR2001-056505 | 2001-09-13 | ||
| KR2001-056504 | 2001-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003100911A JP2003100911A (ja) | 2003-04-04 |
| JP4051546B2 true JP4051546B2 (ja) | 2008-02-27 |
Family
ID=26639343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002195973A Expired - Fee Related JP4051546B2 (ja) | 2001-09-13 | 2002-07-04 | キャパシタの形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6762090B2 (ja) |
| JP (1) | JP4051546B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7060557B1 (en) * | 2002-07-05 | 2006-06-13 | Newport Fab, Llc, Inc. | Fabrication of high-density capacitors for mixed signal/RF circuits |
| JP5281746B2 (ja) * | 2004-05-14 | 2013-09-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3021800B2 (ja) | 1990-07-24 | 2000-03-15 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| JP3131982B2 (ja) * | 1990-08-21 | 2001-02-05 | セイコーエプソン株式会社 | 半導体装置、半導体メモリ及び半導体装置の製造方法 |
| US5866926A (en) * | 1990-09-28 | 1999-02-02 | Ramtron International Corporation | Ferroelectric memory device with capacitor electrode in direct contact with source region |
| JP3185220B2 (ja) * | 1990-09-28 | 2001-07-09 | セイコーエプソン株式会社 | 半導体装置 |
| US5254217A (en) * | 1992-07-27 | 1993-10-19 | Motorola, Inc. | Method for fabricating a semiconductor device having a conductive metal oxide |
| JPH06338599A (ja) | 1993-03-31 | 1994-12-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| EP0618597B1 (en) * | 1993-03-31 | 1997-07-16 | Texas Instruments Incorporated | Lightly donor doped electrodes for high-dielectric-constant materials |
| US5566045A (en) * | 1994-08-01 | 1996-10-15 | Texas Instruments, Inc. | High-dielectric-constant material electrodes comprising thin platinum layers |
| JPH0864763A (ja) | 1994-08-18 | 1996-03-08 | Oki Electric Ind Co Ltd | キャパシタ及びその製造方法 |
| US5629229A (en) * | 1995-07-12 | 1997-05-13 | Sharp Kabushiki Kaisha | Metalorganic chemical vapor deposition of (Ba1-x Srx)RuO3 /(Ba1-x Srx)TIO3 /(Ba1-x Srx)TiO3 /(Ba1- Srx)RuO3 capacitors for high dielectric materials |
| JP3612839B2 (ja) | 1996-02-13 | 2005-01-19 | 三菱電機株式会社 | 高誘電率薄膜構造、高誘電率薄膜形成方法および高誘電率薄膜形成装置 |
| US5946542A (en) * | 1996-02-26 | 1999-08-31 | Micron Technology, Inc. | Method of depositing passivation layers on semiconductor device arrays |
| JPH10173169A (ja) * | 1996-12-16 | 1998-06-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| BE1011083A6 (fr) * | 1997-04-03 | 1999-04-06 | Inan Mehmet Zahit | Generateur de vagues pour liquides. |
| JP3082840B2 (ja) | 1997-08-29 | 2000-08-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2000022105A (ja) | 1998-06-30 | 2000-01-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6201276B1 (en) * | 1998-07-14 | 2001-03-13 | Micron Technology, Inc. | Method of fabricating semiconductor devices utilizing in situ passivation of dielectric thin films |
| US6218256B1 (en) | 1999-04-13 | 2001-04-17 | Micron Technology, Inc. | Electrode and capacitor structure for a semiconductor device and associated methods of manufacture |
| KR100472731B1 (ko) * | 2000-06-30 | 2005-03-08 | 주식회사 하이닉스반도체 | 씨드층 제거 공정을 생략할 수 있는 반도체 메모리 소자제조 방법 |
-
2002
- 2002-02-05 US US10/067,951 patent/US6762090B2/en not_active Expired - Fee Related
- 2002-07-04 JP JP2002195973A patent/JP4051546B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030049908A1 (en) | 2003-03-13 |
| JP2003100911A (ja) | 2003-04-04 |
| US6762090B2 (en) | 2004-07-13 |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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