JPH0453160A - Ｄｒａｍセルのキヤパシタの製作方法 - Google Patents
Ｄｒａｍセルのキヤパシタの製作方法Info
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- JPH0453160A JPH0453160A JP2201563A JP20156390A JPH0453160A JP H0453160 A JPH0453160 A JP H0453160A JP 2201563 A JP2201563 A JP 2201563A JP 20156390 A JP20156390 A JP 20156390A JP H0453160 A JPH0453160 A JP H0453160A
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Classifications
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/911—Differential oxidation and etching
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、−Ｍ的なりＲＡＭセルのキャパシタの製作、
特に大容量のスタックキャパシタの製作方法及びその工
程に関するものである。
特に大容量のスタックキャパシタの製作方法及びその工
程に関するものである。
［従来の技術］
一般に、ＤＲＡＭセルは１個のトランジスタと１個のキ
ャパシタを有した半導体メモリ素子であり、チャージス
トアすることでそのキャパシタに１ビツトデータが記憶
される。集積半導体デバイスの高集積度への傾向はＤＲ
ＡＭセル容量を増やすことになるので、１個のメモリセ
ルの占有面積は次第に小さくなる。それ故、限られた面
積に最大容量を持ったキャパシタ製造が現在型まれてい
る。
ャパシタを有した半導体メモリ素子であり、チャージス
トアすることでそのキャパシタに１ビツトデータが記憶
される。集積半導体デバイスの高集積度への傾向はＤＲ
ＡＭセル容量を増やすことになるので、１個のメモリセ
ルの占有面積は次第に小さくなる。それ故、限られた面
積に最大容量を持ったキャパシタ製造が現在型まれてい
る。
第１Ａ図〜第１ｃ図は一般的方法による公知のスタック
キャパシタの製作工程を示している。第１Ａ図において
、各セルを分離するための酸化物層（ｆｉｅｌｄ ｏｘ
ｉｄｅ １ａｙｅｒ） １２が第１の伝導性の基板（
ｓｕｂｓｔｒａｔｅ） １０の一部に形成される。そ
して、ソース（ｓｏｕｒｃｅ ｒｅｇｉｏｎ） １８
を形成するために、第２の伝導性の層が酸化物層１２近
傍にイオン注入によって形成される。酸化物層１２から
離れた所にドレイン（ｄｒａｉｎ ｒｅｇｉｏｎ） ２
０が形成される。第１の酸化物層２２は、ソース１８の
い（つかを除いて、基板１０の表面全体を覆う。ソース
１８、ドレイン２０間には、ゲート駿化物層１４を中間
１としてゲート電極１６が形成される。この後、−船釣
エッチング工程に従い、ソース１８上の第１の酸化物層
２２をエツチングすることでソース接触部２３が形成さ
れる。
キャパシタの製作工程を示している。第１Ａ図において
、各セルを分離するための酸化物層（ｆｉｅｌｄ ｏｘ
ｉｄｅ １ａｙｅｒ） １２が第１の伝導性の基板（
ｓｕｂｓｔｒａｔｅ） １０の一部に形成される。そ
して、ソース（ｓｏｕｒｃｅ ｒｅｇｉｏｎ） １８
を形成するために、第２の伝導性の層が酸化物層１２近
傍にイオン注入によって形成される。酸化物層１２から
離れた所にドレイン（ｄｒａｉｎ ｒｅｇｉｏｎ） ２
０が形成される。第１の酸化物層２２は、ソース１８の
い（つかを除いて、基板１０の表面全体を覆う。ソース
１８、ドレイン２０間には、ゲート駿化物層１４を中間
１としてゲート電極１６が形成される。この後、−船釣
エッチング工程に従い、ソース１８上の第１の酸化物層
２２をエツチングすることでソース接触部２３が形成さ
れる。
第１Ｂ図においては、ソース１８上に第１の多結晶体シ
リコン層を形成した後、その第１の多結晶体の予め決め
られた部分をエツチングすることでストレージ電極が形
成される。
リコン層を形成した後、その第１の多結晶体の予め決め
られた部分をエツチングすることでストレージ電極が形
成される。
第１Ｃ図においては、積層構造のスタックキャパシタは
、ストレージ電極２４の表面に誘電性層２６を展開した
後、予め決められた部分をエツチングすることで誘電性
層２６の上部表面に沿うプレート電極２８を形成し、そ
して、基板１０の全表面に第２の多結晶シリコン層を形
成することで完全に作成される。第１Ｃ図に示す様に一
般的なスタックキャパシタにおいては、セルによって専
有される面積を小さくすると、ストレージ電極２４及び
プレート電極２８によって６存される面積も小さくなる
。それ故、６４メガビット以上の高密度半導体メモリデ
バイスにおいて要求される十分な容量が確保されないと
いう問題が発生する。
、ストレージ電極２４の表面に誘電性層２６を展開した
後、予め決められた部分をエツチングすることで誘電性
層２６の上部表面に沿うプレート電極２８を形成し、そ
して、基板１０の全表面に第２の多結晶シリコン層を形
成することで完全に作成される。第１Ｃ図に示す様に一
般的なスタックキャパシタにおいては、セルによって専
有される面積を小さくすると、ストレージ電極２４及び
プレート電極２８によって６存される面積も小さくなる
。それ故、６４メガビット以上の高密度半導体メモリデ
バイスにおいて要求される十分な容量が確保されないと
いう問題が発生する。
キャパシタの容量を上げる方法として、円柱構造スタッ
クキャパシタ（ｓｙｌｉｎｄｒｉｃａｌ ５ｔｒｕｃｔ
ｕｒｅｄｓｔａｃｋｅｄ−ｃａｐａｃｉｔｏｒ）が提案
されている。
クキャパシタ（ｓｙｌｉｎｄｒｉｃａｌ ５ｔｒｕｃｔ
ｕｒｅｄｓｔａｃｋｅｄ−ｃａｐａｃｉｔｏｒ）が提案
されている。
第２Ａ図〜第２Ｆ図は他の方法を使用することで、その
円柱構造スタックキャパシタ作成方法を示している。
円柱構造スタックキャパシタ作成方法を示している。
図示において、セルを分離するために、酸化物で満たさ
れた層４２が第１の伝導性の基板４０の一端部に形成さ
れる。酸化物層４２に接触するソース４８を形成するた
め、第２の伝導性のイオン注入がなされる。ソース４８
から分離して離れた位置に、ドレイン５０が形成される
。基板４０表面全体には、ゲート電極４６がゲート酸化
物層４４を中間層として形成される。ここでゲート酸化
物層４４はソース４８．ドレイン５０上、且つそれらの
間に位置するようになっている。そして第１の酸化物層
５２が形成される。その後、ソース４８の上部表面にあ
る第１の酸化物層をエツチングすることでソース接触部
分５３が形成される。このような場合、第１の絶縁層５
２は厚さ９０００Å以上のＨＴＯ（高温酸化）層である
。
れた層４２が第１の伝導性の基板４０の一端部に形成さ
れる。酸化物層４２に接触するソース４８を形成するた
め、第２の伝導性のイオン注入がなされる。ソース４８
から分離して離れた位置に、ドレイン５０が形成される
。基板４０表面全体には、ゲート電極４６がゲート酸化
物層４４を中間層として形成される。ここでゲート酸化
物層４４はソース４８．ドレイン５０上、且つそれらの
間に位置するようになっている。そして第１の酸化物層
５２が形成される。その後、ソース４８の上部表面にあ
る第１の酸化物層をエツチングすることでソース接触部
分５３が形成される。このような場合、第１の絶縁層５
２は厚さ９０００Å以上のＨＴＯ（高温酸化）層である
。
厚さ１５００人の窒化物層５４は、第２Ｂ図に示すよう
に、第１の絶縁層５２０面上に一般のＬＰ ＣＶ Ｄ
（Ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉ−ｔｉｏｎ）技法を使用すること
でデポジットされる。
に、第１の絶縁層５２０面上に一般のＬＰ ＣＶ Ｄ
（Ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉ−ｔｉｏｎ）技法を使用すること
でデポジットされる。
その後、ドライエツチング法を使用することで、第２Ｃ
図に示す如（第１の絶縁層５２の両側に窒化物層の側壁
５４ａを形成する。第２Ｄ図においては、ドライエツチ
ング或いはダンプエツチング技術のいずれでもよいが、
所謂“エッチバック（Ｅｔｃｈ−Ｂａｃｋ）”をした結
果として、上述した方法でエツチングされた第１の絶縁
層５２ａはおおよそ厚さ３０００人にデポジットされる
。円柱構造キャパシタは、ソース１８と接触する第１の
多結晶シリコン層５６、酸化層及び窒化物層両方からな
る誘電性混合層５８、そして第２の多結晶シリコン層６
０の順に形成することで完成する。
図に示す如（第１の絶縁層５２の両側に窒化物層の側壁
５４ａを形成する。第２Ｄ図においては、ドライエツチ
ング或いはダンプエツチング技術のいずれでもよいが、
所謂“エッチバック（Ｅｔｃｈ−Ｂａｃｋ）”をした結
果として、上述した方法でエツチングされた第１の絶縁
層５２ａはおおよそ厚さ３０００人にデポジットされる
。円柱構造キャパシタは、ソース１８と接触する第１の
多結晶シリコン層５６、酸化層及び窒化物層両方からな
る誘電性混合層５８、そして第２の多結晶シリコン層６
０の順に形成することで完成する。
第１及び第２多結晶シリコン層５６．６０が一般的なＬ
ＰＧＶＤ技法によりデポジットされ、誘電体の厚さは５
０〜６０人である。上述した円柱構造キャパシタには、
それまでの一般的なスタックキャパシタより高い容量の
キャパシタとするとしても、その製作工程が困難になる
という問題がある。
ＰＧＶＤ技法によりデポジットされ、誘電体の厚さは５
０〜６０人である。上述した円柱構造キャパシタには、
それまでの一般的なスタックキャパシタより高い容量の
キャパシタとするとしても、その製作工程が困難になる
という問題がある。
更には、窒化物層の円柱側壁５４ａ間の差が大きくなる
と、表面状態が悪くなるので後処理は面倒になる。
と、表面状態が悪くなるので後処理は面倒になる。
一方、一般的なスタックキャパシタにおいては、写真技
法（ｐｈｏｔｏｇｒａｐｈｉｃ ｔｅｃｈｎｉｑｕｅ）
の限界により、ストレージ電極の厚さには成る限界があ
る。つまり、多結晶シリコンの下層部分のパターンより
もデリケートなパターンが要求されるバスタブ型キャパ
シタでは問題がある。というのは、その限定された写真
技法は６４メガビットＤＲＡＭ製造においては下層の多
結晶シリコンの形成に適応されているからである。
法（ｐｈｏｔｏｇｒａｐｈｉｃ ｔｅｃｈｎｉｑｕｅ）
の限界により、ストレージ電極の厚さには成る限界があ
る。つまり、多結晶シリコンの下層部分のパターンより
もデリケートなパターンが要求されるバスタブ型キャパ
シタでは問題がある。というのは、その限定された写真
技法は６４メガビットＤＲＡＭ製造においては下層の多
結晶シリコンの形成に適応されているからである。
［発明が解決しようとしている課題］
それ故、本発明は高容量を持ったキャパシタの製作方法
を提供しようとするものである。
を提供しようとするものである。
また、他の目的は簡単に製作でき、そして高い表面状態
となる製作方法を提供しようとするものである。
となる製作方法を提供しようとするものである。
更には、写真技術の限界を克服するキャパシタの製作方
法を提供しようとするものである。
法を提供しようとするものである。
［課題を解決するための手段］及び〔作用］この課題を
解決するため１本発明のＤＲＡＭセルのキャパシタの製
作方法は以下の工程を備え、以下の手順に従って処理を
行う。すなわち、基板に、酸化層、ゲート電極、ソース
、ドレインそして絶縁層を有したキャパシタの製作方法
であって、 ソースに接触する第１の伝導性層の一部に形成された第
１のマスクパターンをエツチングする工程と、 第１の伝導性層の表面に、第１の絶縁層１次に第２の伝
導性層を形成する工程と、 第２の伝導性層上に第１のマスクパターンの反転フェー
ズを持った第２マスクパターンを形成する工程と、 第１の伝導性層の一部に配置された第２の伝導性層をエ
ツチングする工程と、 第１の絶縁層の上部表面にあるエツチング処理後の第２
の伝導性層を高圧拡散炉（ｈｉｇｈ ｐｒｅｓｓｕｒｅ
ｄｉｆｆｕｓｉｏｎ ｆｕｒｎａｃｅ）において酸化す
る工程と、酸化された第２の伝導性層をマスクとして使
用することで第１の絶縁層を異方的にエツチングする工
程と、 予め決められた厚さになるまで異方的に第１の伝導性層
をエツチングすることで下層電極を形成する工程と、 酸化された第２伝導性層、その次に第１の絶縁層を取り
去る工程と、 下層電極の表面上に第２の絶縁層を形成し、上層電極を
形成するために基板上に第３の伝導性層を覆う工程とを
備える。
解決するため１本発明のＤＲＡＭセルのキャパシタの製
作方法は以下の工程を備え、以下の手順に従って処理を
行う。すなわち、基板に、酸化層、ゲート電極、ソース
、ドレインそして絶縁層を有したキャパシタの製作方法
であって、 ソースに接触する第１の伝導性層の一部に形成された第
１のマスクパターンをエツチングする工程と、 第１の伝導性層の表面に、第１の絶縁層１次に第２の伝
導性層を形成する工程と、 第２の伝導性層上に第１のマスクパターンの反転フェー
ズを持った第２マスクパターンを形成する工程と、 第１の伝導性層の一部に配置された第２の伝導性層をエ
ツチングする工程と、 第１の絶縁層の上部表面にあるエツチング処理後の第２
の伝導性層を高圧拡散炉（ｈｉｇｈ ｐｒｅｓｓｕｒｅ
ｄｉｆｆｕｓｉｏｎ ｆｕｒｎａｃｅ）において酸化す
る工程と、酸化された第２の伝導性層をマスクとして使
用することで第１の絶縁層を異方的にエツチングする工
程と、 予め決められた厚さになるまで異方的に第１の伝導性層
をエツチングすることで下層電極を形成する工程と、 酸化された第２伝導性層、その次に第１の絶縁層を取り
去る工程と、 下層電極の表面上に第２の絶縁層を形成し、上層電極を
形成するために基板上に第３の伝導性層を覆う工程とを
備える。
［実施例］
以下、添付図面に従って本発明に係る実施例を詳細に説
明する。
明する。
第３図は、本発明におけるバスタブ型キャパシタを有し
たＤＲＡＭセルの断面図を示している。
たＤＲＡＭセルの断面図を示している。
ＤＲＡＭセルは酸化物層７２、ソース７８、ドレイン８
０、ゲート酸化物層７４、ゲート電極７６、下層電極８
４ｂ、第１の絶縁層９０、そして上層電極９２が含まれ
ている。下層電極８４ｂは上方向に広がったエツジを持
ったバスタブ型構造になっている。
０、ゲート酸化物層７４、ゲート電極７６、下層電極８
４ｂ、第１の絶縁層９０、そして上層電極９２が含まれ
ている。下層電極８４ｂは上方向に広がったエツジを持
ったバスタブ型構造になっている。
第４Ａ図〜第４Ｆ図は本発明における製作工程を示して
いる。第４Ａ図において、キャパシタの下部電極を形成
するために、第１のポリシリコンがパターン化される。
いる。第４Ａ図において、キャパシタの下部電極を形成
するために、第１のポリシリコンがパターン化される。
各セルを分離するために、酸化物層７２が基板７０の一
部に形成されると共に、ゲート酸化物層７４が基板７０
の前部分上に形成される。ゲート電極７６がゲート酸化
物層７４上の形成される。ソース７８及びドレイン８０
が基板７０の導伝部分に不純物をドープすることで形成
された後、絶縁層８２が基板７０の表面全体に成長する
。
部に形成されると共に、ゲート酸化物層７４が基板７０
の前部分上に形成される。ゲート電極７６がゲート酸化
物層７４上の形成される。ソース７８及びドレイン８０
が基板７０の導伝部分に不純物をドープすることで形成
された後、絶縁層８２が基板７０の表面全体に成長する
。
そして、ソース接触部分がソース７８上の絶縁層８２を
エツチングすることで形成される。公知のＬＰＧＶＤ技
法を使用することで、第１の多結晶（おおよそ４０００
人の厚さ）が絶縁層８２とソース接触部の表面にデポジ
ットされる。そして、多結晶シリコン層８４ａのパター
ンが公知の写真技法を使用することで形成される。
エツチングすることで形成される。公知のＬＰＧＶＤ技
法を使用することで、第１の多結晶（おおよそ４０００
人の厚さ）が絶縁層８２とソース接触部の表面にデポジ
ットされる。そして、多結晶シリコン層８４ａのパター
ンが公知の写真技法を使用することで形成される。
第４Ｂ図は窒化物層及び第２の多結晶シリコン層を形成
する工程を示している。窒化物層は、ＬＰＧＶＤ技法に
従い、Ｓ ｉ Ｈ２Ｃｌ□とＮＨ，のガスを８００℃に
して、厚さ５００人の第１の多結晶シリコン層８４ａの
表面上に成長する。基板７０の全表面には、約１０００
人の厚さの第２多結晶シリコン層８８ａが公知のＬＰＧ
ＶＤ技法を使用することで６２６℃の温度においてデポ
ジットされる。
する工程を示している。窒化物層は、ＬＰＧＶＤ技法に
従い、Ｓ ｉ Ｈ２Ｃｌ□とＮＨ，のガスを８００℃に
して、厚さ５００人の第１の多結晶シリコン層８４ａの
表面上に成長する。基板７０の全表面には、約１０００
人の厚さの第２多結晶シリコン層８８ａが公知のＬＰＧ
ＶＤ技法を使用することで６２６℃の温度においてデポ
ジットされる。
第４Ｃ図は第２の多結晶シリコン層８８ａをエツチング
する工程を示している。その工程は、第２マスクパター
ンを形成する工程（但し、その第２のマスクパターンの
フェーズは、第１の多結晶シリコン層８４ａをパターン
化するときに使用する第１のマスクパターンのフェーズ
と逆である）と、それによってその第１多結晶シリコン
層のエツジ以外の中央部を異方性（ａｎｉｓｏｔｒｏｐ
ｉｃ）エツチングすることで第２の多結晶シリコン層８
８ａを形成する工程とを含む。
する工程を示している。その工程は、第２マスクパター
ンを形成する工程（但し、その第２のマスクパターンの
フェーズは、第１の多結晶シリコン層８４ａをパターン
化するときに使用する第１のマスクパターンのフェーズ
と逆である）と、それによってその第１多結晶シリコン
層のエツジ以外の中央部を異方性（ａｎｉｓｏｔｒｏｐ
ｉｃ）エツチングすることで第２の多結晶シリコン層８
８ａを形成する工程とを含む。
第４Ｄ図はエツチング処理された多結晶シリコン層８８
ｂを加熱酸化させる工程を示している。
ｂを加熱酸化させる工程を示している。
高圧酸化拡散炉（Ｍｇｈ ｐｒｅｓｓｕｒｅ ｏｘｉｄ
ａｔｉｏｎ ｄｉｆ−ｆｕｓｉｏｎ ｆｕｒｎａｃｅ）
において、多結晶シリコン層８８ｂは２５気圧８５０℃
で３０分間酸化される。
ａｔｉｏｎ ｄｉｆ−ｆｕｓｉｏｎ ｆｕｒｎａｃｅ）
において、多結晶シリコン層８８ｂは２５気圧８５０℃
で３０分間酸化される。
窒化物層８６が第１多結晶シリコン層８４ａを酸化から
防いでいる。
防いでいる。
酸化処理の結果、第２多結晶シリコン層８８ｂはその容
積を増やしてシリコン酸化物層に変化する。容積膨張率
は、第２多結晶シリコン層８８ｂの厚さの約１２０％で
ある。これは、酸化前に１０００人の厚さであった第２
多結晶シリコン層８８ｂが、酸化後においては２０００
人になることを意味している。最良の写真技法によって
パターン化された第１の多結晶シリコン層８４ａのライ
ンが厚さ３５００人であり、酸化処理後の第２の多結晶
シリコン８８ｃのラインが１５００人の厚さである。し
かしながら、酸化された第２多結晶シリコン層８８ｃの
ライン幅９６は第２多結晶シリコン層８８ａの厚さで変
化する。
積を増やしてシリコン酸化物層に変化する。容積膨張率
は、第２多結晶シリコン層８８ｂの厚さの約１２０％で
ある。これは、酸化前に１０００人の厚さであった第２
多結晶シリコン層８８ｂが、酸化後においては２０００
人になることを意味している。最良の写真技法によって
パターン化された第１の多結晶シリコン層８４ａのライ
ンが厚さ３５００人であり、酸化処理後の第２の多結晶
シリコン８８ｃのラインが１５００人の厚さである。し
かしながら、酸化された第２多結晶シリコン層８８ｃの
ライン幅９６は第２多結晶シリコン層８８ａの厚さで変
化する。
第４Ｅ図はバスタブ型構造のシリコン層を形成するため
に第１多結晶シリコン層８４ａをエツチングする工程を
示している。第１の多結晶シリコン層８４ａ及び窒化物
層は、特別なマスクなしに、酸化された第２多結晶シリ
コン層をマスクとして使用することで、自動調整モード
で、それぞれシーケンシャルにエツチングされる。エツ
チングした結果、第１の多結晶シリコン層は略１０００
人の厚さになる。
に第１多結晶シリコン層８４ａをエツチングする工程を
示している。第１の多結晶シリコン層８４ａ及び窒化物
層は、特別なマスクなしに、酸化された第２多結晶シリ
コン層をマスクとして使用することで、自動調整モード
で、それぞれシーケンシャルにエツチングされる。エツ
チングした結果、第１の多結晶シリコン層は略１０００
人の厚さになる。
第４Ｆ図は、下層電極を示している。第１多結晶シリコ
ン層８４ｂは、酸化された第２多結晶シリコン層８８Ｃ
１そして窒化物層８６の順に取り去ることで形成される
。尚、酸化された多結晶シリコン層８８ｃはマスクに使
われる。その後、下層電極８４ｂが不純物をドープする
ことで形成される。これにより、第１多結晶シリコン層
８４ｂが伝導性になる。そして、第１絶縁層９０でコー
トされる。バスタブ型キャパシタは、第１絶縁層９０で
第２多結晶シリコン層９２をコートすることで形成され
る上部電極９２を形成するとともに、この上部電極９２
が伝導性になるように不純物をドープすることで形成さ
れる。
ン層８４ｂは、酸化された第２多結晶シリコン層８８Ｃ
１そして窒化物層８６の順に取り去ることで形成される
。尚、酸化された多結晶シリコン層８８ｃはマスクに使
われる。その後、下層電極８４ｂが不純物をドープする
ことで形成される。これにより、第１多結晶シリコン層
８４ｂが伝導性になる。そして、第１絶縁層９０でコー
トされる。バスタブ型キャパシタは、第１絶縁層９０で
第２多結晶シリコン層９２をコートすることで形成され
る上部電極９２を形成するとともに、この上部電極９２
が伝導性になるように不純物をドープすることで形成さ
れる。
本発明実施例における説明においては、第４Ｆ図に示す
様に、第１の工程では第１多結晶シリコン層８４ｂをエ
ツチングし、第２の工程では下層電極８４ｂを形成する
ために不純物をドープする。しかしながら、他の実施例
においては、不純物でドープする工程は、エツチング工
程ではなく第１多結晶シリコン層を形成した後に直ちに
実行することもできる。
様に、第１の工程では第１多結晶シリコン層８４ｂをエ
ツチングし、第２の工程では下層電極８４ｂを形成する
ために不純物をドープする。しかしながら、他の実施例
においては、不純物でドープする工程は、エツチング工
程ではなく第１多結晶シリコン層を形成した後に直ちに
実行することもできる。
更には、本発明実施例において、第４Ｄ図では、高圧酸
化拡散炉において高圧加熱酸化処理を実行したが、本発
明の他の実施例において共通拡散路炉においても実行さ
れる。酸化処理はその共通鉱炉における圧力において９
５０〜１０００℃で１０時間実行される。
化拡散炉において高圧加熱酸化処理を実行したが、本発
明の他の実施例において共通拡散路炉においても実行さ
れる。酸化処理はその共通鉱炉における圧力において９
５０〜１０００℃で１０時間実行される。
本発明実施例においては、第１の多結晶シリコン層８４
ａを覆う窒化物層８６及び第２多結晶シリコン層８８ａ
のデポジット工程は第４Ｃ図の工程に続いてなされる。
ａを覆う窒化物層８６及び第２多結晶シリコン層８８ａ
のデポジット工程は第４Ｃ図の工程に続いてなされる。
しかしながら、本発明の他の実施例において、窒化物層
８６及び第２多結晶シリコン層８８ａをデポジットした
後、第１窒化物層が第２多結晶シリコン８８ａ上にデポ
ジットされる。そして、第４Ｃ図に示すような処理がな
され、第１の窒化物層と共にエツチングされる。
８６及び第２多結晶シリコン層８８ａをデポジットした
後、第１窒化物層が第２多結晶シリコン８８ａ上にデポ
ジットされる。そして、第４Ｃ図に示すような処理がな
され、第１の窒化物層と共にエツチングされる。
酸化処理においては、第１の窒化物層を覆った第２多結
晶シリコン層は上方向に広げられるのではなく、側面方
向に広げられるので、所望サイズのバスタブ型のパター
ンが得られる。
晶シリコン層は上方向に広げられるのではなく、側面方
向に広げられるので、所望サイズのバスタブ型のパター
ンが得られる。
本発明の更なる実施例によれば、窒化物層８６は酸化層
に代用される。
に代用される。
上述した様に、ＤＲＡＭセルのキャパシタの本製作方法
においては、通常より多くの容量を持ったバスタブ型の
スタックキャパシタが得られる。
においては、通常より多くの容量を持ったバスタブ型の
スタックキャパシタが得られる。
更には、本発明はキャパシタをすばやく製作され、表面
状態の優れたものとすることを可能にする効果がある。
状態の優れたものとすることを可能にする効果がある。
更にまた、本発明は一般的写真技法の限界を多結晶シリ
コン層の酸化による容積膨張の特徴を採用することで、
克服することが可能になる。
コン層の酸化による容積膨張の特徴を採用することで、
克服することが可能になる。
尚、ここで図示及び説明した内容による本発明における
構成及び処理は、上述した要素及び構成によって限定さ
れるものではない、すなわち、当業者が本発明の範囲及
び要旨から逸脱しない範囲でその要素及び構成を使用さ
れるものである。
構成及び処理は、上述した要素及び構成によって限定さ
れるものではない、すなわち、当業者が本発明の範囲及
び要旨から逸脱しない範囲でその要素及び構成を使用さ
れるものである。
［発明の効果］
以上説明したように本発明によれば、高容量を持ったＤ
ＲＡＭセルのキャパシタを製作することが可能となる。
ＲＡＭセルのキャパシタを製作することが可能となる。
更には、簡単に且つ表面状態が高品質のものを製作でき
る。
る。
第１Ａ図〜第１Ｃ図は一般的方法によるＤＲＡＭセルの
製作工程を示す図、 第２Ａ図〜第２Ｅ図は一般的方法による他のＤＲＡＭセ
ルの製作工程を示す図、 第３図は本発明におけるＤＲＡＭセルの断面図、そして
、 第４Ａ図〜第４Ｆ図は本発明におけるＤＲＡＭセルの製
作工程を示す図である。 図中、７０・・・基板、７２・・・酸化物層、７４・・
・ゲート酸化物層、７６・・・ゲート電極、７８・・・
ソース、８０・・・トレイン、８２・・・絶縁層、８４
ａ −・・第１多結晶シリコン層、８４ｂ・・・下層
電極、８６・・・窒化物層、８８ａ及び８８ｂ・・・第
２多結晶シリコン層、８８ｃ・・・酸化多結晶シリコン
層である。
製作工程を示す図、 第２Ａ図〜第２Ｅ図は一般的方法による他のＤＲＡＭセ
ルの製作工程を示す図、 第３図は本発明におけるＤＲＡＭセルの断面図、そして
、 第４Ａ図〜第４Ｆ図は本発明におけるＤＲＡＭセルの製
作工程を示す図である。 図中、７０・・・基板、７２・・・酸化物層、７４・・
・ゲート酸化物層、７６・・・ゲート電極、７８・・・
ソース、８０・・・トレイン、８２・・・絶縁層、８４
ａ −・・第１多結晶シリコン層、８４ｂ・・・下層
電極、８６・・・窒化物層、８８ａ及び８８ｂ・・・第
２多結晶シリコン層、８８ｃ・・・酸化多結晶シリコン
層である。
Claims (20)
- （１）基板に、酸化層、ゲート電極、ソース、ドレイン
そして絶縁層を有したキャパシタの製作方法であつて、 前記ソースに接触する第１の伝導性層の一部に形成され
た第１のマスクパターンをエッチングする工程と、 前記第１の伝導性層の表面に、第１の絶縁層、次に第２
の伝導性層を形成する工程と、 前記第２の伝導性性上に前記第１のマスクパターンの反
転フェーズを持つた第２マスクパターンを形成する工程
と、 前記第１の伝導性層の一部に配置された第２の伝導性層
をエッチングする工程と、 前記第１の絶縁層の上部表面にあるエッチング処理後の
前記第２伝導性層を高圧拡散炉において酸化する工程と
、 酸化された前記第２の伝導性層をマスクとして使用する
ことで前記第１の絶縁層を異方的にエッチングする工程
と、 予め決められた厚さになるまで異方的に前記第１の伝導
性層をエッチングすることで下層電極を形成する工程と
、 酸化された前記第２伝導性層、そしの次に前記第１の絶
縁層を取りさる工程と、 前記下層電極の表面上に第２の絶縁層を形成し、上層電
極を形成するために前記基板上に第３の伝導性層を覆う
工程とを備えることを特徴とするＤＲＡＭセルのキャパ
シタの製作方法。 - （２）前記第１、第２及び第３の伝導性層は多結晶シリ
コン層であり、当該各層は伝導性不純物をドープされる
ことを特徴とする請求項第１項に記載のＤＲＡＭセルの
キャパシタの製作方法。 - （３）前記第１、第２の絶縁層は窒化物層であることを
特徴とする請求項第１項に記載のＤＲＡＭセルのキャパ
シタの製作方法。 - （４）前記エッチングされた第２の伝導性層は略２５気
圧、略８５０℃で略３０分間高圧拡散炉において酸化さ
れることを特徴とする請求項第１項に記載のＤＲＡＭセ
ルのキャパシタの製作方法。 - （５）前記エッチングされた第２の伝導性層は通常の分
散炉において酸化されることを特徴とする請求項第１項
に記載のＤＲＡＭセルのキャパシタの製作方法。 - （６）前記エッチングされた第２の伝導性層は、前記通
常の分散炉で酸化する場合には、その通常時の気圧下に
おいて９５０〜１０００℃の範囲で、略１０時間酸化す
ることを特徴とする請求項第５項に記載のＤＲＡＭセル
のキャパシタの製作方法。 - （７）前記第１の伝導性層の厚さは略４０００Åである
ことを特徴とする請求項第１項に記載のＤＲＡＭセルの
キャパシタの製作方法。 - （８）前記下層電極の厚さは略１０００Åであることを
特徴とする請求項第１項或いは第７項いずれかに記載の
ＤＲＡＭセルのキャパシタの製作方法。 - （９）前記第１番目の工程には、更に、酸化物層を形成
する工程が含まれることを特徴とする請求項第１項に記
載のＤＲＡＭセルのキャパシタの製作方法。 - （１０）前記酸化物層は加熱による酸化物層であること
を特徴とする請求項第９項に記載のＤＲＡＭセルのキャ
パシタの製作方法。 - （１１）基板に、酸化層、ゲート電極、ソース、ドレイ
ンそして絶縁層を有したキャパシタの製作方法であつて
、 前記ソースに接触する第１の伝導性層上に第１のマスク
パターンを形成し、エッチング処理を行う工程と、 前記第１の伝導性層上に酸化物層、多結晶シリコン層、
そして窒下物層の順にデポジットする工程と、 前記多結晶シリコン及び窒下物層上に第２のマスクパタ
ーンを形成する工程と； 但し、前記第２のマスクパターンのフ ェーズは前記第１のマスクパターンの フェーズの反転である、 前記前記第１の伝導性層の表面の前記多結晶シリコン層
及び窒下物層両方をエッチングする工程と、 エッチングされた第２の伝導性層を高圧分散炉において
酸化する工程と、 下層電極パターンを形成するため、酸化された第２の伝
導性層をマスクとして使用することで前記第１の絶縁層
を異方的にエッチングする工程と、 酸化された前記第２の伝導性層及び前記絶縁層を取り去
る工程と、 前記下層電極上の第１の絶縁層をデポジットし、基板の
全表面をコーティングすることで上層電極を形成する工
程とを備えることを特徴とするＤＲＡＭセルのキャパシ
タの製作方法。 - （１２）前記第１、第２及び第３の伝導性層は多結晶シ
リコン層であり、当該各層には伝導性不純物がドープさ
れることを特徴とする請求項第１１項に記載のＤＲＡＭ
セルのキャパシタの製作方法。 - （１３）前記第１の絶縁層は窒化物層であることを特徴
とする請求項第１１項に記載のＤＲＡＭセルのキャパシ
タの製作方法。 - （１４）前記多結晶シリコン層は、略２５気圧、略８５
０℃で略３０分間高圧拡散炉において酸化されることを
特徴とする請求項第１１項に記載のＤＲＡＭセルのキャ
パシタの製作方法。 - （１５）前記多結晶シリコン層は、通常の分散炉におい
て酸化されることを特徴とする請求項第１項に記載のＤ
ＲＡＭセルのキャパシタの製作方法。 - （１６）前記多結晶シリコン層は、前記通常の分散炉で
酸化する場合には、その通常時の気圧下において９５０
〜１０００℃の範囲で、略１０時間酸化することを特徴
とする請求項第１５項に記載のＤＲＡＭセルのキャパシ
タの製作方法。 - （１７）第１番目の工程によつて形成される前記第１の
伝導性層の厚さは略４０００Åであることを特徴とする
請求項第１１項に記載のＤＲＡＭセルのキャパシタの製
作方法。 - （１８）前記下層電極の厚さは略１０００Åであること
を特徴とする請求項第１１項或いは第１７項いずれかに
記載のＤＲＡＭセルのキャパシタの製作方法。 - （１９）前記酸化物層は加熱による酸化物層であること
を特徴とする請求項第１１項に記載のＤＲＡＭセルのキ
ャパシタの製作方法。 - （２０）前記酸化物層を窒化物層とすることを特徴とす
る請求項第１１項に記載のＤＲＡＭセルのキャパシタの
製作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR900009188 | 1990-06-21 | ||
| KR9188/1990 | 1990-06-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453160A true JPH0453160A (ja) | 1992-02-20 |
Family
ID=19300367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2201563A Pending JPH0453160A (ja) | 1990-06-21 | 1990-07-31 | Ｄｒａｍセルのキヤパシタの製作方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5104821A (ja) |
| JP (1) | JPH0453160A (ja) |
| DE (1) | DE4024195A1 (ja) |
| FR (1) | FR2663786A1 (ja) |
| GB (1) | GB2245422A (ja) |
| IT (1) | IT1241526B (ja) |
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|---|---|---|---|---|
| US5223448A (en) * | 1991-07-18 | 1993-06-29 | Industrial Technology Research Institute | Method for producing a layered capacitor structure for a dynamic random access memory device |
| DE19536465A1 (de) * | 1995-09-29 | 1997-04-03 | Siemens Ag | Integrierbarer Kondensator und Verfahren zu seiner Herstellung |
| DE19536528A1 (de) * | 1995-09-29 | 1997-04-03 | Siemens Ag | Integrierbarer Kondensator und Verfahren zu seiner Herstellung |
| US5563088A (en) * | 1996-02-02 | 1996-10-08 | Vanguard International Semiconductor Corporation | Method for fabricating a stacked capacitor in a DRAM cell |
| US5770510A (en) * | 1996-12-09 | 1998-06-23 | Vanguard International Semiconductor Corporation | Method for manufacturing a capacitor using non-conformal dielectric |
| TW463289B (en) * | 1997-06-27 | 2001-11-11 | Taiwan Semiconductor Mfg | Method for forming annular capacitor of memory |
| TW331029B (en) * | 1997-07-28 | 1998-05-01 | Ti Acer Co Ltd | The crown shape stack capacitor and its producing method |
| US6011286A (en) * | 1997-10-31 | 2000-01-04 | Texas Instruments | Double stair-like capacitor structure for a DRAM cell |
| US5807777A (en) * | 1997-11-03 | 1998-09-15 | Texas Instruments - Acer Incorporated | Method of making a double stair-like capacitor for a high density DRAM cell |
| US6281542B1 (en) | 1998-04-14 | 2001-08-28 | Tsmc-Acer Semiconductor Manufacturing Corp. | Flower-like capacitor structure for a memory cell |
| TW413932B (en) | 1999-03-05 | 2000-12-01 | Nanya Plastics Corp | Manufacturing method of crown-type capacitor structure |
| TW415084B (en) * | 1999-03-05 | 2000-12-11 | Nanya Technology Corp | Fabrication method of crown-shaped capacitor structure |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821682B2 (ja) * | 1987-04-24 | 1996-03-04 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPH0666437B2 (ja) * | 1987-11-17 | 1994-08-24 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JP2723530B2 (ja) * | 1988-04-13 | 1998-03-09 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリ装置の製造方法 |
| KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
| DE3918924C2 (de) * | 1988-06-10 | 1996-03-21 | Mitsubishi Electric Corp | Herstellungsverfahren für eine Halbleiterspeichereinrichtung |
-
1990
- 1990-07-18 FR FR9009153A patent/FR2663786A1/fr not_active Withdrawn
- 1990-07-30 DE DE4024195A patent/DE4024195A1/de not_active Ceased
- 1990-07-31 US US07/560,755 patent/US5104821A/en not_active Expired - Lifetime
- 1990-07-31 IT IT48192A patent/IT1241526B/it active IP Right Grant
- 1990-07-31 JP JP2201563A patent/JPH0453160A/ja active Pending
- 1990-07-31 GB GB9016764A patent/GB2245422A/en not_active Withdrawn
Also Published As
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|---|---|
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| DE4024195A1 (de) | 1992-01-30 |
| IT9048192A0 (it) | 1990-07-31 |
| IT9048192A1 (it) | 1992-01-31 |
| IT1241526B (it) | 1994-01-17 |
| US5104821A (en) | 1992-04-14 |
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| GB9016764D0 (en) | 1990-09-12 |
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