DE4024195A1 - Verfahren zur herstellung von kondensatoren in einer dram-zelle - Google Patents

Verfahren zur herstellung von kondensatoren in einer dram-zelle

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Kyoung-Ha Son
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Description

Die vorliegende Erfindung betrifft ganz allgemein die Herstellung von Kondensatoren in einer DRAM-Zelle und insbesondere ein Verfahren zur Herstellung von überein­ ander geschichteten Kondensatoren (Mehrschicht-Kondensa­ toren) mit einer großen Kapazität.
Eine DRAM-Zelle (Dynamic Random Access Memory - dyna­ mischer Arbeitsspeicher) besteht im allgemeinen aus einer Halbleiter-Speicher-Vorrichtung mit einem Transistor und einem Kondensator, in der Daten von 1-Bit in dem Konden­ sator durch eine Ladung darin gespeichert werden können. Die Tendenz zu höheren Dichten einer integrierten Halblei­ ter-Vorrichtung führt zu einer ansteigenden Dichte der DRAM-Zellen und die Fläche, die von einer Speicher-Zelle eingenommen wird, wird entsprechend geringer. Deshalb ist eine Aufgabe darin zu sehen, einen Kondensator mit einer maximalen Kapazität auf einer begrenzten Fläche herzustel­ len.
Bei bekannten Herstellungsverfahren von übereinander angeordneten Kondensatoren (Stapel-Kondensatoren, Mehr­ schicht-Kondensatoren) wird eine Feld-Oxid-Schicht zur Trennung der jeweiligen Zelle auf einem Bereich eines Substrates einer ersten Konduktivität gebildet. An­ schließend wird, um einen Source-Bereich zu präparieren, eine Schicht einer zweiten Konduktivität (Leitfähigkeit) durch eine Dotierung nahe dem Feld der Oxid-Schicht gebil­ det. Ein Drain-Bereich ist von dem Feld der Oxid-Schicht getrennt und beabstandet gebildet. Eine erste Oxid-Schicht bedeckt die gesamte Oberfläche des Substrates mit Ausnahme einiger Teile des Source-Bereiches. Zwischen dem Source-Bereich und dem Drain-Bereich ist eine Steuer-Elek­ trode (Gate-Elektrode) gebildet, während eine Gate-Oxid-Schicht als eine Zwischen-Schicht vorgesehen ist. Danach wird ein Source-Kontakt-Bereich durch Abätzen der ersten Oxid-Schicht auf dem Source-8ereich über ein herkömmliches Ätzverfahren gebildet. Nach Ausbildung einer ersten polykristallinen Silizium-Schicht wird über dem Source-Bereich eine Speicher-Elektrode durch Ätzen der vorbestimmten Bereiche der ersten polykristallinen Schicht gebildet. Der Mehrschicht-Kondensator, der eine typische Schichtstruktur aufweist, wird durch die Bildung einer Platten-Elektrode entlang der oberen Fläche einer dielek­ trischen Schicht durch Abätzen eines vorbestimmten Be­ reiches nach Aufstreichen der dielektrischen Schicht auf der Fläche der Speicher-Elektrode und durch Bildung der zweiten polykristallinen Silizium-Schicht uber der gesam­ ten Oberfläche des Substrates fertiggestellt. In einem herkömmlichen Mehrschicht-Kondensator wird, falls die durch die Zelle belegte Fläche verringert wird, die durch die Speicher-Elektrode und die Platten-Elektrode belegte Fläche ebenfalls verringert. Aus diesem Grund besteht ein Problem, daß eine erforderliche ausreichende Kapazität in einem Halbleiter-Arbeitsspeicher hoher Speicherdichte größer als 24 Mega-Bit nicht sichergestellt werden kann.
Als Weg zur Vergrößerung der Kapazität der Kondensatoren wurde ein zylindrisch aufgebauter Mehrschicht-Kondensator vorgeschlagen. Hierbei wird, um die Zellen voneinander zu trennen, die Feld-Oxid-Schicht an einem Ende des Substra­ tes einer ersten Konduktivität gebildet. Eine Dotierung (Ionen-Beschichtung) einer zweiten Konduktivität wird so hergestellt, daß ein Source-Bereich, der mit dem Feld der Oxid-Schicht in Kontakt ist, gebildet wird. Getrennt und beabstandet von dem Source-Bereich ist ein Drain-Bereich gebildet. Über die gesamte Oberfläche des Substrates, auf der eine Steuer-Elektrode (Gate-Elektrode) gebildet ist, indem eine Gate-Oxid-Schicht als Zwischen-Schicht verwen­ det ist, ist die Gate-Oxid-Schicht, die auf und zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist, eine erste Oxid-Schicht gebildet und danach ein Source-Kontakt-Bereich durch Ätzen der ersten Oxid-Schicht auf der oberen Oberfläche des Source-Bereiches gebildet. In diesem Fall ist die erste Isolations-Schicht eine HTO­ (Hoch-Temperatur-Oxid-Keramik) Schicht einer Dicke ober­ halb von 9000 Å.
Die Nitrid-Schicht der Dicke von 1500 Å wird dann unter Verwendung einer herkömmlichen LPCVD- (Low-Pressure- Chemical-Vapor-Deposition - Nieder-Druck-Dampf-Abschei­ dungs-) Technik auf der Oberfläche der ersten Isolati­ ons-Schicht niedergeschlagen. Anschließend werden die Seitenwände der Nitrid-Schicht an beiden Seiten der ersten Isolations-Schicht durch Trockenätzen gebildet. Als Ergeb­ nis des sogenannten "Etch-Back" wird in entweder der Trockenätz- oder Dampfätz-Technik die erste Isolati­ ons-Schicht nach dem obigen Verfahren geätzt, in einer Dicke von etwa 3000 Å aufgebracht. Anschließend wird der zylindrisch aufgebaute Kondensator durch die wechselweise Bildung der ersten polykristallinen Silizium-Schicht, die mit dem Source-Bereich in Kontakt steht, der dielek­ trischen Verbund-Schicht, aufgebracht auf sowohl der Oxid-Schicht als auch auf der Nitrid-Schicht, und der zweiten polykristallinen Silizium-Schicht fertiggestellt.
Die erste und die zweite polykristalline Silizium-Schicht werden unter Anwendung der herkömmlichen LPCVD-Technik abgeschieden und die Dicke der Dielektrizitäten beträgt 50 bis 60 Å. Der vorstehend beschriebene zylindrisch aufge­ baute Kondensator bringt das Problem mit sich, daß sich das Herstellungsverfahren schwierig gestaltet, gerade dann, wenn die Kapazität des Kondensators größer als ein herkömmlicher Mehrschicht-Kondensator gewählt wird.
Weiterhin kann, da der Unterschied zwischen den zylind­ rischen Seitenwänden der Nitrid-Schicht so groß ist, das nachfolgende Verfahren zu Schwierigkeiten infolge des schlechten Beschichtungsschrittes führen.
Andererseits ist die Dicke der Speicher-Elektrode in einem herkömmlichen Mehrschicht-Kondensator auf eine bestimmte Dicke durch die Grenzen der photographischen Technik beschränkt. Hierdurch besteht dort das Problem, daß ein badewannenförmiger Kondensator ein feineres (dünneres) Muster als dasjenige des unteren Teiles des polykristal­ linen Siliziums erfordert, da die einschränkende photo­ graphische Technik während der Bildung der darunterliegen­ den polykristallinen Silizium-Schicht im Falle des Aufbaus eines 64 Mega-Bit DRAM angewandt wird.
Daher ist eine Aufgabe der Erfindung darin zu sehen ein Herstellungsverfahren für Kondensatoren anzugeben, die große Kapazitäten besitzen.
Eine weitere Aufgabe der Erfindung besteht darin, ein Herstellungsverfahren für einen Kondensator anzugeben, der einfach hergestellt werden kann und eine hohe Güte in dem (Verfahrens-) Schritt der Überdeckung aufweist.
Schließlich liegt eine weitere Aufgebe darin, ein Herstel­ lungsverfahren für einen Kondensator anzugeben, das die Grenzen der photographischen Technik umgeht.
Gemäß einem Teilaspekt der Erfindung weist ein Herstel­ lungsverfahren für einen Kondensator in einem Substrat, auf dem eine Feld-Oxid-Schicht, eine Steuer-Elektrode (Gate-Elektrode), ein Source-Bereich, ein Drain-Bereich und eine Isolations-Schicht vorbereitet werden, folgende aufeinanderfolgende Verfahrensschritte auf: Ätzen eines ersten Maskierungsmusters, das auf einem Bereich der ersten leitenden Schicht, die mit dem Source- Bereich in Kontakt steht, gebildet wird,
aufeinanderfolgende Bildung einer ersten Isolations-Schicht und einer zweiten Isolations-Schicht auf einer Oberfläche der ersten leitenden Schicht,
Bildung eines zweiten Maskierungsmusters auf der zweiten leitenden Schicht, die eine umgekehrte Phase des ersten Maskierungsmusters aufweist,
Ätzen der zweiten leitenden Schicht, die auf einem Bereich der ersten leitenden Schicht angeordnet ist,
Oxidations-Ätzen der zweiten leitenden Schicht, die auf einer oberen Oberfläche der ersten Isolations-Schicht in einem Hochdruck-Diffusionsofen aufgebracht wird,
anisotropes Ätzen der ersten Isolations-Schicht unter Verwendung der oxidierten zweiten leitenden Schicht als Maskierung,
Bildung eines Musters einer Unterlage-Elektrode durch anisotropes Ätzen der ersten leitenden Schicht auf eine Ausdehnung einer vorbestimmten Dicke,
aufeinanderfolgende Entfernung der zweiten leitenden Schicht und der ersten Isolations-Schicht durch Oxidation, und
Bildung einer zweiten Isolations-Schicht auf der Ober­ fläche der Unterlage-Elektrode und Überziehen einer drit­ ten leitenden Schicht über das Substrat, um so eine Ab­ deck-Elektrode zu bilden.
Die vorliegende Erfindung wird nun nachfolgend unter Bezugnahme auf die schematischen Zeichnungen in Beispielen näher erläutert. In der Zeichnung zeigen
Fig. 1A-1C ein Herstellungsverfahren einer DRAM-Zelle gemäß dem Stand der Technik,
Fig. 2A-2E ein anderes Herstellungsverfahren einer DRAM-Zelle gemäß dem Stand der Technik,
Fig. 3A einen Querschnitt einer DRAM-Zelle gemäß der Erfindung und
Fig. 4A-4F ein Herstellungsverfahren einer DRAM-Zelle gemäß der Erfindung.
Fig. 1A bis 1C zeigen bekannte Herstellungsmethoden von übereinander angeordneten Kondensatoren (Stapel-Kondensa­ toren, Mehrschicht-Kondensatoren). Wie in Fig. 1A zu sehen ist, wird eine Feld-Oxid-Schicht 12 zur Trennung der jeweiligen Zelle auf einem Bereich eines Substrates 10 einer ersten Konduktivität gebildet. Anschließend wird, um einen Source-Bereich 18 zu präparieren, eine Schicht einer zweiten Konduktivität durch eine Dotierung nahe dem Feld der Oxid-Schicht 12 gebildet. Ein Drain-Bereich 20 ist von dem Feld der Oxid-Schicht 12 getrennt und beabstandet gebildet. Eine erste Oxid-Schicht 22 bedeckt die gesamte Oberfläche des Substrates 10 mit Ausnahme einiger Teile des Source-Bereiches 18. Zwischen dem Source-Bereiche und dem Drain-Bereich 18, 20 ist eine Steuer-Elektrode 16 (Gate-Elektrode) gebildet, während eine Gate-Oxid- Schicht 14 als eine Zwischen-Schicht vorgesehen ist. Danach wird ein Source-Kontakt-Bereich 23 durch Abätzen der ersten Oxid-Schicht 22 auf dem Source-Bereich 18 über ein herkömmliches Ätzverfahren gebildet.
Entsprechend Fig. 1B wird nach Ausbildung einer ersten polykristallinen Silizium-Schicht über dem Source-Be­ reich 18 eine Speicher-Elekrtode 24 durch Ätzen der vorbe­ stimmten Bereiche der ersten polykristallinen Schicht gebildet.
In Fig. 1C ist der Mehrschicht-Kondensator, der eine typische Schichtstruktur aufweist, komplett durch die Bildung einer Platten-Elektrode 28 entlang der oberen Fläche einer dielektrischen Schicht 26 durch Abätzen eines vorbestimmten Bereiches nach Aufstreichen der dielek­ trischen Schicht 26 auf der Fläche der Speicher-Elektro­ de 24 und durch Bildung der zweiten polykristallinen Silizium-Schicht über der gesamten Oberfläche des Substra­ tes 10 gefertigt. ln einem herkömmlichen Mehrschicht-Kon­ densator, wie er in Fig. 1C gezeigt ist, werden, falls die durch die Zelle belegte Fläche verringert wird, die durch die Speicher-Elektrode 24 und die Platten-Elektrode 28 belegte Fläche ebenfalls verringert. Aus diesem Grund besteht ein Problem, daß eine erforderliche ausreichende Kapazität in einem Halbleiter-Arbeitsspeicher hoher Spei­ cherdichte größer als 24 Mega-Bit nicht sichergestellt werden kann. Als Weg zur Vergrößerung der Kapazität der Kondensatoren wurde ein zylindrisch aufgebauter Mehr­ schicht-Kondensator vorgeschlagen.
Die Fig. 2A bis 2F zeigen das Herstellungsverfahren eines zylindrisch aufgebauten, geschichteten Kondensators unter Anwendung eines anderen Verfahrens.
Gemäß den Zeichnungen wird, um die Zellen voneinander zu trennen, das Feld der Oxid-Schicht 42 an einem Ende des Substrates 40 einer ersten Konduktivität gebildet. Eine Dotierung (Ionen-Beschichtung) einer zweiten Konduktivität wird so hergestellt, daß ein Source-Bereich 48, der mit dem Feld der Oxid-Schicht 42 in Kontakt ist, gebildet wird. Getrennt und beabstandet von dem Source-Bereich 48 ist ein Drain-Bereich 50 gebildet. Über die gesamte Ober­ fläche des Substrates 40, auf der eine Gitter-Elektrode 46 gebildet ist, indem eine Gitter-Oxid-Schicht 44 als Zwischen-Schicht verwendet ist, ist die Gitter-Oxid- Schicht 44, die auf und zwischen der Source-Schicht und der Drain-Schicht 48, 50 angeordnet ist, eine erste Oxid- Schicht 52 gebildet und danach ein Source-Kontakt-Be­ reich 53 durch Ätzen der ersten Oxid-Schicht auf der oberen Oberfläche des Source-Bereiches 48 gebildet. In diesem Fall ist die erste Isolations-Schicht 52 eine HTO­ (Hoch-Temperatur-Oxid-) Schicht oberhalb einer Dicke von 9000 Å.
Die Nitrid-Schicht 54 der Dicke von 1500 Å wird dann unter Verwendung eines herkömmlichen LPCVD- (Low-Pressure- Chemical-Vapor-Deposition - Nieder-Druck-Dampf-Abschei­ dungs-) Technik auf der Oberfläche der ersten Isolations- Schicht 52, wie in Fig. 2B gezeigt, niedergeschlagen. Anschließend werden die Seitenwände 54a der Nitrid-Schicht an beiden Seiten der ersten Isolations-Schicht 52 durch Trockenätzen gebildet, wie dies in Fig. 2C gezeigt ist. In Fig. 2D wird, als Erbebnis des sogenannten "Etch-Back" in entweder der Trockenätz- oder Dampfätz-Technik die erste Isolations-Schicht 52a, nach dem obigen Verfahren geätzt, in einer Mindest-Dicke von 3000 Å aufgebracht. An­ schließend wird der zylindrisch geschichtete Kondensator durch die wechselweise Bildung der ersten polykristallinen Silizium-Schicht 56, die mit dem Source-Bereich 18 in Kontakt steht, der dielektrischen Verbund-Schicht 58, aufgebracht auf sowohl der Oxid-Schicht als auch auf der Nitrid-Schicht, und der zweiten polykristallinen Silizium- Schicht 60 fertiggestellt.
Die erste und die zweite polykristalline Silizium- Schicht 56, 60 werden unter Anwendung der herkömmlichen LPCVD-Technik abgeschieden und die Dicke der Dielektrizi­ täten 58 beträgt 50 bis 60 Å. Der vorstehend beschriebene zylindrische Mehrschicht-Kondensator bringt das Problem mit sich, daß sich das Herstellungsverfahren schwierig gestaltet, gerade dann, wenn die Kapazität des Konden­ sators größer als ein herkömmlicher Mehrschicht-Konden­ sator gewählt wird.
Weiterhin kann, da der Unterschied zwischen den zylind­ rischen Seitenwänden 54a der Nitrid-Schicht so groß ist, das nachfolgende Verfahren zu Schwierigkeiten infolge des schlechten Einhüllschrittes führen.
Andererseits ist die Dicke der Speicher-Elektrode in einem herkömmlichen Mehrschicht-Kondensator auf eine bestimmte Dicke durch die Grenzen der photographischen Technik beschränkt. Hierdurch besteht dort das Problem, daß ein badewannenförmiger Kondensator ein feineres (dünneres) Muster als dasjenige des unteren Teiles des polykristal­ linen Siliziums erfordert, falls die einschränkende photo­ graphische Technik während der Bildung der darunterliegen­ den polykristallinen Silizium-Schicht im Falle des Aufbaus eines 64 Mega-Bit DRAM angewandt wird.
In Fig. 3, die einen Querschnitt darstellt, ist eine DRAM-Zelle gezeigt, die einen badewannenförmigen Konden­ sator aufweist, wobei die DRAM-Zelle eine erste Feld-Oxid- Schicht 72, einen Source-Bereich 78, einen Drain-Be­ reich 80, eine Gate-Oxid-Schicht 74, eine Speicher-Elek­ trode 78, eine Unterlage-Elektrode 84b, eine erste Iso­ lations-Schicht 90 und eine Abdeck-Elektrode 92 aufweist. Die Unterlage-Elektrode 84b hat eine badewannenförmige Struktur mit nach oben gerichteten Kanten.
Die Fig. 4A bis 4F zeigen Herstellungsverfahren gemäß der Erfindung. Wie die Fig. 4A zeigt, wird ein erstes Poly-Si­ lizium in einem Muster aufgebracht, das eine Unterlage­ Elektrode des Kondensators bildet. Eine Feld-Oxid- Schicht 72 wird auf einem Teil des Substrates 70 gebildet, um die jeweiligen Zellen voneinander zu trennen, während die Gate-Oxid-Schicht 74 an der Vorderseite des Substrates 70 gebildet wird. Eine Speicher-Elektrode 76 wird auf der Gate-Oxid-Schicht 74 gebildet. Nachdem der Source- und der Drain-Bereich 78, 80 durch Dotierung mit Fremdstoffen in dem leitenden Bereich des Substrates 70 gebildet ist, wird die Isolations-Schicht 82 auf der gesamten Oberfläche des Substrates 70 aufgebaut.
Anschließend wird der Kontakt-Bereich durch Ätzen der Isolations-Schicht 82, die auf dem Source-Bereich 78 angeordnet ist, gebildet. Unter Anwendung der bekannten LPCVD-Technik wird eine erste polykristalline Silizium- Schicht einer Dicke von ungefähr 4000 Å auf der Oberfläche der Isolations-Schicht 82 und des Source-Kontakt-Bereichs niedergeschlagen. Anschließend wird ein Muster der polykristallinen Silizium-Schicht 84a unter Anwendung der bekannten photographischen Technik gebildet.
Fig. 4B zeigt ein Verfahren zum Aufbau einer Nitrid-Schicht und einer zweiten polykristallinen Silizium-Schicht. Die Nitrid-Schicht wird auf der Oberfläche der ersten poly­ kristallinen Silizium-Schicht 84a in einer Dicke von 500 A bei einer Temperatur von 800°C mit einem Gasgemisch von SiH2Cl2 und NH3 mit der LPVD-Technik aufgebaut. Auf der gesamten Oberfläche des Substrates 70 wird die zweite polykristalline Silizium-Schicht 88a in einer Dicke von ungefähr 1000 Å bei einer Temperatur von 626°C mit der LPVD-Technik niedergeschlagen.
Fig. 4C zeigt ein Verfahren zum Atzen der zweiten poly­ kristallinen Silizium-Schicht 88a. Dieser Prozeß umfaßt die Bildung eines zweiten Maskierungsmusters, dessen Phase (Bild) umgekehrt zur Phase des ersten Markierungsmusters verläuft, das in der Musterung der ersten polykristallinen Silizium-Schicht 84a verwendet wird, und dabei die Bildung der zweiten polykristallinen Schicht 88b durch ein aniso­ tropisches Ätzen in der Mitte der ersten polykristallinen Schicht anders als die Kanter der ersten polykristallinen Silizium-Schicht erfolgt.
Fig. 4D zeigt ein Verfahren der Wärme-Oxidation der ge­ ätzten polykristallinen Silizium-Schicht 88b. In einen Hochdruck-Oxidations-Diffusionsofen wird die polykristal­ line Silizium-Schicht für 30 Minuten bei 850°C bei einen Luftdruck von 25 Atmosphären oxidiert. Die Nitrid-Schicht 86 schützt die erste polykristalline Silizium-Schicht 84a vor Oxidation.
Als Ergebnis des Oxidations-Prozesses wird die zweite polykristalline Silizium-Schicht 88b in eine Silizium- Oxid-Schicht überführt, die etwa die räumliche Ausdehnung davon besitzt. Die räumliche Ausdehnungsrate (Volumen) beträgt etwa 120% der Dicke der zweiten polykristallinen Silizium-Schicht 88b. Das bedeutet, daß die Dicke der zweiten polykristallinen Silizium-Schicht 88b vor der Oxidation 1000 Å und 2000 Å nach der Oxidation beträgt. Die Linienschärfe (Linie) der ersten polykristallinen Silizium-Schicht 84a, die durch die beste bekannte photo­ graphische Technik bemustert wurde, beträgt 3500 A der Dicke, während die Linienschärfe (Linie) der zweiten polykristallinen Silizium-Schicht 88c nach der Oxidation eine Dicke von 1500 Å aufweist. Die Linienbreite 96 der oxidierten zweiten polykristalline Silizium-Schicht 88c wird mit der Dicke der zweiten polykristallinen Silizium- Schicht 88a variiert.
Fig. 4E zeigt ein Verfahren zum Ätzen der ersten polykris­ talline Silizium-Schicht 84a, um eine badewannenförmige (ähnlich eines Bottich) strukturierte Silizium-Schicht zu bilden. Die erste polykristalline Silizium-Schicht 84a und die Nitrid-Schicht werden aufeinanderfolgend in einem sich selbsteinstellenden Modus unter Verwendung der oxidierten zweiten polykristallinen Silizium-Schicht als Maske ohne die Verwendung einer speziellen Maske geätzt. Die erste polykristalline Silizium-Schicht, die durch das Ätzen entsteht, weist eine Dicke von etwa 1000 Å auf.
In Fig. 4F ist eine Unterlage-Elektrode (Träger-Elektrode) gezeigt. Die erste polykristalline Silizium-Schicht 84b wird durch aufeinanderfolgendes Entfernen der oxidierten zweiten polykristallinen Silizium-Schicht 88c nach der Nitrid-Schicht 86 gebildet, wobei die oxidierte polykris­ talline Silizium-Schicht 88c als Maske (Maskierung) ver­ wendet wird. Die Unterlage-Elektrode 84b wird dann durch Dotierung mit Fremdstoffen gebildet derart, daß die erste polykristalline Silizium-Schicht 84b leitend wird, und wird dann mit der ersten Isolations-Schicht 90 beschich­ tet. Der badewannenförmige Kondensator wird durch Bildung der Abdeck-Elektrode 92 fertiggestellt, die durch eine Beschichtung auf der zweiten polykristallinen Silizium- Schicht 92 mit der ersten Isolations-Schicht 90 gebildet wird und die mit Fremdstoffen dotiert ist, so daß die Abdeck-Elektrode 92 leitend wird.
Bei der Beschichtung einer Ausführungsform der Erfindung, wie sie in Fig. 4F gezeigt ist, ist der erste Verfahrens­ schritt das Ätzen der ersten polykristallinen Silizium- Schicht 84b und der zweite Verfahrensschritt die Dotierung mit Fremdstoffen, um die Unterlage-Elektrode 84b zu bil­ den. In einer anderen Ausführungsform kann der Dotier­ Schritt mit Fremdstoffen unmittelbar nach dem Schritt des Niederschlagens der ersten polykristallinen Silizium- Schicht erfolgen und nicht durch den Ätz-Schritt durchge­ führt werden.
Weiterhin kann in einer Ausführungsform der Erfindung, wie sie in Fig. 4D gezeigt ist, obwohl die Wärme-Oxidation in einem Hochdruck-Diffusionsofen durchgeführt wird, sie auch in einen üblichen Diffusionsofen in einer anderen Aus­ führungsform der Erfindung durchgeführt werden. Das Oxi­ dations-Verfahren wird für 10 Stunden bei 950 bis 1000°C unter Atmosphärendruck in einem herkömmlichen Diffusions­ ofen durchgeführt.
Gemäß der Efindung folgt dem Schritt des Niederschlages der Nitrid-Schicht 86 und der zweiten polykristallinen Silizium-Schicht 88a über jede Seite der ersten polykris­ tallinen Silizium-Schicht 84a dem Schritt nach Fig. 4C. In einer anderen Ausführung der Erfindung kann nach dem Niederschlagen der Nitrid-Schicht 86 und der zweiten polykristallinen Silizium-Schicht 88a die erste Nitrid- Schicht über der zweiten polykristallinen Silizium- Schicht 88a angeordnet werden. Dann wird das Verfahren, wie es in Fig. 4c gezeigt ist, durchgeführt, indem die erste Nitrid-Schicht zusammen geätzt wird. In dem Oxi­ dations-Schritt wird, da die zweite polykristalline Silizium-Schicht, die von der ersten Nitrid-Schicht be­ deckt wird, sich nicht nach unten, sondern seitwärts (lateral) ausdehnt, die erforderliche Größe des Musters der Bottich-Form erhalten.
Entsprechend einer anderen Ausführungsform der Erfindung wird die Nitrid-Schicht 86 durch eine Feld-Oxid-Schicht ersetzt.
Wie vorstehend beschrieben wurde, wird in dem Herstel­ lungsverfahren des Kondensators in einer DRAM-Zelle ein badewannenförmiger Mehrschicht-Kondensator erhalten, der eine noch größere Kapazität als ein herkömmlicher Konden­ sator aufweist. Weiterhin bringt die Erfindung den Vorteil mit sich, daß der Kondensator schnell erstellbar ist und die Abdeckung ausgezeichnete Eigenschaften hat.
Weiterhin ermöglicht die Erfindung die Grenzen der herkömm­ lichen photographischen Technik zu überschreiten, die durch die Ausnutzung der Eigenschaft der Volumenexpansion während der Oxidation der polykristallinen Silizium- Schicht entsteht.
Obwohl verschiedene Konstruktionen und Verfahren der Erfindung gezeigt und beschrieben wurden, ist die Erfin­ dung nicht auf die aufgezeigten Elemente und Konstruk­ tionen beschränkt. Es ist ersichtlich, daß einzelne Ele­ mente und Konstruktionsteile verwendet werden können, ohne daß dabei der allgemeine Erfindungsgedanke verlassen wird.

Claims (20)

1. Verfahren zur Herstellung eines Kondensators in einem Substrat, das eine Feld-Oxid-Schicht, eine Gate-Elek­ trode, einen Source-Bereich, einen Drain-Bereich und eine Isolations-Schicht aufweist, gekennzeichnet durch folgende, aufeinanderfolgende Verfahrensschritte:
Ätzen eines ersten Maskierungsmusters, das auf einem Bereich der ersten leitenden Schicht, die mit dem Source-Bereich in Verbindung steht, gebildet wird,
aufeinanderfolgende Bildung einer ersten Iso­ lations-Schicht und einer zweiten Isolations-Schicht auf einer Oberfläche der ersten leitenden Schicht,
Bildung eines zweiten Maskierungsmusters auf der zweiten leitenden Schicht, die eine umgekehrte Rich­ tung (Phase) zu dem ersten Maskierungsmuster aufweist,
Ätzen der zweiten leitenden Schicht, die auf einem Bereich der ersten leitenden Schicht angeordnet ist,
Oxidations-Ätzen der zweiten leitenden Schicht, die auf einer oberen Oberfläche der ersten Isolations- Schicht in einem Hochdruck-Diffusionsofen aufgebracht wird,
anisotropisches Ätzen der ersten Isolations-Schicht unter Verwendung der oxidierten zweiten leitenden Schicht als eine Maske,
Bildung eines Musters einer Unterlage-Elektrode durch anisotropes Ätzen der ersten leitenden Schicht auf eine Ausdehnung einer vorbestimmten Dicke,
aufeinanderfolgende Entfernung der zweiten leitenden Schicht und der ersten Isolations-Schicht durch Oxida­ tion, und
Bildung einer zweiten Isolations-Schicht auf der Ober­ fläche der Unterlage-Elektrode und Überziehen einer dritten leitenden Schicht über das Substrat, um so eine Abdeck-Elektrode zu bilden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die dritten leitenden Schichten polykristalline Sili­ zium-Schichten sind, wobei die Schichten mit elek­ trisch leitenden Fremdstoffen dotiert sind.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite Isolations-Schicht Nitrid- Schichten sind.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Ätzen der zweiten leitenden Schicht in Form einer Oxidation in einem Hochdruck-Diffusionsofen für 30 Mi­ nuten bei einer Temperatur von 850°C bei einem Druck von 25 Atmosphären durchgeführt wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Ätzen der zweiten leitenden Schicht in Form einer Oxidation in einem herkömmlichen Diffusionsofen durch­ geführt wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das Ätzen der zweiten leitenden Schicht in Form einer Oxidation in einem herkömmlichen Diffusionsofen für 10 Stunden bei einer Temperatur von 950°C bis 1000°C unter Atmosphärendruck durchgeführt wird.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der ersten leitenden Schicht etwa 4000 Å beträgt.
8. Verfahren nach Anspruch 1 oder 7, dadurch gekennzeich­ net, daß die Dicke der Unterlage-Elektrode etwa 1000 Å beträgt.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das erste Verfahren weiterhin ein Verfahren zur Bil­ dung einer Feld-Oxid-Schicht aufweist.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Oxid-Schicht eine Wärme-Oxid-Schicht ist.
11. Verfahren zur Herstellung eines Kondensators in einem Substrat, das eine Feld-Oxid-Schicht, eine Git­ ter-Elektrode, einen Source-Bereich, einen Drain-Be­ reich und eine Isolations-Schicht aufweist, gekenn­ zeichnet durch folgende, aufeinanderfolgende Ver­ fahrensschritte:
Bildung eines ersten Maskierungsmusters auf der ersten leitenden Schicht, die mit dem Source-Bereich in Kontakt ist und Umkehrung des Ätzverfahrens,
aufeinanderfolgendes Niederschlagen einer Feld-Oxid- Schicht, einer polykristallinen Silizium-Schicht und einer Nitrid-Schicht auf der Oberfläche der ersten leitenden Schicht,
Bildung eines zweiten Maskierungsmusters auf der polykristallinen Silizium-Schicht und der Nitrid- Schicht, wobei die Phase des zweiten Maskierungsmus­ ters zu der Phase des ersten Maskierungsmusters eine umgekehrte Phase aufweist,
Ätzen sowohl der polykristallinen Silizium-Schicht als auch der Nitrid-Schicht auf einer Fläche der ersten leitenden Schicht,
Oxidieren der geätzten zweiten leitenden Schicht in einem Hochdruck-Diffusionsofen,
anisotropisches Ätzen der ersten Isolations-Schicht unter Verwendung der oxidierten zweiten leitenden Schicht als eine Maske, um ein Muster auf der Unterla­ ge-Elektrode zu bilden,
oxidierendes Entfernen der zweiten leitenden Schicht und der Feld-Isolations-Schicht, und
Niederschlagen einer ersten Isolations-Schicht über der Oberfläche der Unterlage-Elektrode und Bildung einer Abdeck-Elektrode durch Beschichtung der voll­ ständigen Oberfläche auf dem Substrat.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß zweite und dritte leitende Schichten polykristal­ line Silizium-Schichten sind, wobei die Schichten mit leitenden Fremdstoffen dotiert sind.
13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die erste Isolations-Schicht eine Nitrid-Schicht ist.
14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die polykristalline Silizium-Schicht in einem Hochdruck-Diffusionsofen für 30 Minuten bei einer Temperatur von 850°C bei einem Druck von 25 Atmos­ phären oxidiert wird.
15. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die polykristalline Silizium-Schicht in einem herkömmlichen Diffusionsofen oxidiert wird.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die polykristalline Silizium-Schicht in einem herkömmlichen Diffusionsofen für 10 Stunden bei einer Temperatur von 950°C bis 1000°C unter Atmosphärendruck oxidiert wird.
17. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Dicke der ersten leitenden Schicht, die in dem ersten Verfahren gebildet wird, etwa 4000 Å beträgt.
18. Verfahren nach Anspruch 11,oder 17, dadurch gekenn­ zeichnet, daß die Dicke der Unterlage-Elektrode etwa 1000 Å beträgt.
19. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Feld-Oxid-Schicht eine Wärme-Oxid-Schicht ist.
20. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Feld-Oxid-Schicht durch eine Nitrid-Schicht ersetzt wird.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223448A (en) * 1991-07-18 1993-06-29 Industrial Technology Research Institute Method for producing a layered capacitor structure for a dynamic random access memory device
DE19536528A1 (de) * 1995-09-29 1997-04-03 Siemens Ag Integrierbarer Kondensator und Verfahren zu seiner Herstellung
DE19536465A1 (de) * 1995-09-29 1997-04-03 Siemens Ag Integrierbarer Kondensator und Verfahren zu seiner Herstellung
US5563088A (en) * 1996-02-02 1996-10-08 Vanguard International Semiconductor Corporation Method for fabricating a stacked capacitor in a DRAM cell
US5770510A (en) * 1996-12-09 1998-06-23 Vanguard International Semiconductor Corporation Method for manufacturing a capacitor using non-conformal dielectric
TW463289B (en) * 1997-06-27 2001-11-11 Taiwan Semiconductor Mfg Method for forming annular capacitor of memory
TW331029B (en) * 1997-07-28 1998-05-01 Ti Acer Co Ltd The crown shape stack capacitor and its producing method
US6011286A (en) * 1997-10-31 2000-01-04 Texas Instruments Double stair-like capacitor structure for a DRAM cell
US5807777A (en) * 1997-11-03 1998-09-15 Texas Instruments - Acer Incorporated Method of making a double stair-like capacitor for a high density DRAM cell
US6281542B1 (en) 1998-04-14 2001-08-28 Tsmc-Acer Semiconductor Manufacturing Corp. Flower-like capacitor structure for a memory cell
TW413932B (en) 1999-03-05 2000-12-01 Nanya Plastics Corp Manufacturing method of crown-type capacitor structure
TW415084B (en) * 1999-03-05 2000-12-11 Nanya Technology Corp Fabrication method of crown-shaped capacitor structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0317199A2 (de) * 1987-11-17 1989-05-24 Fujitsu Limited Schichtstruktur für eine Speicherzelle für eine dynamische Speicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür
EP0337436A2 (de) * 1988-04-13 1989-10-18 Nec Corporation Halbleiterspeicheranordnung mit verbesserter dynamischer Speicherzellenstruktur
DE3842474A1 (de) * 1988-06-07 1989-12-14 Samsung Electronics Co Ltd Stapelkondensator-dram und verfahren zur herstellung derselben
DE3918924A1 (de) * 1988-06-10 1989-12-14 Mitsubishi Electric Corp Halbleiterspeichereinrichtung vom gestapelten kondensatortyp und herstellungsverfahren dafuer

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0821682B2 (ja) * 1987-04-24 1996-03-04 株式会社日立製作所 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0317199A2 (de) * 1987-11-17 1989-05-24 Fujitsu Limited Schichtstruktur für eine Speicherzelle für eine dynamische Speicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür
EP0337436A2 (de) * 1988-04-13 1989-10-18 Nec Corporation Halbleiterspeicheranordnung mit verbesserter dynamischer Speicherzellenstruktur
DE3842474A1 (de) * 1988-06-07 1989-12-14 Samsung Electronics Co Ltd Stapelkondensator-dram und verfahren zur herstellung derselben
DE3918924A1 (de) * 1988-06-10 1989-12-14 Mitsubishi Electric Corp Halbleiterspeichereinrichtung vom gestapelten kondensatortyp und herstellungsverfahren dafuer

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