DE4201520A1 - Verfahren zur herstellung einer dram-anordnung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf Halblei­ terschaltungs-Speichervorrichtungen und betrifft ein Verfahren zur Herstellung von in hochdichten DRAM-Anordnungen (Dynamic Random Access Memory- Anordnungen) verwendeten texturierten 3-dimensiona­ len Stapelzellen-Kondensatoren.

Bei dynamischen Halbleiter-Speichervorrichtungen ist es wesentlich, daß die Zellenklatten der Speicherknoten-Kondensatoren trotz parasitärer Kapazitäten und trotz Rauschens, die während des Betriebs der Schaltung auftreten können, groß genug sind, um eine angemessene Ladung oder Kapazität beizubehalten. Wie es bei den meisten integrierten Halbleiterschaltungen der Fall ist, nimmt die Speicherdichte mit einer ziemlich konstanten Rate weiter zu. Der Gesichtspunkt der Aufrechterhaltung der Speicherknotenkapazität ist von besonderer Bedeutung, wenn die Dichte von DRAM-Anordnungen für zukünftige Generationen von Speichervorrichtungen weiter erhöht wird.

Die Fähigkeit, Speicherzellen dicht zu packen und dabei die erforderlichen Speicherfähigkeiten auf­ rechtzuerhalten, ist eine Hauptanforderung an Halbleiterherstellungstechnologien, wenn zukünftige Generationen erweiterter Speichervorrichtungen erfolgreich hergestellt werden sollen.

Ein Verfahren zum Aufrechterhalten sowie zum Erhö­ hen der Speicherknotengröße in dicht gepackten Speichervorrichtungen besteht in der Verwendung des "Stapelspeicherzellen"-Aufbaus. Bei dieser Techno­ logie werden zwei Schichten eines leitfähigen Ma­ terials, wie z. B. polykristallines Silizium (im folgenden kurz "Polysilizium" genannt), über einer Zugriffsvorrichtung auf einem Siliziumwafer aufge­ bracht, wobei dielektrische Schichten sandwich­ artig zwischen den Polysiliziumschichten angeordnet werden. Eine auf diese Art und Weise ausgebildete Zelle ist als Stapelkondensatorzelle (STC) bekannt. Eine derartige Zelle nutzt den Raum über der Zu­ griffsvorrichtung für Kondensatorplatten, weist eine geringe Soft Error Rate (SER) auf und kann in Verbindung mit zwischen den Platten vorgesehenen isolierenden Schichten hoher Dielektrizitäts­ konstante eingesetzt werden.

Es ist jedoch schwierig, mit einem herkömmlichen STC-Kondensator eine ausreichende Speicherkapazität zu erhalten, da der Speicherelektrodenbereich auf die Grenzen seines eigenen Zellenbereichs beschränkt ist. Auch wird das Aufrechterhalten einer hohen dielektrischen Durchschlagfestigkeit zwischen Polysiliziumschichten in dem STC-Kondensa­ tor zu einem großen Problem, sobald die Dicke des Isolators angemessen dimensioniert ist.

Ein unter dem Titel "3-DIMENSIONAL STACKED CAPACI- TOR CELL FOR 16M AND 64M DRAMS" von T. Ema, S. Ka­ wanago, T. Nishi, S. Yoshida, H. Nishibe, T. Yabu, Y. Kodama, T. Nakano und M. Taguchi verfaßter Ar­ tikel in IEDM, Dig. Tech. Papers, Seiten 592-595, 1988, der hierin durch Bezugnahme aufgenommen wird, befaßt sich mit einer 3-dimensionalen Stapelkonden­ sator-Flossenstruktur.

Die Flossenstruktur und ihre Entwicklung sind in dem vorstehend genannten Artikel in Fig. 1 auf Seite 593 dargestellt. Der Speicherknoten wird durch zwei als Flossen bezeichnete Polysilizium­ schichten mit Lücken zwischen den Flossen gebildet (die Anzahl der Flossen kann erhöht werden, ist jedoch durch die verwendeten Gestaltungregeln begrenzt). Eine Kondensator-Dielektrikumschicht umgibt die gesamte Oberfläche der Polysiliziumflos­ sen (die für eine Kondensatorzellenplatte verwendet werden), die die Flossen bedeckt und die Lücken füllt. Diese Ausbildung kann unter Verwendung der­ zeitiger Verfahren hergestellt werden und erhöht die Speicherkapazität, ist jedoch nicht für eine DRAM-Zelle geeignet, die nach den Regeln aufgebaut ist, welche für ein Design im tiefen Submikrometer- Bereich (wie z. B. 0,2µm) gelten, da die Gesamtdicke der mehreren, die Zellenplatten bildenden Flos­ sen viel größer ist als die minimale Merkmalsgröße. Der zur Realisierung der Flossenstruktur erforder­ liche Prozeßablauf macht außerdem eine exakte Aus­ richtung zwischen zwei benachbarten Wortleitungen und Bitstellenleitungen bzw. Ziffernleitungen er­ forderlich. Diese Ausrichtung, zusammen mit dem Erfordernis, daß das Speicherknoten-Polysilizium den Speicherknotenkontakt überlappt, führt zu einem größeren Zellenbereich, der nicht für die vorste­ hend erwähnten Regeln für ein 0,2µm-Design geeig­ net ist.

Auch ein von S. Inoue, K. Hieda, A. Nitayama, F. Horiguchi und F. Masuoka verfaßter Artikel "A SPREAD STACKED CAPACITOR (SSC) CELL FOR 64MBIT DRAMS" in IEDM, Dig. Tech. Papers, Seiten 31-34, 1989, der durch Bezugnahme hierin aufgenommen wird, befaßt sich mit einer Speicherelektrode einer er­ sten Speicherzelle, die bis in den Bereich der benachbarten zweiten Speicherzelle ausgedehnt ist.

Der Herstellungsprozeß für SSC-Zellen (s. Fig. 2 auf Seite 32) beginnt damit, daß eine Speicherelek­ trode über den Ziffernleitungen aufgebracht wird, welche von der ersten Speicherzelle bis zu den ihr benachbarten Speicherzellen ausgedehnt ist und umgekehrt. Dies führt zu einer Stapelkondensatoran­ ordnung, bei der jede Speicherelektrode zwei Speicherzellenbereiche belegen kann, wodurch somit die Speicherkapazität einer Speicherzelle nahezu verdoppelt wird.

Der SSC-Prozeß ist jedoch kompliziert, fügt dem Standard-Prozeß mindestens zwei Masken hinzu und kann nicht mit selbstausgerichteten Kontakten aus­ geführt werden.

Die vorliegende Erfindung entwickelt einen beste­ henden Herstellungsprozeß für Stapelkondensatoren weiter, um durch Verwendung selbstausgerichteter Kontakte ohne zusätzliche photolithographische Schritte eine texturierte 3-dimensionale Stapelkon­ densatorzelle zu bilden.

Die Erfindung ist darauf gerichtet, die Speicher­ zellen-Oberflächenausdehnung in einem Herstellungs­ verfahren für hochdichte/großvolumige DRAMs zu maximieren. Ein bestehendes Stapelkondensator-Her­ stellungsverfahren wird modifiziert, um einen als Speicherzelle definierten, 3-dimensionalen, textu­ rierten, behälterartigen Stapelkondensator (STCC) zu bilden.

Nach Vorbereitung eines Siliziumwafers unter Ver­ wendung herkömmlicher Verfahrensschritte schafft die vorliegende Erfindung einen texturierten, be­ hälterartigen Stapelkondensator (STCC) durch Bil­ den einer U-förmigen texturierten Polysilizium­ struktur mit verlängerten Polysilizium-Abstandswän­ den, wobei dies angepaßt ist an die durch drei benachbarte Wortleitungen, die senkrecht zu zwei benachbarten Ziffernleitungen verlaufen, gebildete Topologie, woraus sich ein vergrößerter Kondensa­ torplatten-Oberflächenbereich für jede Speicherzelle ergibt. Eine derartige Konstruktion besitzt das Potential, die Kapazität einer herkömm­ lichen STC-Zelle um 200% oder mehr zu erhöhen.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:

Fig. 1 eine Draufsicht auf einen Teil eines im Herstellungsprozeß befindlichen Wafers unter Darstellung von Ziffernleitungen, Wortleitungen, aktiven Bereichen und Speicherkondensatoren;

Fig. 2 eine Querschnittsansicht entlang der unterbrochenen Linie A-A der Fig. 1;

Fig. 3 eine Draufsicht auf einen Teil des im Herstellungsprozeß befindlichen Wafers unter Darstellung von Ziffernleitungen, Speicherknotenkontakten und Speicherkon­ densatoren;

Fig. 4 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Wafers entlang der unterbrochenen Linie B-B in Fig. 3 nach dem Niederschlag und dem Ätzen von vertikalen dielektrischen Abstandselemen­ ten für die Ziffernleitungen;

Fig. 5 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 4 nach dem Niederschlag eines kon­ formen Dielektrikums, gefolgt von Photo­ resist- und Ätzschritten an einem vergra­ benen Kontakt;

Fig. 6 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 5 nach dem Entfernen des Photoresist und Aufbringen eines Abdeckniederschlags aus konformem Polysilizium, Dotieren des Polysiliziums und Aufbringen eines Abdeck­ niederschlags aus dickem Nitrid;

Fig. 7 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 6 nach der Mustergebung eines Poly­ silizium-Speicherknotens;

Fig. 8 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 7 nach dem Aufbringen von Nitrid, einem Nitrid-Abstandselement-Ätzvorgang, gefolgt von einem Oxid-Niederschlag sowie planarer Ausbildung;

Fig. 9 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils nach einem kontrollierten Nitrid-Naßätz­ schritt, gefolgt von einem Niederschlag von konformem Polysilizium sowie einem Polysilizium-Abstandselement-Ätzvorgang;

Fig. 10 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 9 nach einem Stützoxid-Naßätzvor­ gang, gefolgt von einer Polysilizium- Texturierung unter Verwendung eines Naß- Oxydationsschrittes und eines Oxid-Naß­ ätzschrittes; und

Fig. 11 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 10 nach einem Zellen-Dielektrikum­ Niederschlag, gefolgt von der Aufbringung einer oberen Polysiliziumplatte.

Die Erfindung ist darauf gerichtet, den Speicher­ zellen-Oberflächenbereich in einem Herstellungsver­ fahren zur Herstellung von hochdichten/großvolumi­ gen DRAMs zu maximieren, und zwar in einer Abfolge, wie sie in den Fig. 1 bis 11 dargestellt ist.

Ein Siliziumwafer wird unter Verwendung herkömmli­ cher Herstellungsschritte bis zu dem Punkt des Festlegens einer Zellenanordnung vorbereitet. Daran schließt sich die Kondensatorherstellung wie folgt an: Der Kondensator jeder Zelle stellt eine Verbindung mit einem vergrabenen bzw. verborgenen Kontakt innerhalb der Zelle her, während sich der Konden­ sator bis zu dem aktiven Bereich einer benachbarten Zelle erstreckt. Alle aktiven Bereiche inerhalb der Anordnung sind durch ein dickes Feld-Oxid voneinan­ der getrennt und in ineinandergreifenden Spalten bzw. Kolonnen und nicht-ineinandergreifenden Reihen angeordnet. Die aktiven Bereiche werden zur Bildung aktiver MOS-Transistoren benutzt, die abhängig von ihrer beabsichtigten Verwendung als NMOS- oder PMOS-Typ-FETs dotiert werden können.

Fig. 1 zeigt eine Draufsicht auf eine fertige, mehrschichtige Speicheranordnung mit den Hauptauf­ baublöcken, die Ziffernleitungen bzw. Bitstellen­ leitungen 47, Wortleitungen 28, aktive Bereiche 21 sowie STCC-Speicherknotenplatten 92 beinhalten. Die aktiven Bereiche 21 sind in einer derartigen Weise implantiert worden, daß einander benachbarte aktive Bereiche jeweils in Reihenrichtung (definiert durch die parallelen Wortleitungen 28) ineinandergreifen und dadurch parallele ineinandergreifende Reihen aktiver Bereiche 21 bilden. In der Spaltenrichtung (definiert durch die parallelen Ziffernleitungen 47) verlaufen einander benachbarte aktive Bereiche 21 jeweils Ende an Ende und bilden dadurch nicht­ ineinandergreifende Spalten aktiver Bereiche. Die Stapelkondensator-Struktur der bevorzugten Ausfüh­ rungsform (der STCC-Zelle) ist mit den Wortleitun­ gen 28 sowie den Ziffernleitungen 47 selbstausge­ richtet.

Wie in Fig. 2 gezeigt ist, sind aus Polysilizium 22 gebildete parallele Wortleitungen 28 mit Silizid 23 und Dielektrikum 24 (entweder Oxid oder Nitrid) bedeckt. Die Wortleitungen 28 sind weiterhin von nachfolgenden leitfähigen Schichten durch dielek­ trische Abstandselemente 26 (ebenfalls Oxid oder Nitrid) getrennt, wobei die Wortleitungen 28 zuvor über einer dünnen Schicht aus Gate-Oxid 25 oder einer dicken Schicht aus Feld-Oxid 27 niederge­ schlagen worden sind. Die aktiven Bereiche 21 sind in herkömmlichen Verfahrensschritten zweckmäßig zu einem gewünschten Leitfähigkeitstyp dotiert worden, und zwar mit Dotierstoff, der in die Hauptmasse des Siliziumwafers 20 eindringt. Der Wafer ist nun für die Bildung der Ziffernleitungen bereit, die im rechten Winkel über den Wortleitungen 28 verlaufen.

Fig. 3 zeigt eine Draufsicht auf einen Bereich eines im Herstellungsprozeß befindlichen Wafers unter Darstellung von aktiven Bereichen 21, Zif­ fernleitungen 47, Speicherknotenkontakten 57 sowie Speicherknotenplatten 92.

Wie in Fig. 4 gezeigt ist, wird eine Oxidschicht 41 über der gesamten Oberfläche der Waferanordnung niedergeschlagen, worauf eine Mustergebung und Ätzung der verdeckten Ziffernleitungskontakte er­ folgt. Danach erfolgt ein Abdeckniederschlag von Polysilizium 42, Silizid 43 bzw. Dielektrikum 44. Bei dem Dielektrikum 44 kann es sich entweder um Nitrid oder Oxid handeln, und es wird durch chemi­ sche Gasphasenabscheidung (CVD) abgeschieden, wobei dies wegen seiner hervorragenden Konformität bevor­ zugt wird. Die Schichten aus Polysilizium 42, Si­ lizid 43 und Dielektrikum 44 werden in Muster ge­ bracht und geätzt und dienen zusammen mit dem zuvor leitfähig dotierten Polysilizium 42 als parallele Ziffernleitungen 47. Die Ziffernleitungen 47 ver­ laufen rechtwinklig zu den in Fig. 2 gezeigten Wortleitungen 28 und sind der Waferoberfläche an­ gepaßt, woraus sich eine wellenformähnliche Topolo­ gie ergibt, die sowohl in Ziffernleitungsrichtung als auch in Wortleitungsrichtung verläuft. Nun wird ein zweites Dielektrikum, wie z. B. Nitrid oder Oxid, vorzugsweise durch CVD niedergeschlagen, gefolgt von einem anisotropen Ätzvorgang zur Bil­ dung vertikaler dielektrischer Abstandselemente 45.

Wie in Fig. 5 gezeigt ist, werden die Ziffernlei­ tungen 47 und ihre nachfolgenden Trennschichten dann bis zu einer bevorzugten Dicke von 50 bis 200 nm vorzugsweise durch CVD mit einem Dielektrikum 46 aus Nitrid bedeckt. Danach wird ein durch die An­ wesenheit der Abstandselemente 45 zu den Ziffern­ leitungen 42 selbstausgerichteter vergrabener Kon­ takt 57 durch Bedecken aller Bereiche, außer des Kontakts 57, mit Photoresist 51 gebildet. Nach Anwendung einer geeigenten Photomaske erzeugt ein für die verdeckten Kontakte ausgeführter anisotro­ per Ätzvorgang auf dem exponierten Dielektrikum zusätzliche Nitrid-Abstandselemente 52 und erzeugt eine Offnung zum Festlegen des Kontakts 57.

Bis zu diesem Punkt ist der Verfahrensablauf demje­ nigen einer Anordnung mit herkömmlichen Stapel­ kondensatorzellen gefolgt. Von nun an ist der Her­ stellungsvorgang neuartig für eine Anordnung mit Speicherkondensatoren vom STCC-Typ.

Wie in Fig. 6 gezeigt ist, ist das Photoresist 51 der Fig. 5 entfernt worden und ist eine konforme Polysiliziumschicht 61 über der gesamten Anord­ nungsoberfläche niedergeschlagen worden und mit dem aktiven Bereich 21 über den verdeckten Kontakt 57 gekoppelt. Nach dem Abscheiden der Polysilizium­ schicht 61 erfolgt die Abscheidung einer konformen Schicht eines Dielektrikums 62, bei dem es sich um dickes Nitrid handelt (wobei Nitrid mit einer Abscheidungsdicke von 200 bis 600 nm bevorzugt wird), wobei diese Abscheidung vorzugsweise im CVD- Verfahren erfolgt.

Wie in Fig. 7 gezeigt ist, werden die Polysilizium­ schicht 61 und das Nitrid 62 in ein derartiges Muster gebracht, daß sie als Teil einer Speicher­ knotenplatte des STCC-Speicherkondensators dienen. Die Polysiliziumplatte 61 erstreckt sich über eine benachbarte Polysilizium-Wortleitung (die Wortlei­ tung ist nicht gezeigt, da sie parallel zu der Querschnittsansicht der Fig. 7 verläuft) und reicht bis zu der nächsten benachbarten Wortleitung. Die Platte ist den beiden zueinander senkrechten wel­ lenformähnlichen Topologien (erzeugt nach der Bil­ dung der Ziffernleitungen) angepaßt, die sowohl in Richtung der Wortleitungen als auch in Richtung der Ziffernleitungen verlaufen.

Wie in Fig. 8 gezeigt ist, wird nun eine Schicht aus Nitrid niedergeschlagen und sodann anisotrop geätzt, um Nitrid-Abstandselemente 81 zu bilden. Nach dem Ätzen der Abstandshalter 81 wird Oxid 82 niedergeschlagen und planar gemacht, wobei das Oxid 82 als Oxid-Füllmaterial zum Aufrechterhalten der Spalten zwischen den Nitrid-Abstandselementen 81 dient.

Wie in Fig. 9 gezeigt ist, sind die Nitrid- Abstandselemente 81 sowie die Nitridschicht 62 der Fig. 8 durch einen kontrollierten Nitrid-Naßätz­ schritt entfernt worden. Es wird eine Schicht aus konformem Polysilizium niedergeschlagen, und danach folgt ein anisotroper Ätzvorgang zur Bildung von Polysilizium-Abstandswänden 91. Die Polysilizium- Abstandswände 91 haften an dem Polysilizium 61 an, wodurch die Polysiliziumplatte 61 im wesentlichen in vertikaler Richtung verlängert wird und dadurch eine verlängerte U-förmige Polysiliziumstruktur gebildet wird. Nach der Ausführung eines dann er­ folgenden Fülloxid-Ätzschritts stehen außerdem die beiden Seiten der Abstandswände 91 zur Erzielung zusätzlicher Kapazität zur Verfügung.

Wie in Fig. 10 gezeigt ist, ist das in Fig. 9 ge­ zeigte Fülloxid 82 durch einen Oxid-Naßätzschritt entfernt worden. Die Polysiliziumstruktur 92 wird einer Naß-Oxydation unterzogen, wobei diese dann in einem zweiten Oxid-Naßätzschritt entfernt wird, wodurch die Polysiliziumstruktur 92 eine texturier­ te Oberfläche erhält. Die texturierte Polysilizium­ struktur 92 dient als fertige Speicherknotenplatte für die STCC-Zelle. Durch Texturieren der Polysili­ ziumstruktur 92 wird der Polysilizium-Oberflächen­ bereich bzw. die Polysilizium-Oberflächengröße an der Speicherknotenplatte erhöht, und zwar potenti­ ell um 200%, wodurch wiederum die Speicherknoten­ kapazität gesteigert wird. Ein weiterer Vorteil einer texturierten Speicherknotenplatte gestattet dem Konstrukteur eine Verkürzung der ebenfalls in Fig. 9 gezeigten Polysilizium-Fortsätze 91 unter gleichzeitiger Aufrechterhaltung der erforderli­ chen, gewünschten Kapazität.

Wie in Fig. 11 gezeigt ist, wird eine Schicht aus einem Dielektrikum 111 mit einer hohen Dielektrizi­ tätskonstante in zu der Polysiliziumstruktur 92 konformer Weise niedergeschlagen. Es könnten viele dielektrische Materialien verwendet werden, wobei Nitrid, oxydiertes Nitrid und Ta205 nur als einige Beispiele genannt werden. Das Dielektrikum 111 dient als Kondensator-Dielektrikum für die STCC- Zelle. Nach dem Niederschlag des Dielektrikums 111 erfolgt ein Abdeckniederschlag von konformem Poly­ silizium 112. Die Polysiliziumstruktur 92 und das Polysilizium 112 werden leitfähig dotiert, und zwar entweder mit n-Leitfähigkeit oder mit p-Leitfähig­ keit, je nachdem, welcher Leitfähigkeitstyp für den aktiven Bereich 21 erwünscht ist. Das Polysilizium 112 dient nun als obere Polysilizium-Kondensator­ zellenplatte des STCC-Speicherkondensators, wobei sie auch eine gemeinsame Zellenplatte für alle STCC-Speicherkondensatoren in der Anordnung wird.

Durch die 3-dimensionale Gestalt und die texturier­ te Oberfläche der Polysiliziumplatte 92 als Speicherknotenplatte zusammen mit der die Polysili­ ziumplatten-Struktur und das Dielektrikum 111 um­ schließenden oberen Polysilizium-Kondensatorzellen­ platte 112 wird am Speicherknoten in beträchtlichem Ausmaß Kondensatorplattenoberfläche gewonnen. Da die Kapazität in erster Linie durch den Oberflä­ chenbereich bzw. die Oberflächengröße der Zellen­ platten eines Kondensators bewirkt wird, kann die zusätzlich gewonnene Fläche einen zusätzlichen 200%igen oder höheren Zuwachs der Kapazität gegen­ über derjenigen eines herkömmlichen STC-Kondensa­ tors verfügbar machen, ohne daß dafür mehr Raum beansprucht wird als derjenige, der zum Bilden einer Stapelkondensator-Speicherzelle benötigt wird.

Claims (12)

1. Verfahren zum Herstellen einer DRAM-Anordnung auf einem Siliziumsubstrat (20), gekennzeichnet durch folgende Aufeinanderfolge von Schritten:

• - Erzeugen einer Mehrzahl gesondert vonein­ ander isolierter aktiver Bereiche (21), die in parallelen ineinandergreifenden Reihen und parallelen nicht-ineinander­ greifenden Spalten angeordnet sind;
• - Erzeugen einer Gate-Dielektrikum-Schicht (25) oben auf jedem aktiven Bereich (21);
• - Niederschlagen einer über der Oberfläche der Anordnung liegenden ersten leitfähi­ gen Schicht (22, 23);
• - Niederschlagen einer über der ersten leitfähigen Schicht (22, 23) liegenden ersten dielektrischen Schicht (24);
• - Maskieren und Ätzen der ersten leitfähi­ gen Schicht (22, 23) und der ersten di­ elektrischen Schicht (24), um eine Anzahl von parallelen leitfähigen Wortleitungen (28) zu bilden, die entlang der Reihen derart ausgerichtet sind, daß jede Wort­ leitung (28) über einen inneren Teil jedes aktiven Bereichs (21) hinwegführt, der davon durch einen Überrest der Gate- Dielektrikum-Schicht (25) getrennt ist;
• - Erzeugen eines leitfähig dotierten Zif­ fernleitungsanschlusses und eines leitfä­ hig dotierten Speicherknotenanschlusses in jedem aktiven Bereich (21) an entge­ gengesetzten Seiten jeder Wortleitung (28);
• - Bilden von ersten dielektrischen Abstandselementen (26) benachbart vertikalen Rändern von in ein Muster ge­ brachten Wortleitungen (28);
• - Niederschlagen einer über der Anordnungs­ oberfläche liegenden zweiten dielektri­ schen Schicht (41);
• - Erzeugen einer ersten ausgerichteten vergrabenen Kontaktstelle an jedem Zif­ fernleitungsanschluß in jedem aktiven Bereich (21);
• - Niederschlagen einer über der Anordnungs­ oberfläche liegenden zweiten leitfähigen Schicht (42, 43), wobei die zweite leitfä­ hige Schicht (42, 43) direkten Kontakt zu den Ziffernleitungsanschlüssen bei den ersten vergrabenen Kontaktstellen her­ stellt;
• - Niederschlagen einer über der zweiten leitfähigen Schicht (42, 43) liegenden dritten dielektrischen Schicht (44);
• - Maskieren und Ätzen der zweiten leitfähi­ gen Schicht (42, 43) und der dritten dielektrischen Schicht (44) zur Bildung einer Mehrzahl von parallelen leitfähigen Ziffernleitungen (47), die so entlang der Spalten ausgerichtet sind, daß eine Zif­ fernleitung (47) bei jedem Ziffernlei­ tungsanschluß in einer Spalte elektri­ schen Kontakt herstellt, wobei die Zif­ fernleitungen (47) unter Bildung einer 3- dimensionalen, wellenformähnlichen Topo­ logie senkrecht zu und über den Wortlei­ tungen (28) verlaufen;
• - Bilden von zweiten dielektrischen Ab­ standselementen (45) benachbart verti­ kalen Rändern von in ein Muster gebrach­ ten Ziffernleitungen (47);
• - Niederschlagen einer über der Anordnungs­ oberfläche der wellenformähnlichen Topo­ logie liegenden ersten Nitridschicht (46);
• - Erzeugen einer zweiten ausgerichteten Kontaktstelle (57) bei jedem Speicherkno­ tenanschluß in jedem aktiven Bereich (21);
• - Niederschlagen einer dritten leitfähigen Schicht (61) über der Anordnungsoberflä­ che, die in Abhängigkeit von der beste­ henden Topologie die wellenformähnliche Topologie annimmt, wobei die dritte leitfähige Schicht (61) bei den zweiten vergrabenen Kontaktstellen (57) Kontakt zu den Speicherknotenanschlüssen her­ stellt;
• - Niederschlagen einer zweiten Nitrid­ schicht (62);
• - Mustergebung der dritten leitfähigen Schicht (61) und der zweiten Nitrid­ schicht (62) zur Bildung eines Polysili­ zium-Speicherknotenplattenbereichs bei jedem Speicherknotenanschluß, wobei der Speicherknotenplattenbereich einen U- förmigen Querschnitt besitzt;
• - Niederschlagen einer dritten Nitrid­ schicht;
• - Ätzen der dritten Nitridschicht zur Bil­ dung von vertikalen Nitrid-Abstandsele­ menten (81) über den vertikalen Seiten des Polysilizium-Speicherknotenplattenbe­ reichs und der zweiten Nitridschicht (62);
• - Niederschlagen einer ersten Oxidschicht;
• - planares Ausbilden der ersten Oxidschicht zur Bildung von Oxid-Füllelementen (82) zwischen den vertikalen Nitrid-Abstands­ elementen (81);
• - Ätzen der ersten Nitridschicht (62) und der Nitrid-Abstandselemente (81);
• - Niederschlagen einer vierten leitfähigen Schicht angrenzend an sowie erstreckungs­ gleich mit der bestehenden Topologie;
• - Äzten der vierten leitfähigen Schicht unter Bildung vertikaler Polysilizium- Abstandswände (91) benachbart den Oxid- Füllelementen (82), wobei sich die Abstandswände (91) an die dritte leit­ fähige Schicht (61) anhaften und dadurch eine Polysilizium-Speicherknotenplatte (92) mit verlängertem U-förmigem Quer­ schnitt bilden;
• - Ätzen der Oxid-Füllelemente (82);
• - Texturieren der Polysilizium-Speicherkno­ tenplatte (92);
• - Niederschlagen einer Zellen-Dielektrikum- Schicht (111) angrenzend an sowie er­ streckungsgleich mit der Speicherknoten­ platte (92) sowie angrenzend an die An­ ordnungsoberfläche; und
• - Niederschlagen einer fünften leitfähigen Schicht (112) angrenzend an sowie er­ streckungsgleich mit der Zellen-Dielek­ trikum-Schicht (111) zur Bildung einer für die gesamte Speicheranordnung gemein­ samen Zellenplatte.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Dielektrikum-Schicht (25) aus Oxid besteht.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste und die zweite leitfähige Schicht eine Schicht aus Wolfram-Silizid (23, 43) und dotiertem Polysilizium (22, 42) aufweisen.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste (24), die zweite (41) und die dritte (44) dielektrische Schicht aus der im wesentlichen aus Oxid oder Nitrid bestehenden Gruppe ausgewählt sind.

5. Verfahren nach einem der vorausgehenden An­ sprüche, dadurch gekennzeichnet, daß der erste und der zweite vergrabene Kon­ takt (57) selbstausgerichtet sind.

6. Verfahren nach einem der vorausgehenden An­ sprüche, dadurch gekennzeichnet, daß die dritte (61), die vierte (91) und die fünfte (112) leitfähige Schicht aus dotiertem Polysilizium bestehen.

7. Verfahren nach einem der vorausgehenden An­ sprüche, dadurch gekennzeichnet, daß die erste (24), die zweite (41) und die dritte (44) dielektrische Schicht sowie die erste Nitridschicht (46) durch chemische Gas­ phasenabscheidung niedergeschlagen werden.

8. Verfahren nach einem der vorausgehenden An­ sprüche, dadurch gekennzeichnet, daß die erste Nitridschicht (46) in einer Dicke von 200 bis 600 nm niedergeschlagen wird.

9. Verfahren nach einem der vorausgehenden An­ sprüche, dadurch gekennzeichnet, daß das Ätzen der ersten Nitridschicht (46) und der vertikalen Nitrid-Abstandselemente (81) durch einen kontrollierten Nitrid-Naßätz­ vorgang erfolgt.

10. Verfahren nach einem der vorausgehenden An­ sprüche, dadurch gekennzeichnet, daß die Texturierung folgende Schritte umfaßt:

• a) Aussetzen der Polysilizium-Speicherkno­ tenplatte (92) einer Naß-Oxydation; und
• b) Ausführen eines Oxid-Naßätzschrittes zur Bildung der texturierten Polysilizium- Speicherknotenplatte (92).

11. Verfahren nach einem der vorausgehenden An­ sprüche, dadurch gekennzeichnet, daß die Zellen-Dielektrikum-Schicht (111) aus einem Material mit einer hohen Dielektrizi­ tätskonstante besteht.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß das Material der Zellen-Dielektrikum- Schicht (111) aus der im wesentlichen aus Nitrid, oxydiertem Nitrid und Ta205 bestehenden Gruppe ausgewählt ist.