DE4217443C2 - Verfahren zur Herstellung einer DRAM-Anordnung - Google Patents

Verfahren zur Herstellung einer DRAM-Anordnung

Info

Publication number
DE4217443C2
DE4217443C2 DE4217443A DE4217443A DE4217443C2 DE 4217443 C2 DE4217443 C2 DE 4217443C2 DE 4217443 A DE4217443 A DE 4217443A DE 4217443 A DE4217443 A DE 4217443A DE 4217443 C2 DE4217443 C2 DE 4217443C2
Authority
DE
Germany
Prior art keywords
cell
forming
conductive layer
dielectric
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE4217443A
Other languages
English (en)
Other versions
DE4217443A1 (de
Inventor
Pierre Fazan
Charles H Dennison
Yauh-Ching Liu
Hiang C Chan
Howard E Rhodes
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of DE4217443A1 publication Critical patent/DE4217443A1/de
Application granted granted Critical
Publication of DE4217443C2 publication Critical patent/DE4217443C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

Die vorliegende Erfindung bezieht sich auf Halbleiter­ schaltungs-Speichervorrichtungen und betrifft ein Verfahren zur Herstellung von in hochdichten DRAM- Anordnungen (Dynamic Random Access Memory-Anordnungen) verwendeten dreidimensionalen Stapelzellen-Kondensato­ ren.
Bei dynamischen Halbleiter-Speichervorrichtungen ist es wesentlich, daß die Zellenplatten der Speicherkno­ tenkondensatoren trotz parasitärer Kapazitäten und trotz Rauschens, die während des Betriebs der Schal­ tung auftreten können, groß genug sind, um eine ange­ messene Ladung oder Kapazität beizubehalten. Wie es bei den meisten integrierten Halbleiterschaltungen der Fall ist, nimmt die Speicherdichte mit einer ziemlich konstanten Rate weiter zu. Der Gesichtspunkt der Aufrechterhaltung der Speicherknotenkapazität ist von besonderer Bedeutung, wenn die Dichte von DRAM-Anord­ nungen für zukünftige Generationen von Speichervor­ richtungen weiter erhöht wird.
Die Fähigkeit, Speicherzellen dicht zu packen und dabei die erforderlichen Kapazitätsniveaus aufrechtzu­ erhalten, ist eine Hauptanforderung an Halbleiterher­ stellungstechnologien, wenn zukünftige Generationen erweiterter Speichervorrichtungen erfolgreich herge­ stellt werden sollen.
Ein Verfahren zum Aufrechterhalten sowie zum Erhöhen der Speicherknotengröße in dichtgepackten Speichervorrichtungen besteht in der Verwendung des "Stapel­ speicherzellen"-Aufbaus. Bei dieser Technologie werden zwei oder mehr Schichten eines leitfähigen Materials, wie z. B. polykristallines Silizium (im folgenden kurz Polysilizium genannt), über einer Zugriffsvorrichtung auf einem Siliziumwafer aufgebracht, wobei dielektri­ sche Schichten sandwichartig zwischen den Polysili­ ziumschichten angeordnet werden. Eine auf diese Art und Weise ausgebildete Zelle ist als Stapelkondensa­ torzelle (STC) bekannt. Eine derartige Zelle nutzt den Raum über der Zugriffsvorrichtung für Kondensatorplat­ ten, weist eine geringe Soft Error Rate (SER) auf und kann in Verbindung mit zwischen den Platten vorgesehe­ nen isolierenden Schichten hoher Dielektrizitätskon­ stante eingesetzt werden.
Es ist jedoch schwierig, mit einem herkömmlichen STC- Kondensator eine ausreichende Speicherkapazität zu erhalten, da der Speicherelektrodenbereich auf die Grenzen seines eigenen Zellenbereichs eingeschränkt ist. Auch wird das Aufrechterhalten einer hohen dielektrischen Durchschlagfestigkeit zwischen Poly­ siliziumschichten in dem STC-Kondensator zu einem großen Problem, sobald die Dicke des Isolators ange­ messen dimensioniert ist.
Ein von N. Shinmura et al. vorgelegter Artikel mit dem Titel "A Stacked Capacitor Cell with Ring Structure", Extended Abstracts of the 22nd International Confe­ rence on Solid State Devices and Materials, 1990, Seiten 833-836, der hierin durch Bezugnahme aufgenom­ men wird, befaßt sich mit einem dreidimensionalen Stapelkondensator, der eine Ringstruktur um die Haupt­ elektrode herum aufweist, um die Kapazität eines her­ kömmlichen Stapelkondensators in wirksamer Weise zu verdoppeln.
Die Ringstruktur und ihre Entwicklung sind in Fig. 1(c) bis 1(g) auf Seite 834 des genannten Arti­ kels dargestellt. Die auf derselben Seite befindliche Fig. 1(a) zeigt eine aus der Vogelperspektive gesehene Ansicht von Speicherelektroden. Der Speicherknoten ist durch zwei Polysiliziumschichten gebildet, die eine von einer Ringstruktur umgebene Kernelektrode bilden. Eine Kondensator-Dielektrikumschicht umgibt die gesam­ te Oberfläche der Speicherknotenelektrode und ist außerdem mit einer dritten Polysiliziumschicht über­ deckt, die die obere Kondensatorelektrode bildet und durch die die Speicherzelle abgeschlossen wird. Diese Ausbildung läßt sich unter Verwendung derzeitiger Verfahren herstellen und führt zu einer Erhöhung der Speicherkapazität von bis zu 200%. Bei dem zur Reali­ sierung dieser Ringkondensatorstruktur erforderlichen Verfahrensablauf ist jedoch eine exakte Ausrichtung zwischen zwei benachbarten Wortleitungen und Ziffern­ leitungen erforderlich.
Die vorliegende Erfindung entwickelt einen bestehenden Herstellungsprozeß für Stapelkondensatoren weiter, um ohne Hinzufügung irgendwelcher photolithographischer Schritte eine dreidimensionale Doppelring-Stapelkon­ densatorzelle zu bilden. Die Kondensatorbodenplatte (oder Speicherknotenplatte) ist über dem vergrabenen Kontakt (oder Knotenkontakt) zentriert, der mit einem aktiven Bereich eines Zugriffstransistors verbunden ist. Der vergrabene bzw. verborgene Kontakt kann selbstausgerichtet sein, wobei dies von der bei der vorliegenden Erfindung gewählten Verfahrensweise ab­ hängig ist. Außerdem braucht der Speicherknoten nicht in kritischer Weise auf den Speicherknotenkontakt ausgerichtet zu werden, wodurch die Bildung einer kleineren Zellenfläche für eine gegebene lithographi­ sche Auflösung ermöglicht ist.
Die Erfindung ist darauf gerichtet, die Speicherzel­ len-Oberflächenausdehnung in einem Herstellungsverfah­ ren für hochdichte/großvolumige DRAMs zu maximieren. Ein bestehendes Stapelkondensator-Herstellungsverfah­ ren wird modifiziert, um einen dreidimensionalen, Doppelring-Stapelkondensator zu bilden, der im folgen­ den auch als Doppelring-Stapelzelle oder DRSC-Zelle bezeichnet wird. Die DRSC-Ausbildung definiert eine Kondensatorspeicherzelle, die bei der vorliegenden Erfindung bei einem DRAM-Prozeß verwendet wird, wobei für den Fachmann jedoch klar ist, daß diese Schritte auch in anderen Speicherzellen benötigenden Prozessen, wie z. B. bei VRAMs oder dergl., integriert werden können.
Nach Vorbereitung eines Siliziumwafers unter Verwen­ dung herkömmlicher Verfahrensschritte entwickelt die vorliegende Erfindung die DRSC-Zelle durch Nieder­ schlagen und Mustergebung von zwei miteinander in Verbindung stehenden Schichten aus Polysilizium, die in speziellen Bereichen voneinander getrennt sind, um die Speicherknotenstruktur mit doppelringförmiger, kreisförmiger Gestalt zu bilden, die um den vergrabe­ nen Kontakt des Speicherknotens zentriert ist. Die Doppelring-Polysiliziumstruktur führt zu einem ver­ größerten Kondensatorplatten-Oberflächenbereich für jede Speicherzelle. Eine derartige Struktur stellt eine enorme Verbesserung gegenüber der herkömmlichen STC-Zelle dar, indem sie den für eine Speicherknoten zur Verfügung stehenden Flächenbereich maximiert.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Draufsicht auf einen Teil eines im Herstellungsprozeß befindlichen Wafers unter Darstellung von Ziffernleitungen, Wortlei­ tungen und Speicherkondensatoren;
Fig. 2 eine Querschnittsansicht entlang der unter­ brochenen Linie A-A der Fig. 1;
Fig. 3 eine Querschnittsansicht entlang der unter­ brochenen Linie B-B der Fig. 1;
Fig. 4A eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 3 nach einem konformen Niederschlag eines dicken Oxids und der planaren Ausbil­ dung desselben, gefolgt von einem konformen Niederschlag von dünnen Nitrid;
Fig. 4B eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 3 nach konformen Niederschlägen einer dünnen Oxidschicht bzw. einer dünnen Nitridschicht;
Fig. 5A eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 4A nach Mustergebung und Ätzung von vergrabenen Speicherknoten-Kontakten;
Fig. 5B eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 4B nach Mustergebung und Ätzung von selbstausgerichteten, vergrabenen Speicher­ knoten-Kontakten;
Fig. 6 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 5 nach dem Niederschlagen und der Mustergebung eines dicken Oxids, gefolgt von einem Niederschlag eines dünnen Nitrids sowie einem Nitrid-Ätzvorgang zur Bildung von Abstandselementen;
Fig. 7 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 6, gefolgt von einem Polysilizium- Trockenätzvorgang bzw. einem Oxid-Naßätzvor­ gang;
Fig. 8 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 7 nach einem konformen Niederschlag von Polysilizium;
Fig. 9 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 8 nach einem anisotropen Polysilizium- Ätzvorgang, einem Nitrid-Naßätzvorgang sowie einer Polysilizium-Dotierung; und
Fig. 10 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 9 nach Abdeckniederschlägen eines kon­ formen Zellen-Dielektrikums bzw. Polysili­ zium.
Die Erfindung ist darauf gerichtet, den Speicherzel­ len-Oberflächenbereich in einem Herstellungsverfahren zur Herstellung von hochdichten/großvolumigen DRAMs zu maximieren, und zwar in einer Abfolge, wie sie in den Fig. 1 bis 10 dargestellt ist.
Ein Siliziumwafer wird unter Verwendung herkömmlicher Herstellungsschritte bis zu dem Punkt des Festlegens einer Zellenanordnung vorbereitet. Daran schließt sich die Herstellung von Wortleitungen, Ziffernleitungen sowie einer Kondensatorzelle gemäß der vorliegenden Erfindung wie folgt an:
Der Kondensator jeder Zelle stellt eine Verbindung mit einem vergrabenen bzw. verborgenen Kontakt innerhalb der Zelle her und ist mit seinem zugehörigen vergrabe­ nen Kontakt direkt ausgerichtet. Alle aktiven Bereiche innerhalb der Anordnung sind durch ein dickes Feldoxid voneinander getrennt. Die aktiven Bereiche können in ineinandergreifenden Spalten bzw. Kolonnen und nicht­ ineinandergreifenden Reihen, oder anders ausgedrückt parallel sowie in Ausrichtung miteinander sowohl in vertikaler als auch in horizontaler Richtung, angeord­ net sein. Die aktiven Bereiche werden zur Bildung aktiver MOS-Transistoren verwendet, die abhängig von ihrer beabsichtigten Verwendung als NMOS- oder PMOS- Typ-FETs dotiert werden können.
Fig. 1 zeigt eine Draufsicht auf eine fertige mehr­ schichtige Speicheranordnung mit den Hauptaufbau­ blöcken, die Ziffernleitungen bzw. Bitstellenleitungen 11, Wortleitungen 12 sowie eine Speicherknotenplatte 13 eines DRSC-Kondensators beinhalten.
Wie in Fig. 2 gezeigt ist, wird mit Silicid 23 und Dielektrikum 24 (entweder Oxid oder Nitrid) bedecktes Polysilizium 22 in ein derartiges Muster gebracht, daß sich Wortleitungen 12 ergeben. Das Silicid 23 kann aus solchen Siliciden, wie Wolframsilicid (WSi2), Titan­ silicid (TiSi2) oder dergl. ausgewählt sein. Das Polysilizium 22 ist leitfähig dotiert, um eine Kombi­ nation mit dem Silicid 23 einzugehen und dadurch den Leiter für die Wortleitungen 12 zu bilden. Die Wort­ leitungen 12 sind weiterhin voneinander sowie von nachfolgenden leitfähigen Schichten durch dielektri­ sche Abstandselemente 26 isoliert, die ebenfalls aus Oxid oder Nitrid gebildet sind. Die Wortleitungen 12 sind zuvor über einer dünnen Schicht aus Gateoxid 25 oder einer dicken Schicht aus Feldoxid 27 niederge­ schlagen worden. Die aktiven Bereiche 21 sind in her­ kömmlichen Verfahrensschritten zweckmäßig zu einem gewünschten Leitfähigkeitstyp dotiert worden, und zwar mit Dotierstoff, der in die Hauptmasse des Siliziumwa­ fers 20 eindringt. Der Wafer ist nun für die Bildung der Ziffernleitungen bereit, die im rechten Winkel über den Wortleitungen 12 verlaufen.
Fig. 3 zeigt die Bildung der Ziffernleitungen 11. Eine konforme Schicht aus Dielektrikum 31 wird über der vorhandenen Waferoberfläche niedergeschlagen, um die zuvor gebildeten aktiven Bereiche 21 von der nachfol­ genden Bildung der Ziffernleitungen 11 zu isolieren. Zuerst erfolgt eine Mustergebung und Ätzung von ver­ deckten Ziffernleitungskontakten durch das Dielektri­ kum 31 hindurch unter Ermöglichung von Zugang zu den aktiven Bereichen 21 an den gewünschten Stellen, wobei die vergrabenen Ziffernleitungskontakte in der Quer­ schnittsansicht der Fig. 3 nicht zu sehen sind. Nach der Festlegung der verdeckten Ziffernleitungskontakte werden dann die Ziffernleitungen 11 aus in Muster gebrachten Schichten gebildet, die aus Polysilizium 32, Silicid 33 und Dielektrikum 34 bestehen. Bei dem Dielektrikum 34 kann es sich entweder um Nitrid oder Oxid handeln, und es wird durch chemische Gasphasenab­ scheidung (CVD) abgeschieden, wobei dies wegen seiner hervorragenden Konformität bevorzugt wird. Das Poly­ silizium 32 ist zur elektrischen Kopplung mit dem Silicid 33 zuvor leitfähig dotiert worden, um als Leiter für die Ziffernleitungen 11 zu dienen. Das Silicid 33 kann aus solchen Siliciden wie Wolframsili­ cid (WSi2), Titansilicid (TiSi2) oder dergl. ausge­ wählt werden. Die Ziffernleitungen 11 verlaufen recht­ winklig zu und über den Oberseiten der in Fig. 2 ge­ zeigten Wortleitungen 12 und sind der Waferoberfläche angepaßt, woraus sich eine wellenformähnliche Topolo­ gie ergibt, die sowohl in Ziffernleitungsrichtung als auch in Wortleitungsrichtung verläuft. Nun wird ein zweites Dielektrikum, wie z. B. Nitrid, oder Oxid, niedergeschlaggen, gefolgt von einem anisotropen Ätz­ vorgang zur Bildung vertikaler Abstandselemente 35.
Wie in Fig. 4A gezeigt ist, werden die Ziffernleitun­ gen 11 und ihre nachfolgenden Trennschichten dann vorzugsweise durch CVD mit einer dicken Schicht aus Oxid 41 bedeckt. Nach dem Niederschlagen des Dielek­ trikums 41 wird dann eine konforme Schicht aus dünnem Nitrid 42 niedergeschlagen.
Alternativ hierzu werden in der in Fig. 4B gezeigten Weise die Ziffernleitungen 11 und ihre nachfolgenden Trennschichten dann vorzugsweise durch CVD mit einer dünnen Schicht aus Oxid 41 mit einer Dicke von 20 bis 50 nm bedeckt. Nach dem Niederschlagen des Dielektri­ kums 41 wird dann eine konforme Schicht aus dünnem Nitrid 42 niedergeschlagen. Das dünne Oxid wird nie­ dergeschlagen, wenn bei dem Verfahren selbstausgerich­ tete, vergrabene Speicherknotenkontakte integriert sein sollen. Ansonsten wird bei der Verwendung von dickem Oxid eine Ausrichtung der vergrabenen Speicher­ knotenkontakte erforderlich, wobei dies durch Anwenden eines Photoresist und der geeigneten Maske (wie dies in Fig. 5A gezeigt ist) erfolgt, um anschließend einen anisotropen Ätzvorgang zum Öffnen der vergrabenen Speicherknotenkontakte 51 zu ermöglichen.
In Verbindung mit Fig. 4B zeigt Fig. 5B die Bildung der selbstausgerichteten vergrabenen Kontakte 51. Die vergrabenen Kontakte 51 werden mit den Ziffernleitun­ gen 11 ausgerichtet, indem man die gesamte Waferober­ fläche mit Photoresist 52 bedeckt. Nach Anwendung einer geeigneten Photomaske werden in einem für die vergrabenen Kontakte ausgeführten anisotropen Ätzvor­ gang die Öffnungen zum Festlegen der vergrabenen Kon­ takte 51 geschaffen.
Bis zu diesem Punkt ist der Verfahrensablauf demjeni­ gen einer Anordnung mit herkömmlichen Stapelkondensa­ torzellen gefolgt. Von nun an ist der Herstellungsvor­ gang neuartig für eine Anordnung mit Speicherkondensa­ toren vom DRSC-Typ. Die Erfindung wird nun unter Bezugnahme auf die Fig. 6 bis 10 in Verbindung mit den Fig. 4A und 5A erläutert, wobei es sich das am meisten bevorzugte Verfahren handelt. Wenn jedoch ein Fachmann die Verwendung der Erfindung mit selbstausgerichteten vergrabenen Speicherknotenkontakten vorzieht, die sich nach den Verfahrensschritten der Fig. 4B und 5B erge­ ben, ist der resultierende Speicherknotenkondensator mit dem in Fig. 10 gezeigten Speicherknotenkondensator identisch, mit der Ausnahme, daß er selbstausgerichte­ te vergrabene Speicherknotenkontakte besitzt.
Wie in Fig. 6 gezeigt ist, ist das Photoresist 52 der Fig. 5A entfernt worden, und es wird eine konforme Schicht aus dickem Polysilizium 61 niedergeschlagen, um dadurch über den vergrabenen Kontakt 51 eine Ver­ bindung mit dem aktiven Bereich 21 herzustellen. Das dicke Polysilizium 61 wird dann zur Bildung einer planaren Fläche zurückgeätzt. Nach der planaren Aus­ bildung des Polysiliziums 61 wird eine konforme Schicht aus dickem Oxid 62 vorzugsweise durch CVD niedergeschlagen. Die Niederschlagshöhe des Oxids 62 wird gesteuert, da diese eine wichtige Rolle bei der Festlegung des Gesamtoberflächenbereichs der später in dem Verfahren fertigzustellenden DRSC-Zelle spielt. Das Oxid 62 wird in kreisförmige Muster gebracht, wobei das Oxid 62 derart übrigbleibt, daß es vorzugs­ weise direkt über den vergrabenen Kontakten 51 ausge­ richtet ist. Nun wird eine dünne Schicht aus konformem Nitrid niedergeschlagen, gefolgt von einem anisotropen Ätzvorgang zur Bildung von Nitrid-Abstandselementen 63.
Wie in Fig. 7 gezeigt ist, wird ein Polysilizium- Trockenätzvorgang ausgeführt, um das Polysilizium 61 in einzelne Polysilizium-Strukturen zu trennen, die letztendlich zu einzelnen Speicherknotenplatten wer­ den, wie sich später in dem Verfahren entwickeln. Nach dem Polysilizium-Ätzvorgang 61, wird das Oxid 62 der Fig. 6 weggeätzt, wodurch kreisförmige Nitrid-Ab­ standselemente 63 verbleiben, die vertikal auf den äußeren Randbereichen des in ein Muster gebrachten Polysiliziums 61 angeordnet sind.
Wie in Fig. 8 gezeigt ist, wird eine Polysilizium­ schicht 81 niedergeschlagen, die dadurch mit allen freiliegenden Bereichen des Polysiliziums 61 in Ver­ bindung tritt und die Nitrid-Abstandselemente 63 um­ schließt.
Wie in Fig. 9 gezeigt ist, wird ein anisotroper Poly­ silizium-Ätzvorgang ausgeführt, um das Polysilizium 81 derart zu trennen, daß in Form eines Doppelrings aus­ gebildete Polysilizium-Abstandselemente 91 gebildet werden. Zum Entfernen der in Fig. 8 gezeigten Nitrid- Abstandselemente 63 und des Nitrids 42 wird ein Nitrid-Naßätzvorgang ausgeführt. Die Polysilizium- Abstandselemente 91 und das in ein Muster gebrachte Polysilizium 61 werden auf den gewünschten Leitfähig­ keitstyp, d. h. p-Leitfähigkeit oder n-Leitfähigkeit, dotiert und werden zu den doppelringförmigen Polysili­ zium-Speicherknotenplatten 92. Wie in dieser Zeichnung zu sehen ist, wird die Höhe, über die sich die Poly­ silizium-Abstandselemente 91 von dem Polysilizium 61 nach oben erstrecken, durch die Dicke des zuvor niedergeschlagenen und in ein Muster gebrachten Oxids 62 bestimmt.
Wie in Fig. 10 gezeigt ist, wird eine dielektrische Schicht aus Nitrid 101 niedergeschlagen, die der Polysilizium-Speicherknotenplatte 92 angepaßt ist. Das Nitrid 101 dient als Kondensator-Dielektrikum für die DRSC-Zelle. Obwohl bei dem bevorzugten Ausführungsbei­ spiel Nitrid 101 als Kondensator-Dielektrikum ausge­ wählt wird, könnte auch jegliches anderes Material mit einer hohen Dielektrizitätskonstante, wie z. B. Ta2O5 oder SrTiO3, verwendet werden. Auch können die Nitrid- oder Ta2O5-Schichten oxidiert werden. Nach dem Nie­ derschlagen des Nitrids 101 erfolgt ein Abdecknieder­ schlag von konformem Polysilizium 102. Je nach dem gewünschten Leitfähigkeitstyp für den aktiven Bereich 21 wird das Polysilizium 102 entweder mit n-Leitfähig­ keit oder mit p-Leitfähigkeit dotiert. Das Polysili­ zium 102 dient nun als obere Polysilizium-Kondensator­ zellenplatte des DRSC-Speicherkondensators, wobei sie auch eine gemeinsame Zellenplatte für alle DRSC- Speicherkondensatoren in der Anordnung wird. Alle zur Schaffung des DRSC-Kondensators verwendeten konformen Polysiliziumschichten werden vorzugsweise durch chemi­ sche Gasphasenabscheidung niedergeschlagen, obwohl auch andere konforme Niederschlagsverfahren verwendet werden könnten.
Durch die neuartige Gestalt der Polysilizium-Speicher­ knotenplatte 92 zusammen mit der die Speicherknoten­ platte 92 umschließenden oberen Polysilizium-Kondensa­ torplatte 102 wird am Speicherknoten in beträchtlichem Ausmaß Kondensatorplattenoberfläche ge­ wonnen. Da die Kapazität in erster Linie durch den Oberflächenbereich bzw. die Oberflächengröße der Zel­ lenplatten eines Kondensators bewirkt wird, kann die durch eine dreidimensionale doppelringförmige Zellen­ struktur zusätzlich gewonnene Fläche einen zusätzli­ chen zweihundertprozentigen oder höheren Zuwachs der Kapazität gegenüber derjenigen eines herkömmlichen STC-Kondensators verfügbar machen, ohne daß dafür mehr Raum beansprucht wird, als derjenige, der zum Bilden einer Stapelkondensator-Speicherzelle benötigt wird. Durch die Realisierung einer kleineren Zellenflächen läßt sich somit bei einer gegebenen Kapazität eine höhere Dichte erzielen.

Claims (18)

1. Verfahren zur Herstellung einer DRAM-Anordnung auf einem Siliziumsubstrat, gekennzeichnet durch fol­ gende Schritte:
  • - Erzeugen einer Mehrzahl gesondert voneinander isolierter aktiver Bereiche (21), die in parallelen ineinandergreifenden Reihen und parallelen nicht­ ineinandergreifenden Spalten angeordnet sind;
  • - Erzeugen einer Gate-Dielektrikumschicht (25) oben auf jedem aktiven Bereich (21);
  • - Niederschlagen einer ersten leitfähigen Schicht (22, 23) oben auf der Oberfläche der Anordnung;
  • - Niederschlagen einer ersten dielektrischen Schicht (24) oben auf der ersten leitfähigen Schicht (22, 23);
  • - Maskieren und Ätzen der ersten leitfähigen Schicht (22, 23) und der ersten dielektrischen Schicht (24), um eine Mehrzahl von parallelen leitfähigen Wortlei­ tungen (12) zu bilden, die entlang der Reihen derart ausgerichtet sind, daß sich jede Wortleitung (12) über einen inneren Teil jedes aktiven Bereichs (21) er­ streckt und davon durch einen Überrest der Gate- Dielektrikumschicht (25) getrennt ist;
  • - Niederschlagen und Ätzen von ersten vertikalen dielektrischen Abstandselementen (26), die den Wort­ leitungen (12) benachbart sind;
  • - Erzeugen eines leitfähig dotierten Ziffern­ leitungsanschlusses und eines leitfähig dotierten Speicherknotenanschlusses in jedem aktiven Bereich (21) an entgegengesetzten Seiten jeder Wortleitung (12);
  • - Niederschlagen einer zweiten dielektrischen Schicht (31) oben auf der Anordnungsoberfläche;
  • - Erzeugen einer ersten ausgerichteten vergrabenen Kontaktstelle an jedem Ziffernleitungsanschluß in jedem aktiven Bereich (21);
  • - Niederschlagen einer zweiten leitfähigen Schicht (32, 33) oben auf der Anordnungsoberfläche, wobei die zweite leitfähige Schicht (32, 33) an den ersten ver­ grabenen Kontaktstellen direkten Kontakt mit den Zif­ fernleitungsanschlüssen herstellt;
  • - Niederschlagen einer dritten dielektrischen Schicht (34) oben auf der zweiten leitfähigen Schicht (32, 33);
  • - Maskieren und Ätzen der zweiten leitfähigen Schicht (32, 33) und der dritten dielektrischen Schicht (34) zur Bildung einer Mehrzahl von parallelen leitfähigen Ziffernleitungen (11), die so entlang der Spalten ausgerichtet sind, daß eine Ziffernleitung (11) bei jedem Ziffernleitungsanschluß in einer Spalte elektrischen Kontakt herstellt, wobei die Ziffernlei­ tungen (11) unter Bildung einer dreidimensionalen, wellenformähnlichen Topologie senkrecht zu und über den Wortleitungen (12) verlaufen;
  • - Niederschlagen und Ätzen von zweiten vertikalen dielektrischen Abstandselementen (35), die den Zif­ fernleitungen (11) benachbart sind;
  • - Niederschlagen einer ersten zellenbildenden di­ elektrischen Schicht (41, 42) oben auf der Anordnungs­ oberfläche der wellenformähnlichen Topologie, wobei die erste zellenbildende dielektrische Schicht aus dielektrischen Materialien eines ersten Typs und eines zweiten Typs gebildet ist;
  • - Erzeugen einer zweiten ausgerichteten vergrabenen Kontaktstelle (51) bei jedem Speicherknotenanschluß in jedem aktiven Bereich (21);
  • - Niederschlagen einer ersten zellenbildenden leit­ fähigen Schicht (61) oben auf der Anordnungsober­ fläche, die in Abhängigkeit von der bestehenden Topo­ logie die wellenformähnliche Topologie annimmt, wobei die erste zellenbildende leitfähige Schicht (61) bei den zweiten vergrabenen Kontaktstellen (51) Kontakt zu den Speicherknotenanschlüssen herstellt;
  • - Zurückätzen der ersten zellenbildenden leitfähigen Schicht (61) unter Bildung einer planaren Oberfläche der ersten zellenbildenden leitfähigen Schicht (61);
  • - Niederschlagen einer zweiten zellenbildenden dielektrischen Schicht (62) oben auf der ersten zel­ lenbildenden leitfähigen Schicht (61);
  • - Maskieren und Ätzen der zweiten zellenbildenden dielektrischen Schicht (62) unter Bildung dielektri­ scher Schichten (62) mit kreisförmiger Mustergebung, die direkt über den zweiten ausgerichteten vergrabenen Kontakten (51) ausgerichtet sind;
  • - Niederschlagen einer dritten zellenbildenden dielektrischen Schicht (63) auf den dielektrischen Schichten (62) mit kreisförmiger Mustergebung und der freiliegenden ersten zellenbildenden leitfähigen Schicht (61);
  • - Ätzen der dritten zellenbildenden dielektrischen Schicht (63) unter Bildung von dielektrischen Ab­ standselementen (63) benachbart den dielektrischen Schichten (62) mit kreisförmiger Mustergebung, wobei beim Ätzen der Abstandselemente ein Teil der ersten zellenbildenden leitfähigen Schicht (61) wieder frei­ gelegt wird;
  • - Ätzen der kreisförmig ausgebildeten dielektrischen Schicht (62) in einer derartigen Weise, daß die dielektrischen Abstandselemente in kreisförmiger Weise der ersten zellenbildenden leitfähigen Schicht (61) benachbart übrigbleiben;
  • - Niederschlagen einer zweiten zellenbildenden leitfähigen Schicht (81) oben auf den kreisförmig ausgebildeten dielektrischen Abstandselementen (63), wobei die zweite zellenbildende leitfähige Schicht (81) an der Oberfläche der wieder freigelegten ersten zellenbildenden leitfähigen Schicht (61) anhaftet;
  • - Maskieren und Ätzen der zweiten zellenbildenden leitfähigen Schicht (81) unter Bildung von doppelring­ förmigen Polysilizium-Speicherknotenplatten (92);
  • - Ätzen der dielektrischen Abstandselemente (63) und des den zweiten Typ aufweisenden dielektrischen Materials (42) der ersten zellenbildenden dielektri­ schen Schicht (41, 42);
  • - Niederschlagen einer Zellendielektrikumschicht (101) angrenzend an und erstreckungsgleich mit den Speicherknotenplatten (92) sowie angrenzend an die Anordnungsoberfläche; und durch
  • - Niederschlagen einer dritten zellenbildenden leitfähigen Schicht (102) angrenzend an sowie er­ streckungsgleich mit der Zellendielektrikumschicht (101) zur Bildung einer für die gesamte Speicheranord­ nung gemeinsamen Zellenplatte (102).
2. Verfahren zur Herstellung eines DRAN-Speicherkon­ densators auf einem Siliziumsubstrat (20) mit aktiven Bereichen (21), Wortleitungen (12) und Ziffernleitun­ gen (11), gekennzeichnet durch folgende Schritte:
  • - Niederschlagen einer ersten zellenbildenden di­ elektrischen Schicht (41, 42) auf der Oberfläche des Siliziumsubstrats (20), wobei die erste zellenbildende dielektrische Schicht (41, 42) der vorhandenen Topolo­ gie entspricht und aus dielektrischen Materialien eines ersten Typs und eines zweiten Typs gebildet ist;
  • - Maskieren und Ätzen von ausgerichteten vergrabenen Kontaktstellen (51) unter Ermöglichung eines Zugangs zu leitfähig dotierten Speicherknotenanschlüssen;
  • - Niederschlagen einer ersten zellenbildenden leit­ fähigen Schicht (61) oben auf der Anordnungsober­ fläche, die dadurch die bestehende Topologie annimmt, wobei die erste zellenbildende leitfähige Schicht (61) bei den vergrabenen Kontaktstellen (51) Kontakt zu den Speicherknotenanschlüssen herstellt;
  • - Zurückätzen der ersten zellenbildenden leitfähigen Schicht (61) unter Bildung einer planaren Oberfläche der ersten zellenbildenden leitfähigen Schicht (61);
  • - Niederschlagen einer zweiten zellenbildenden dielektrischen Schicht (62) oben auf der ersten zel­ lenbildenden leitfähigen Schicht (61);
  • - Maskieren und Ätzen der zweiten zellenbildenden dielektrischen Schicht (62) unter Bildung kreisförmig ausgebildeter dielektrischer Schichten (62), die direkt über den vergrabenen Kontakten (51) ausgerich­ tet;
  • - Niederschlagen einer dritten zellenbildenden dielektrischen Schicht (63) auf den kreisförmig ausge­ bildeten dielektrischen Schichten (62) sowie den freiliegenden Bereichen der ersten zellenbildenden Leitfähigen Schicht (61);
  • - Ätzen der dritten zellenbildenden dielektrischen Schicht (63) unter Bildung von dielektrischen Ab­ standselementen (63) benachbart den kreisförmig ausge­ bildeten dielektrischen Schichten (62), wobei beim Ätzen der Abstandselemente ein Bereich der ersten zellenbildenden leitfähigen Schicht (61) wieder frei­ gelegt wird;
  • - Ätzen der kreisförmig ausgebildeten dielektrischen Schichten (62) in einer derartigen Weise, daß die dielektrischen Abstandselemente (63) in kreisförmiger Weise der ersten zellenbildenden leitfähigen Schicht (61) benachbart übrigbleiben;
  • - Niederschlagen einer zweiten zellenbildenden leitfähigen Schicht (81) oben auf den kreisförmig ausgebildeten dielektrischen Abstandselementen (63), wobei die zweite leitfähige Schicht (81) an der Ober­ fläche der wieder freigelegten ersten zellenbildenden leitfähigen Schicht (61) anhaftet;
  • - Maskieren und Ätzen der zweiten zellenbildenden leitfähigen Schicht (81) unter Bildung von doppelring­ förmigen Polysilizium-Speicherknotenplatten (92);
  • - Ätzen der kreisförmig ausgebildeten dielektrischen Abstandselemente (63) und des den zweiten Typ aufweisenden dielektrischen Materials (42) der ersten dielektrischen Schicht (41, 42);
  • - Niederschlagen einer Zellendielektrikumschicht (101) angrenzend an sowie erstreckungsgleich mit den Speicherknotenplatten (92) sowie angrenzend an die Anordnungsoberfläche; und
  • - Niederschlagen einer dritten zellenbildenden leitfähigen Schicht (102) angrenzend an sowie er­ streckungsgleich mit der Zellendielektrikumschicht (101) zur Bildung einer für die gesamte Speicheranord­ nung gemeinsamen Zellenplatte (102).
3. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß die erste leitfähige Schicht (22, 23) und die zweite leitfähige Schicht (32, 33) eine Schicht aus Silicid und dotiertem Polysilizium aufweisen.
4. Verfahren nach Anspruch 3, dadurch gekennzeich­ net, daß die Silicidschicht (23, 33) aus der im wesentlichen aus Wolframsilicid und Titansilicid be­ stehenden Gruppe ausgewählt ist.
5. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß die erste (24), die zweite (31), die dritte (34), die erste zellenbildende (41, 42), die zweite zellenbildende (62) und die dritte zellenbildende (62) dielektrische Schicht aus der im wesentlichen aus Oxid oder Nitrid bestehenden Gruppe ausgewählt werden.
6. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, daß die erste zellenbildende dielektrische Schicht (41, 42) eine dicke Oxidschicht für das dielektrische Material des ersten Typs und eine dünne Nitridschicht für das dielektrische Ma­ terial des zweiten Typs aufweist.
7. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste zellenbildende dielektrische Schicht (41, 42) eine Schicht aus dünnen Oxid und dünnem Nitrid aufweist.
8. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, daß es sich bei der zweiten zellenbildenden dielektrischen Schicht (62) um Oxid handelt.
9. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, daß es sich bei der dritten zellenbildenden dielektrischen Schicht (63) um Nitrid handelt.
10. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß es sich bei den ersten und den zweiten (51) vergrabenen Kontakten um selbstausgerichtete Kontakte handelt.
11. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß es sich bei den ersten vergrabenen Kontakten um selbstausgerichtete Kontakte handelt und die zwei­ ten (61) vergrabenen Kontakte durch eine Photomaske (52) ausgerichtet werden.
12. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, daß es sich bei der ersten (61), der zweiten (81) und der dritten (102) zellenbildenden leitfähigen Schicht um dotiertes Polysilizium handelt.
13. Verfahren nach Anspruch 12, dadurch gekennzeich­ net, daß das dotierte Polysilizium durch chemische Gasphasenabscheidung niedergeschlagen wird.
14. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, daß alle dielektri­ schen Schichten durch chemische Gasphasenabscheidung niedergschlagen werden.
15. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, daß die Zellen­ dielektrikumschicht (101) aus der im wesentlichen aus Nitrid, oxidiertem Nitrid, Ta2O5, oxidiertem Ta2O5 und SrTiO3 bestehenden Gruppe ausgewählt wird.
16. Verfahren nach einem der Ansprüche 2 bis 15, dadurch gekennzeichnet, daß die erste (41, 42), die zweite (62) und die dritte (63) zellenbildende dielek­ trische Schicht aus der im wesentlichen aus Oxid oder Nitrid bestehenden Gruppe ausgewählt werden.
17. Verfahren nach einem der Ansprüche 2 bis 16, dadurch gekennzeichnet, daß es sich bei den vergrabe­ nen Kontakten (51) um selbstausgerichtete Kontakte handelt.
18. Verfahren nach einem der Ansprüche 2 bis 16, dadurch gekennzeichnet, daß die vergrabenen Kontakte (51) durch eine Photomaske (52) ausgerichtet werden.
DE4217443A 1991-06-07 1992-05-26 Verfahren zur Herstellung einer DRAM-Anordnung Expired - Lifetime DE4217443C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/712,308 US5084405A (en) 1991-06-07 1991-06-07 Process to fabricate a double ring stacked cell structure

Publications (2)

Publication Number Publication Date
DE4217443A1 DE4217443A1 (de) 1992-12-10
DE4217443C2 true DE4217443C2 (de) 2001-09-13

Family

ID=24861590

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4217443A Expired - Lifetime DE4217443C2 (de) 1991-06-07 1992-05-26 Verfahren zur Herstellung einer DRAM-Anordnung

Country Status (3)

Country Link
US (1) US5084405A (de)
JP (1) JPH05198771A (de)
DE (1) DE4217443C2 (de)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930008580B1 (ko) * 1990-06-22 1993-09-09 현대전자산업 주식회사 표면적이 극대화된 실리콘층 및 그 제조방법
TW243541B (de) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
GB2297648B (en) * 1991-08-31 1996-10-23 Samsung Electronics Co Ltd Semiconductor device
KR940004606B1 (ko) * 1991-09-13 1994-05-25 금성일렉트론 주식회사 반도체 메모리 커패시터 제조방법
US5266512A (en) * 1991-10-23 1993-11-30 Motorola, Inc. Method for forming a nested surface capacitor
US5192702A (en) * 1991-12-23 1993-03-09 Industrial Technology Research Institute Self-aligned cylindrical stacked capacitor DRAM cell
US5434742A (en) * 1991-12-25 1995-07-18 Hitachi, Ltd. Capacitor for semiconductor integrated circuit and method of manufacturing the same
US5880022A (en) * 1991-12-30 1999-03-09 Lucent Technologies Inc. Self-aligned contact window
KR960006745B1 (ko) * 1991-12-31 1996-05-23 현대전자산업주식회사 반도체 기억장치의 전하저장전극 제조방법
JP2838337B2 (ja) * 1992-03-27 1998-12-16 三菱電機株式会社 半導体装置
JPH06260609A (ja) * 1992-06-10 1994-09-16 Mitsubishi Electric Corp 筒型キャパシタを有する半導体記憶装置およびその製造方法
KR960003498B1 (ko) * 1992-06-18 1996-03-14 금성일렉트론주식회사 반도체장치의 캐패시터 제조방법
KR960008865B1 (en) * 1992-07-15 1996-07-05 Samsung Electronics Co Ltd Method for manufacturing a capacitor in semiconductor memory device
JP2865155B2 (ja) * 1992-07-23 1999-03-08 日本電気株式会社 半導体装置およびその製造方法
US5539612A (en) * 1992-09-08 1996-07-23 Texas Instruments Incorporated Intermediate structure for forming a storage capacitor
US5563089A (en) * 1994-07-20 1996-10-08 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
KR960015122B1 (ko) * 1993-04-08 1996-10-28 삼성전자 주식회사 고집적 반도체 메모리장치의 제조방법
KR960011655B1 (en) * 1993-04-20 1996-08-24 Hyundai Electronics Ind Dram cell capacitor and the method
KR100199351B1 (ko) * 1993-05-13 1999-06-15 김영환 반도체 소자의 스택 캐패시터 형성방법
KR970000977B1 (ko) * 1993-05-21 1997-01-21 현대전자산업 주식회사 반도체 소자의 캐패시터 제조방법
US5468670A (en) * 1993-07-14 1995-11-21 Hyundai Electronics Industries Co., Ltd. Method for fabricating a semiconductor memory device having a stacked capacitor cell
KR0132859B1 (ko) * 1993-11-24 1998-04-16 김광호 반도체장치의 커패시터 제조방법
JP2684978B2 (ja) * 1993-11-25 1997-12-03 日本電気株式会社 半導体装置
JP2555965B2 (ja) * 1993-12-13 1996-11-20 日本電気株式会社 半導体装置の製造方法
KR0126799B1 (ko) * 1993-12-31 1997-12-29 김광호 반도체장치의 커패시터 제조방법
KR0140644B1 (ko) * 1994-01-12 1998-06-01 문정환 반도체 메모리장치 및 그 제조방법
US5436186A (en) * 1994-04-22 1995-07-25 United Microelectronics Corporation Process for fabricating a stacked capacitor
US5413950A (en) * 1994-04-22 1995-05-09 United Microelectronics Corporation Method of forming a DRAM stacked capacitor cell
US5380673A (en) * 1994-05-06 1995-01-10 United Microelectronics Corporation Dram capacitor structure
US5460999A (en) * 1994-06-06 1995-10-24 United Microelectronics Corporation Method for making fin-shaped stack capacitors on DRAM chips
US5429979A (en) * 1994-07-13 1995-07-04 Industrial Technology Research Institute Method of forming a dram cell having a ring-type stacked capacitor
US5491104A (en) * 1994-09-30 1996-02-13 Industrial Technology Research Institute Method for fabricating DRAM cells having fin-type stacked storage capacitors
US5429980A (en) * 1994-10-05 1995-07-04 United Microelectronics Corporation Method of forming a stacked capacitor using sidewall spacers and local oxidation
US5438011A (en) * 1995-03-03 1995-08-01 Micron Technology, Inc. Method of forming a capacitor using a photoresist contact sidewall having standing wave ripples
US5508223A (en) * 1995-05-05 1996-04-16 Vanguard International Semiconductor Corporation Method for manufacturing DRAM cell with fork-shaped capacitor
DE19527023C1 (de) * 1995-07-24 1997-02-27 Siemens Ag Verfahren zur Herstellung eines Kondensators in einer Halbleiteranordnung
US5550076A (en) * 1995-09-11 1996-08-27 Vanguard International Semiconductor Corp. Method of manufacture of coaxial capacitor for dram memory cell and cell manufactured thereby
US5656532A (en) * 1996-01-11 1997-08-12 Vanguard International Semiconductor Corporation Method for fabricating a coaxial capacitor of a semiconductor device
US5567640A (en) * 1996-01-11 1996-10-22 Vanguard International Semiconductor Corporation Method for fabricating T-shaped capacitors in DRAM cells
US5552334A (en) * 1996-01-22 1996-09-03 Vanguard International Semiconductor Company Method for fabricating a Y-shaped capacitor in a DRAM cell
US5856220A (en) * 1996-02-08 1999-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a double wall tub shaped capacitor
US5946566A (en) * 1996-03-01 1999-08-31 Ace Memory, Inc. Method of making a smaller geometry high capacity stacked DRAM device
GB2324409A (en) * 1996-08-07 1998-10-21 United Microelectronics Corp Method of forming data storage capacitors in dynamic random access memory cells
US5789290A (en) * 1996-08-21 1998-08-04 United Microelectronics Corporation Polysilicon CMP process for high-density DRAM cell structures
US6251720B1 (en) 1996-09-27 2001-06-26 Randhir P. S. Thakur High pressure reoxidation/anneal of high dielectric constant materials
DE19639899B4 (de) * 1996-09-27 2005-07-07 Infineon Technologies Ag Verfahren zur Herstellung einer Speicheranordnung
US5792688A (en) * 1996-11-06 1998-08-11 Vanguard International Semiconductor Corporation Method to increase the surface area of a storage node electrode, of an STC structure, for DRAM devices, via formation of polysilicon columns
US5728617A (en) * 1996-11-12 1998-03-17 Vanguard International Semiconductor Corporation Method for fabricating vertical walled stacked capacitors for dram cells
US5834349A (en) * 1996-12-02 1998-11-10 Vanguard International Semiconductor Corporation Method for fabricating memory cells using chemical mechanical polishing technology
US5721168A (en) * 1996-12-02 1998-02-24 Powerchip Semiconductor Corp. Method for forming a ring-shape capacitor
US6010932A (en) 1996-12-05 2000-01-04 Micron Technology, Inc. Fork-like memory structure for ULSI DRAM and method of fabrication
KR100400285B1 (ko) * 1996-12-23 2003-12-24 주식회사 하이닉스반도체 반도체 소자의 제조방법
GB2322964B (en) * 1997-03-07 2001-10-17 United Microelectronics Corp Polysilicon CMP process for high-density DRAM cell structures
US6288423B1 (en) 1997-04-18 2001-09-11 Nippon Steel Corporation Composite gate structure memory cell having increased capacitance
US6258662B1 (en) * 1997-05-06 2001-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming cylindrical DRAM capacitors
JPH11330397A (ja) 1998-05-20 1999-11-30 Mitsubishi Electric Corp 半導体装置の製造方法
US6403416B1 (en) * 1999-01-07 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for making a double-cylinder-capacitor structure for dynamic random access memory (DRAM)
US6297524B1 (en) * 2000-04-04 2001-10-02 Philips Electronics North America Corporation Multilayer capacitor structure having an array of concentric ring-shaped plates for deep sub-micron CMOS
US6232168B1 (en) * 2000-08-25 2001-05-15 Micron Technology, Inc. Memory circuitry and method of forming memory circuitry

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0736437B2 (ja) * 1985-11-29 1995-04-19 株式会社日立製作所 半導体メモリの製造方法
JPS6429956A (en) * 1987-07-24 1989-01-31 Nec Corp Serial interface circuit
JPS6474752A (en) * 1987-09-17 1989-03-20 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JPH0260453A (ja) * 1988-08-25 1990-02-28 Nippon Denso Co Ltd ロータリソレノイド
JP2614085B2 (ja) * 1988-08-26 1997-05-28 東京航空計器 株式会社 リニアモータ固定子の製造方法およびこの方法で製造されたリニアモータ固定子

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Extended Abstracts of the 22nd (1990 Internatio- nal) Confesence on Solid State Devices and Mate- rials, Sendai, 1990, S. 833-836 *

Also Published As

Publication number Publication date
DE4217443A1 (de) 1992-12-10
US5084405A (en) 1992-01-28
JPH05198771A (ja) 1993-08-06

Similar Documents

Publication Publication Date Title
DE4217443C2 (de) Verfahren zur Herstellung einer DRAM-Anordnung
DE4215203A1 (de) Speicherkondensator und verfahren zu dessen herstellung
DE4307725C2 (de) Verfahren zur Herstellung einer Stapelkondensator-DRAM-Zelle
DE4236814C2 (de) Verfahren zur Bildung eines Kondensators
DE4229363C2 (de) Verfahren zur Bildung eines Kondensators
DE4201004C2 (de) Verfahren zur Bildung eines Kondensators
DE4201520A1 (de) Verfahren zur herstellung einer dram-anordnung
DE4136420C2 (de) Verfahren zur Bildung eines Kondensators
EP0744772B1 (de) DRAM-Speicherzelle mit vertikalem Transistor und Verfahren zur Herstellung derselben
DE3525418C2 (de)
DE4213945A1 (de) Speicherkondensator und verfahren zu dessen herstellung
DE4142961A1 (de) Dram-speicheranordnung
DE4203400A1 (de) Auf einem siliziumsubstrat gebildeter speicherkondensator
DE4332074C2 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE4208696A1 (de) Verfahren zum herstellen einer dram-speicheranordnung
EP0744771A1 (de) DRAM-Speicherzelle mit vertikalem Transistor
DE4301690A1 (de)
DE4445796C2 (de) Verfahren zum Ausbilden einer Halbleiterspeichervorrichtung
DE4236821A1 (de)
DE4341698B4 (de) Halbleiterbauelement mit einem Speicherkondensator und Verfahren zu dessen Herstellung
DE102004043858A1 (de) Verfahren zur Herstellung einer Speicherzelle, einer Speicherzellenanordnung und Speicherzellenanordnung
DE4328510C2 (de) Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit einem Kondensator
DE4210855A1 (de) Speicherelement fuer einen dram und herstellungsverfahren fuer einen dram
DE4303059A1 (de)
DE4135178A1 (de) Dram-speicheranordnung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
R071 Expiry of right
R071 Expiry of right