JP2555965B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2555965B2
JP2555965B2 JP5311407A JP31140793A JP2555965B2 JP 2555965 B2 JP2555965 B2 JP 2555965B2 JP 5311407 A JP5311407 A JP 5311407A JP 31140793 A JP31140793 A JP 31140793A JP 2555965 B2 JP2555965 B2 JP 2555965B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】高集積半導体メモリ用メモリセルとし
て、１つのトランジスタと１つのキャパシタから構成さ
れるメモリセル（以下メモリセルと略す）は、構成要素
が少なく、メモリセル面積の縮小が容易であるため、広
く使われている。
【０００３】メモリセルからの出力電圧はメモリセル内
のキャパシタの値に比例するため、メモリセルを小型
化、高集積化しても、安定な動作を保証するには、その
キャパシタの値を十分に大きくする必要がある。従来こ
の様なキャパシタとして、ＩＥＥＥ ＴＡＲＮＳＡＣＴ
ＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＰＥＶＩＣＥＳ，
ＶＯＬ．３８， １９９１， ＰＰ．２５５〜２６１に
発表された多重円筒型キャパシタの構造とその製造方法
がある。
【０００４】これを図１３（Ｅ）に示す。フィールド酸
化膜３０２で画定されたシリコン基板３０１の表面に、
ゲート酸化膜３０３を介して、ゲート電極３０４を設
け、その両側のシリコン基板３０１にソース（もしくは
ドレイン）領域３０５とドレイン（もしくはソース）領
域３０６とを設け、その表面を被覆する絶縁膜３０７の
表面にソース領域３０５に接続する多重円筒型電極３２
０を形成しており、この多重円筒型電極３２０を被覆す
るキャパシタ絶縁膜（誘電体膜）３１８を介して、上部
電極３１９を被着形成してキャパシタを形成している。
【０００５】この様な、多重円筒型キャパシタは、図１
２および図１３に示すような工程順に製造されている。
【０００６】まず、図２（Ａ）に示すように、Ｐ型シリ
コン基板３０１上にいわゆるＬＯＣＯＳ法といわれてい
る選択酸化法によって選択的にフィールド酸化膜３０２
を形成し、化学気相成長（ＣＶＤ）法によってゲート酸
化膜３０３を介して導電性のポリシリコン膜からなるゲ
ート電極３０４を形成し、イオン注入によりＮ型のソー
ス領域（もしくはドレイン領域）３０５およびドレイン
領域（もしくはソース領域）３０６を形成し、これらの
表面にシリコン酸化膜からなる膜厚３００ｎｍ程度の絶
縁膜３０７を被着形成し、続いて、ＣＶＤ法によりシリ
コン窒化膜３０８を被着形成する。次に図１２（Ｂ）に
示すように、第１シリコンの酸化膜３０９をＣＶＤ法に
より厚く堆積し、ソース領域（もしくはドレイン領域）
３０５に達する様に、第１のシリコン酸化膜３０９，シ
リコン窒化膜３０８，絶縁膜３０７に開口３０７ａを設
ける。次に図１２（Ｃ）に示すように、この開口３０７
ａを含む表面に導電性の第１のポリシリコン膜３１０を
ＣＶＤ法で堆積する。次に図１２（Ｄ）に示すようにＣ
ＶＤ法を用いて、第２のシリコン酸化膜３１１を第１の
ポリシリコン膜３１０の表面に被着する。この第２のシ
リコン酸化膜３１１を異方性エッチングし、図１２
（Ｅ）に示すように、第１のスペーサ３１２を形成す
る。ひき続き、この第１のスペーサ３１２を含む全面に
ＣＶＤ法を用いて導電性の第２のポリシリコン膜３１３
を被着する。この状態で、図１３（Ａ）に示すように、
ＣＶＤ法により第３のシリコン酸化膜３１４を厚く全面
に堆積して第２のポリシリコン膜３１３の垂直部を完全
に埋め込む。次に、この第３のシリコン酸化膜３１４を
ドライエッチ技術を用いて、エッチバックし、第２のポ
リシリコン膜３１３の垂直部のみを埋め込み、その上表
面部には残らない様に除去する。これにより、図１３
（Ｂ）に示すように、第２のスペーサ３１５が得られ
る。この状態から異方性のドライエッチを行ない、第１
のポリシリコン膜３１０及び第２のポリシリコン膜３１
３をエッチバック除去して、第１のポリシリコン膜３１
０から第１の円筒型電極３１６を形成し、第２のポリシ
リコン膜３１３から第２の円筒型電極３１７を形成して
第１のスペーサ３１２、第２のスペーサ３１５の上部を
露出させる（図１３（Ｃ））。次に、図１３（Ｄ）に示
すように、このシリコン酸化膜からなる第１のスペーサ
３１２と第２のスペーサ３１５と第１のシリコン酸化膜
３０９を同時に弗酸系水溶液を用いて、ウェットエッチ
ングして除去する。これにより第１の円筒型電極３１６
および第２の円筒型電極３１７よりなる多重円筒型の下
部電極が形成できる。
【０００７】最後に、上記の第１の円筒型電極３１６と
第２の円筒型電極３１７の全表面にキャパシタ絶縁膜３
１８が形成される。この従来例では、容量確保の要請か
らキャパシタ絶縁膜３１８として、通常のシリコン窒化
膜やシリコン酸化膜よりも誘電率の高いタンタル酸化膜
（Ｔａ2 Ｏ5 膜）を用いている。そしてそのため、上部
電極３１９として、スパッタ法により形成したタングス
テン膜を用いている。この製造方法によれば二重の円筒
型電極が形成でき小さなメモリセル面積内で所望の容量
が得られる。
【０００８】このように図１２および図１３に示した従
来技術は、フォトレジスト工程で形成して第１の酸化膜
３０ａの開口３０７ａの内部に多重円筒構造を設けるも
のである。
【０００９】一方、特開平４−２６４７６７号公報に開
示された多重円筒構造のキャパシターの製造方法を図１
４乃至図１６を用いて説明する。
【００１０】最終的なキャパシタ構造は図１６（ｃ）に
示すように、第１の円筒型電極４１７と第２の円筒型電
極４１８と第３の円筒型電極４１９とからなる三重の円
筒型電極を下部電極膜４０８に接続して下部電極を構成
し、その表面にキャパシタ絶縁膜４２１を形成し、その
上に上部電極４２２を設けた構造となっている。
【００１１】その製造方法はまず図１４（Ａ）に示すよ
うに、Ｐ型シリコン基板４０１上に選択的にフィールド
酸化膜４０２を形成し、素子領域にゲート酸化膜４０３
を介してゲート電極４０４を形成し、これと自己整合的
にＮ型のソース（もしくはドレイン）領域４０５および
ドレイン（もしくはソース）領域４０６を形成し、絶縁
膜４０７を形成する。絶縁膜４０７が形成された状態
で、通常のリソブラフィー技術とドライエッチング技術
を用いて、ソース（もしくはドレイン）領域４０５に達
する用に開口４０７ａを形成する。この開口４０７ａを
含む全面にＣＶＤ法を用いて、導電性ポリシリコン膜よ
りなる下部電極膜４０８を全面に被着形成する（図１４
（Ｂ））。ついで、図１４（Ｃ）に示すように、この下
部電極膜４０８上に、シリコン酸化膜をＣＶＤ法により
被着し、このシリコン酸化膜をリソグラフィー技術によ
ってパターニングして円筒状の第１のスペーサ４０９を
形成する。次に図１４（Ｄ）に示すように、第１のスペ
ーサ膜４０９および下部電極膜４０８上に、導電性の第
１のポリシリコン膜４１０をＣＶＤ法により被着する。
次に図１５（Ａ）に示すように、ＣＶＤ法を用いて、第
１のシリコン酸化膜４１１を被着する。ひき続き、図１
５（Ｂ）に示すように、ＲＩＥ法を用いて第１のシリコ
ン酸化膜４１１を異方性エッチングし、第１のスペーサ
４０９の側壁にのみ第２のスペーサ４１２を形成する。
次に図１５（Ｃ）に示すように、第２のポリシリコン膜
４１３の表面に、ＣＶＤ法により、第２のシリコン酸化
膜４１４を被着形成する。次に図１５（Ｄ）に示すよう
に、ＲＩＥ法を用いて、第２のシリコン酸化膜４１４を
異方性エッチングし、第３のスペーサ４１５の形状に加
工する。さらに、ＣＶＤ法を用い、第３スペーサ４１５
を含む、第２のポリシリコン膜４１３の表面に導電性の
第３のポリシリコン膜４１６を形成する。この状態で図
１６（Ａ）に示すように、導電性を有する第１のポリシ
リコン膜４１０、第２のポリシリコン膜４１３、第３の
ポリシリコン膜４１６及び下部電極膜４０８を同時にＲ
ＩＥ法による異方性のエッチングを行い、第１のスペー
サ４０９、第２のスペーサ４１２、第３のスペーサ４１
５の上部を露出させる。これにより下部電極として、第
１の円筒型電極４１７、第２の円筒型電極４１８、第３
の円筒型電極４１９が形成され下部電極膜４０８が形状
形成される。ひき続き、酸化膜よりなる第１のスペーサ
４０９、第２のスペーサ４１２、第３のスペーサ４１５
を同時に弗酸系溶液を用いて、ウェットエッチング除去
し、図１６（Ｂ）の構造を得る。
【００１２】最後に、図１６（Ｃ）に示すように、上記
の露出させた第１の円筒型電極４１７、第２の円筒型電
極４１８、第３の円筒型電極４１９及び下部電極膜４０
８の全表面にシリコン窒化膜から成るキャパシタ絶縁膜
４２１形成し、このキャパシ絶縁膜４２１の全表面に導
電性のポリシリコンよりなる、上部電極４２２をＣＶＤ
法により被着形成する。
【００１３】上記の製造方法により、三重の円筒型電極
を形成することができる。
【００１４】しかしながら、上記の方法では、小さなメ
モリセル内で大きな容量を確保するため、この三重の円
筒型電極からさらに円筒型電極と多重化しようとする場
合、第１の円筒型電極４１７の形成の核となる第１のス
ペーサ４０９を縮小するとか、各円筒型電極の膜厚を薄
くするとか各スペーサの間隔を狭くすることが必要とな
る。
【００１５】その際、第１のスペーサ４０９を小さい平
面積にすると、パターニング時にパターンが変形してし
まい、第１のスペーサ４０９のエッチング形成が困難に
なるとともに、テーパーがついた形状になってしまう。
このテーパー形状は、その後、第１の円筒型電極４１７
をＲＩＥの異方性エッチングにより、サイドウォールと
して形成するのに、不向きな形状である。特に、多重化
していく場合には、テーパー形状が、外側の電極にいく
に従って、増幅される。サドウォールを利用して円筒型
電極を形成する場合、テーパーのつき方が激しくなると
サイドウォール自体が形成不可能となる為、円筒型電極
の形成ができないといった状態が生じてしまう。
【００１６】ちなみに、設計寸法として０．３５μｍを
使用する６４Ｍ級のＰＲＡＭセルでは、この従来例の様
に三重の円筒が限界と考えられる。また、外側に円筒型
電極を連続して多重化していく場合は外側にいくに従っ
て、下部電極膜４０８上に平面的に形成される電極の膜
厚が厚くなり、逆に円筒型電極の側壁部の高さが低くな
る。そのため、実効的な容量としての寄与が、外側の円
筒型電極にいくに従って小さくなり、多重化する効果が
小さくなるといった問題がある。
【００１７】一方、初めに説明した図１２および図１３
に示す従来技術においては、図１２（Ｂ）に第１のシリ
コン酸化膜３０９として示されている（内側の第１の円
筒型電極３１６を形成するためのスペーサとして用いら
れる）スペーサ部分は、この内側に円筒型電極が形成さ
れていくため、容量部としては利用されていない。従っ
て、この第１のシリコン酸化膜３０９即ちスペーサの部
分は、容量利用の観点からは、本質的にデッドスペース
となっている。
【００１８】
【発明が解決しようとする課題】以上説明した従来のキ
ャパシタの製造方法においては、円筒型電極の外側にス
ペーサを設ける場合、このスペーサ部分が容量部として
利用されないデッドスペースとなる。
【００１９】また、円筒型電極の内側にスペーサを設け
る場合、このスペーサの小型化には限界があり、良好な
円筒型電極の形状が得られず、多重化にも限界が生じる
という問題点がある。
【００２０】たとえ、多重化しても、円筒型電極が外側
にいくに従ってその円筒型電極の側壁部の高さが低くな
り多重化の効果が小さくなるといった本質的に不可避な
問題点もある。
【００２１】したがって本発明の目的は、以上に示した
二種類の従来技術の円筒型電極の製造方法の問題点を解
決し、メモリセル上の平面面積を容量部として利用し、
容量増大させることが可能となるキャパシタの製造方法
を提供することである。
【００２２】
【課題を解決するための手段】本発明の特徴は、半導体
基板上の絶縁膜の表面に設けられた下部電極膜上に突起
状のコア部材を形成する工程と、前記コア部材の外側壁
上にスペーサ膜と導電膜とを交互に積む重ね異方性エッ
チングにより前記下部電極膜から起立する電極筒を前記
導電膜から形成しかつその間のスペーサを前記スペーサ
膜から形成した外部積層体を構成する工程と、前記コア
部材を除去する工程と、前記コア部材が存在していた前
記外部積層体の内側壁上にスペーサ膜と導電膜とを交互
に積み重ね異方性エッチングにより前記下部電極膜から
起立する電極筒を前記導電膜から形成しかつその間のス
ペーサを前記スペーサ膜から形成した内部積層体を構成
する工程と、前記外部積層体および前記内部積層体の前
記スペーサを除去する工程と、前記下部電極膜および複
数の前記下部電極筒の露出させる表面にキャパシタ絶縁
膜を形成し、前記キャパシタ絶縁膜（誘電体膜）上に上
部電極を形成する工程とを有して、前記下部電極膜なら
びに前記外部積層体および前記内部積層体の前記電極筒
を下部電極としたキャパシタを設ける半導体装置の製造
方法にある。。
【００２３】前記コア部材が円柱形状をしており、これ
により前記電極筒はたがいに同心円状に配列された円筒
形状であることが電界集中によるキャパシタ絶縁膜の破
壊を防止するうえから好ましい。
【００２４】ここで、前記コア部材および前記下部電極
膜の表面および前記下部電極膜の表面に第１のスペーサ
膜を被着形成した後、該第１のスペーサ膜を異方性エッ
チングにより前記コア部材の垂直な前記外側壁上にのみ
残余せしめてここに第１のスペーサを形成する工程と、
前記第１のスペーサ、前記コア部材および前記下部電極
膜の表面に第１の導電体膜を被着形成する工程と、前記
第１の導電体膜の全表面に第２のスペーサ膜を被着形成
した後、該第２のスペーサ膜を異方性エッチングにより
前記第１のスペーサ上に位置する前記第１の導電体膜の
垂直部上のみに該第２のスペーサ膜を残余せしめてここ
に第２のスペーサを形成する工程と、前記第２のスペー
サおよび前記第１の導電膜の表面に第２の導電膜を被着
形成した後、前記絶縁膜が露出するまで前記第２の導電
膜、前記第１の導電膜および前記下部電極膜に異方性エ
ッチングを行ない、前記弟１の導電膜から第１の電極筒
を形成し、前記第２の導電膜から第２の電極筒を形成す
る工程とを有して、前記外部積層体を構成することがで
きる。
【００２５】この場合、前記絶縁膜の露出した部分上
に、前記第２の電極筒の高さと同程度まで第３のスペー
サを形成し、前記コア部材をエッチング除去した後、前
記下部電極、前記第１および第２の電極筒ならびに前記
第１乃至第３のスペーサ表面に第３の導電膜を形成する
工程と、前記第３の導電膜の全表面に第４のスペーサ膜
を被着形成した後、該第４のスペーサ膜を異方性エッチ
ングにより前記外部積層体の内側壁上に位置する前記第
３の導電体膜の垂直部上のみに該第４のスペーサ膜を残
余せしめてここに第４のスペーサを形成する工程と、前
記第３の導電膜および前記第４のスペーサの表面の第４
の導電膜を被着形成する工程と、前記第１乃至第４のス
ペーサが露出するまで前記第３および第４の導電膜に異
方性エッチングを行って、前記第３の導電膜から第３の
導電筒を形成し、前記第４の導電膜から第４の導電筒を
形成する工程とを有して、前記内部積層体を構成するこ
とができる。
【００２６】あるいは、前記絶縁膜の露出した部分上
に、前記第２の電極筒の高さと同程度まで第３のスペー
サを形成し、前記コア部材をエッチング除去した後、前
記下部電極、前記第１および第２の電極筒ならびに前記
第１乃至第３のスペーサ表面に第３の導電膜を形成する
工程と、前記外部積層体の内側壁上に位置する前記第３
の導電膜の垂直部の側壁を完全に埋め込むように第４の
スペーサを形成する工程と、前記第１乃至第３のスペー
サが露出するまで前記第３の導電膜に異方性エッチング
を行って、前記第３の導電膜から第３の電極筒を形成す
る工程とを有して、前記内部積層体を構成することがで
きる。
【００２７】上記本発明によれば半導体装置の下部電極
を最大限に多重化した同心配列の電極筒、たとえば同心
円状の円筒型電極を製造するため、円筒型電極の形成の
核となるスペーサ（コア部材）を同心円の中心に配置
し、これに導電体膜を被着し、次いでスペーサ膜を被
着、異方性エッチング処理を施し、スペーサを形成する
工程を複数回繰り返し異方性エッチングにより、これら
の導電体膜の上部を除去した後、同心円の中心に配置さ
れていたコア部材のスペーサのみを除去し、その部分に
再度、導電体膜とスペーサを順次形成していく方法を複
数回繰り返した後、再度、導電体膜の上部を除去した
後、すべてのスペーサを同時に除去し、このスペーサの
除去部分の側壁及び下部電極表面にキャパシタ絶縁膜
（キャパシタ誘電体膜）を介して上部電極を被着形成す
るので、メモリセルの領域をデッドスペースなくほぼ最
大限に円筒型電極を多重に配置することが可能となり、
小型のメモリセル内でも、大きな容量を得ることができ
る。
【００２８】
【実施例】以下、図面を用いて本発明を説明する。
【００２９】まず、図１には、本発明の第１の実施例を
適用して得られるキャパシタの断面構造図を示す。フィ
ールド酸化膜１０２で画定されたＰ型シリコン基板１０
１の表面に、ゲート酸化膜１０３を介して、ゲート電極
１０４を設け、その両側のシリコン基板１０の部分にソ
ース（もしくはドレイン）領域１０５とドレイン（もし
くはソース）領域１０６を設け、その表面を被覆する絶
縁膜１０７の表面上に形状形成された下部電極膜１０８
を形成しており、その上部に第１の円筒型電極１０９、
第２の円筒型電極１１０、第３の円筒型電極１１１、第
４の円筒型電極１１２からなる多重同心の円筒型電極が
形成されている。この下部電極膜１０８と第１乃至第４
の円筒型電極からキャパシタの下部電極を構成する。そ
して、この円筒型電極のおよび下部電極膜の表面にキャ
パシタ絶縁膜（キャパシタ誘電体膜）１１３を介して、
上部電極１１４を被着形成してキャパシタを構造してい
る。そして、キャパシタの下部電極膜１０８がトランジ
スタのソース（もしくはドレイン）領域１０５と接続
し、このキャパシタとトランジスタとからＤＲＡＭのメ
モリセルを構成している。
【００３０】以下、このキャパシタの製造方法の第１の
実施例を、図２乃至図６、図８、図９、図１０を参照し
て工程順に説明する。尚、各断面図は２個のメモリセル
を例示て、平面図は４個のメモリセルを例示している。
【００３１】まず図２（Ａ）に示すように、従来法と同
様にＰ型シリコン基板２０１上にいわるゆＬＯＣＯＳ法
と呼ばれる選択酸化法によって選択的にフィールド酸化
膜２０２を形成し、ＣＶＤ法等によってゲート酸化膜２
０３を介して導電性のポリシリコン膜からるゲート電極
２０４を形成し、イオン注入によりＮ型のソース（もし
くはドレイン）領域２０５、及び、ドレイン（もしくは
ソース）領域２０６を形成し、これらの表面にシリコン
酸化膜からなる絶縁膜２０７をＣＶＤ法により被着す
る。そしてこの絶縁膜２０７にリソグラフィー技術とＲ
ＩＥ（リアクティブ イオン エッチング）技術を用い
てソース（もしくはドレイン）領域２０５に達する用に
開口２０７ａを形成する。
【００３２】次に図２（Ｂ）に示すように、ＣＶＤ法に
より導電性のポリシリコン膜よりなる下部電極膜２０８
を開口２０７ａを通してソース（もしくはドレイン）領
域２０５と接続するように形成する。
【００３３】次に図２（Ｃ）に示すように、下部電極膜
２０８上にＣＶＤ法により、シリコン酸化膜とポリシリ
コン膜を順次堆積し、ＲＩＥ技術によりドライエッチン
グを行い円筒型電極が配置される部分の中心に、マスク
ポリシリコン膜２１０とコアシリコン酸化膜２０９の積
層構造のコア部材を得る。この図２（Ｃ）の工程の平面
図を図８に示す。
【００３４】次に図２（Ｄ）に示すように、マスクポリ
シリコン膜２１０とコアシリコン酸化膜２０９側壁部分
を含む全面にＣＶＤ法により第１のシリコン窒化膜２１
１を被着形成する。この第１のシリコン窒化膜２１１を
ＲＩＥ技術により、異方性エッチングし、図３（Ａ）示
すように、マスクポリシリコン膜２１０とコアシリ８ン
酸化膜２０９から成るコア部材の側壁に残存させ、これ
による第１のスペーサ２１２を形成する。ひき続き、Ｃ
ＶＤ技術を用いて、導電性の第１のポリシリコン膜２１
３を被着形成する。
【００３５】次に図３（Ｂ）に示すように、ＣＶＤ法に
より第２のシリコン窒化膜２１４を第１のポリシリコン
膜２１３の表面上全面にわたって被着する。
【００３６】次に図３（Ｃ）に示すように、第２のシリ
コン窒化膜２１４をＲＩＥ技術を用いて異方性エッチン
グを用いて、第１のスペーサ２１２と同様に側壁に残余
せる第２のシリコン窒化膜２１４による第２のスペーサ
２１５を形成する。この第２のスペーサ２１５の側壁を
含んでＣＶＤ法により導電性の第２のポリシリコン膜２
１６を全面に被着する。
【００３７】この状態で、図４（Ａ）に示すように、Ｒ
ＩＥ技術を用いて、第２のポリシリコン膜２１６、第１
のポリシリコン膜２１３及びマスクポリシリコン膜２１
０を同時に異方性エッチングし、絶縁膜２０７、コア酸
化膜２０９、第１のスペーサ２１２、第２のスペーサ２
１５の上部を露出させる。この工程により、第１のポリ
シリコン膜２１３及び第２のポリシリコン膜２１６は、
それぞれ第１の円筒型電極２１７と第２の円筒型電極２
１８にそれぞれ加工されて外部積層体２００を構成す
る。この図４（Ａ）の工程における平面図を図９に示
す。
【００３８】次に、図４（Ｂ）に示すように、ＣＶＤ法
により、第３のシリコン窒化膜２１９を隣接するメモリ
セルに属する第２の円筒型電極２１８間の間隔部分を完
全に埋め込むように成膜する。
【００３９】次に図４（Ｃ）に示すように、ＲＩＥ技術
を用いて、コアシリコン酸化膜２０９の上面が露出する
ように第３のシリコン窒化膜２１９をエッチングする。
次いで弗酸系溶液を用いてコアシリコン酸化膜２０９を
ウェットエッチングし完全に除去する。ここで第２の円
筒型電極２１８に隣接した外側の個所に第３のシリコン
窒化膜２１９が残余して第３のスペーサ２２０となる。
その状態で、コアシリコン酸化膜２０９が除去されてで
きた凹部の、外部積層体２００の内側壁面２００′を含
み全面にＣＶＤ法を用いて導電性の第３のポリシリコン
膜２２１を被着形成する。
【００４０】次に、図５（Ａ）に示すように、第３のポ
リシリコン膜２２１の表面に第４のシリコン窒化膜２２
２を披着形成する。
【００４１】次に図５（Ｂ）に示すように、第４のシリ
コン窒化膜２２２をＲＩＥ法で異方性エッチバックを行
ない第３のポリシリコン膜２２１の側壁上のみに第４の
スペーサ２２３を形成する。その後、ＣＶＤ法を用い、
第４のスペーサ２２３の側壁にも披着する様に導電性の
第４のポリシリコン膜２２４を成膜する。
【００４２】次に図５（Ｃ）に示すように、第４のスペ
ーサ２２３を形成するのと同様な方法を用いて、ＣＶＤ
法によりシリコン窒化膜よりなる第５のスペーサ２２５
を第４のポリシリコン膜２２４の垂直部を完全に埋め込
む様に形成する。この第５のスペーサ２２５は次の工程
の異方性エッチングで第３および第４の円筒型電極を形
状形成する際に下部電極膜のポリシリコン膜の表面部分
への損傷を防止するためである。
【００４３】この状態から図６（Ａ）に示すように、Ｒ
ＩＥ技術を用いて第３のポリシリコン膜２２１と第４の
ポリシリコン膜２２４を異方性エッチングし、第１のス
ペーサ２１２、第２のスペーサ２１５、第３のスペーサ
２２０、第４のスペーサ２２３および第５のスペーサ２
２５の上部を露出させる様にエッチングすると、第３の
円筒型電極２２６と第４の円筒型電極２２７が第３のポ
リシリコン膜２２１と第４のポリシリコン膜２２４から
それぞれ形成できこれによりコア部材２０９、２１０が
存在していた個所に内部積層体２４０が堆積される。こ
の図６（Ａ）の工程の平面図を図１０に示す。
【００４４】この状態で熱リン酸を用いて、それぞれシ
リコン窒化膜よりなる第１のスペーサ２１２、第２のス
ペーサ２１５、第３のスペーサ２２０、第４のスペーサ
２２３、第５のスペーサ２２５を同時にウェットエッチ
ング除去する。そして円筒型電極の側壁を含む全面にＣ
ＶＤ法を用いたシリコン窒化膜もしくはこのシリコン窒
化膜をさらに熱酸化して形成したキャパシタ絶縁膜２２
８を形成する。さらに、ＣＶＤ法を用い導電性ポリシリ
コン膜をキャパシタ絶縁膜２２８上に成長する。このポ
リシリコン膜をＲＩＥ技術を用いてドライエッチングす
ることにより上部電極２２９を形成し、四重の同心状の
円筒型電極を有するキャパシタが形成される（図６
（Ｂ））。
【００４５】次に図７および図１１を参照して本発明の
第２の実施例を説明する。図７は２個のメモリセルを例
示する断面図であり、図１１は４個のメモリセルを例示
する平面図である。
【００４６】図４（Ｃ）の工程までは第１の実施例と同
じである。すなわち第２の実施例は外部積層体は第１の
実施例と同じであり、以下説明するように内部積層体が
第１の実施例と異なる。
【００４７】まずこの第２の実施例では、図４（Ｃ）の
後、図７（Ａ）に示すように第３のスペーサ２２０を形
成するのと同様にＣＶＤ法とＲＩＥによるエッチバック
技術を用いて、シリコン窒化膜よりなる第４のスペーサ
２２３を導電性の第３のポリシリコン膜２２１の垂直部
を完全に埋め込むように形成する。
【００４８】この状態から図７（Ｂ）に示すように、Ｒ
ＩＥ技術を用いて第３のポリシリコン膜２２１を異方性
エッチングし、第１のスペーサ２１２、第２のスペーサ
２１５、第３のスペーサ２２０の上部を露出させる様に
エッチングすると、第３の円筒型電極２２６が第３のポ
リシリコン膜２２１から形成される。この図７（Ｂ）の
工程の平面図が図１１である。
【００４９】この状態で熱リン酸を用いてそれぞれのシ
リコン窒化膜よりなる第１のスペーサ２１２、第２のス
ペーサ２１５、第３のスペーサ２２０、第４のスペーサ
２２３を同時にウェットエッチング除去する。
【００５０】次に、円筒型電極の側壁を含む全面に、Ｃ
ＶＤ法を用いたシリコン窒化膜もしくは、このシリコン
窒化膜をさらに熱酸化して形成したキャパシタ絶縁膜２
２８を形成する。さらにＣＶＤ法を用い導電性ポリシリ
コン膜をキャパシタ絶縁膜２２８上に形成する。この導
電性ポリシリコン膜をＲＩＥ技術を用いドライエッチン
グし、上部電極２２９を図７（Ｃ）に示す形状に形成す
る。これにより、三重の同心円状円筒型電極を有するキ
ャパシタが形成される。
【００５１】以上述べたような製造方法によれば、はじ
めに円筒型電極を形成するために用いたスペーサ既ちコ
アシリコン酸化膜２０９を除去し、その部分にも円筒型
電極を形成できるために、従来の製造方法では円筒型電
極を形成できなかった部分も、円筒電極よりなる容量部
として利用できキャパシタの容量の増大が図れる。
【００５２】また、上記の第１の実施例においては、は
じめにコア酸化膜２０９の外側に二重の円筒型電極を形
成し、そのコアシリコン酸化膜２０９を除去した部分、
すなわち内側に、さらに二重の円筒型電極を形成すると
したが、ここで用いた、スペース及び円筒型電極の厚さ
をそれぞれ薄くすることにより外側の円筒型電極を二重
以上にする。もしくは、内側の円筒電極を二重以上にす
るということが可能であり、四重以上の円筒型電極が、
本実施例の方法を用いることで容易に形成できる。
【００５３】
【発明の効果】以上説明した様に、本発明では従来円筒
型電極を形成する場合の核として用いた同心円の中心部
分のスペーサをその外側に円筒型電極を複数形成した後
に除去し、スペーサがなくなった部分に内側に向って円
筒型電極を複数作るという製造方法を用いている。
【００５４】そのため、従来は円筒型電極を作らなかっ
た部分も容量部として利用できキャパシタの容量の増大
が図れる。この内側に向って円筒型電極を作っていく際
に、既に形成されている複数の円筒型電極とそれらの間
に形成されている複数のスペーサをまとめて一つの大き
なスペーサとして用いることにより、図１２および図１
３に示した従来技術のシリコン酸化膜のみからなるスペ
ーサを用いず、その部分を外側の円筒型電極として利用
することができるという効果が得られる。
【００５５】また図１４乃至図１６に示した従来技術の
同心円の中心にあるスペーサに対し、円筒型電極を形成
していくという方法では、円筒を増やすため、まず、ス
ペーサを最小寸法程度に縮める必要がある。これをリソ
グラフィー技術でパターニングする、ＲＩＥ技術で加工
するといった事は非常に困難であるとともに、得られた
形状はテーパーを有するといった具合いに、円筒型電極
を多数形成していくのには、非常に不都合なものとなっ
てしまう。
【００５６】しかしながら、本発明では、同心円状の中
心に形成するスペーサは、後に複数の円筒型電極を作り
込めるといった程度の大きさを有しているために、従来
の様に最小寸法程度にまで、スペーサの寸法を縮めた場
合に生じるパターン変形の問題等を回避することがで
き、容易に多重円筒型のキャパシタが形成できる。
【００５７】以上の様に本発明によればスペーサの外側
に電極筒を最大限に多く形成した後、スペーサの内側に
も電極筒を最大限に多く形成するということが可能であ
りメモリセル上の有効な平面面積を最大限キャパシタ領
域として使用し、キャパシタの容量の増大が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の製造方法で形成された
メモリセルを示す構造断面図である。
【図２】本発明の第１および第２の実施例の半導体装置
の製造方法を工程順に示す断面図である。
【図３】図２の続きの工程を順に示す断面図である。
【図４】図３の続きの工程を順に示す断面図である。
【図５】図４の続きの第１の実施例の製造方法を工程順
に示す断面図である。
【図６】図５の続きの工程を順に示す断面図である。
【図７】図４の続きの第２の実施例の製造方法を工程順
に示す断面図である。
【図８】図２（Ｃ）の工程における平面図である。
【図９】図４（Ａ）の工程における平面図である。
【図１０】図６（Ａ）の工程における平面図である。
【図１１】図７（Ｂ）の工程における平面図である。
【図１２】従来技術の半導体装置の製造方法を工程順に
示す断面図である。
【図１３】図１２の続きの工程を順に示す断面図であ
る。
【図１４】他の従来技術の半導体装置の製造方法を工程
順に示す断面図である。
【図１５】図１４の続きの工程を順に示す断面図であ
る。
【図１６】図１５の続きの工程を順に示す断面図であ
る。
【符号の説明】
１０１，２０１，３０１，４０１ シリコン基板 １０２，２０２，３０２，４０２ フィールド酸化膜 １０３，２０３，３０３，４０３ ゲート酸化膜 １０４，２０４，３０４，４０４ ゲート電極 １０５，２０５，３０５，４０５ ソース（もしくは
ドレイン）領域 １０６，２０６，３０６，４０６ ドレイン（もしく
はソース）領域 １０７，２０７，３０７，４０７ 絶縁膜 ２０７ａ，３０７ａ，４０７ａ 開口 １０８，２０８，４０８ 下部電極膜 １０９，２１７，３１６，４１７ 第１の円筒型電極 １１０，２１８，３１７，４１８ 第２の円筒型電極 １１１，２２６，４１９ 第３の円筒型電極 １１２，２２７ 第４の円筒型電極 １１３ キャパシタ絶縁膜 １１４ 上部電極 ２００ 外部積層体 ２０９ コア部材のシリコン酸化膜 ２１０ コア部材のマスクポリシリコン膜 ２１１ 第１のシリコン窒化膜 ２１２，３１２，４０９ 第１のスペーサ ２１３，３１０，４１０ 第１のポリシリコン膜 ２１４ 第２のシリコン窒化膜 ２１５，３１５，４１２ 第２のスペーサ ２１６，３１３，４１３ 第２のポリシリコン膜 ２１９ 第３のシリコン窒化膜 ２２０，４１５ 第３のスペーサ ２２１，４１６ 第３のポリシリコン膜 ２２２ 第４のシリコン窒化膜 ２２３ 第４のスペーサ ２２４ 第４のポリシリコン膜 ２２５ 第５のスペーサ ２２８，３１８，４２１ キャパシタ絶縁膜 ２２９，３１９，４２２ 上部電極 ２４０ 内部積層体 ３０８ シリコン窒化膜 ３０９，４１１ 第１のシリコン酸化膜 ３１１，４１４ 第２のシリコン酸化膜 ３１４ 第３のシリコン酸化膜 ３２０ 多重円筒型電極

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上の絶縁膜の表面に設けられ
    た下部電極膜上に突起状のコア部材を形成する工程と、 前記コア部材の外側壁上にスペーサ膜と導電膜とを交互
    に積み重め異方性エッチングにより前記下部電極膜から
    起立する電極筒を前記導電膜から形成しかつその間のス
    ペーサを前記スペーサ膜から形成した外部積層体を構成
    する工程と、 前記コア部材を除去する工程と、 前記コア部材が存在していた前記外部積層体の内側壁上
    にスペーサ膜と導電膜とを交互に積み重ね異方性エッチ
    ングにより前記下部電極膜から起立する電極筒を前記導
    電膜から形成しかつその間のスペーサを前記スペーサ膜
    から形成した内部積層体を構成する工程と、 前記外部積層体および前記内部積層体の前記スペーサを
    除去する工程と、 前記下部電極膜および複数の前記下部電極筒の露出せる
    表面にキャパシタ絶縁膜を形成し、前記キャパシタ絶縁
    膜上に上部電極を形成する工程とを有して、 前記下部電極膜ならびに前記外部積層体および前記内部
    積層体の前記電極筒を下部電極としたキャパシタを設け
    ることを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記コア部材および前記下部電極膜の表
    面および前記下部電極膜の表面に第１のスペーサ膜を被
    着形成した後、該第１のスペーサ膜を異方性エッチング
    により前記コア部材の垂直な前記外側壁上にのみ残余せ
    しめてここに第１のスペーサを形成する工程と、前記第
    １のスペーサ、前記コア部材および前記下部電極膜の表
    面に第１の導電体膜を被着形成する工程と、前記第１の
    導電体膜の全表面に第２のスペーサ膜を被着形成した
    後、該第２のスペーサ膜を異方性エッチングにより前記
    第１のスペーサ上に位置する前記第１の導電体膜の垂直
    部上のみに該第２のスペーサ膜を残余せしめてここに第
    ２のスペーサを形成する工程と、前記第２のスペーサお
    よび前記第１の導電膜の表面に第２の導電膜を被着形成
    した後、前記絶縁膜が露出するまで前記第２の導電膜、
    前記第１の導電膜および前記下部電極膜に異方性エッチ
    ングを行ない、前記第１の導電膜から第１の電極筒を形
    成し、前記第２の導電膜から第２の電極筒を形成する工
    程とを有して、前記外部積層体を構成することを特徴と
    する請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記絶縁膜の露出した部分上に、前記第
    ２の電極筒の高さと同程度まで第３のスペーサを形成
    し、前記コア部材をエッチング除去した後、前記下部電
    極、前記第１および第２の電極筒ならびに前記第１乃至
    第３のスペーサ表面に第３の導電膜を形成する工程と、
    前記第３の導電膜の全表面に第４のスペーサ膜を被着形
    成した後、該第４のスペーサ膜を異方性エッチングによ
    り前記外部積層体の内側壁上に位置する前記第３の導電
    体膜の垂直部上のみに該第４のスペーサ膜を残余せしめ
    てここに第４のスペーサを形成する工程と、前記第３の
    導電膜および前記第４のスペーサの表面の第４の導電膜
    を被着形成する工程と、前記第１乃至第４のスペーサが
    露出するまで前記第３および第４の導電膜に異方性エッ
    チングを行って、前記第３の導電膜から第３の導電筒を
    形成し、前記第４の導電膜から第４の導電筒を形成する
    工程とを有して、前記内部積層体を構成することを特徴
    とする請求項２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記絶縁膜の露出した部分上に、前記第
    ２の電極筒の高さと同程度まで第３のスペーサを形成
    し、前記コア部材をエッチング除去した後、前記下部電
    極、前記第１および第２の電極筒ならびに前記第１乃至
    第３のスペーサ表面に第３の導電膜を形成する工程と、
    前記外部積層体の内側壁上に位置する前記第３の導電膜
    の垂直部の側壁を完全に埋め込むように第４のスペーサ
    を形成する工程と、前記第１乃至第３のスペーサが露出
    するまで前記第３の導電膜に異方性エッチングを行っ
    て、前記第３の導電膜から第３の電極筒を形成する工程
    とを有して、前記内部積層体を構成することを特徴とす
    る請求項２に記載の半導体装置の製造方法。
  5. 【請求項５】 前記下部電極膜は前記半導体基板に形成
    されたトランジスタのソースおよびドレイン領域の一方
    の領域に接続されており、前記キャパシタは前記トラン
    ジスタとともにＤＲＡＭセルを構成していることを特徴
    とする請求項１に記載の半導体装置の製造方法。
  6. 【請求項６】 前記コア部材はシリコン酸化膜を有して
    形成されていることを特徴とする請求項１に記載の半導
    体装置の製造方法。
  7. 【請求項７】 前記コア部材の前記シリコン酸化膜上に
    ポリシリコン膜かなるマスク層が形成されていることを
    特徴とする請求項６に記載の半導体装置の製造方法。
  8. 【請求項８】 前記下部電極膜および前記導電膜はポリ
    シリコンから形成されていることを特徴とする請求項１
    に記載の半導体装置の製造方法。
  9. 【請求項９】 前記スペーサ膜はシリコン窒化膜から形
    成されていることを特徴とする請求項１に記載の半導体
    装置の製造方法。
  10. 【請求項１０】 前記コア部材は円柱形状をしており、
    これにより前記電極筒はたがいに同心円状に配列された
    円筒形状であることを特徴とする請求項１，請求項２，
    請求項３もしくは求項４に記載の半導体装置の製造方
    法。
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