JP2000049302A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 スタック型キャパシタ構造を有する半導体装
置を微細化，高集積化する場合であっても，配線工程な
どの後工程に課題を残すことなくキャパシタ容量を増大
することが可能な半導体装置およびその製造方法を提供
する。 【解決手段】 シリコン基板１上に形成されたトランジ
スタのソースまたはドレインの一方は，第１中間絶縁膜
層７および第２中間絶縁膜９の開口部内に形成された埋
込ポリシリコン１３を介して，薄いポリシリコン１５と
電気的に接続されている。埋込ポリシリコンの一部は，
第２中間絶縁膜から突出するように形成され，キャパシ
タ下部電極の一部を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，半導体装置および
その製造方法にかかり，さらに詳細には，スタック型キ
ャパシタ構造を有するＤＲＡＭやＦＲＡＭ等の半導体装
置およびその製造方法に関するものである。

【０００２】

【従来の技術】キャパシタ電極に電荷を蓄積してデータ
の記憶を行う半導体記憶装置として，ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ），フェロエレクトリッ
クランダムアクセスメモリ（ＦＲＡＭ）等が知られてい
る。このような半導体記憶装置においては，近年におけ
る記憶容量の大容量化や素子の高集積化の要請のため，
メモリセルを微細化する研究が進んでいる。

【０００３】一般的に，制限された面積内で蓄積容量を
増加させるためには，キャパシタのストレージ電極の表
面積を増加させる方法，キャパシタの誘電体膜の厚さを
薄くする方法，誘電体膜を高誘電率化する方法が提案さ
れてきた。このうち，キャパシタのストレージ電極の表
面積を増加させる方法として，スタック型キャパシタ，
トレンチ型キャパシタなどの技術が開発されている。こ
のスタック型キャパシタは，トレンチ型キャパシタに比
べ製造工程が簡便であり，また，ソフトエラーに強い構
造となっている。さらに，このスタック型キャパシタを
３次元的な構造とすることによって，より高いキャパシ
タンスを得ることができるので，６４Ｍｂ級のＤＲＡＭ
から採用され始めている。

【０００４】このようなスタック型キャパシタのうち，
シリンダ構造のスタック型キャパシタを採用したＤＲＡ
Ｍを例に，図３６および図３７に基づいて説明をおこな
う。なお，図３６は，従来におけるＤＲＡＭを上方から
見たときの上面図であり，図３７は，図３６におけるＤ
ＲＡＭをビット線方向（Ａ−Ａ’方向）で切断したとき
の断面図である。

【０００５】すなわち，図３６および図３７に示すよう
に，Ｐ型シリコン基板上１の素子分離酸化膜２で分離さ
れたメモリセル内に，ゲート酸化膜３を介してゲート電
極４により，トランスファーゲートとなるＭＯＳＦＥＴ
が形成されている。このＭＯＳＦＥＴのソースまたはド
レインの一端はビット線１０４に接続され，他端は埋込
ポリシリコン１３を介してキャパシタの下部電極に接続
されている。このとき，キャパシタは，ゲート電極４の
上に積層された第１中間絶縁膜（酸化膜など）７，第２
中間絶縁膜（酸化膜など）９，ストッパ窒化膜１０など
の第１の絶縁膜層上に形成されている。

【０００６】このシリンダ構造のスタック型キャパシタ
を有するＤＲＡＭの製造方法を，図３８〜図４５に基づ
いて説明をおこなう。まず，図３８に示すように，Ｐ型
シリコン基板１上に，例えば，ＳＴＩ法によって浅い溝
（トレンチ）を形成し，素子分離領域となる素子分離酸
化膜２を形成する。

【０００７】次いで，図３９に示すように，シリコン基
板１上にゲート酸化膜３を形成した後，ゲート電極４を
形成する。このゲート電極４は，高濃度にドープされた
多結晶シリコンを例えばＣＶＤ法などの方法で形成した
後，ホトリソグラフィ技術やエッチング技術を用いてパ
ターニングしてワード線１０２を形成する。

【０００８】そして，リンや砒素等の元素をイオン注入
法によりシリコン基板１中に注入して拡散層５となるソ
ースドレイン領域を形成し，さらに，酸化膜のサイドウ
ォール６を形成することによって，トランスファーゲー
トとなるＭＯＳＦＥＴを形成する。

【０００９】さらに，ＣＶＤ法などの方法により酸化膜
などの第１中間絶縁膜７を形成したのち，トランスファ
ーゲート（ＭＯＳＦＥＴ）のソースまたはドレインの一
方に，ホトリソグラフィ技術，エッチング技術を用いて
ビット線コンタクト１０３を開口する。その後，Ｎ型の
ポリシリコンをＣＶＤ法などの方法により形成し，ホト
リソグラフィ技術，エッチング技術を用いて，ビット線
１０４を形成する。さらに，ＣＶＤ法などの方法により
酸化膜などの第２中間絶縁膜９を形成したのち，ＣＶＤ
法などの方法によりストッパ窒化膜１０を形成する。

【００１０】次いで，図４０に示すように，トランスフ
ァーゲートのソースまたはドレインの他方には，キャパ
シタとのセルコンタクト１０５となるコンタクトホール
１２を開口する。このコンタクトホール１２は，ストッ
パ窒化膜１０，第２中間絶縁膜９及び第１中間絶縁膜７
を順次エッチングすることにより形成する。その後，Ｃ
ＶＤ法などの方法によりコンタクトホール１２内にＮ型
の埋込ポリシリコン１３を形成する。この埋込ポリシリ
コン１３は，ＣＶＤ法などの方法によりＮ型ポリシリコ
ン２４を全面に堆積した後，エッチバックなどの方法に
よりコンタクトホール１２以外のＮ型のポリシリコン２
４を除去することによって形成される。

【００１１】次いで，図４１に示すように，ＣＶＤ法な
どの方法により第２の絶縁膜である犠牲酸化膜１１を所
望のシリンダ高さの膜厚となるように積層する。その
後，ストレ一ジコンタクト１０６の形状となるように，
犠牲酸化膜１１の一部をホトリソグラフィ技術，エッチ
ング技術により除去し，ストレージホール１４を形成す
る。なお，エッチングにより犠牲酸化膜１１が除去され
たあと，ストッパ窒化膜１０はエッチングされずに残
り，ストッパ窒化膜１０の下層部がエッチングされるこ
とはないので，ビット線１０４が露出することはない。

【００１２】次いで，図４２に示すように，キャパシタ
の下部電極となるＮ型の薄いポリシリコン１５をＣＶＤ
法などの方法により形成する。その後，図４３に示すよ
うに，埋込酸化膜１６をストレージホール１４に内に形
成する。次いで，図４４に示すように，エッチング技術
により犠牲酸化膜１１の上面の薄いポリシリコン１５を
除去する。

【００１３】さらに，図４５に示すように，埋込酸化膜
１６および犠牲酸化膜１１を全て除去する。このとき薄
いポリシリコン１５が上方に突起し，シリンダ形状の下
部電極が形成されている。このように下部電極の形状を
シリンダ構造とすることにより，誘電体膜の表面積を広
くすることができる。なお，酸化膜の除去には，希釈し
たフッ酸が用いられる。この希フッ酸は，酸化膜をエッ
チングするが，ストッパ窒化膜１０に対してはエッチン
グ速度が遅いので，ストッパ窒化膜１０がエッチングさ
れることはない。このため，ストッパ窒化膜１０よりも
下の層はエッチングされずに，ストッパ窒化膜１０の上
の全ての酸化膜を除去することができる。

【００１４】その後，ＣＶＤ法などの方法により薄い誘
電体膜１７を全面に形成し，さらに，ＣＶＤ法などの方
法によりＮ型の第２ポリシリコン１８を形成して，キャ
パシタ上部電極を形成する。このように，薄い誘電体膜
１７を介してキャパシタ下部電極と上部電極が設けら
れ，シリンダ構造を有するスタック型キャパシタが形成
される。

【００１５】このような構造によれば，シリンダを設け
ないキャパシタ構造に比べ，シリンダ内部にも下部電
極，誘電体膜，上部電極が形成されるので，シリンダの
高さ分のキャパシタ表面積を増やすことができる。

【００１６】また，上記シリンダ構造を有するスタック
型キャパシタにおいては，シリンダ外部の酸化膜を除去
しているが，この酸化膜を残したままキャパシタを形成
する場合もある。以下に，酸化膜を残したシリンダ構造
のスタック型キャパシタを有するＤＲＡＭの製造する方
法を図４６に基づいて，説明をおこなう。

【００１７】まず，図４６（ａ）に示すように，Ｐ型シ
リコン基板１に素子分離を十分に行なえる素子分離酸化
膜２（２０００〜６０００Å）とゲート酸化膜３（６０
〜２５０Å）を既知の製造技術により形成し，その上に
導電性膜であるポリシリコン膜（１０００〜４０００
Å）をＣＶＤ法により生成する。次に，ホトリソグラフ
ィ技術，エッチング技術を用いてゲート電極４を形成し
た後，イオン注入法によりヒ素やリンを注入して拡散層
５を形成する。

【００１８】次いで，図４６（ｂ）に示すように，ＣＶ
Ｄ法により第１中間絶縁膜（酸化膜など）７（３０００
〜６０００Å）を生成した後，ホトリソグラフィ技術，
エッチング技術を用いてビット線コンタクト１０３を開
口し，Ｎ型にドープされたポリシリコンをＣＶＤ法によ
り生成した後，ホトリソグラフィ技術，エッチング技術
によりビット線１０４を形成する。

【００１９】次に，図４６（ｃ）に示すように，ＣＶＤ
法により第２中間絶縁膜（酸化膜など）９（３０００〜
６０００Å）を生成した後，酸化膜に対してエッチング
選択比を十分に得られる絶縁膜，例えばストッパ窒化膜
１０（３００〜１０００Å）をＣＶＤ法により生成す
る。次にホトリソグラフィ技術，エッチング技術を用い
てコンタクトホール１２を開口し，Ｎ型にドープされた
埋込ポリシリコン１３をＣＶＤ法により堆積する。

【００２０】次に，図４６（ｄ）に示すように，全面エ
ッチバックによりコンタクトホール１２のみに埋込ポリ
シリコン１３が残るようにした後，ＣＶＤ法により犠牲
酸化膜１１（３０００〜１００００Å）を生成し，ホト
リソグラフィ技術，エッチング技術を用いてストレージ
ホール１４を開口する。なお，エッチングにより犠牲酸
化膜１１が除去されたあと，ストッパ窒化膜１０はエッ
チングされずに残り，ストッパ窒化膜１０の下層部がエ
ッチングされることはないので，ビット線１０４が露出
することはない。

【００２１】次に，図４６（ｅ）に示すように，Ｎ型に
ドープされたポリシリコン（３００〜１０００Å）をＣ
ＶＤ法により生成した後，ホトリソ技術，エッチング技
術によりキャパシタの下部電極を形成する。この後，薄
い誘電体膜１７を全面に形成し，Ｎ型にドープされた第
２ポリシリコン１８をＣＶＤ法により形成して，キャパ
シタ上部電極を形成する。薄い誘電体膜１７は酸化膜，
窒化膜または酸化膜／窒化膜／酸化膜のように積層して
形成されたものであり，誘電体の機能をするように用い
たものである。

【００２２】このようなシリンダ構造のスタック型キャ
パシタを有する半導体装置においては，酸化膜の膜厚を
厚く形成することによって，シリンダ高さの高い下部電
極を形成することができる。従来は，このような方法に
より，実効的なキャパシタ表面積を増やし，キャパシタ
容量を増やしていた。

【００２３】

【発明が解決しようとする課題】しかしながら，シリン
ダ構造のスタック型キャパシタの酸化膜を厚くして，シ
リンダ高さを高くすればするほど，セル部と周辺部との
絶対段差（高低差）が増大してしまうため，キャパシタ
形成後の配線層の加工工程において種々の問題が発生す
ることになる。例えば，配線をパターニングするホトリ
ソグラフィ工程において，特に，高ＮＡステッパを採用
して高解像力の露光をおこなう場合には，セル部と周辺
部との絶対段差によって焦点深度が浅くなってしまうこ
とから，セル部と周辺部の両方の領域で細線加工をおこ
なうことが困難になるという問題が生じる。また，レジ
ストを塗布する際においても，周囲部から飛び出した形
状となっているセル部には，充分な厚さのレジスト膜を
塗布することができないため，エッチング工程でセル部
のレジスト膜が剥がれてしまうという問題もある。

【００２４】本発明は，従来の技術が有する上記のよう
な問題点に鑑みてなされたものであり，本発明の目的
は，スタック型キャパシタ構造を有する半導体装置を微
細化，高集積化する場合であっても，配線工程などの後
工程に課題を残すことなくキャパシタ容量を増大するこ
とが可能な，新規かつ改良された半導体装置およびその
製造方法を提供することである。

【００２５】

【課題を解決するための手段】上記問題を解決するため
に，半導体基板に形成されたトランジスタの電極が，前
記半導体基板上の絶縁膜層の開口部内に形成された導電
体柱を介して，前記絶縁膜層上に形成され前記導電体柱
の軸方向に開口部を有する筒形状のキャパシタ下部電極
と電気的に接続されて成るスタック型キャパシタ構造を
有する半導体装置が提供される。そして，この半導体装
置の導電体柱は，請求項１に記載のように，前記絶縁膜
層から前記キャパシタ下部電極の筒形状内部に突出し，
前記キャパシタ下部電極の一部を構成するように構成さ
れることを特徴としている。

【００２６】かかる構成によれば，導電体柱の突出部の
分，キャパシタ下部電極の表面積が拡大するため，キャ
パシタ容量が増加することになる。しかも，キャパシタ
下部電極の筒形状の高さ寸法については不変であるた
め，例えば，従来と同一のキャパシタ容量を得ようとす
る場合，メモリセル部と周辺部との絶対段差を大幅に低
減すること可能である。この結果，半導体装置の上層の
配線工程におけるホトリソグラフィ，エッチング等は，
飛躍的に簡易化される。また，高集積化，微細化にも対
応可能となる。

【００２７】請求項２に記載のように，導電体柱の突出
部の軸方向の長さ寸法を，前記キャパシタ下部電極の筒
軸方向の長さ寸法と略同一とすることによって，キャパ
シタ下部電極の高さに対応して最大容量のキャパシタ容
量を得ることが可能となる。

【００２８】請求項３に記載のように，導電体柱がキャ
パシタ下部電極の筒形状内側の略中央に形成されること
により，キャパシタを構成する誘電体膜がキャパシタ下
部電極上に偏って形成されることがなく，結果的に均質
なキャパシタが形成されることになる。

【００２９】請求項４に記載のように，キャパシタ下部
電極を前記絶縁膜層上に形成された第２の絶縁膜の内部
に形成するようにしてもよい。そして，好ましくはこの
第２絶縁膜の膜厚を筒状のキャパシタ下部電極の高さと
略同一となるように設定すれば，メモリセル部がフラッ
ト化されるとともに，このメモリセル部と周辺部との段
差を抑制することができる。こらにより，後工程におい
て複雑な平坦化処理を行う必要がなくなり，極めて簡単
な層間膜形成工程で上部配線を行うことが可能となる。

【００３０】請求項５に記載のように，筒形状軸方向に
対して直角方向に切断した前記キャパシタ下部電極の断
面積が前記キャパシタ下部電極の開口部面積よりも大き
くなるように構成してもよい。かかる構成によれば，筒
状のキャパシタ下部電極の内壁の面積が拡大されるた
め，半導体装置におけるキャパシタの占有面積を抑えつ
つキャパシタ容量を増加させることが可能となる。

【００３１】キャパシタ下部電極は，請求項６に記載の
ように前記キャパシタ下部電極を粗面のポリシリコンで
形成された層から構成するようにしてもよい。かかる構
成によれば，キャパシタ下部電極の表面が凹凸状とされ
実質的な表面積が拡大するため，キャパシタの容量をさ
らに増加させることが可能となる。

【００３２】また，上記課題を解決するために，請求項
７によれば，半導体基板上に第１の絶縁膜層を形成する
工程と，前記第１の絶縁膜層上に第２の絶縁膜を形成す
る工程と，前記第１の絶縁膜層と前記第２の絶縁膜を開
口してコンタクトホールを形成する工程と，前記コンタ
クトホール内に導電体柱を形成する工程と，前記導電体
柱の周辺部の前記第２の絶縁膜を除去して，前記導電体
柱を内部に備えるストレージホールを形成する工程と，
前記ストレージホールの内壁および前記導電体柱の表面
に導電体膜を形成する工程と，前記第２の絶縁膜を除去
する工程と，前記導電体膜上および前記第１の絶縁膜層
上に誘電体膜を形成する工程と，前記誘電体膜上に第２
の導電体膜を形成する工程とを有することを特徴とする
半導体装置の製造方法が提供される。

【００３３】かかる製造方法により，従来の工程と比較
してホトリソグラフィ工程など工程を新たに増やすこと
なく，また，新たな技術を採用しなくとも，従来と同一
のキャパシタ容量でメモリセル部と周辺部との絶対段差
を大幅に低減した請求項１に記載の半導体装置を提供す
ることが可能となる。また，導電体柱は，ストレージホ
ールの内部に，いわば自己整合的に形成されるため，別
途作製した導電体柱をストレージホール内に挿入すると
いった煩雑な工程は不要となる。また，ストレージホー
ル内部の中央位置に正確に導電体柱を形成することも可
能となるため，導電体柱とストレージホール内壁との間
に均一な空間を得ることができ，結果的に均質なキャパ
シタが形成されることになる。

【００３４】請求項８によれば，半導体基板上に第１の
絶縁膜層を形成する工程と，前記第１の絶縁膜層上に第
２の絶縁膜を形成する工程と，前記第１の絶縁膜層と前
記第２の絶縁膜を開口してコンタクトホールを形成する
工程と，前記コンタクトホール内に導電体柱を形成する
工程と，前記第２の絶縁膜を除去する工程と；前記第１
の絶縁膜層上に突出した前記導電体柱の突出部の表面お
よび前記第１の絶縁膜層上に導電体膜を形成する工程
と，前記導電体膜上に第３の絶縁膜を形成する工程と，
前記導電体柱の側壁面に形成されている前記導電体膜お
よび前記第３の絶縁膜を前記導電体柱の軸方向と直角方
向の所定の範囲で残し，前記導電体膜および前記第３の
絶縁膜を除去する工程と，第２の導電体膜を形成する工
程と，前記導電体柱の側壁面に形成されている前記第２
の導電体膜を前記導電体柱の軸方向と直角方向の所定の
範囲で残し，前記第２の導電体膜を除去する工程と，前
記第３の絶縁膜を除去する工程と，前記導電体膜上およ
び前記第１の絶縁膜層上に誘電体膜を形成する工程と，
前記誘電体膜上に第３の導電体膜を形成する工程とを有
することを特徴とする半導体装置の製造方法が提供され
る。かかる製造方法は，請求項７に記載の製造方法に対
して，ホトリソグラフィ工程が一つ省略されているた
め，より効率よく請求項１に記載の半導体装置を提供す
ることが可能となる。

【００３５】請求項９によれば，半導体基板上に第１の
絶縁膜層を形成する工程と，前記第１の絶縁膜層上に第
２の絶縁膜を形成する工程と，前記第１の絶縁膜層と前
記第２の絶縁膜を開口してコンタクトホールを形成する
工程と，前記コンタクトホール内に導電体柱を形成する
工程と，前記導電体柱の周辺部の前記第２の絶縁膜を除
去して，前記導電体柱を内部に備えるストレージホール
を形成する工程と，前記ストレージホールの内壁および
前記導電体柱の表面に導電体膜を形成する工程と，前記
導電体膜上および前記第２の絶縁膜上に誘電体膜を形成
する工程と，前記誘電体膜上に第２の導電体膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法が提供される。かかる製造方法により，請求項４に記
載の半導体装置を少ない工程で効率よく提供することが
可能となる。

【００３６】また，請求項１０に記載のように，導電体
柱の周辺部の前記第２の絶縁膜を除去して，前記導電体
柱を内部に備えるストレージホールを形成する工程にお
いて，前記第２の絶縁膜を前記導電体柱に対して異なる
エッチングレートが得られるエッチングによって除去す
ることで製造工程の簡略化が可能となる。

【００３７】請求項１１によれば，半導体基板上に第１
の絶縁膜層を形成する工程と，前記第１の絶縁膜層を開
口してコンタクトホールを形成する工程と前記コンタク
トホール内に導電体柱を形成する工程と，前記第１の絶
縁膜層上に第２の絶縁膜を形成する工程と，所定の範囲
の前記第２の絶縁膜を除去するとともに，前記第２の絶
縁膜が除去されたことにより露出する前記第１の絶縁膜
層を所定の深さ除去し，前記導電体柱の一部を内部に備
えるストレージホールを形成する工程と，前記ストレー
ジホールの内壁および前記導電体柱の表面に導電体膜を
形成する工程と，前記導電体膜上および前記第２の絶縁
膜上に誘電体膜を形成する工程と，前記誘電体膜上に第
２の導電体膜を形成する工程とを有することを特徴とす
る半導体装置の製造方法が提供される。

【００３８】かかる製造方法によれば，ストレージホー
ルの深さを従来のストレージホールよりも深くすること
ができ，また，ストレージホール内に導電体柱の一部を
突出させることが可能であるため，ストレージホール内
部の表面積が増大することになる。この結果，キャパシ
タの容量を増加させることが可能となる。

【００３９】請求項１２によれば半導体基板上に第１の
絶縁膜層を形成する工程と，前記第１の絶縁膜層を開口
してコンタクトホールを形成する工程と，前記コンタク
トホール内に導電体柱を形成する工程と，前記第１の絶
縁膜層上に第２の絶縁膜を形成する工程と，前記第２の
絶縁膜上に，第３の絶縁膜を形成する工程と，前記導電
体柱の周辺部の前記第３の絶縁膜および前記第２の絶縁
膜を除去して，前記導電柱の一部を内部に備えるストレ
ージホールを形成する工程と，前記ストレージホールの
内壁を形成する前記第２の絶縁膜を前記ストレージホー
ルの軸方向に対して直角方向に所定の範囲で除去する工
程と，前記ストレージホールの内壁および前記導電体柱
の表面に導電体層を形成する工程と，前記導電体層上お
よび前記第３の絶縁膜上に誘電体膜を形成する工程と，
前記誘電体膜上に第２の導電体層を形成する工程とを有
することを特徴とする半導体装置の製造方法が提供され
る。かかる製造方法によれば，請求項５に記載の半導体
装置を少ない工程で効率よく提供することが可能とな
る。

【００４０】請求項１３によれば，前記ストレージホー
ルを形成する際に，前記ストレージホール内に露出した
前記第１の絶縁膜層を前記ストレージホールの軸方向に
所定の深さ除去することを特徴とする請求項１２に記載
の半導体装置の製造方法が提供される。かかる製造方法
によれば，ストレージホールは，従来よりも深く形成さ
れ，ストレージホール内の表面積をさらに増大させるこ
とが可能となる。したがって，半導体装置におけるキャ
パシタの占有面積を増加させることなくキャパシタ容量
をさらに増加させることが可能となる。

【００４１】

【発明の実施の形態】以下に，添付図面を参照しなが
ら，本発明にかかる半導体装置およびその製造方法につ
いて詳細に説明する。なお，以下の説明において，略同
一の機能および構成を有する構成要素については，同一
符号を付することにより，重複説明を省略することにす
る。

【００４２】（第１の実施の形態）本実施形態にかかる
シリンダ構造のスタック型キャパシタを採用したＤＲＡ
Ｍについて，図１および図２に基づいて説明をおこな
う。なお，図１は，本実施形態にかかるＤＲＡＭを上方
から見たときの上面図であり，図２は，図１におけるＤ
ＲＡＭをビット線方向（Ａ−Ａ’方向）で切断したとき
の断面図である。

【００４３】本実施形態にかかる半導体装置は，図１お
よび図２に示すように，凸型のアクティブ領域１０１の
突起部にはビット線コンタクト１０３が形成され，この
ビット線コンタクト１０３を挟むような形でトランスフ
ァゲートとなるワード線１０２が形成されている。一
方，アクティブ領域１０１の突起部の上方には，ワード
線１０２と交差する形で垂直方向にビット線１０４が形
成されている。また，このアクティブ領域１０１の両端
部には，ストレージホール１４が形成され，このセルコ
ンタクト１０５を覆うような形でストレージコンタクト
１０６が形成されている。

【００４４】また，ストレージホール１４内の埋込ポリ
シリコン１３は，第１の絶縁膜層（第１の中間絶縁膜
７，第２の中間絶縁膜９およびストッパ窒化膜１１）か
ら上部方向に突出した形で形成されている。そして，キ
ャパシタの下部電極（薄いポリシリコン１５），薄い誘
電体膜１７，キャパシタの上部電極（第２ポリシリコン
１８）が，埋込ポリシリコン１３の側壁，ストレージホ
ール１４の底部，側壁に形成されている。この埋込ポリ
シリコン１３は，Ｐ型シリコン基板上１のメモリセル内
に形成されたＭＯＳＦＥＴのソースまたはドレインの一
端をキャパシタの下部電極に接続するための導電材であ
り，拡散層５上に柱状に形成された埋込ポリシリコン１
３の上部は，キャパシタの下部電極と接している。

【００４５】従来においては，埋込ポリシリコン１３
は，第１の絶縁膜層の高さ（すなわち，ストッパ窒化膜
１０の表面高さ）に合わせて周囲と平坦になるように形
成されていたので，シリンダ内部の下部電極もストッパ
窒化膜１０上に平坦な形状で形成されていた。本実施形
態においては，この埋込ポリシリコン１３を第１の絶縁
膜層の上部（すなわち，ストッパ窒化膜１０）から突出
させ，突出した埋込ポリシリコン１３の表面に下部電極
を形成することによって，埋込ポリシリコン１３の突出
部面積分のキャパシタ表面積を増加することができる。
このような構造のスタック型キャパシタを採用すること
により，キャパシタ下部電極のシリンダ高さを高くする
ことなく，キャパシタ容量を増加することができる。

【００４６】なお，この埋込ポリシリコン１３が接続さ
れているＭＯＳＦＥＴの拡散層５の他方を，ビット線コ
ンタクト１０３を介してビット線１０４が接続すること
によって，１トランジスタ−１キャパシタの構成を有す
るＤＲＡＭを作製することができる。このようなＤＲＡ
Ｍの製造方法を，図３〜図１０に基づいて説明をおこな
う。

【００４７】まず，図３に示すように，Ｐ型シリコン基
板１上に，例えば，ＳＴＩ法によってＰ型シリコン基板
１に浅い溝（トレンチ）を形成し，素子分離領域となる
素子分離酸化膜２を形成する。

【００４８】次いで，図４に示すように，ゲート酸化に
よりゲート酸化膜３を形成した後，ゲート電極４を形成
する。このゲート電極４は，高濃度にドープされた多結
晶シリコンを例えばＣＶＤ法などの方法で形成した後，
ホトリソグラフィ技術およびエッチング技術を用いてパ
ターニングしてワード線１０２を形成する。そして，リ
ンや砒素等の元素をイオン注入法によりシリコン基板１
中に注入して，ソースドレイン領域となる拡散層５を形
成し，さらに，酸化膜のサイドウォール６を形成して，
トランスファーゲートとなるＭＯＳＦＥＴを形成する。

【００４９】さらに，ＣＶＤ法などの方法により第１中
間絶縁膜（酸化膜など）７を形成したのち，ホトリソグ
ラフィ技術，エッチング技術を用いて，ビット線コンタ
クト１０３をトランスファーゲートのソース・ドレイン
の一方に開口する。その後，Ｎ型ポリシリコンをＣＶＤ
法などの方法により形成し，ホトリソグラフィ技術，エ
ッチング技術を用いて，ビット線１０４を形成する。例
えば，このビット線１０４には，多結晶シリコンとシリ
サイドの複合膜（ポリサイド）等の金属が用いられる。

【００５０】次いで，ＣＶＤ法などの方法により第２中
間絶縁膜９（酸化膜など）を形成し，ＣＶＤ法などの方
法によりストッパ窒化膜１０を形成し，さらに，ＣＶＤ
法などの方法により第２の絶縁膜である犠牲酸化膜１１
を形成する。

【００５１】このストッパ窒化膜１０は，犠牲酸化膜１
１をドライエッチングにより除去する際に，下の層まで
エッチングが進行しないようにするために設けられてい
る。このストッパ窒化膜１０の膜厚は，犠牲酸化膜１１
の膜厚，ドライエッチングの酸化膜と窒化膜とのエッチ
ングレートの比率などの条件によって決定される。通常
の場合，このストッパ窒化膜１０の膜厚は，２０ｎｍ程
度の膜厚が必要である。

【００５２】一方，犠牲酸化膜１１の膜厚は，所望のシ
リンダの高さに対応して形成されるので，必要なキャパ
シタ容量とセル面積に応じて決定される。例えば，必要
なキャパシタ容量が２５ｆＦ／Ｃｅｌｌであって，セル
面積が０．４μｍ×０．８μｍ＝０．３２μｍ２の１Ｇ
ｂＤＲＡＭ（最小加工寸法＝０．１８μｍ）を作製しよ
うとする場合には，ストレージホール１４のサイズは，
（０．４−０．１８）μｍ×（０．８−０．１８）μｍ
＝０．２２μｍ×０．６２μｍ＝０．１３６４μｍ２と
なる。ここで，０．１８ｕｍのセルコンタクト１０５を
形成し，誘電体膜の膜厚を酸化膜換算膜厚で４ｎｍとす
るという条件で，犠牲酸化膜１１の膜厚（すなわち，シ
リンダ高さ）を計算すると，必要な犠牲酸化膜１１の膜
厚は，１．２８μｍとなる。従来の埋込ポリシリコンを
突出させない構造について，同じ条件下で計算すると，
１．７２ｕｍの高さが必要となるので，埋込ポリシリコ
ン１３を第１の絶縁膜層から突出させる構造とすること
によって，シリンダの高さ（犠牲酸化膜１１の膜厚）を
０．４４ｕｍ（約２５％）も低くすることができる。

【００５３】このように，セル部の高さと周囲部と絶対
段差を少なくした状態で，同一のキャパシタ容量を得る
ことができるので，キャパシタを作成した後工程での配
線加工を容易におこなうことができる。また，同じ絶対
段差のセル部であれば，キャパシタ容量を増大すること
ができる。

【００５４】次いで，図５に示すように，ホトリソグラ
フィ技術，エッチンッグ技術を用いて，第１中間絶縁膜
７，第２中間絶縁膜９，ストッパ窒化膜１０，犠牲酸化
膜１１にストレージホール１４のパターンでコンタクト
ホール１２を形成する。そして，ＣＶＤ法などの方法に
より埋込ポリシリコン１３を全面に形成した後，エッチ
バックにより埋込ポリシリコン１３がコンタクトホール
１２に残るように加工する。なお，このコンタクトホー
ル１２内に埋込ポリシリコン１３を形成する際には，最
初に形成する膜厚をコンタクトホール１２の半径よりも
約１０％厚くする方法を採用することによって，コンタ
クトホール１２内でボイドが発生することなく埋込ポリ
シリコン１３を形成することができる。

【００５５】次いで，図６に示すように，ホトリソグラ
フィ技術，エッチング技術を用いて，犠牲酸化膜１１の
一部をストレージ１０６のパターンで除去してストレー
ジホール１４を形成する。この犠牲酸化膜１１の下層に
はストッパ窒化膜１０が設けられ，第２中間絶縁膜９な
どの下層部分がエッチングされることはない。このエッ
チングの際に，犠牲酸化膜１１のエッチングレートが埋
込ポリシリコン１３のエッチングレートよりも大きなエ
ッチング方法を採用することによって，埋込ポリシリコ
ン１３をエッチングすることなく，犠牲酸化膜１１のみ
を除去することができる。

【００５６】また，この方法を採用すると，コンタクト
ホール１２の形状で形成されている埋込ポリシリコン１
３が犠牲酸化膜１１を除去するだけで，上部に突出した
埋込ポリシリコン１３が自然に形成される。このよう
に，上部に突出した埋込ポリシリコン１３は，コンタク
トホール１２の位置で自己整合的に形成することができ
るので，別途に作製したポリシリコンをコンタクトホー
ル１２内に挿入する方法のように，複数の作業を行う必
要はなく，また，埋込ポリシリコン１３にズレが生じる
ことはない。また，下部電極のシリンダ状突起部から中
央の位置に正確に埋込ポリシリコン１３を形成すること
ができるので，埋込ポリシリコン１３とシリンダ突起部
の間で均一な空間を得ることができ，この結果，均質な
キャパシタを形成することができる。

【００５７】次いで，図７に示すように，例えばＣＶＤ
法などの方法により，露出して凹凸形状となっている埋
込ポリシリコン１３，ストッパ窒化膜１０，犠牲酸化膜
１１上に薄いポリシリコン１５を全面に形成する。この
薄いポリシリコン１５は，キャパシタの下部電極となる
ため，２０ｎｍ程度の膜厚が必要である。

【００５８】次いで，図８に示すように，埋込酸化膜１
６を全面に形成する。この埋込酸化膜１６は，ストレー
ジホール１４と埋込ポリシリコン１３の間を埋め込む目
的で形成するため，埋込酸化膜１６の膜厚はトレージホ
ール１４と埋込ポリシリコン１３の間隔の半分以上の厚
さが必要である。すなわち，長辺方向のストレージホー
ル１４と埋込ポリシリコン１３のギャップが０．２μｍ
であるとすると，その半分以上（すなわち，１００ｎｍ
以上）の膜厚の埋込酸化膜１６を形成する必要がある。
その後，埋込酸化膜１６の表面部分をエッチバックまた
はＣＭＰ法などの方法により除去することによって，埋
込酸化膜１６の上部表面領域に形成されている薄いポリ
シリコン１５（すなわち，埋込ポリシリコン１３と犠牲
酸化膜１０の上部表面に形成された薄いポリシリコン１
５）を露出させる。

【００５９】次いで，図９に示すように，露出している
上部表面領域の薄いポリシリコン１５をエッチングによ
り除去する。このとき，酸化膜のエッチングレートより
もポリシリコンのエッチングレートが高いエッチング方
法を採用することにより，埋込酸化膜１６に被われてい
る薄いポリシリコン１５がエッチングされることなく，
上部表面領域に形成された薄いポリシリコン１５のみを
除去することができる。

【００６０】そして，図１０に示すように，希フッ酸に
よるエッチングにより，埋込酸化膜１６および犠牲酸化
膜１１を除去する。この希フッ酸では，薄いポリシリコ
ン１５がほとんどエッチングされることはないので，埋
込酸化膜１６および犠牲酸化膜１１のみを除去すること
ができる。また，犠牲酸化膜１１の下層にはストッパ窒
化膜１０が積層されているので，第２中間絶縁膜９など
の下層がエッチングされることもない。

【００６１】その後，ＣＶＤ法などの方法により，例え
ば窒化膜などの薄い誘電体膜１７を形成し，第２ポリシ
リコン１８を形成してキャパシタ上部電極を形成するこ
とによって，図２に示すように，キャパシタが作製され
る。このとき，シリンダの内壁のみならず外壁にもキャ
パシタが形成される。その後，メタル配線の形成工程な
どの後工程を経ることによって，本実施形態にかかるＤ
ＲＡＭが完成する。

【００６２】本実施形態にかかる半導体装置の製造方法
は，以上のように構成されており，セル部と周辺部とに
おける絶対段差を大幅に低減して同一のキャパシタ容量
を得ることができる。この結果，上層の配線工程では，
ホトリソグラフィ工程，エッチング工程を飛躍的に簡易
におこなうことが可能となり，今後の高集積化，微細化
に対応した構造を有するＤＲＡＭ等の半導体装置を提供
することができる。

【００６３】また，ホトリソグラフィ工程など新たな工
程を増やすことなく，また，新たな技術を採用せずに，
キャパシタ容量を増加させることができる。さらに，キ
ャパシタの下部電極と接合するためのシリコン柱をセル
コンタクトに対し自己整合的に形成することが可能であ
り，シリンダから中央の位置に正確にシリコン柱を形成
することができるので，均質なキャパシタの形成をおこ
なうことができる。

【００６４】（第２の実施の形態）第１の実施の形態に
おいては，ホトリソグラフィ工程により形成したストレ
一ジコンタクトのパターンで犠牲酸化膜を除去してから
下部電極を形成しているが，ストレージホールを形成せ
ずに犠牲酸化膜を全て除去しても第１の実施形態と同様
のキャパシタ構造を得ることができる。すなわち，本実
施形態においては，第１実施形態と比較してホトリソグ
ラフィ工程を省略した製造方法を提供するものである。
以下，本実施形態にかかるシリンダ構造のスタック型キ
ャパシタを採用したＤＲＡＭについて，図１１および図
１２に基づいて，説明をおこなう。なお，図１１は，本
実施形態にかかるＤＲＡＭを上方から見たときの上面図
であり，図１２は，図１１におけるＤＲＡＭをビット線
方向（Ａ−Ａ’方向）で切断したときの断面図である。

【００６５】本実施形態にかかるＤＲＡＭは，図１１お
よび図１２に示すように，セルコンタクト１０５から上
方に伸びる埋込ポリシリコン１３と接触するようにスト
ッパ窒化膜１０上の所定範囲に薄いポリシリコン１５が
形成され，さらに，この薄いポリシリコン１５の縁部と
接触して第２の薄いポリシリコン２０がストッパ窒化膜
１０上にシリンダ状に突出している。このように，埋込
ポリシリコン１３と第２の薄いポリシリコン２０とは，
薄いポリシリコン１５を介して電気的に接続されてい
る。このようにシリンダ状のキャパシタ下部電極が形成
され，その周囲に薄い誘電体膜１７とキャパシタの上部
電極となる第２ポリシリコン１８が形成されている。そ
して，この埋込ポリシリコン１３は，トランスファゲー
トとなるＭＯＳＦＥＴの拡散層に接続されており，ＭＯ
ＳＦＥＴの拡散層の他方は，ビット線コンタクト１０３
を介してビット線１０４が接続されている。

【００６６】かかるＤＲＡＭは，キャパシタ下部電極の
一部を構成する埋込ポリシリコン１３の突出部の回り
に，自己整合的にシリンダ構造を形成することができる
ので，ホトリソグラフィ工程を省略しても，第１実施形
態と同一構造のＤＲＡＭを作製することができる。この
ようなＤＲＡＭの製造方法を，図１３〜図１９に基づい
て説明をする。

【００６７】まず，図１３に示すように，Ｐ型シリコン
基板１上に，例えば，ＳＴＩ法によってＰ型シリコン基
板１に浅い溝（トレンチ）を形成し，素子分離領域とな
る素子分離酸化膜２を形成する。

【００６８】次いで，図１４に示すように，シリコン基
板１上にゲート酸化膜３を形成した後，ゲート電極４を
形成する。このゲート電極４は，高濃度にドープされた
多結晶シリコンを例えばＣＶＤ法などの方法で形成した
後，ホトリソグラフィ技術およびエッチング技術を用い
てパターニングしてワード線１０２を形成する。そし
て，リンや砒素等の元素をイオン注入法によりシリコン
基板１中に注入して，ソースドレイン領域となる拡散層
５を形成し，さらに，酸化膜のサイドウォール６を形成
して，トランスファーゲートとなるＭＯＳＦＥＴを形成
する。

【００６９】さらに，ＣＶＤ法などの方法により第１中
間絶縁膜（酸化膜など）７を形成したのち，ホトリソグ
ラフィ技術，エッチング技術を用いて，ビット線コンタ
クト１０３をトランスファーゲートのソース・ドレイン
の一方に開口する。その後，Ｎ型ポリシリコンをＣＶＤ
法などの方法により形成し，ホトリソグラフィ技術，エ
ッチング技術を用いて，ビット線１０４を形成する。例
えば，このビット線１０４には，多結晶シリコンとシリ
サイドの複合膜（ポリサイド）等の金属が用いられる。

【００７０】次いで，ＣＶＤ法などの方法により第２中
間絶縁膜９（酸化膜など）を形成し，ＣＶＤ法などの方
法によりストッパ窒化膜１０を形成し，さらに，ＣＶＤ
法などの方法により犠牲酸化膜１１を形成する。

【００７１】このストッパ窒化膜１０は，犠牲酸化膜１
１をドライエッチングにより除去する際に，下の層まで
エッチングが進行しないようにするために設けられてい
る。このストッパ窒化膜１０の膜厚は，犠牲酸化膜１１
の膜厚，ドライエッチングの酸化膜と窒化膜とのエッチ
ングレートの比率などの条件によって決定される。通常
の場合，このストッパ窒化膜１０の膜厚は，２０ｎｍ程
度の膜厚が必要である。また，犠牲酸化膜１１の膜厚
は，第１の実施の形態と同様の膜厚となる。

【００７２】次いで，図１５に示すように，ホトリソグ
ラフィ技術，エッチンッグ技術を用いて，第１中間絶縁
膜７，第２中間絶縁膜９，ストッパ窒化膜１０，犠牲酸
化膜１１にセルコンタクト１０５のパターンでコンタク
トホール１２を形成する。そして，ＣＶＤ法などの方法
により埋込ポリシリコン１３を全面に形成した後，エッ
チバックにより埋込ポリシリコン１３がコンタクトホー
ル１２に残るように加工する。このとき，埋込ポリシリ
コン１３をコンタクトホール１２内に形成する際には，
最初に形成する膜厚をコンタクトホール１２の半径より
も約１０％厚くする方法を採用すると，コンタクトホー
ル１２内でボイドが発生することなく埋込ポリシリコン
１３を形成することができる。

【００７３】次いで，図１６に示すように，希フッ酸等
によるエッチング技術により，犠牲酸化膜１１を除去す
る。この犠牲酸化膜１１の下層にはストッパ窒化膜１０
が設けられ，第２中間絶縁膜９などの下層部分がエッチ
ングされることはない。このエッチングの際に，犠牲酸
化膜１１のエッチングレートが埋込ポリシリコン１３の
エッチングレートよりも大きなエッチング方法を採用す
ることによって，埋込ポリシリコン１３をエッチングす
ることなく，犠牲酸化膜１１のみを除去することができ
る。

【００７４】第１の実施の形態においては，ホトリソグ
ラフィ工程で形成したストレージコンタクト１０６のパ
ターンで犠牲酸化膜１１を除去して，ストレージホール
１４を形成していたが，本実施形態においては，このホ
トリソグラフィ工程をおこなわずに犠牲酸化膜１１を全
て除去している。このため，以下の製造工程を経て，シ
リンダ構造を有するキャパシタ下部電極を形成する。

【００７５】すなわち，例えばＣＶＤ法などの方法によ
り，露出して凹凸形状となっている埋込ポリシリコン１
３，ストッパ窒化膜１０上に，薄いポリシリコン１５を
全面に形成する。この薄いポリシリコン１５は，キャパ
シタの下部電極となるものであり，後の工程で形成され
るキャパシタ下部電極のシリンダ部（第２の薄いポリシ
リコン２０）と埋込ポリシリコン１３との間を電気的に
接続する必要がある。このため，薄いポリシリコン１５
の膜厚として，５０ｎｍ程度の膜厚が必要である。

【００７６】次いで，例えばＣＶＤ法などの方法によ
り，薄いポリシリコン１５上にダミー酸化膜１９を形成
する。このダミー酸化膜１９は，下部電極のシリンダ部
（第２の薄いポリシリコン２０）を形成する際に，埋込
ポリシリコン１３と接触することがないように，埋込ポ
リシリコン１３と下部電極のシリンダ部（第２の薄いポ
リシリコン２０）との間にスペーサーとして形成するも
のである。また，ダミー酸化膜１９の膜厚が厚すぎる
と，シリンダーを形成したときに隣のシリンダと接触し
てしまうので，隣接するキャパシタ下部電極のシリンダ
部と接触しない程度の膜厚とする必要がある。

【００７７】次いで，図１７に示すように，ダミー酸化
膜１９および薄いポリシリコン１５を異方性エッチング
により除去する。すなわち，この異方性エッチングで
は，埋込ポリシリコン１３の側壁に形成されている薄い
ポリシリコン１５およびダミー酸化膜１９がエッチング
されることはなく，ストッパ窒化膜１０上に形成されて
いるダミー酸化膜１９および薄いポリシリコン１５のみ
を除去することができる。このような異方性エッチング
により，シリンダ部の内底部のみの下部電極が薄いポリ
シリコン１５によって形成され，その上部にはダミー酸
化膜１９が残っている形状となる。

【００７８】次いで，図１８に示すように，ＣＶＤ法な
どの方法により，第２の薄いポリシリコン２０を，埋込
ポリシリコン１３，ダミー酸化膜１９，薄いポリシリコ
ン１５，ストッパ窒化膜１０の全面に形成する。この第
２の薄いポリシリコン２０は，キャパシタの下部電極の
シリンダ部を形成するものである。したがって，この第
２の薄いポリシリコン２０は，薄いポリシリコン１５と
接触するように形成され，２０ｎｍ程度の膜厚が必要と
なる。

【００７９】次いで，図１９に示すように，第２の薄い
ポリシリコン２０をダミー酸化膜１９と薄いポリシリコ
ン１５が形成されている部分を除いて，エッチングなど
の方法により除去する。このとき，酸化膜のエッチング
レートよりもポリシリコンのエッチングレートが高い異
方性エッチング方法を採用することにより，ダミー酸化
膜１９の領域はエッチングされることなく，他の領域に
形成された薄いポリシリコン１５のみを除去することが
できる。このような方法により，キャパシタ下部電極の
シリンダ部内にダミー酸化膜１９が埋め込まれている状
態となっている。

【００８０】その後，シリンダの内部に残っているダミ
ー酸化膜１９を希フッ酸などのエッチング技術により除
去する。この希フッ酸では，ポリシリコンがほとんどエ
ッチングされることはないので，薄いポリシリコン１
５，埋込ポリシリコン１３及び第２の薄いポリシリコン
２０をエッチングすることなく，ダミー酸化膜１９のみ
を除去することができる。また，他の部分は，ストッパ
窒化膜１０が積層されているので，第２中間絶縁膜９な
どの下層がエッチングされることはない。

【００８１】その後，ＣＶＤ法などの方法により，例え
ば窒化膜などの薄い誘電体膜１７を形成し，第２ポリシ
リコン１８を形成してキャパシタ上部電極を形成するこ
とによって，図１２に示すように，キャパシタが作製さ
れる。このとき，シリンダの内壁のみならず外壁にもキ
ャパシタが形成される。その後，メタル配線の形成工程
などの後工程を経ることによって，本実施形態にかかる
ＤＲＡＭが完成する。

【００８２】本実施形態にかかる半導体装置の製造方法
は，以上のように構成されており，第１の実施形態と比
較して，ホトリソグラフィ工程を一つ省略したことによ
り，簡単な方法でセル部と周辺部とにおける絶対段差を
大幅に低減したキャパシタ構造を有するＤＲＡＭを提供
することができる。

【００８３】（第３の実施の形態）第１の実施形態で
は，犠牲酸化膜を除去したシリンダ構造を有するキャパ
シタを作製しているが，シリンダ部と隣接するキャパシ
タのシリンダ部との間にシリンダと同一高さの犠牲酸化
膜を残した構造とすることによって，キャパシタの容量
を増加させるばかりでなく，セル部と周辺部の段差を完
全に抑制することができる。

【００８４】以下，本実施形態にかかるシリンダ構造の
スタック型キャパシタを採用したＤＲＡＭについて，図
２０および図２１に基づいて，説明をおこなう。なお，
図２０は，本実施形態にかかるＤＲＡＭを上方から見た
ときの上面図であり，図２１は，図２０におけるＤＲＡ
Ｍをビット線方向（Ａ−Ａ’方向）で切断したときの断
面図である。

【００８５】本実施形態にかかるＤＲＡＭは，図２０お
よび図２１に示すように，ストレージコンタクト１０６
の下部にセルコンタクト１０５が形成され，さらに，こ
のセルコンタクト１０５に埋め込まれた埋込ポリシリコ
ン１３がストッパ窒化膜１０から上部に突出した形で形
成されいる。すなわち，ストレージホール１４の底部，
側壁および埋込ポリシリコン１３の表面上に薄いポリシ
リコン１５が形成され，その周囲に薄い誘電体膜１７と
キャパシタの上部電極となる第２ポリシリコン１８が形
成されている。すなわち，シリンダの外部には犠牲酸化
膜１１が形成されているので，第１の実施の形態と異な
り，シリンダ部の外壁にキャパシタは作製されない。

【００８６】そして，この埋込ポリシリコン１３は，ト
ランスファゲートとなるＭＯＳＦＥＴの拡散層に接続さ
れており，ＭＯＳＦＥＴの拡散層の他方は，ビット線コ
ンタクト１０３を介してビット線１０４が接続されてい
る。この様な構造とすることにより，１トランジスタ・
１キャパシタ構成のＤＲＡＭを作製することが出来る。

【００８７】かかるＤＲＡＭは，犠牲酸化膜１１を残す
ようにしたことで周辺部とＤＲＡＭセル部との間の段差
を発生させない構造を有しているので，キャパシタの上
部電極となる第２ポリシリコン１８を形成した後，複雑
な平坦化工程を行うことなく配線層の加工を行うことが
出来る。このようなＤＲＡＭの製造方法を，図２２〜２
９に基づいて説明をする。

【００８８】まず，図２２に示すように，Ｐ型シリコン
基板１上に，例えば，ＳＴＩ法によってＰ型基板１に浅
い溝（トレンチ）を形成し，素子分離領域となる素子分
離酸化膜２を形成する。

【００８９】次いで，図２３に示すように，シリコン基
板１上にゲート酸化膜３を形成した後，ゲート電極４を
形成する。このゲート電極４は，高濃度にドープされた
多結晶シリコンを例えばＣＶＤ法などの方法で形成した
後，ホトリソグラフィ技術およびエッチング技術を用い
てパターニングしてワード線１０２を形成する。そし
て，リンや砒素等の元素をイオン注入法によりシリコン
基板１中に注入して，拡散層５となるソースドレイン領
域を形成し，さらに，酸化膜のサイドウォール６を形成
して，トランスファーゲートとなるＭＯＳＦＥＴを形成
する。

【００９０】さらに，ＣＶＤ法などの方法により第１中
間絶縁膜（酸化膜など）７を形成したのち，ホトリソグ
ラフィ技術，エッチング技術を用いて，ビット線コンタ
クト１０３をトランスファーゲートのソース・ドレイン
の一方に開口する。その後，Ｎ型ポリシリコンをＣＶＤ
法などの方法により形成し，ホトリソグラフィ技術，エ
ッチング技術を用いて，ビット線１０４を形成する。例
えば，このビット線１０４には，多結晶シリコンとシリ
サイドの複合膜（ポリサイド）等の金属が用いられる。

【００９１】次いで，ＣＶＤ法などの方法により第２中
間絶縁膜９（酸化膜など）を形成し，ＣＶＤ法などの方
法により第１のストッパ窒化膜１０を形成する。そし
て，ＣＶＤ法などの方法により犠牲酸化膜１１を形成
し，さらに，ＣＶＤ法などの方法により第２ストッパ窒
化膜２１を形成する。

【００９２】第１のストッパ窒化膜１０は，犠牲酸化膜
１１をドライエッチングにより除去する際に，下の層ま
でエッチングが進行しないようにするために設けられて
いる。このストッパ窒化膜１０の膜厚は，犠牲酸化膜１
１の膜厚，ドライエッチングの酸化膜と窒化膜とのエッ
チングレートの比率などの条件によって決定される。通
常の場合，このストッパ窒化膜１０の膜厚は，２０ｎｍ
程度の膜厚が必要である。

【００９３】一方，犠牲酸化膜１１の膜厚は，シリンダ
の外壁部にキャパシタを形成することができないので，
第１の実施の形態と同一のキャパシタ容量を得るために
は，１．５倍程度の膜厚（シリンダ高さ）が必要とな
る。

【００９４】また，第２ストッパ窒化膜２１の膜厚は，
コンタクトホール１２内の埋込ポリシリコン１３以外の
部分をエッチバックにより除去する際のオーバーエッチ
ングと，埋込酸化膜１６を希フッ酸により除去する際に
犠牲酸化膜１１を保護することを考慮すると，実験的
に，約２０ｎｍ程度の膜厚が必要であることが分かって
いる。

【００９５】次いで，図２４に示すように，ホトリソグ
ラフィ技術，エッチンッグ技術を用いて，第１中間絶縁
膜７，第２中間絶縁膜９，ストッパ窒化膜１０，犠牲酸
化膜１１，第２ストッパ窒化膜２１にセルコンタクト１
０５のパターンでコンタクトホール１２を形成する。そ
して，ＣＶＤ法などの方法により埋込ポリシリコン１３
を全面に形成した後，エッチバックにより埋込ポリシリ
コン１３がコンタクトホール１２に残るように加工す
る。このコンタクトホール１２内に埋込ポリシリコン１
３を形成する際には，最初に形成する膜厚をコンタクト
ホール１２の半径よりも約１０％厚くする方法を採用す
ると，コンタクトホール１２内でボイドが発生すること
なく埋込ポリシリコン１３を形成することができる。

【００９６】次いで，図２５に示すように，ホトリソグ
ラフィ技術，エッチング技術を用いて，犠牲酸化膜１
１，第２ストッパ窒化膜２１の一部をストレージコンタ
クト１０６のパターンで除去してストレージホール１４
を形成する。この犠牲酸化膜１１の下層にはストッパ窒
化膜１０が設けられ，第２中間絶縁膜９などの下層部分
がエッチングされることはない。このエッチングの際
に，犠牲酸化膜１１のエッチングレートが埋込ポリシリ
コン１３のエッチングレートよりも大きなエッチング方
法を採用することによって，埋込ポリシリコン１３をエ
ッチングすることなく，犠牲酸化膜１１のみを除去する
ことができる。

【００９７】次いで，図２６に示すように，例えばＣＶ
Ｄ法などの方法により，露出して凹凸形状となっている
埋込ポリシリコン１３，ストッパ窒化膜１０，犠牲酸化
膜１１，第２ストッパ窒化膜２１上に薄いポリシリコン
１５を全面に形成する。この薄いポリシリコン１５は，
キャパシタの下部電極となるため，２０ｎｍ程度の膜厚
が必要である。

【００９８】次いで，図２７に示すように，埋込酸化膜
１６を全面に形成する。この埋込酸化膜１６は，ストレ
ージホール１４と埋込ポリシリコン１３の間を埋め込む
目的で形成するため，埋込酸化膜１６の膜厚はストレー
ジホール１４と埋込ポリシリコン１３の間隔の半分以上
の厚さが必要である。すなわち，長辺方向のストレージ
ホール１４と埋込ポリシリコン１３のギャップが０．２
μｍであるとすると，その半分以上（すなわち，１００
ｎｍ以上）の膜厚の埋込酸化膜１６を形成する必要があ
る。その後，埋込酸化膜１６の表面部分をエッチバッ
ク，ＣＭＰ法などの方法により除去することによって，
埋め込み酸化膜１６の上部表面領域に形成されている薄
いポリシリコン１５（すなわち，埋込ポリシリコン１３
と犠牲酸化膜１１の上部表面に形成された薄いポリシリ
コン１５）を露出させる。

【００９９】次いで，図２８に示すように，露出してい
る表面領域の薄いポリシリコン１５をエッチングにより
除去する。このとき，酸化膜や窒化膜のエッチングレー
トよりもポリシリコンのエッチングレートが高いエッチ
ング方法を採用することにより，埋込酸化膜１６や第２
ストッパ窒化膜２１に被われている薄いポリシリコン１
５がエッチングされることなく，表面領域に形成された
薄いポリシリコン１５のみを除去することができる。こ
のように，第１の実施の形態と異なり，犠牲酸化膜１１
上に第２ストッパ窒化２１を形成しているので，シリン
ダの外側に形成されている犠牲酸化膜１１を残すことが
できる。

【０１００】その後，図２９に示すように，希フッ酸に
よるエッチングにより埋込酸化膜１６を除去する。希フ
ッ酸では，薄いポリシリコン１５および第２ストッパ窒
化膜２１がほとんどエッチングされることはないので，
埋込酸化膜１６のみを除去することができる。

【０１０１】その後，ＣＶＤ法などの方法により，例え
ば窒化膜などの薄い誘電体膜１７を形成し，第２ポリシ
リコン１８を形成してキャパシタ上部電極を形成するこ
とによって，図２１に示すように，キャパシタが作製さ
れる。その後，メタル配線の形成工程などの後工程を経
ることによって，本実施形態にかかるＤＲＡＭが完成す
る。

【０１０２】本実施形態にかかる半導体装置の製造方法
は，以上のように構成されており，セル部と周辺部の段
差を完全に抑制することができるので，第２ポリシリコ
ン形成後に複雑な平坦化工程を行う必要がない。この結
果，極めて簡単な層間膜形成工程を行うことで上部配線
の工程を行うことが出来る。

【０１０３】（第４の実施の形態）本実施形態において
は，上記実施形態においては，犠牲酸化膜のみを除去し
てストレージホールを形成しているが，犠牲酸化膜の下
層のストッパ窒化膜も除去することによって，ストレー
ジホール内に形成されるキャパシタの表面積を増加させ
ことができる。このような半導体装置の製造方法を，図
３０に基づいて説明をする。以下に詳細にその製造方法
を示す。

【０１０４】まず，図３０（ａ）に示すように，Ｐ型シ
リコン基板１上に，例えば，ＳＴＩ法によって半導体基
板１に浅い溝（トレンチ）を形成し，素子分離領域とな
る素子分離酸化膜２（２０００〜６０００Å）およびゲ
ート酸化膜３（６０〜２５０Å）を形成する。次いで，
例えばＣＶＤ法などの方法により導電性膜であるポリシ
リコン膜（１０００〜４０００Å）を形成した後，ホト
リソグラフィ技術，エッチング技術を用いてゲート電極
４を形成する。そして，ヒ素やリンなどの元素をイオン
注入法によりシリコン基板１中に注入し，拡散層５を形
成する。

【０１０５】次いで，図３０（ｂ）に示すように，ＣＶ
Ｄ法などの方法により第１中間絶縁膜（酸化膜など）７
を３０００〜６０００Å形成した後，ホトリソグラフィ
技術，エッチング技術を用いてビット線コンタクト１０
３を開口する。そして，ＣＶＤ法などの方法によりＮ型
のポリシリコンを全面に形成し，ホトリソグラフィ技
術，エッチング技術を用いて，ビット線１０４を形成す
る。

【０１０６】次いで，図３０（ｃ）に示すように，ＣＶ
Ｄ法などの方法により第２中間絶縁膜９（３０００〜６
０００Å）を生成した後，酸化膜に対してエッチングも
選択比を十分に得られる絶縁膜，例えばストッパ窒化膜
１０（３００〜１０００Å）をＣＶＤ法などの方法によ
り生成した後，ホトリソグラフィ技術，エッチング技術
を用いてコンタクトホール１２を開口する。そして，Ｃ
ＶＤ法などの方法によりＮ型ポリシリコン２４を全面に
形成する。

【０１０７】次いで，図３０（ｄ）に示しように，全面
エッチバックにより埋込ポリシリコン１３がコンタクト
ホール１２のみに残るよう加工する。そして，ＣＶＤ法
などの方法により犠牲酸化膜１１を３０００〜１０００
０Å形成し，ホトリソグラフィ技術，エッチング技術を
用いてストレージホール１４を開口する。

【０１０８】このエッチングは，従来と異なり，第１の
エッチングと第２のエッチングの２回に分けて，ストッ
パ窒化膜１０の除去もおこなう。すなわち，第１のエッ
チングにより犠牲酸化膜１１だけを除去し，第２のエッ
チングでストッパ窒化膜１０だけを除去する。このよう
な方法によれば，第２中間絶縁膜（酸化膜など）９と埋
込ポリシリコン１３がエッチングされず，また，ビット
線１０４が露出することもない。このように，ストレー
ジホール１４の形成時に，犠牲酸化膜１１のみならずス
トッパ窒化膜１０を除去することによって，ストレージ
ホール１４内部の表面積を増加させることができる。こ
の結果，犠牲酸化膜１１を高く形成しなくても，キャパ
シタ容量を増加させることができる。

【０１０９】次いで，図３０（ｅ）に示すように，ＣＶ
Ｄ法などの方法によりＮ型の薄いポリシリコン１５を３
００〜１０００Ａ形成した後，ホトリソグラフィ技術，
エッチング技術を用いて，キャパシタの下部電極を形成
する。そして，ＣＶＤ法などの方法により薄い誘電体膜
１７を形成した後，ＣＶＤ法などの方法によりＮ型にド
ーブされた第２ポリシリコン１８を形成することによっ
てキャパシタの上部電極とする。なお，この薄い誘電体
膜１７は，酸化膜，窒化膜または酸化膜／窒化膜／酸化
膜のように積層して形成されたものであり，誘電体の機
能を有している。その後，メタル配線の形成工程などの
後工程を経ることによって，本実施形態にかかるＤＲＡ
Ｍが完成する。

【０１１０】本実施形態にかかる半導体装置の製造方法
は，以上のように構成されており，ストレージホールの
形成時に，犠牲酸化膜のみならずストッパ窒化膜も除去
することによって，ストレージホール内部の表面積を増
加させることができる。この結果，犠牲酸化膜を高く形
成しなくても，キャパシタ容量を増加させることができ
る。

【０１１１】（第５の実施の形態）本実施形態において
は，埋込ポリシリコン１３が突出しているストレージホ
ールにキャパシタが形成されている半導体装置の製造方
法を，図３１に基づいて説明をする。以下に詳細にその
製造方法を示す。

【０１１２】まず，図３１（ａ）に示すように，Ｐ型シ
リコン基板１上に，例えば，ＳＴＩ法によって半導体基
板１に浅い溝（トレンチ）を形成し，素子分離領域とな
る素子分離酸化膜２（２０００〜６０００Å）およびゲ
ート酸化膜３（６０〜２５０Å）を形成する。次いで，
例えばＣＶＤ法などの方法により導電性膜であるポリシ
リコン膜（１０００〜４０００Å）を形成した後，ホト
リソグラフィ技術，エッチング技術を用いてゲート電極
４を形成する。そして，ヒ素やリンなどの元素をイオン
注入法によりシリコン基板１中に注入し，拡散層５を形
成する。

【０１１３】次いで，図３１（ｂ）に示すように，ＣＶ
Ｄ法などの方法により，第１中間絶縁膜７を３０００〜
６０００Å形成した後，ホトリソグラフィ技術，エッチ
ング技術を用いてビット線コンタクト１０３を開口す
る。そして，ＣＶＤ法などの方法によりＮ型のポリシリ
コンを全面に形成し，ホトリソグラフィ技術，エッチン
グ技術を用いて，ビット線１０４を形成する。

【０１１４】次いで，図３１（ｃ）に示すように，ＣＶ
Ｄ法などの方法により，第２中間絶縁膜（酸化膜など）
９（３０００〜６０００Å）を生成した後，酸化膜に対
してエッチング選択比を十分に得られる絶縁膜，例えば
ストッパ窒化膜１０（３００〜１０００Å）をＣＶＤ法
などの方法により生成し，更に，ＣＶＤ法などの方法に
より，犠牲酸化膜１１（３０００〜１００００Å）を生
成する。その後，ホトリソグラフィ技術，エッチング技
術を用いてコンタクトホール１２を開口する。そして，
ＣＶＤ法などの方法によりＮ型のポリシリコン２４を全
面に形成する。

【０１１５】次いで，図３１（ｄ）に示すように，全面
エッチバックにより埋込ポリシリコン１３がコンタクト
ホール１２のみに残るよう加工する。そして，ＣＶＤ法
などの方法により犠牲酸化膜１１を３０００〜１０００
０Å形成し，ホトリソグラフィ技術，エッチング技術を
用いてストレージホール１４を開口する。このエッチン
グは，第２中間絶縁膜（酸化膜など）９の除去だけをお
こない，ストッパ窒化膜１０や埋め込みポリシリコン１
３まで除去されないようにおこなう。このように，スト
レージホール１４の形成時に，埋込ポリシリコン１３を
除去することなく犠牲酸化膜１１のみを除去することに
よって，埋込ポリシリコン１３が上部に突出したストレ
ージホール１４を形成することができるので，ストレー
ジホール１４内部の表面積を増加させることができる。
この結果，犠牲酸化膜１１を高く形成しなくても，キャ
パシタ容量を増加させることができる。

【０１１６】次いで，図３１（ｅ）に示すように，ＣＶ
Ｄ法などの方法によりＮ型の薄いポリシリコン１５を３
００〜１０００Ａ形成した後，ホトリソグラフィ技術，
エッチング技術を用いて，キャパシタ下部電極を形成す
る。そして，ＣＶＤ法などの方法により薄い誘電体膜１
７を形成した後，ＣＶＤ法などの方法によりＮ型にドー
ブされたポリシリコンを形成することによってキャパシ
タ上部電極とする。なお，この薄い誘電体膜１７は，酸
化膜，窒化膜または酸化膜／窒化膜／酸化膜のように積
層して形成されたものであり，誘電体の機能を有してい
る。その後，メタル配線の形成工程などの後工程を経る
ことによって，本実施形態にかかるＤＲＡＭが完成す
る。

【０１１７】本実施形態にかかる半導体装置の製造方法
は，以上のように構成されており，ストレージホールの
形成時に，埋込ポリシリコンが突出したストレージホー
ルを形成することによって，ストレージホール内部の表
面積を増加させることができる。この結果，犠牲酸化膜
を高く形成しなくても，キャパシタ容量を増加させるこ
とができる。

【０１１８】（第６の実施の形態）第４の実施形態にお
いては，ストレージホールの形成時に，犠牲酸化膜のみ
ならずストッパ窒化膜を除去することによって，ストレ
ージホール内部の表面積を増加する方法を採用している
が，埋込ポリシリコン１３を突出する方法を併用するこ
とによっても，さらにキャパシタの表面積を増加させる
ことができる。このような半導体装置の製造方法を，図
３２に基づいて説明をする。以下に詳細にその製造方法
を示す。

【０１１９】まず，図３２（ａ）に示すように，Ｐ型シ
リコン基板１上に，例えば，ＳＴＩ法によって半導体基
板１に浅い溝（トレンチ）を形成し，素子分離領域とな
る素子分離酸化膜２（２０００〜６０００Å）およびゲ
ート酸化膜３（６０〜２５０Å）を形成する。次いで，
例えばＣＶＤ法などの方法により導電性膜であるポリシ
リコン膜（１０００〜４０００Å）を形成した後，ホト
リソグラフィ技術，エッチング技術を用いてゲート電極
４を形成する。そして，ヒ素やリンなどの元素をイオン
注入法によりシリコン基板１中に注入し，拡散層５を形
成する。

【０１２０】次いで，図３２（ｂ）に示すように，ＣＶ
Ｄ法などの方法により，第１中間絶縁膜７を３０００〜
６０００Å形成した後，ホトリソグラフィ技術，エッチ
ング技術を用いてビット線コンタクト１０３を開口す
る。そして，ＣＶＤ法などの方法によりＮ型のポリシリ
コンを全面に形成し，ホトリソグラフィ技術，エッチン
グ技術を用いて，ビット線１０４を形成する。

【０１２１】次いで，図３２（ｃ）に示すように，ＣＶ
Ｄ法などの方法により，第２中間絶縁膜（酸化膜など）
９を，３０００〜６０００Å生成した後，ＣＶＤ法など
の方法により酸化膜に対してエッチング選択比を十分に
得られる絶縁膜，例えば窒化膜１０を３００〜１０００
Å生成し，更に，ＣＶＤ法などの方法により，犠牲酸化
膜１１を３０００〜１００００Å生成する。その後，ホ
トリソグラフィ技術，エッチング技術を用いてコンタク
トホール１２を開口する。そして，ＣＶＤ法などの方法
によりＮ型のポリシリコン２４を全面に形成する。

【０１２２】次いで，図３２（ｃ）に示すように，ＣＶ
Ｄ法などの方法により，第２中間絶縁膜（酸化膜など）
９（３０００〜６０００Å）を生成した後，酸化膜に対
してエッチング選択比を十分に得られる絶縁膜，例えば
窒化膜１０（３００〜１０００Å）をＣＶＤ法などの方
法により生成し，更に，ＣＶＤ法などの方法により，犠
牲酸化膜１１（３０００〜１００００Å）を生成する。
その後，ホトリソグラフィ技術，エッチング技術を用い
てコンタクトホール１２を開口する。そして，ＣＶＤ法
などの方法によりＮ型の埋込ポリシリコン１３を形成す
る。

【０１２３】次いで，図３２（ｄ）に示すように，全面
エッチバックにより埋込ポリシリコン１３がコンタクト
ホール１２のみに残るよう加工する。その後，ホトリソ
グラフィ技術，エッチング技術を用いてストレージホー
ル１４を開口する。このエッチングは，第１の実施の形
態と同様に，第１のエッチングと第２のエッチングの２
回に分けて，ストッパ窒化膜１０の除去もおこなう。す
なわち，第１のエッチングにより犠牲酸化膜１１だけを
除去し，第２のエッチングでストッパ窒化膜１０だけを
除去する。このような方法によれば，第２中間絶縁膜
（酸化膜など）９と埋込ポリシリコン１３がエッチング
されず，また，ビット線１０４が露出することもない。

【０１２４】このように，突出した埋込ポリシリコン１
３と，ストッパ窒化膜１０が除去されたストレージホー
ル１４を得ることができるので，ストレージホール１４
内部の表面積をさらに増加させることができる。この結
果，犠牲酸化膜１１を高く形成しなくても，キャパシタ
容量を増加させることができる。

【０１２５】次いで，図３２（ｅ）に示すように，ＣＶ
Ｄ法などの方法によりＮ型の薄いポリシリコン１５を３
００〜１０００Ａ形成した後，ホトリソグラフィ技術，
エッチング技術を用いて，キャパシタ下部電極を形成す
る。そして，ＣＶＤ法などの方法により薄い誘電体膜１
７を形成した後，ＣＶＤ法などの方法によりＮ型にドー
ブされたポリシリコンを形成しキャパシタ上部電極とす
る。なお，この薄い誘電体膜１７は，酸化膜，窒化膜ま
たは酸化膜／窒化膜／酸化膜のように積層して形成され
たものであり，誘電体の機能を有している。その後，メ
タル配線の形成工程などの後工程を経ることによって，
本実施形態にかかるＤＲＡＭが完成する。

【０１２６】本実施形態にかかる半導体装置の製造方法
は，以上のように構成されており，ストレージホールの
形成時に，埋込ポリシリコンを高く形成し，かつ，スト
ッパ窒化膜を除去することによって，ストレージホール
内部の表面積をさらに増加させることができる。この結
果，犠牲酸化膜１１を高く形成しなくても，キャパシタ
容量を増加させることができる。

【０１２７】（第７の実施の形態）上記実施形態におい
ては，埋込ポリシリコンをストッパ窒化膜から突出させ
ることによってストレージホール内部の表面積を増加さ
せているが，ストレージホール内部に，開口部よりも大
きい径の内部空間を設けることによっても，キャパシタ
表面積を増加させることができる。このような半導体装
置の製造方法を，図３３に基づいて説明をする。以下に
詳細にその製造方法を示す。

【０１２８】まず，図３３（ａ）に示すように，Ｐ型シ
リコン基板１上に，例えば，ＳＴＩ法によって半導体基
板１に浅い溝（トレンチ）を形成し，素子分離領域とな
る素子分離酸化膜２（２０００〜６０００Å）およびゲ
ート酸化膜３（６０〜２５０Å）を形成する。次いで，
例えばＣＶＤ法などの方法により導電性膜であるポリシ
リコン膜（１０００〜４０００Å）を形成した後，ホト
リソグラフィ技術，エッチング技術を用いてゲート電極
４を形成する。そして，ヒ素やリンなどの元素をイオン
注入法によりシリコン基板１中に注入し，拡散層５を形
成する。

【０１２９】次いで，図３３（ｂ）に示すように，ＣＶ
Ｄ法などの方法により，第１中間絶縁膜（酸化膜など）
７を３０００〜６０００Å形成した後，ホトリソグラフ
ィ技術，エッチング技術を用いてビット線コンタクト１
０３を開口する。そして，ＣＶＤ法などの方法によりＮ
型のポリシリコンを全面に形成し，ホトリソグラフィ技
術，エッチング技術を用いて，ビット線１０４を形成す
る。

【０１３０】次いで，図３３（ｃ）に示すように，ＣＶ
Ｄ法などの方法により第２中間絶縁膜（酸化膜など）９
（３０００〜６０００Å）を生成した後，酸化膜に対し
てエッチングも選択比を十分に得られる絶縁膜，例えば
ストッパ窒化膜１０（３００〜１０００Å）をＣＶＤ法
などの方法により生成した後，ホトリソグラフィ技術，
エッチング技術を用いてコンタクトホール１２を開口す
る。そして，ＣＶＤ法などの方法によりＮ型のポリシリ
コン２４を全面に形成する。

【０１３１】次いで，図３３（ｄ）に示すように，全面
エッチバックにより埋込ポリシリコン１３がコンタクト
ホール１２のみに残るよう加工する。そして，ＣＶＤ法
などの方法により犠牲酸化膜１１を３０００〜１０００
０Å形成し，さらに，第４の酸化膜２２を形成する。こ
の第４の酸化膜２２は，犠牲酸化膜１１に対してエッチ
ング選択比が得られる膜であり，高温でエッチングレー
トの早いＢＰＳＧに対して，エッチングレートの遅いＮ
ＳＧなどを使用しても良い。

【０１３２】その後，ホトリソグラフィ技術，エッチン
グ技術を用いて，ストレージホール１４を開口する。な
お，後工程でストレジホール１４に内部空間を設けるた
めに内部をさらにエッチングするため，あまり大きい径
で開口すると隣接するキャパシタのシリンダ部と接触し
てしまうおそれがある。このため，このストレージコン
タクトサイズ２３は，従来に比べて５０〜９０％程度小
さめの開口にしておく。また，エッチング工程では，犠
牲酸化膜１１，第４の酸化膜２２だけを除去するように
する。

【０１３３】次いで，図３３（ｅ）に示すように，フッ
酸エッチング（１％フッ酸２０〜６０秒）など第４の酸
化膜２２に対して犠牲酸化膜１１のエッチングレートが
速くなる等方性エッチングで犠牲酸化膜１１のみを５０
０〜２０００Åほどエッチングし，最終的に従来のスト
レージコンタクトサイズ２３と同じ大きさにする。

【０１３４】次いで，図３３（ｆ）に示すように，ＣＶ
Ｄ法などの方法によりＮ型の薄いポリシリコン１５を３
００〜１０００Ａ形成した後，ホトリソグラフィ技術，
エッチング技術を用いて，キャパシタ下部電極を形成す
る。そして，ＣＶＤ法などの方法により，例えば窒化膜
などの薄い誘電体膜１７を形成し，第２ポリシリコン１
８を形成してキャパシタ上部電極を形成することによっ
て，図２１に示すように，キャパシタが作製される。そ
の後，メタル配線の形成工程などの後工程を経ることに
よって，本実施形態にかかるＤＲＡＭが完成する。

【０１３５】本実施形態にかかる半導体装置の製造方法
は，以上のように構成されており，ストレージホール１
４内部に，開口部よりも大きい径の内部空間を設けるこ
とによっても，キャパシタ表面積を増加させることがで
きる。この結果，犠牲酸化膜１１を高く形成しなくて
も，キャパシタ容量を増加させることができる。

【０１３６】（第８の実施の形態）第７の実施形態にお
いては，ストレージホールの開口部よりも大きい径の内
部空間を設けることによってキャパシタ表面積を増加さ
せているが，ストレージホール内のストッパ窒化膜を除
去する方法を併用することによって，さらにキャパシタ
表面積を増加させることができる。このような半導体装
置の製造方法を，図３１に基づいて説明をする。以下に
詳細にその製造方法を示す。

【０１３７】まず，図３４（ａ）に示すように，Ｐ型シ
リコン基板１上に，例えば，ＳＴＩ法によって半導体基
板１に浅い溝（トレンチ）を形成し，素子分離領域とな
る素子分離酸化膜２（２０００〜６０００Å）およびゲ
ート酸化膜３（６０〜２５０Å）を形成する。次いで，
例えばＣＶＤ法などの方法により導電性膜であるポリシ
リコン膜（１０００〜４０００Å）を形成した後，ホト
リソグラフィ技術，エッチング技術を用いてゲート電極
４を形成する。そして，ヒ素やリンなどの元素をイオン
注入法によりシリコン基板１中に注入し，拡散層５を形
成する。

【０１３８】次いで，図３４（ｂ）に示すように，ＣＶ
Ｄ法などの方法により，第１中間絶縁膜７を３０００〜
６０００Å形成した後，ホトリソグラフィ技術，エッチ
ング技術を用いてビット線コンタクト１０３を開口す
る。そして，ＣＶＤ法などの方法によりＮ型のポリシリ
コンを全面に形成し，ホトリソグラフィ技術，エッチン
グ技術を用いて，ビット線１０４を形成する。

【０１３９】次いで，図３４（ｃ）に示すように，ＣＶ
Ｄ法などの方法により第２中間絶縁膜９（３０００〜６
０００Å）を生成した後，酸化膜に対してエッチングも
選択比を十分に得られる絶縁膜，例えばストッパ窒化膜
１０（３００〜１０００Å）をＣＶＤ法などの方法によ
り生成した後，ホトリソグラフィ技術，エッチング技術
を用いてコンタクトホール１２を開口する。そして，Ｃ
ＶＤ法などの方法によりＮ型のポリシリコン２４を全面
に形成する。

【０１４０】次いで，図３４（ｄ）に示すように，全面
エッチバックにより埋込ポリシリコン１３がコンタクト
ホール１２のみに残るよう加工する。そして，ＣＶＤ法
などの方法により犠牲酸化膜１１を３０００〜１０００
０Å形成し，さらに，第４の酸化膜２２を形成する。こ
の第４の酸化膜２２は犠牲酸化膜１１に対してエッチン
グ選択比が得られる膜であり，高温でエッチングレート
の早いＢＰＳＧに対して，エッチングレートの遅いＮＳ
Ｇなどを使用しても良い。

【０１４１】その後，ホトリソグラフィ技術，エッチン
グ技術を用いて，ストレージホール１４を開口する。な
お，後工程でストレジホールに内部空間を設けるために
内部をさらにエッチングするため，あまり大きい径で開
口すると隣接するキャパシタのシリンダ部と接触してし
まうおそれがある。このため，このストレージコンタク
トサイズ２３は，従来に比べて５０〜９０％程度小さめ
の開口にしておく。また，エッチング工程では，犠牲酸
化膜１１，第４の酸化膜２２だけを除去するようにす
る。

【０１４２】次いで，図３４（ｅ）に示すように，フッ
酸エッチング（１％フッ酸２０〜６０秒）など第４の酸
化膜２２に対して犠牲酸化膜１１のエッチングレートが
速くなる等方性エッチングで犠牲酸化膜１１のみを５０
０〜２０００Åほどエッチングし，最終的に従来のスト
レージコンタクトサイズ２３と同じ大きさにする。その
後，エッチングによりストッパ窒化膜１０だけを除去す
る。このように，ストッパ窒化膜１０が除去された分だ
け，さらに，キャパシタの表面積を増加させることがで
きる。

【０１４３】次いで，図３４（ｆ）に示すように，ＣＶ
Ｄ法などの方法によりＮ型の薄いポリシリコン１５を３
００〜１０００Ａ形成した後，ホトリソグラフィ技術，
エッチング技術を用いて，キャパシタ下部電極を形成す
る。そして，ＣＶＤ法などの方法により，例えば窒化膜
などの薄い誘電体膜１７を形成し，第２ポリシリコン１
８を形成してキャパシタ上部電極を形成することによっ
て，図２１に示すように，キャパシタが作製される。そ
の後，メタル配線の形成工程などの後工程を経ることに
よって，本実施形態にかかるＤＲＡＭが完成する。

【０１４４】本実施形態にかかる半導体装置の製造方法
は，以上のように構成されており，ストレージホール内
部に，開口部よりも大きい径の内部空間を設けることに
加えて，ストッパ窒化膜を除去しているので，キャパシ
タ表面積をさらに増加させることができる。この結果，
犠牲酸化膜１１を高く形成しなくても，キャパシタ容量
を増加させることができる。

【０１４５】（第９の実施の形態）上記実施形態におい
ては，下部電極として薄いポリシリコンを採用している
が，下部電極として粗面ポリシリコンを形成することに
よっても，下部電極上に形成される誘電体の表面積を実
質的に増加させることができる。この粗面ポリシリコン
を第４の実施の形態にかかる下部電極に採用した構成
を，図３５に基づいて説明をおこなう。以下，詳細にそ
の製造方法を示す。

【０１４６】まず，図３５（ａ）に示すように，Ｐ型シ
リコン基板１上に，例えば，ＳＴＩ法によって半導体基
板１に浅い溝（トレンチ）を形成し，素子分離領域とな
る素子分離酸化膜２（２０００〜６０００Å）およびゲ
ート酸化膜３（６０〜２５０Å）を形成する。次いで，
例えばＣＶＤ法などの方法により導電性膜であるポリシ
リコン膜（１０００〜４０００Å）を形成した後，ホト
リソグラフィ技術，エッチング技術を用いてゲート電極
４を形成する。そして，ヒ素やリンなどの元素をイオン
注入法によりシリコン基板１中に注入し，拡散層５を形
成する。

【０１４７】次いで，図３５（ｂ）に示すように，ＣＶ
Ｄ法などの方法により第１中間絶縁膜（酸化膜など）７
を３０００〜６０００Å形成した後，ホトリソグラフィ
技術，エッチング技術を用いてビット線コンタクト１０
３を開口する。そして，ＣＶＤ法などの方法によりＮ型
のポリシリコンを全面に形成し，ホトリソグラフィ技
術，エッチング技術を用いて，ビット線１０４を形成す
る。

【０１４８】次いで，図３５（ｃ）に示すように，ＣＶ
Ｄ法などの方法により第２中間絶縁膜９（３０００〜６
０００Å）を生成した後，酸化膜に対してエッチングも
選択比を十分に得られる絶縁膜，例えばストッパ窒化膜
１０（３００〜１０００Å）をＣＶＤ法などの方法によ
り生成した後，ホトリソグラフィ技術，エッチング技術
を用いてコンタクトホール１２を開口する。そして，Ｃ
ＶＤ法などの方法によりＮ型のポリシリコン２４を全面
に形成する。

【０１４９】次いで，図３５（ｄ）に示しように，全面
エッチバックにより埋込ポリシリコン１３がコンタクト
ホール１２のみに残るよう加工する。そして，ＣＶＤ法
などの方法により犠牲酸化膜１１を３０００〜１０００
０Å形成し，ホトリソグラフィ技術，エッチング技術を
用いてストレージホール１４を開口する。

【０１５０】このエッチングは，第１のエッチングと第
２のエッチングの２回に分けて，ストッパ窒化膜１０の
除去もおこなう。すなわち，第１のエッチングにより犠
牲酸化膜１１だけを除去し，第２のエッチングでストッ
パ窒化膜１０だけを除去する。このような方法によれ
ば，第２中間絶縁膜（酸化膜など）９と埋込ポリシリコ
ン１３がエッチングされず，また，ビット線１０４が露
出することもない。

【０１５１】次いで，図３５（ｅ）に示すように，ＣＶ
Ｄ法などの方法によりＮ型の薄いポリシリコン１５を３
００〜１０００Ａ形成し，さらに，Ｎ型の粗面のポリシ
リコン２５を３００〜１０００Ａ形成する。その後，ホ
トリソグラフィ技術，エッチング技術を用いて，キャパ
シタ下部電極を形成する。このとき，本実施形態におい
ては，Ｎ型の薄いポリシリコン１５上に粗面のポリシリ
コン２５を形成したものをキャパシタ下部電極としてい
る。この粗面のポリシリコン２５は表面が凹凸となって
いるので，通常用いられるポリシリコンよりも表面積が
大きく，この下部電極上に形成される誘電体膜の表面積
を増加させることができるでキャパシタ容量が増加す
る。

【０１５２】そして，ＣＶＤ法などの方法により薄い誘
電体膜１７を形成した後，ＣＶＤ法などの方法によりＮ
型にドーブされた第２ポリシリコン１８を形成すること
によってキャパシタの上部電極とする。なお，この薄い
誘電体膜１７は，酸化膜，窒化膜または酸化膜／窒化膜
／酸化膜のように積層して形成されたものであり，誘電
体の機能を有している。その後，メタル配線の形成工程
などの後工程を経ることによって，本実施形態にかかる
ＤＲＡＭが完成する。

【０１５３】本実施形態にかかる半導体装置の製造方法
は，以上のように構成されており，例えば， Ｎ型の薄
いポリシリコン上に粗面のポリシリコンを形成してキャ
パシタ下部電極を形成すれば，表面に凹凸のある下部電
極上に誘電体膜を形成することができるので，キャパシ
タ表面積をさらに増加させることができる。この結果，
キャパシタ容量がさらに増加する。

【０１５４】以上，添付図面を参照しながら本発明にか
かる半導体装置およびその製造方法の好適な実施形態に
ついて説明したが，本発明はかかる例に限定されない。
当業者であれば，特許請求の範囲に記載された技術的思
想の範疇内において各種の変更例または修正例に想到す
ることは明らかであり，それらについても当然に本発明
の技術的範囲に属するものと了解される。

【０１５５】例えば，上記実施の形態においては，Ｐ型
シリコン基板上に形成したメモリセルを採用する構成を
例に挙げて説明したが，本発明はかかる例に限定される
ものではなく，Ｎ型シリコン基板内のＰ型ウエル内に形
成したメモリセルにも適用することができる。

【０１５６】また，上記実施の形態においては，シリコ
ン基板上に形成した半導体装置を採用する構成を例に挙
げて説明したが，本発明はかかる例に限定されるもので
はなく，シリコン基板以外の半導体基板上に半導体装置
を形成する場合であっても適用することができる。

【０１５７】また，上記実施の形態においては，薄いポ
リシリコン上に粗面ポリシリコンを形成してキャパシタ
下部電極を形成した構成を例に挙げて説明したが，本発
明はかかる例に限定されるものではなく，薄いポリシリ
コンを形成せずに直接粗面のポリシリコンを形成して下
部電極とすることによっても，本発明を実施することが
できる。

【０１５８】また，上記実施の形態においては，粗面ポ
リシリコンを形成したキャパシタ下部電極を第４の実施
の形態に適用した構成を例に挙げて説明したが，本発明
はかかる例に限定されるものではなく，本発明にかかる
他のいかなる実施の形態においても適用することができ
る。

【０１５９】また，上記実施の形態においては，複数の
絶縁膜層からなる第１の絶縁膜層を採用した構成を例に
挙げて説明したが，本発明はかかる例に限定されるもの
ではなく，第１の絶縁膜層が単層であっても本発明を実
施することができる。

【０１６０】また，上記実施の形態においては，シリン
ダ構造のスタック型キャパシタを有するＤＲＡＭを採用
した構成を例に挙げて説明したが，本発明はかかる例に
限定されるものではなく，同様の構造を有するＦＲＡＭ
など他の半導体装置においても適用することができる。

【０１６１】

【発明の効果】セル部と周辺部とにおける絶対段差を大
幅に低減して同一のキャパシタ容量を得ることができ
る。この結果，上層の配線工程では，ホトリソグラフィ
工程，エッチング工程を飛躍的に簡易におこなうことが
可能となり，今後の高集積化，微細化に対応した構造を
有するＤＲＡＭ等の半導体装置を提供することができ
る。

【図面の簡単な説明】

【図１】第１の実施の形態にかかるＤＲＡＭの構成を示
した上面図である。

【図２】第１の実施の形態にかかるＤＲＡＭの構成を示
した断面図である。

【図３】第１の実施の形態にかかるＤＲＡＭの製造工程
において，半導体基板上に素子分離酸化膜を形成する工
程を示した断面図である。

【図４】第１の実施の形態にかかるＤＲＡＭの製造工程
において，半導体基板上にＭＯＳＦＥＴを形成し，さら
に第１の絶縁膜層および第２の絶縁膜を形成する工程を
示した断面図である。

【図５】第１の実施の形態にかかるＤＲＡＭの製造工程
において，第１の絶縁膜層および第２の絶縁膜内にポリ
シリコン柱を形成する工程を示した断面図である。

【図６】第１の実施の形態にかかるＤＲＡＭの製造工程
において，ポリシリコン柱が突出したストレージホール
を形成する工程を示した断面図である。

【図７】第１の実施の形態にかかるＤＲＡＭの製造工程
において，薄いポリシリコンを形成する工程を示した断
面図である。

【図８】第１の実施の形態にかかるＤＲＡＭの製造工程
において，埋め込み酸化膜を形成する工程を示した断面
図である。

【図９】第１の実施の形態にかかるＤＲＡＭの製造工程
において，表層部の薄いポリシリコンを除去する工程を
示した断面図である。

【図１０】第１の実施の形態にかかるＤＲＡＭの製造工
程において，埋め込み酸化膜および犠牲酸化膜を除去す
る工程を示した断面図である。

【図１１】第２の実施の形態にかかるＤＲＡＭの構成を
示した上面図である。

【図１２】第２の実施の形態にかかるＤＲＡＭの構成を
示した断面図である。

【図１３】第２の実施の形態にかかるＤＲＡＭの製造工
程において，半導体基板上に素子分離酸化膜を形成する
工程を示した断面図である。

【図１４】第２の実施の形態にかかるＤＲＡＭの製造工
程において，半導体基板上にＭＯＳＦＥＴを形成し，さ
らに第１の絶縁膜層および第２の絶縁膜を形成する工程
を示した断面図である。

【図１５】第２の実施の形態にかかるＤＲＡＭの製造工
程において，第１の絶縁膜層および第２の絶縁膜内にポ
リシリコン柱を形成する工程を示した断面図である。

【図１６】第２の実施の形態にかかるＤＲＡＭの製造工
程において，突出したポリシリコン柱に薄いポリシリコ
ンと埋込ポリシリコンを形成する工程を示した断面図で
ある。

【図１７】第２の実施の形態にかかるＤＲＡＭの製造工
程において，突出したポリシリコン柱の側面部に形成さ
れた薄いポリシリコンと埋込ポリシリコンを残して他の
部分を除去する工程を示した断面図である。

【図１８】第２の実施の形態にかかるＤＲＡＭの製造工
程において，第２のポリシリコンを形成する工程を示し
た断面図である。

【図１９】第２の実施の形態にかかるＤＲＡＭの製造工
程において，第２のポリシリコンを除去して下部電極を
形成する工程を示した断面図である。

【図２０】第３の実施の形態にかかるＤＲＡＭの構成を
示した上面図である。

【図２１】第３の実施の形態にかかるＤＲＡＭの構成を
示した断面図である。

【図２２】第３の実施の形態にかかるＤＲＡＭの製造工
程において，半導体基板上に素子分離酸化膜を形成する
工程を示した断面図である。

【図２３】第３の実施の形態にかかるＤＲＡＭの製造工
程において，半導体基板上にＭＯＳＦＥＴを形成し，さ
らに第１の絶縁膜層，第２の絶縁膜および第３の絶縁膜
を形成する工程を示した断面図である。

【図２４】第３の実施の形態にかかるＤＲＡＭの製造工
程において，第１の絶縁膜層，第２の絶縁膜および第３
の絶縁膜内にポリシリコン柱を形成する工程を示した断
面図である。

【図２５】第３の実施の形態にかかるＤＲＡＭの製造工
程において，ポリシリコン柱が突出したストレージホー
ルを形成する工程を示した断面図である。

【図２６】第３の実施の形態にかかるＤＲＡＭの製造工
程において，薄いポリシリコンを形成する工程を示した
断面図である。

【図２７】第３の実施の形態にかかるＤＲＡＭの製造工
程において，埋め込み酸化膜を形成する工程を示した断
面図である。

【図２８】第３の実施の形態にかかるＤＲＡＭの製造工
程において，表層部の薄いポリシリコンを除去する工程
を示した断面図である。

【図２９】第３の実施の形態にかかるＤＲＡＭの製造工
程において，埋め込み酸化膜を除去する工程を示した断
面図である。

【図３０】第４の実施の形態にかかるＤＲＡＭの製造工
程を示した断面図である。

【図３１】第５の実施の形態にかかるＤＲＡＭの製造工
程を示した断面図である。

【図３２】第６の実施の形態にかかるＤＲＡＭの製造工
程を示した断面図である。

【図３３】第７の実施の形態にかかるＤＲＡＭの製造工
程を示した断面図である。

【図３４】第８の実施の形態にかかるＤＲＡＭの製造工
程を示した断面図である。

【図３５】第９の実施の形態にかかるＤＲＡＭの製造工
程を示した断面図である。

【図３６】従来におけるＤＲＡＭの構成を示した上面図
である。

【図３７】従来におけるＤＲＡＭの構成を示した断面図
である。

【図３８】従来におけるＤＲＡＭの製造工程において，
半導体基板上に素子分離酸化膜を形成する工程を示した
断面図である。

【図３９】従来におけるＤＲＡＭの製造工程において，
半導体基板上にＭＯＳＦＥＴを形成し，さらに第１の絶
縁膜層を形成する工程を示した断面図である。

【図４０】従来におけるＤＲＡＭの製造工程において，
第１の絶縁膜層内にポリシリコン柱を形成する工程を示
した断面図である。

【図４１】従来におけるＤＲＡＭの製造工程において，
ストレージホールを形成する工程を示した断面図であ
る。

【図４２】従来におけるＤＲＡＭの製造工程において，
薄いポリシリコンを形成する工程を示した断面図であ
る。

【図４３】従来におけるＤＲＡＭの製造工程において，
埋め込み酸化膜を形成する工程を示した断面図である。

【図４４】従来におけるＤＲＡＭの製造工程において，
表層部の薄いポリシリコンを除去する工程を示した断面
図である。

【図４５】従来におけるＤＲＡＭの製造工程において，
埋め込み酸化膜および犠牲酸化膜を除去する工程を示し
た断面図である。

【図４６】従来におけるＤＲＡＭの製造工程を示した断
面図である。

【符号の説明】

１ シリコン基板 ２ 素子分離酸化膜 ５ 拡散層 ７ 第１中間絶縁膜 ９ 第２中間絶縁膜 １０ ストッパ窒化膜 １１ 犠牲酸化膜 １２ コンタクトホール １３ 埋込ポリシリコン １４ ストレージホール １５ 薄いポリシリコン １６ 埋込酸化膜 １７ 薄い誘電体膜 １８ 第２ポリシリコン １９ ダミー酸化膜 ２０ 第２の薄いポリシリコン ２１ 第２ストッパ窒化膜 ２２ 第４の酸化膜 ２３ ストレージコンタクトサイズ ２４ ポリシリコン ２５ 粗面のポリシリコン １０１ アクティブ領域 １０２ ワード線 １０３ ビット線コンタクト １０４ ビット線 １０５ セルコンタクト １０６ ストレージコンタクト

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成されたトランジスタの
   電極が，前記半導体基板上の絶縁膜層の開口部内に形成
   された導電体柱を介して，前記絶縁膜層上に形成され前
   記導電体柱の軸方向に開口部を有する筒形状のキャパシ
   タ下部電極と電気的に接続されて成るスタック型キャパ
   シタ構造を有する半導体装置であって：前記導電体柱
   は，前記絶縁膜層から前記キャパシタ下部電極の筒形状
   内部に突出し，前記キャパシタ下部電極の一部を構成す
   るように構成されることを特徴とする半導体装置。
2. 【請求項２】 前記導電体柱の突出部の軸方向の長さ寸
   法は，前記キャパシタ下部電極の筒軸方向の長さ寸法と
   略同一であることを特徴とする請求項１に記載の半導体
   装置。
3. 【請求項３】 前記導電体柱は，前記キャパシタ下部電
   極の筒形状内側の略中央に形成されていることを特徴と
   する請求項１または２に記載の半導体装置。
4. 【請求項４】 前記キャパシタ下部電極は，前記絶縁膜
   層上に形成された第２の絶縁膜の内部に形成されること
   を特徴とする請求項１，２，または３のいずれかに記載
   の半導体装置。
5. 【請求項５】 筒形状軸方向に対して直角方向に切断し
   た前記キャパシタ下部電極の断面積は，前記キャパシタ
   下部電極の開口部面積よりも大きいことを特徴とする請
   求項１，２，３，または４のいずれかに記載の半導体装
   置。
6. 【請求項６】 前記キャパシタ下部電極は，粗面のポリ
   シリコンで形成された層から構成されることを特徴とす
   る請求項１，２，３，４，または５のいずれかに記載の
   半導体装置。
7. 【請求項７】 半導体基板上に第１の絶縁膜層を形成す
   る工程と；前記第１の絶縁膜層上に第２の絶縁膜を形成
   する工程と；前記第１の絶縁膜層と前記第２の絶縁膜を
   開口してコンタクトホールを形成する工程と；前記コン
   タクトホール内に導電体柱を形成する工程と；前記導電
   体柱の周辺部の前記第２の絶縁膜を除去して，前記導電
   体柱を内部に備えるストレージホールを形成する工程
   と；前記ストレージホールの内壁および前記導電体柱の
   表面に導電体膜を形成する工程と；前記第２の絶縁膜を
   除去する工程と；前記導電体膜上および前記第１の絶縁
   膜層上に誘電体膜を形成する工程と；前記誘電体膜上に
   第２の導電体膜を形成する工程と；を有することを特徴
   とする半導体装置の製造方法。
8. 【請求項８】 半導体基板上に第１の絶縁膜層を形成す
   る工程と；前記第１の絶縁膜層上に第２の絶縁膜を形成
   する工程と；前記第１の絶縁膜層と前記第２の絶縁膜を
   開口してコンタクトホールを形成する工程と；前記コン
   タクトホール内に導電体柱を形成する工程と；前記第２
   の絶縁膜を除去する工程と；前記第１の絶縁膜層上に突
   出した前記導電体柱の突出部の表面および前記第１の絶
   縁膜層上に導電体膜を形成する工程と；前記導電体膜上
   に第３の絶縁膜を形成する工程と；前記導電体柱の側壁
   面に形成されている前記導電体膜および前記第３の絶縁
   膜を前記導電体柱の軸方向と直角方向の所定の範囲で残
   し，前記導電体膜および前記第３の絶縁膜を除去する工
   程と；第２の導電体膜を形成する工程と；前記導電体柱
   の側壁面に形成されている前記第２の導電体膜を前記導
   電体柱の軸方向と直角方向の所定の範囲で残し，前記第
   ２の導電体膜を除去する工程と；前記第３の絶縁膜を除
   去する工程と；前記導電体膜上および前記第１の絶縁膜
   層上に誘電体膜を形成する工程と；前記誘電体膜上に第
   ３の導電体膜を形成する工程と；を有することを特徴と
   する半導体装置の製造方法。
9. 【請求項９】 半導体基板上に第１の絶縁膜層を形成す
   る工程と；前記第１の絶縁膜層上に第２の絶縁膜を形成
   する工程と；前記第１の絶縁膜層と前記第２の絶縁膜を
   開口してコンタクトホールを形成する工程と；前記コン
   タクトホール内に導電体柱を形成する工程と；前記導電
   体柱の周辺部の前記第２の絶縁膜を除去して，前記導電
   体柱を内部に備えるストレージホールを形成する工程
   と；前記ストレージホールの内壁および前記導電体柱の
   表面に導電体膜を形成する工程と；前記導電体膜上およ
   び前記第２の絶縁膜上に誘電体膜を形成する工程と；前
   記誘電体膜上に第２の導電体膜を形成する工程と；を有
   することを特徴とする半導体装置の製造方法。
10. 【請求項１０】 前記導電体柱の周辺部の前記第２の絶
    縁膜を除去して，前記導電体柱を内部に備えるストレー
    ジホールを形成する工程において，前記第２の絶縁膜
    は，前記導電体柱に対して異なるエッチングレートが得
    られるエッチングによって除去されることを特徴とする
    請求項７，８，または９のいずれかに記載の半導体装置
    の製造方法。
11. 【請求項１１】 半導体基板上に第１の絶縁膜層を形成
    する工程と；前記第１の絶縁膜層を開口してコンタクト
    ホールを形成する工程と；前記コンタクトホール内に導
    電体柱を形成する工程と；前記第１の絶縁膜層上に第２
    の絶縁膜を形成する工程と；所定の範囲の前記第２の絶
    縁膜を除去するとともに，前記第２の絶縁膜が除去され
    たことにより露出する前記第１の絶縁膜層を所定の深さ
    除去し，前記導電体柱の一部を内部に備えるストレージ
    ホールを形成する工程と；前記ストレージホールの内壁
    および前記導電体柱の表面に導電体膜を形成する工程
    と；前記導電体膜上および前記第２の絶縁膜上に誘電体
    膜を形成する工程と；前記誘電体膜上に第２の導電体膜
    を形成する工程と；を有することを特徴とする半導体装
    置の製造方法。
12. 【請求項１２】 半導体基板上に第１の絶縁膜層を形成
    する工程と；前記第１の絶縁膜層を開口してコンタクト
    ホールを形成する工程と；前記コンタクトホール内に導
    電体柱を形成する工程と；前記第１の絶縁膜層上に第２
    の絶縁膜を形成する工程と；前記第２の絶縁膜上に，第
    ３の絶縁膜を形成する工程と；前記導電体柱の周辺部の
    前記第３の絶縁膜および前記第２の絶縁膜を除去して，
    前記導電柱の一部を内部に備えるストレージホールを形
    成する工程と；前記ストレージホールの内壁を形成する
    前記第２の絶縁膜を前記ストレージホールの軸方向に対
    して直角方向に所定の範囲で除去する工程と；前記スト
    レージホールの内壁および前記導電体柱の表面に導電体
    層を形成する工程と；前記導電体層上および前記第３の
    絶縁膜上に誘電体膜を形成する工程と；前記誘電体膜上
    に第２の導電体層を形成する工程と；を有することを特
    徴とする半導体装置の製造方法。
13. 【請求項１３】 前記ストレージホールを形成する際
    に，前記ストレージホール内に露出した前記第１の絶縁
    膜層を前記ストレージホールの軸方向に所定の深さ除去
    することを特徴とする請求項１２に記載の半導体装置の
    製造方法。