KR20020067981A - 액세스 속도를 향상시킨 반도체 메모리 장치 - Google Patents

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KR20020067981A
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닛본 덴기 가부시끼가이샤
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Abstract

액세스 속도를 향상시키기 위한 1T-1C 메모리 셀을 포함하는 반도체 메모리 장치가 제공된다. 이 반도체 메모리 장치는 기판, 이 기판의 표면부에 형성된 MOS 트랜지스터, 이 MOS트랜지스터를 덮는 층간 절연체, 커패시터 소자, 및 층간 절연체를 관통하여 형성된 콘택트로 이루어진다. 이 콘택트는 커패시터 소자를 MOS 트랜지스터의 소오스에 전기적으로 접속시킨다. 이 콘택트는 금속으로 형성된 금속부를 포함한다. 금속부는 콘택트의 저항을 감소시킴으로써, 반도체 메모리 장치의 액세스 속도를 향상시킨다.

Description

액세스 속도를 향상시킨 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR INCREASING ACCESS SPEED THEREOF}
본 발명은 DRAM과 같은 반도체 메모리 장치에 관한 것이다. 특히, 본 발명은 반도체 메모리 장치의 구조 및 그 제조 방법에 관한 것이다.
통상, 반도체 메모리 장치의 메모리 셀은 하나의 커패시터 및 하나의 MOS 트랜지스터로 이루어진다. 이러한 메모리 셀을 1T-1C 셀이라 한다. DRAM은 1T-1C 셀들이 행렬로 배열된 메모리 셀 어레이를 포함한다.
도 1은 종래의 반도체 메모리 장치에 포함된 1T-1C 메모리 셀을 나타낸다. 종래의 반도체 메모리 장치는 P형 실리콘 기판(100)의 표면부에 형성된 MOS 트랜지스터를 구비한다. MOS 트랜지스터는 게이트 산화막(110), 게이트 전극(103), N형 소오스 영역(113), N형 드레인 영역(114), LDD(lightly doped drain; 저농도 도핑된 드레인), 및 측벽(112)을 포함한다. 게이트 전극(103)은 메모리 장치의 워드 라인으로서 기능한다. 접촉 저항을 감소시키기 위해서, 코발트 실리사이드법이 메모리 장치에 적용된다. 코발트 실리사이드층(132)은 소오스 영역(113)의 표면부에 형성되고, 다른 코발트 실리사이드층(132')은 드레인 영역(114)의 표면부에 형성된다. 또한, 또다른 코발트 실리사이드층(133)은 게이트 전극(103)의 표면부에 형성된다. MOS 트랜지스터는 STI(shallow trench isolation; 얕은 트렌치 분리) 유전체(101)에 의해 다른 소자부(도시안함)로부터 전기적으로 절연된다.
MOS 트랜지스터 및 STI 유전체(101)는 실리콘 질화막(115) 및 층간 절연체(116)로 덮힌다. 실리콘 질화막(115) 및 층간 절연체(116)는 고농도 도핑된 폴리실리콘으로 형성된 커패시터 플러그(104)에 의해 관통된다.
층간 절연체(116)는 층간 절연체(122)에 의해 덮힌다. 층간 절연체(122)는 메모리 셀 커패시터를 수용하기 위한 홀을 구비한다.
각각의 메모리 셀 커패시터는 하부 전극(106), 유전체층(107), 티타늄 질화층(108) 및 폴리실리콘층(109)을 포함한다. 하부 전극(106)은 고농도 도핑된 폴리실리콘으로 형성된다. 하부 전극(106)은 커패시터 플러그(104)를 통해 소오스 영역(113)에 전기적으로 접속된다. 유전체층(107)은 하부 전극(106) 상에 산화 탄탈로 형성된다. 질화 티타늄층(108) 및 폴리실리콘층(109)은 메모리 셀 커패시터의 상부 전극으로서 기능한다.
층간 절연체(122) 및 메모리 셀 커패시터는 층간 절연체(135)로 덮힌다. 질화 티타늄으로 형성된 비트 라인(131)은 층간 절연체(135) 상에 형성된다.
비트 라인 콘택트 플러그(102)는 층간 절연체(116, 122 및 135)를 통해 형성되어 비트 라인(131)을 MOS 트랜지스터의 드레인 영역(114)에 전기적으로 접속시킨다.
메모리 셀을 액세스하기 위해서, 우선, 비트 라인(131)이 소정의 전위로 설정된다. 그 후, 게이트 전극(103)이 풀업되어 MOS 트랜지스터를 활성화시킨다. MOS 트랜지스터의 활성화는 비트 라인 콘택트 플러그(102), MOS 트랜지스터 및 커패시터 플러그(104)를 통해 비트 라인(131)과 메모리 셀 커패시터간에 전하를 교환하게 한다. 전하의 교환은 비트 라인(131)의 전위를 변화하게 한다. 비트 라인(131)의 전위는 메모리 셀 내에 저장된 데이터를 정의하기 위해 검출된다.
종래의 반도체 장치에 있어서, 도핑된 폴리실리콘으로 형성된 커패시터 플러그(104)는 비트 라인(131)과 메모리 셀 커패시터의 하부 전극(106)간의 저항을 증가시킨다. 이는 메모리 장치의 액세스 속도를 저하시킨다. 비트 라인(131)과 메모리 셀 커패시터간의 저항은 감소되는 것이 바람직하다.
또한, 종래의 메모리 장치는 높은 애스펙트비를 가지는 콘택트 홀을 형성하기 위한 에칭 기술을 필요로 한다. 비트 라인 콘택트 플러그(102)를 형성하기 전에, 높은 애스펙트비를 가지는 콘택트 홀이 층간 절연체(135)의 표면으로부터 MOS트랜지스터의 드레인 영역(114)까지 형성되는 것이 필요하다. 높은 애스팩트비를 가지는 콘택트 홀을 형성해야 하는 필요성은 제조 과정을 어렵게 한다.
Yamanaka 등은 PCT 공보(WO99/28795)에 신뢰성을 향상시키고 메모리 셀의 크기를 감소시킨 다른 반도체 메모리 장치를 개시한다. 이 반도체 메모리 장치는 메모리 셀 영역 및 논리 회로 영역을 포함한다. 메모리 셀 영역은 제1 트랜지스터를 포함하고, 논리 회로 영역은 상보적으로 동작하는 제2 및 제3 트랜지스터를 포함한다. 제1, 제2 및 제3 트랜지스터는 유전체로 덮힌다. 금속의 배선은 메모리 셀 영역 및 논리 회로 영역에 걸쳐 유전체층 상에 형성된다. 배선과 제1, 제2 및 제3 트랜지스터간의 전기적 접속은, 유전체를 통해 제조된 홀 내에 도전체를 포함하는 콘택트에 의해 달성된다. Yamanaka 등은 콘택트 내에 포함된 도전체가 질화 티타늄 또는 텅스텐 티타늄으로 형성된다는 것을 개시한다.
Shen 등은 미국 특허 번호 제6,136,660호 및 일본 특개평12-114475호에 메모리 셀의 제조 과정을 용이하게 하는 다른 반도체 메모리 셀을 개시한다. 메모리 셀은 전계 효과 트랜지스터 및 스택형 커패시터를 포함한다. 이 스택형 커패시터는, 셀의 저장 노드에 접속된 전도성 플러그에 접촉시키는 도전체층에 중첩하는 유전체층의 일부의 측벽에 걸친 플라티늄층에 의해 형성된 하나의 플레이트를 가진다. 커패시터 유전체는 유전체층 부분의 상부 및 측벽에 중첩하고, 커패시터의 다른 플레이트는 커패시터 유전체에 걸쳐 플라티늄층에 의해 형성된다.
Ohno는 특개평12-156479호에 접합 링크, 용량 손실 및 실리콘과 전극 재료간의 반응을 감소시킨 실린더형 MIM(Metal Insulator Metal; 금속-절연체-금속) 구조의 커패시터를 가지는 또다른 반도체 메모리 장치를 개시한다. 이 메모리 장치는 능동 소자가 형성된 반도체 기판을 구비한다. 이 반도체 기판은 층간 절연막으로 덮힌다. 콘택트 홀은 층간 절연막을 통해 형성되어 능동 소자에 도달한다. 전도성 재료로 만들어진 플러그는 콘택트 홀 내에 형성된다. 배리어층은, 적어도 플러그의 상부를 덮는 층간 절연막 상에 형성된다. 실린더형 하부 전극은 플러그 상에 형성된다. 유전체는 하부 전극 상에 형성되고, 상부 전극은 유전체 상에 형성된다.
Saitoh 등은 일본 특개평11-214644호에 제조 과정의 결함을 방지하는 COB(capacitor over bit line; 비트 라인에 걸친 커패시터) 구조를 가지는 또다른 반도체 메모리 장치를 개시한다. 이 반도체 메모리 장치는 반도체 기판 상에 산화 실리콘으로 형성된 제1 절연막을 구비한다. 배선은 제1 절연막 상에 형성된다. 배선은 제2 절연막으로 덮힌다. 높은 ε의 유전체를 포함하는 메모리 셀 커패시터는 제2 절연막 상에 형성된다. 배선은 제1 절연막에 접촉하는 도천체층을 포함하며, 이 도전체층은 티타늄 이외의 고융점 금속, 또는 고융점 금속 질화물로 형성된다.
본 발명의 목적은, 비트 라인과 메모리 셀 커패시터간의 저항을 감소시킴으로써 반도체 메모리의 액세스 속도를 향상시키는 것이다.
본 발명의 다른 목적은, 높은 애스펙트비를 가지는 콘택트 홀의 형성을 피함으로써 반도체 메모리의 제조 과정을 용이하게 하는 것이다.
본 발명의 또다른 목적은, 메모리 셀 커패시터의 커패시터 전극들간의 단락 회로를 방지함으로써 반도체 장치의 신뢰성을 향상시키는 것이다.
도 1은 종래 기술의 DRAM을 개략적으로 나타내는 도.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 개략 단면도.
도 3은 제1 실시예의 반도체 메모리 장치의 개략 확대 단면도.
도 4는 제1 실시예의 반도체 메모리 장치의 다른 개략 확대 단면도.
도 5는 실리콘 기판의 표면부에 형성된 MOS 트랜지스터를 나타내는 개략 단면도.
도 6은 MOS 트랜지스터를 덮는 층간 절연체를 관통하여 형성된 콘택트 홀을 나타내는 개략 단면도.
도 7은 콘택트 홀을 충전하기 위해 증착된 질화 티타늄막 및 고융점 금속막을 나타내는 개략 단면도.
도 8은 콘택트 홀 내에 형성된 커패시터 플러그 및 매립된 비트 라인 콘택트 플러그를 나타내는 개략 단면도.
도 9는 메모리 셀 커패시터를 수용하기 위해 형성된 개구부를 나타내는 개략 단면도.
도 10은 전체 구조를 덮기 위해 증착된 배리어층, 및 개구부를 부분적으로충전하는 레지스트층을 나타내는 개략 단면도.
도 11은 배리어층의 에칭을 나타내는 개략 단면도.
도 12는 전체 구조를 덮기 위해 증착된 도핑된 폴리실리콘막, 및 개구부를 부분적으로 충전하는 레지스트층을 나타내는 개략 단면도.
도 13은 도핑된 폴리실리콘막의 에칭을 나타내는 개략 단면도.
도 14는 매립된 비트 라인 콘택트 플러그를 노출시키기 위해 형성된 콘택트 홀을 나타내는 개략 단면도.
도 15는 비트 라인 콘택트 플러그 및 비트 라인을 나타내는 개략 단면도.
도 16은 제2 실시예의 반도체 메모리 장치의 개략 단면도.
도 17은 DRAM 영역 및 논리 회로 영역 모두에 형성된 MOS 트랜지스터 및 플러그를 나타내는 개략 단면도.
도 18은 메모리 셀 커패시터, 및 이 메모리 셀 커패시터를 덮기 위해 형성된 층간 절연체를 나타내는 개략 단면도.
도 19는 제3 실시예의 반도체 메모리 장치의 개략 단면도.
도 20은 제3 실시예의 반도체 메모리 장치의 개략 확대 단면도.
도 21은 기판의 표면부에 형성된 MOS 트랜지스터, 및 MOS 트랜지스터의 소오스/드레인 영역을 노출시키기 위해 형성된 콘택트 홀을 나타내는 개략 단면도.
도 22는 콘택트 홀 내에 형성된 커패시터 플러그 및 매립된 비트 라인 콘택트 플러그를 나타내는 개략 단면도.
도 23은 메모리 셀 커패시터를 수용하기 위해 형성된 개구부를 나타내는 개략 단면도.
도 24는 전체 구조를 덮는 배리어층 및 폴리실리콘층을 나타내는 개략 단면도.
도 25는 배리어층 및 폴리실리콘층의 동시적인 에칭을 나타내는 개략 단면도.
도 26은 동시적인 에칭을 위해 마스크로서 사용되는 레지스트층을 제거하는 동안 배리어층의 선택적인 에칭을 나타내는 개략 단면도.
도 27은 에칭된 배리어층을 나타내는 개략 단면도.
도 28은 배리어층의 선택적인 에칭의 이점을 나타내는 개략 단면도.
도 29는 형성된 메모리 셀 커패시터를 나타내는 개략 단면도.
도 30은 매립된 비트 라인 콘택트를 노출시키기 위해 형성된 콘택트 홀을 나타내는 개략 단면도.
도 31은 비트 라인 콘택트 플러그, 및 이 비트 라인 콘택트 플러그에 접속된 비트 라인을 나타내는 개략 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : STI 유전체
6, 6' : 하부 전극
8, 8' : 상부 전극
10 : 게이트 전극
11, 11' : LDD
12 : 측벽
13 : 소오스 영역
14 : 드레인 영역
16 : 층간 절연체
17 : 커패시터 플러그
17a, 18a : 콘택트 홀
18 : 매립된 비트 라인 콘택트 플러그
20 : 금속층
21 : 실리콘 산질화막
22 : 층간 절연체
23, 23' : 질화 티타늄층
23-1, 23-1' : 하부
23-2, 23-2' : 측부
24 : 레지스트층
25, 25' : 도핑된 폴리실리콘층
26 : 레지스트층
28, 28' : 질화 티타늄층
31 : 비트 라인
32, 32', 33 : 코발트 실리사이드층
35 : 층간 절연체
36 : 콘택트 홀
50 : 실리콘 기판
60 : 매립된 콘택트 플러그
100 : P형 실리콘 기판
101 : STI 유전체
102 : 비트 라인 콘택트 플러그
107 : 유전체층
108 : 질화 티타늄층
113 : N형 소오스 영역
114 : N형 드레인 영역
115 : 실리콘 질화막
116 : 층간 절연체
본 발명의 한 태양에 따르면, 반도체 메모리 장치는 기판, 이 기판의 표면부에 형성된 MOS 트랜지스터, 이 MOS 트랜지스터를 덮는 제1 층간 절연체, 커패시터 소자, 및 제1 층간 절연체를 통해 형성된 제1 콘택트로 이루어진다. 커패시터 소자는 하부 전극, 이 하부 전극 상에 형성된 유전체층, 및 이 유전체층 상에 형성된 상부 전극을 포함한다. 제1 콘택트는 하부 전극을 MOS 트랜지스터의 소오스에 전기적으로 접속시킨다. 제1 콘택트는 금속으로 형성된 제1 금속부를 포함한다.
금속이 고융점 금속일 때, 제1 콘택트는 MOS 트랜지스터의 소오스와 제1 금속부간에 형성된 배리어층을 더 포함하는 것이 바람직하다.
고융점 금속은 텅스텐이고, 배리어층은 질화 티타늄으로 형성되는 것이 바람직하다.
하부 전극은 유전체층에 접속된 폴리실리콘층, 및 제1 금속부와 폴리실리콘층 사이에 형성된 전극 배리어층을 포함하는 것이 바람직하다. 이 경우, 전극 배리어층은 질화 티타늄으로 형성되는 것이 바람직하다.
반도체 메모리 장치는 제1 층간 절연체를 관통하여 형성된 제2 콘택트를 더 구비하고, 제2 콘택트는 제1 금속부와 동일한 금속으로 형성된 제2 금속부를 포함하는 것이 바람직하다.
제1 및 제2 금속부에 사용되는 금속부가 텅스텐일 때, 제2 콘택트는 MOS 트랜지스터의 드레인과 제2 금속부 사이에 질화 티타늄으로 형성된 제2 배리어층을 더 포함하는 것이 바람직하다.
이 경우, 반도체 메모리 장치는, 커패시터 소자 및 제1 층간 절연체를 덮는 제2 층간 절연체, 제2 층간 절연체를 관통하여 형성된 제3 콘택트, 및 제2 층간 절연체 상에 형성된 비트 라인을 더 구비하고, 제2 콘택트 및 제3 콘택트는 MOS 트랜지스터의 드레인을 비트 라인에 전기적으로 접속시키는 것이 바람직하다.
반도체 메모리 장치가 주변 회로로서 기판의 표면부에 형성된 다른 MOS 트랜지스터를 더 구비할 때, 반도체 메모리 장치는, 제1 층간 절연체를 관통하여 형성되어 상기 다른 MOS 트랜지스터의 소오스/드레인에 접속된 제4 콘택트, 및 제2 층간 절연체를 관통하여 형성되어 제4 콘택트에 접속된 제5 콘택트를 더 포함하고, 제4 콘택트는 금속으로 형성된 제3 금속부를 포함하는 것이 바람직하다.
하부 전극은, 유전체층에 접속된 폴리실리콘층, 및 제1 금속부와 폴리실리콘층 사이에 형성된 전극 배리어층을 포함하는 것이 바람직하다.
이 경우, 전극 배리어층은 질화 티타늄으로 형성되는 것이 바람직하다.
반도체 메모리 장치가 제1 층간 절연체를 덮는 제2 층간 절연체를 더 구비하고 홀이 제2 층간 절연체를 관통하여 형성될 때, 전극 배리어층은, 제1 콘택트의 금속부 상에 형성된 하부 배리어부, 및 이 하부 배리어부에 접속되고, 홀의 측면 상에 형성되어 제2 층간 절연체의 상면을 향해 연장하는 측부 배리어부를 포함하며, 폴리실리콘층은, 하부 배리어부 상에 형성된 하부 전극부, 및 이 하부 전극부에 접속되고 측부 배리어부 상에 형성된 측부 전극부를 포함하며, 측부 전극부의단부는 제2 층간 절연체의 상면과 거의 정합하는 반면에, 측부 배리어부의 단부는 제2 층간 절연체의 상면과 정합하지 않고, 측부 배리어부는 상기 제2 층간 절연체의 상면에 도달하지 않는 것이 바람직하다.
본 발명의 다른 태양에 따르면, 반도체 메모리 장치의 제조 방법은,
기판을 제공하는 단계;
기판의 표면부에 게이트, 소오스 및 드레인을 포함하는 MOS 트랜지스터를 형성하는 단계;
층간 절연체를 형성하여 MOS 트랜지스터를 덮는 단계;
MOS 트랜지스터의 소오스에 접속되도록 제1 층간 절연체를 관통하여 제1 콘택트를 형성하는 단계 - 제1 콘택트는 금속으로 형성된 제1 금속부를 포함함 -;
제1 콘택트에 접속된 하부 전극을 형성하는 단계;
하부 전극 상에 유전체층을 형성하는 단계; 및
유전체층 상에 상부 전극을 형성하는 단계를 구비한다.
본 발명의 방법은,
제2 층간 절연체를 형성하여 제1 층간 절연체 및 제1 콘택트를 덮는 단계; 및
제2 층간 절연체를 관통하여 홀을 형성하여 제1 콘택트를 노출시키는 단계를 더 포함하며,
하부 전극을 형성하는 단계는,
홀의 측면 및 저면 상에 전도성 재료 배리어막을 증착하는 단계,
전도성 재료 배리어막 상에 폴리실리콘막을 증착하는 단계,
홀 외부의 전도성 재료 배리어막 및 폴리실리콘막의 외부 부분을 동시에 제거하여 전극 배리어층 및 폴리실리콘층을 형성하는 단계, 및
폴리실리콘층은 에칭하지 않으면서 전도성 재료 배리어막이 제2 층간 절연체의 상면에 도달하지 않도록 제2 층간 절연체의 상면 주변에서 전극 배리어층의 단부를 선택적으로 에칭하는 단계를 구비하는 것이 바람직하다.
이 경우, 본 발명의 방법은,
폴리실리콘막을 증착하는 단계 후에, 폴리실리콘막에 레지스트층을 형성하여 홀을 충전하는 단계 - 레지스트층은 동시에 에칭하는 단계를 위한 마스크로서 사용됨 -; 및
플루오르화 탄소를 포함하는 분위기에서 플라즈마법에 의해 레지스트층을 제거하는 단계를 더 구비하고, 선택적으로 에칭하는 단계는 레지스트층을 제거하는 단계 동안 동시에 달성하는 것이 바람직하다.
또한, 본 발명의 방법은,
에칭 스토퍼층을 형성하여 제1 콘택트 및 제1 층간 절연체를 덮는 단계;
에칭 스토퍼층 상에 제2 층간 절연체를 형성하는 단계;
제2 층간 절연체를 에칭하여 에칭 스토퍼층의 일부를 노출시키는 단계 - 제2 층간 절연체의 에칭은 에칭 스토퍼층에 의해 중지됨 -; 및
에칭 스토퍼층을 제1 콘택트까지 에칭하여 제2 층간 절연체 및 에칭 스토퍼층을 관통하는 홀을 형성하고, 하부 전극, 유전체층 및 상부 전극을 상기 홀 내부에 배치하는 단계를 더 포함하는 것이 바람직하다.
또한, 본 발명의 방법은,
제1 층간 절연체를 관통하여 금속으로 형성된 제2 금속부를 포함하는 제2 콘택트를 형성하여 드레인에 접속시키는 단계 - 제1 콘택트 및 제2 콘택트를 동시에 형성함 -; 및
비트 라인을 형성하여, 제2 콘택트를 통해 드레인에 전기적으로 접속시키는 단계를 더 구비하는 것이 바람직하다.
이 경우, 본 발명의 방법은,
주변 회로로서 기판의 표면부에 다른 MOS 트랜지스터를 형성하는 단계;
제1 층간 절연체를 관통하여 제3 콘택트를 형성하여 다른 MOS 트랜지스터의 소오스/드레인 영역에 접속시키는 단계 - 제3 콘택트는 금속으로 형성된 제3 금속부를 포함하고, 제1, 제2 및 제3 콘택트를 동시에 형성함 -; 및
배선을 형성하여, 제3 콘택트를 통해 소오스/드레인 영역에 전기적으로 접속시키는 단계를 더 구비하는 것이 바람직하다.
[실시예]
이하, 첨부 도면을 참조하여 본 발명에 따른 반도체 메모리 장치를 설명한다.
제1 실시예
도 2에 도시된 바와 같이, 제1 실시예의 반도체 메모리 장치는 MOS 트랜지스터 및 메모리 셀 커패시터를 각각 포함하는 메모리 셀을 구비한다. 도 2에는, 2개의 메모리 셀이 도시된다.
메모리 셀내에 포함된 MOS 트랜지스터는, 실리콘 기판(50)의 표면부에 형성된다. 상세하게는, STI 유전체(1), LDD(11), N형 소오스 영역(13) 및 N형 드레인 영역(14)이 실리콘 기판(50)의 표면부에 형성된다. 게이트 유전체(9)가 실리콘 기판(50) 상에 형성되고, 게이트 전극(10)이 게이트 전극(9) 상에 형성된다. 게이트 전극(10)은 메모리 장치의 워드 라인으로서 기능한다. 측벽(12)이 게이트 전극(10)의 양면 상에 형성되어, LDD(11) 위에 배치된다. 코발트 실리사이드 기술이 접촉 저항을 저하시키기 위해 메모리 장치에 적용된다. 소오스 영역(13)은 표면부에 코발트 실리사이드층(32)을 각각 가지고, 드레인 영역(14)은 표면부에 코발트 실리사이드층(32')을 가진다. 또한, 게이트 전극(10)은 표면부에 코발트 실리사이드층(33)을 각각 가진다. 게이트 전극(10), LDD(11), 소오스 영역(13) 및 드레인 영역(14)은 2개의 MOS 트랜지스터들을 이룬다. 이 MOS 트랜지스터들은 STI 유전체(1)에 의해 실리콘 기판(50) 상의 다른 소자들로부터 전기적으로 절연된다.
이 MOS 트랜지스터는 실리콘 질화막(15) 및 층간 절연체(16)로 덮힌다. 실리콘 질화막(15) 및 층간 절연체(16)는 커패시터 플러그(17) 및 매립된 비트 라인 콘택트 플러그(18)에 의해 관통된다. 도 3에 도시된 바와 같이, 커패시터 플러그(17) 및 매립된 비트 라인 콘택트 플러그(18)는 배리어층(19), 및 이 배리어층(19) 내부에 증착된 금속층(20)으로 형성된다. 배리어층(19)은 질화 티타늄으로 형성되고, 금속층(20)은 텅스텐과 같은 고융점 금속으로 형성된다. 배리어층(19)은 실리콘 기판(50)의 실리콘과 금속층(20)의 고융점 금속과의 반응을 방지하는 확산 배리어로서 기능한다. 금속층(20)에 텅스텐을 사용하는 것은, 증착의 용이, 양호한 순응성, 높은 전도성 및 높은 온도 안정성 때문에 바람직하다. 높은 전도성을 가지는 금속층(20)은 커패시터 플러그(17)의 저항을 감소시킴으로써, 메모리 셀의 액세스 속도를 향상시킨다.
도 2에 도시된 바와 같이, 층간 절연체(16)는 실리콘 산질화막(21) 및 층간 절연체(22)로 덮힌다. 층간 절연체(22)는 플라즈마 CVD법에 의해 증착된 산화 실리콘으로 형성된다. 실리콘 산질화막(21)은 층간 절연체(22)의 에칭을 위한 에칭 스토퍼이다.
메모리 셀 커패시터는 층간 절연체(22) 내에 매립된다. 층간 절연체(22)는 메모리 셀 커패시터를 수용하는 홀을 내부에 가진다.
메모리 셀 커패시터는 하부 전극(6), 유전체층(27) 및 상부 전극(8)을 각각 포함한다. 하부 전극(6)은 커패시터 플러그(17)를 통해 MOS 트랜지스터의 소오스 영역(13)에 전기적으로 접속된다. 모든 상부 전극(8)은 서로 전기적으로 접속되어 동일한 전위를 가진다. 상부 전극(8)은 메모리 장치의 플레이트 라인으로서 기능한다.
도 4에 도시된 바와 같이, 하부 전극(6)은 질화 티타늄층(23) 및 도핑된 폴리실리콘층(25)을 포함한다. 질화 티타늄층(23)은 금속층(20) 상의 커패시터 플러그(17)에 접속된다.
질화 티타늄층(23)은 도핑된 폴리실리콘층(25)으로부터 금속층(20)으로의 실리콘의 확산을 방지하고, 금속층(20)으로부터 도핑된 폴리실리콘층(25)으로의 고융점 금속의 확산을 방지한다. 또한, 큰 전도성을 가지는 질화 티타늄층(23)은 하부 전극(6)의 저항을 감소시킴으로써, 메모리 셀의 액세스 속도를 향상시킨다.
질화 티타늄층(23)은 커패시터 플러그(17) 상에 형성된 하부(23-1), 및 층간 절연체(22)를 관통하여 형성된 홀의 측면 상에 형성된 측부(23-2)를 포함한다. 측부(23-2)는 하부(23-1)에 접속되고, 홀의 측면을 따라 층간 절연체(22)의 상면 방향으로 연장한다. 측부(23-2)는 층간 절연체(22)의 상면에 도달하지 않으며, 이는 측부(23-2)의 단부가 층간 절연체(22)의 상면과 정합되지 않음을 나타낸다.
도핑된 폴리실리콘층(25)은 질화 티타늄층(23) 상에 증착된다. 도핑된 폴리실리콘층(25)의 측부는 층간 절연체(22)를 통해 형성된 홀을 따라 연장하고, 도핑된 폴리실리콘층(25)의 단부는 층간 절연체(22)의 상면과 거의 정합된다. 층간 절연체(22)의 상면에 도달하지 않는 질화 티타늄층(23)은, 도핑된 폴리실리콘층(25) 내에 미세 계단 구조를 만든다.
유전체층(27)은 하부 전극(6)의 도핑된 폴리실리콘층(25) 상에 증착된다. 유전체층(27)은 높은 유전율 재료, 바람직하게는 산화 탄탈로 형성된다. 또한, 유전체층(27)은 도핑된 폴리실리콘층(25) 내의 미세 계단 구조로 인해 미세 계단 구조를 가진다.
유전체층(27) 상에 형성된 상부 전극(8)은, 질화 티타늄층(28) 및 도핑된 폴리실리콘층(29)을 포함한다. 질화 티타늄층(28)은 유전체층(27) 상에 형성되고, 도핑된 폴리실리콘층(29)은 질화 티타늄층(28) 상에 형성된다.
도 2에 도시된 바와 같이, 메모리 셀 커패시터 및 층간 절연체(22)는 층간절연체(35)로 덮힌다. 비트 라인(31)은 층간 절연체(35) 상에 형성된다. 층간 절연체(35)는 텅스텐으로 형성된 비트 라인 콘택트 플러그(30)에 의해 관통된다. 비트 라인 콘택트 플러그(30)는 매립된 비트 라인 콘택트 플러그(18)에 도달한다. 매립된 비트 라인 콘택트 플러그(18) 및 비트 라인 콘택트 플러그(30)는 비트 라인(31)을 MOS 트랜지스터의 드레인 영역(14)에 전기적으로 접속시킨다.
도 5 내지 도 16은 제1 실시예의 메모리 장치의 제조 과정을 나타낸다. 도 5에 도시된 바와 같이, 이 제조 과정은, P형 실리콘 기판(50)의 표면부에 MOS 트랜지스터를 형성함으로써 시작한다. 상세하게는, 우선, P형 실리콘기판(50) 상에 3500Å의 두께를 가지는 STI 유전체(1)를 형성한다. 그 후, P형 실리콘 기판(50)의 표면부에 이온 주입법에 의해 벽(도시안함)을 형성한다. 게이트 유전체(9)를 형성한 후, 게이트 유전체(9) 상에 고농도 도핑된 폴리실리콘층을 증착한다. 게이트 유전체(9)는 70Å의 두께를 가지고, 고농도 도핑된 폴리실리콘층은 1500Å의 두께를 가진다. 고농도 도핑된 폴리실리콘층을 포토리소그래피 및 플라즈마 에칭법에 의해 패터닝하여 게이트 전극(10)을 형성한다. 그 후, N형 도펀트를 약간 주입하여 LDD 영역(11)을 형성한다. 게이트 전극(10)의 양면 상에 측벽(12)을 형성한 후, N형 도펀트를 많이 주입하여 소오스 영역(13) 및 드레인 영역(14)을 형성한다. 다음, 소오스 영역(13), 드레인 영역(14) 및 게이트 전극(10) 상에 종래의 코발트 실리사이드법에 의해 코발트 실리사이드층(32, 32' 및 33)을 각각 형성하여, MOS 트랜지스터의 형성을 완료한다. 그 후, MOS 트랜지스터를 실리콘 질화막(15)으로 덮는다.
도 6에 도시된 바와 같이, 실리콘 질화막(15) 상에 6000Å 두께의 실리콘 산화막을 형성하여 층간 절연체(16)를 형성한다. 그 후, 층간 절연체(16) 및 실리콘 질화막(15)을 관통하는 콘택트 홀(17a 및 18a)을 형성한다. 콘택트 홀(17a)은 소오스 영역(13)을 노출시키고, 콘택트 홀(18a)은 드레인 영역(14)을 노출시킨다.
도 7에 도시된 바와 같이, 배리어층(19)으로서 질화 티타늄층을 증착하여 전체 구조를 덮는다. 그 후, 배리어층(19) 상에 금속층(20)으로서 고융점 텅스텐층을 연속적으로 증착한다. 배리어층(19) 및 금속층(20)으로 콘택트 홀(17a 및 18a)을 충전한다.
도 8에 도시된 바와 같이, 콘택트 홀(17a 및 18a) 외부의 배리어층(19)과 금속층(20)의 상면부를 에치백법 또는 CMP법에 의해 제거한다. 배리어층(19)과 금속층(20)의 외부를 제거함으로써, 커패시터 플러그(17) 및 매립된 비트 라인 콘택트 플러그(18)의 형성을 완료한다.
도 9에 도시된 바와 같이, 전체 구조 상에 실리콘 산질화막(21) 및 층간 절연체(22)를 연속적으로 증착한다. 실리콘 산질화막(21)은 500Å의 두께를 가지고, 층간 절연체(22)는 10000Å의 두께를 가진다. 그 후, 층간 절연체(22)를 포토리소그래피 및 건식 에칭법에 의해 에칭하여 개구부(34)를 형성한다. 실리콘 산질화막(21)의 표면 상에서 층간 절연체(22)의 에칭을 일시 중지한다. 그 후, 실리콘 산질화막(21) 및 층간 절연체(16)의 상면부를 에칭하여 커패시터 플러그(17)의 상면을 노출시킨다. 층간 절연체(22)의 에칭을 일시 중지시키는 실리콘 산질화막(21)은 개구부의 형성의 제어성을 향상시킨다.
그 후, 도 10에 도시된 바와 같이, 질화 티타늄층(23)으로서 100Å 두께의 질화 티타늄막을 증착하여 전체 구조를 덮는다. 그 후, 개구부(34) 내부에 레지스트층(24)을 증착한다. 개구부(34)를 레지스트층(24)으로 부분적으로 충전한다.
도 11에 도시된 바와 같이, 레지스트층(24)을 마스크로서 사용하여 질화 티타늄층(23)을 에치백한다. 개구부(34) 내부에만 질화 티타늄층(23)이 잔류한다.
레지스트층(24)을 제거한 후, 도 12에 도시된 바와 같이, 550Å 두께의 고농도 도핑된 비정질 실리콘막을 증착하여 전체 구조를 덮는다. 비정질 실리콘막을 열적으로 결정화하여 폴리실리콘층(25)을 형성한다. 결정화 동안, 폴리실리콘층(25)의 표면부에 적절한 열처리에 의해 반구형 그레인을 형성한다. 그 후, 개구부(34) 내부에 레지스트층(26)을 증착한다.
그 후, 도 13에 도시된 바와 같이, 레지스트층(26)을 마스크로서 사용하여 폴리실리콘층(25)을 에치백한다. 폴리실리콘층(25)의 상면부를 제거하고, 개구부(34) 내부에만 폴리실리콘층(25)이 잔류한다. 레지스트층(26)을 제거하여, 질화 티타늄층(23) 및 폴리실리콘층(25)으로 이루어지는 하부 전극(6)의 제조를 완료한다.
그 후, 도 14에 도시된 바와 같이, 산화 탄탈막, 질화 티타늄막 및 도핑된 폴리실리콘막을 연속적으로 증착하여 전체 구조를 덮는다. 유전체층(27)의 증착은 CVD법에 의해 달성된다. 산화 탄탈막, 질화 티타늄막 및 도핑된 폴리실리콘막의 두께는 각각 80Å, 100Å 및 1500Å이다. 그 후, 산화 탄탈막, 질화 티타늄막 및 도핑된 폴리실리콘막을 패터닝하여 유전체층(27), 질화 티타늄층(28) 및 도핑된 폴리실리콘층(29)을 형성한다. 질화 티타늄층(28) 및 도핑된 폴리실리콘층(29)은 상부 전극(8)을 이룬다. 상술한 제조 과정에 의해 메모리 셀 커패시터의 형성을 완료한다.
메모리 셀 위에 층간 절연체(35)로서 실리콘 산화막을 증착한 후, 층간 절연체(35), 층간 절연체(22) 및 실리콘 산질화막(21)을 관통하여 콘택트 홀(36)을 형성하여 매립된 비트 라인 콘택트 플러그(18)의 일부를 노출시킨다. 종래의 메모리 장치는 도 1에 도시된 바와 같이 MOS 트랜지스터의 드레인 영역(114)을 노출시키기 위해 높은 애스펙트비의 콘택트 홀을 형성하는 것이 필요하지만, 매립된 비트 라인 콘택트 플러그(18)는 콘택트 홀(36)의 애스펙트비를 감소시킨다. 감소된 애스펙트비는 콘택트 홀(36)의 형성을 용이하게 한다. 이 실시예의 메모리 장치는 매립된 비트 라인 콘택트 플러그(18)로 인해 제조 과정을 용이하게 하는 이점을 가진다.
그 후, 도 15에 도시된 바와 같이, 콘택트 홀(36)을 텅스텐으로 충전하여 비트 라인 콘택트 플러그(30)를 형성한다. 그 후, 층간 절연체(35) 상에 비트 라인(36)을 형성한다. 비트 라인 콘택트 플러그(30) 및 매립된 비트 라인 콘택트 플러그(18)에 의해 비트 라인(31)과 드레인 영역(14)간의 전기적 접속을 달성한다.
제1 실시예에서, 커패시터 플러그(17)의 저항을 고융점 금속으로 형성된 금속층(20)에 의해 감소시키고, 이는 메모리 장치의 액세스 속도를 향상시킨다.
또한, 질화 티타늄층(23) 및 도핑된 폴리실리콘층(25)의 적층 구조는 하부 전극(6)의 저항을 감소시킴으로써, 메모리 장치의 액세스 속도를 향상시킨다.
또한, 제1 실시예의 메모리 장치는, 매립된 비트 라인 콘택트 플러그(18)로인해 비트 라인(31)과 드레인 영역(14)간의 콘택트를 형성하는 것이 용이하다. 매립된 비트 라인 콘택트 플러그(18)는 높은 애스펙트비의 콘택트 홀을 형성하는 제조 과정을 배제함으로써, 비트 라인(31)과 드레인 영역(14)간의 콘택트를 형성하기 위한 에칭 과정을 용이하게 한다.
제2 실시예
제2 실시예에서, 행 디코더, 열 디코더, 제어기 및 센스 증폭기와 같은 주변 논리 회로의 형성은 메모리 셀의 형성 동안에 동시에 행해진다.
도 16에 도시된 바와 같이, 제2 실시예의 메모리 장치는 동일한 실리콘 기판(50) 상에 형성된 DRAM 영역 및 논리 회로 영역으로 이루어진다. DRAM 영역은 메모리 셀을 수용하고, 논리 회로 영역은 주변 논리 회로를 수용한다.
DRAM 영역의 구조는 제1 실시예와 동일하다.
논리 회로 영역의 구조는 다음과 같다. 주변 논리 회로에 사용되는 MOS 트랜지스터는 실리콘 기판(50)의 표면부에 형성된다. 논리 회로 영역의 MOS 트랜지스터는 동일한 구조를 가지고, DRAM 영역의 MOS 트랜지스터와 동일한 과정으로 제조한다. 이는 도 17의 DRAM 영역 및 논리 회로 영역 모두에 동일한 도면 부호를 사용하는 것으로 나타낸다.
논리 회로 영역의 MOS 트랜지스터는 실리콘 질화막(15) 및 층간 절연체(16)로 덮힌다. 실리콘 질화막(15) 및 층간 절연체(16)는 매립된 콘택트 플러그(60)에 의해 관통된다. 층간 절연체(16)는 실리콘 산질화막(21), 층간 절연체(22) 및 층간 절연체(35)로 덮힌다. 실리콘 산질화막(21), 층간 절연체(22) 및 층간절연체(35)는 상호 접속 콘택트 플러그(63)에 의해 관통된다. 실리콘 질화막(15), 층간 절연체(16), 실리콘 산질화막(21), 층간 절연체(22) 및 층간 절연체(35)는 DRAM 영역으로 이어져 있다.
논리 회로 영역의 층간 절연체(35) 상에 배선(64)이 형성된다. 이 배선(64)은, 매립된 콘택트 플러그(60) 및 상호 접속 콘택트 플러그(63)를 통하여 소오스 영역 및 드레인 영역(13 및 14)에 전기적으로 접속된다. 매립된 콘택트 플러그(60)는 DRAM 영역의 매립된 비트 라인 콘택트 플러그(18)와 동일한 구조를 가지고, 이 모두는 동일한 제조 과정의 단계로 제조된다. 또한, 상호 접속 콘택트 플러그(63)는 DRAM 영역의 비트 라인 콘택트 플러그(30)와 동일한 구조를 가지고, 이 모두는 동일한 제조 과정의 단계로 제조된다.
도 17 및 도 18은 제2 실시예의 메모리 장치의 제조 과정을 나타낸다. DRAM 영역 및 논리 회로 영역 모두에 실리콘 기판(50)의 표면부에 MOS 트랜지스터를 형성함으로써 제조 과정을 시작한다. MOS 트랜지스터의 제조 과정은 제1 실시예와 동일하다.
MOS 트랜지스터 위에 실리콘 질화막(15) 및 층간 절연체(16)를 증착한 후, 커패시터 플러그(17), 매립된 비트 라인 콘택트 플러그(18) 및 매립된 콘택트 플러그(60)를 동일한 제조 단계로 동시에 형성한다. 플러그의 제조는, DRAM 영역 및 논리 회로 영역 모두의 소오스 영역 및 드레인 영역(13 및 14)의 일부를 노출시키는 개구 콘택트 홀을 형성함으로써 시작한다. 질화 티타늄막 및 고융점 금속막을 증착한 후, 콘택트 홀 외부의 질화 티타늄막 및 고융점 금속막의 표면부를 에치백법 또는 CMP법에 의해 제거한다. 외부 부분을 제거함으로써, 커패시터 플러그(17), 매립된 비트 라인 콘택트 플러그(18) 및 매립된 콘택트 플러그(60)의 형성을 완료한다.
그 후, 도 18에 도시된 바와 같이, 실리콘 산질화막(21) 및 층간 절연체(22)를 연속적으로 증착한 후, 층간 절연체(22) 내부에 하부 전극(6), 유전체층(27) 및 상부 전극(8)으로 각각 이루어지는 메모리 셀 커패시터를 제조한다. 메모리 셀 커패시터의 제조 과정은 제1 실시예와 동일하다. 그 후, 제조된 메모리 셀 커패시터를 층간 절연체(35)로 덮는다. 한편, 논리 회로 영역을 실리콘 산질화막(21), 층간 절연체(22) 및 층간 절연체(35)로 덮는다.
그 후, 층간 절연체(22) 및 층간 절연체(35)를 관통하여 콘택트 홀을 형성하여 매립된 비트 라인 콘택트 플러그(18) 및 매립된 콘택트 플러그(60)에 도달시킨다. 동일한 제조 단계로, 콘택트 홀을 텅스텐으로 충전하여 비트 라인 콘택트 플러그(30) 및 상호 접속 콘택트 플러그(63)를 형성한다. 그 후, 동일한 제조 단계로, 층간 절연체(35) 상에 비트 라인(31) 및 배선(64)을 형성한다. 비트 라인(31)을 매립된 비트 라인 콘택트 플러그(18) 및 비트 라인 콘택트 플러그(30)에 의해 DRAM 영역의 드레인 영역(14)에 전기적으로 접속시킨다. 또한, 배선(64)을 매립된 콘택트 플러그(60) 및 상호 접속 콘택트 플러그(63)에 의해 논리 회로 영역의 소오스 영역 및 드레인 영역(13 및 14)에 전기적으로 접속시킨다.
제2 실시예에서, 커패시터 플러그(17), 매립된 비트 라인 콘택트 플러그(18) 및 매립된 콘택트 플러그(60)를 실리콘 질화막(15) 및 층간 절연체(16)를 관통하여매립한다. 이는, 높은 애스펙트비의 에칭을 배제하여, 메모리 장치의 제조 과정을 용이하게 한다. 또한, 커패시터 플러그(17), 매립된 비트 라인 콘택트 플러그(18) 및 매립된 콘택트 플러그(60)의 동시적인 형성은 제조 과정의 효율을 향상시킨다.
제3 실시예
제3 실시예에서는, 메모리 셀 커패시터의 구조 및 제조 과정을 변형한다. 도 19에 도시된 바와 같이, 제3 실시예의 메모리 셀은 메모리 셀 커패시터를 제외하고는 제1 실시예와 동일한 구조를 가진다.
도 20은 메모리 셀 커패시터의 개략적인 확대 단면을 나타낸다. 제3 실시예에서, 메모리 셀 커패시터는 하부 전극(6'), 유전체층(27') 및 상부 전극(8')을 각각 포함한다. 하부 전극(6')은 질화 티타늄층(23') 및 도핑된 폴리실리콘층(25')을 포함한다.
질화 티타늄층(23')은 금속층(20) 상의 커패시터 플러그(17)에 접속된다. 질화 티타늄층(23')은 도핑된 폴리실리콘층(25') 및 금속층(20) 사이에서 배리어층으로서 기능한다.
질화 티타늄층(23')은 커패시터 플러그(17) 상에 형성된 하부(23-1'), 및 층간 절연체(22)를 관통하여 형성된 홀의 측면 상에 형성된 측부(23-2')를 포함한다. 측부(23-2')는 하부(23-1')에 접속되고, 홀의 측면을 따라 층간 절연체(22)의 상면을 향해 연장한다. 측부(23-2')는 층간 절연체(22)의 상면에 도달하지 못하며, 이는 측부(23-2')의 단부가 층간 절연체(22)의 상면과 정합하지 않음을 나타낸다.
질화 티타늄층(23') 상에 도핑된 폴리실리콘층(25')이 형성된다. 제1 실시예의 도핑된 폴리실리콘층(25)이 질화 티타늄층(23)에 의해 야기된 계단 구조를 가지는 반면에, 도핑된 폴리실리콘층(25')은 계단 구조를 가지지 않는다. 도핑된 폴리실리콘층(25')의 계단 구조의 배제는, 후술하는 제조 과정의 변형에 의해 달성된다. 계단 구조의 배제는 층간 절연체(22)를 관통하는 홀의 에지의 근처에 작은 간극(23a')을 야기할 수도 있다.
도핑된 폴리실리콘층(25') 상에 유전체층(27')이 증착된다. 유전체층(27')은 높은 ε의 재료, 바람직하게는 산화 탄탈로 형성된다. 유전체층(27')은 간극(23a')을 충전하도록 형성되지만, 간극(23a')을 도 20에 도시된 바와 같이 완전히 충전되지 않을 수도 있다.
도핑된 폴리실리콘층(25')의 계단 구조의 배제 때문에, 유전체층(27')은 홀 내부에 계단 구조를 가지지 않는다. 유전체층(27')의 계단 구조의 배제는 하부 전극(6')과 상부 전극(8')간의 단락 회로의 가능성을 감소시킴으로써, 메모리 장치의 신뢰성을 향상시킨다.
상부 전극(8')은 질화 티타늄층(28') 및 도핑된 폴리실리콘층(29')을 포함한다. 질화 티타늄층(28')은 유전체층(27') 상에 형성되고, 도핑된 폴리실리콘층(29')은 질화 티타늄층(28') 상에 형성된다.
다음, 제3 실시예의 변형된 제조 과정을 설명한다.
도 21에 도시된 바와 같이, MOS 트랜지스터의 형성으로 제조 과정을 시작한다. MOS 트랜지스터를 실리콘 질화막(15) 및 층간 절연체(16)로 덮는다. 실리콘 질화막(15) 및 층간 절연체(16)를 에칭하여 콘택트 홀(17a 및 18a)을 형성한다.콘택트 홀(17a)은 소오스 영역에 도달하고, 콘택트 홀(18a)은 드레인 영역(14)에 도달한다.
도 22에 도시된 바와 같이, 콘택트 홀(17a 및 18a)을 커패시터 플러그(17) 및 매립된 비트 라인 콘택트 플러그(18)로 각각 충전하며, 이는 배리어층(19) 및 금속층(20)을 각각 포함한다.
전체 구조를 실리콘 산질화막(21) 및 층간 절연체(22)로 덮은 후, 실리콘 산질화막(21) 및 층간 절연체(22)를 에칭하여 개구부(34)를 형성한다. 개구부(34)는 커패시터 플러그(17)의 상면을 노출시킨다.
에칭하여 개구부(34)를 형성한 후, 도 24에 도시된 바와 같이, 질화 티타늄층(23') 및 도핑된 폴리실리콘층(25')을 연속적으로 증착하여 전체 구조를 덮는다. 도 25에 도시된 바와 같이, 개구부(34)를 레지스트층(26)으로 충전한 후, 질화 티타늄층(23') 및 도핑된 폴리실리콘층(25')을 동시에 에치백하여 개구부(34) 외부의 질화 티타늄층(23') 및 도핑된 폴리실리콘층(25')의 상면부를 제거한다.
그 후, 도 26에 도시된 바와 같이, 레지스트층(26)을 플라즈마법에 의해 제거한다. 레지스트층(26)의 제거는, CF4와 같은 플루오르화 탄소를 포함하는 분위기에서 행한다.
레지스트층(26)의 제거 동안, 분위기에 포함된 플루오르화 탄소로 인해 층간 절연체(22)의 상면 근처에서 질화 티타늄층(23')이 에칭된다. 질화 티타늄층(23')의 주변부의 에칭을 선택적으로 행하지만, 도핑된 폴리실리콘층(25')은 에칭하지않는다. 따라서, 도 27에 도시된 바와 같이, 질화 티타늄층(23')의 측부(23-2')는 층간 절연체(22)의 상면에 도달하지 않는다. 측부(23-2')의 단부는 층간 절연체(22)의 상면과 정합하지 않지만, 도핑된 폴리실리콘층(25')의 단부는 층간 절연체(22)의 상면과 정합한다.
질화 티타늄층(23')의 선택적인 에칭은 메모리 셀 커패시터의 단락 회로를 효과적으로 방지한다. 도 28에 도시된 바와 같이, 상술한 질화 티타늄층(23') 및 도핑된 폴리실리콘층(25')의 동시적인 에칭은, 질화 티타늄층(23')과 도핑된 폴리실리콘층(25')간의 에칭율의 차이 때문에 질화 티타늄층(23')의 돌출을 야기할 수도 있다. 질화 티타늄층(23')의 돌출은 다음의 과정에서 유전체층(27')의 불완전한 증착을 야기할 수도 있다. 질화 티타늄층(23')을 플루오르화 탄소로 선택적으로 에칭하는 것은, 질화 티타늄층(23')의 돌출부를 제거함으로써, 메모리 셀 커패시터의 단락 회로를 효과적으로 억제할 수 있다.
레지스트층(26)을 제거한 후, 도 29에 도시된 바와 같이, 산화 탄탈막, 질화 티타늄막 및 도핑된 폴리실리콘막을 연속적으로 증착하여 전체 구조를 덮는다. 증착된 산화 탄탈막은 층간 절연체(22)와 도핑된 폴리실리콘층(25') 사이의 공간을 완전히 충전하지 못할 수도 있고, 층간 절연체(22)의 상면 근처의 보이드(23a)를 제거하지 못할 수도 있다.
증착된 산화 탄탈막, 질화 티타늄막 및 도핑된 폴리실리콘막을 패터닝하여 유전체층(27'), 질화 티타늄층(28') 및 도핑된 폴리실리콘층(29')을 형성한다. 질화 티타늄층(28') 및 도핑된 폴리실리콘층(29')은 메모리 셀 커패시터의 상부전극(8')을 이룬다.
메모리 셀 커패시터를 완성한 후, 도 30에 도시된 바와 같이, 메모리 셀 커패시터를 산화 실리콘으로 형성된 층간 절연체(35)로 덮는다. 층간 절연체(35), 층간 절연체(22) 및 실리콘 산질화막(21)을 에칭하여 매립된 비트 라인 콘택트 플러그(18)의 일부를 노출시키는 콘택트 홀(36)을 형성한다.
그 후, 도 31에 도시된 바와 같이, 콘택트 홀(36)을 텅스텐으로 충전하여 비트 라인 콘택트 플러그(30)를 형성한다. 비트 라인 콘택트 플러그(30)에 접속되도록 층간 절연체(35) 상에 비트 라인(31)을 형성한다. 비트 라인(31)을 형성함으로써, 반도체 장치의 메모리 셀의 제조를 완료한다.
제3 실시예에서, 메모리 셀의 구조 및 제조 과정은, 질화 티타늄층(23)의 돌출을 효과적으로 억제하기 위해 변형된다. 이로 인해, 메모리 셀 커패시터의 단락 회로를 방지함으로써, 반도체 메모리 장치의 신뢰성을 향상시킨다.
본 발명을 어느 정도 특정의 바람직한 형태로 설명하였지만, 바람직한 형태의 개시는 구성의 일부에서 변형되었고, 첨부한 특허청구범위와 같은 본 발명의 사상 및 범위를 벗어나지 않고도 구성 요소의 결합 및 배열을 변형할 수 있다.
본 발명의 반도체 메모리 장치는, 저소비 전력화에 기여하고, 고속 동작을 실현할 수 있다. 또한, 높은 애스펙트비를 가지는 콘택트 홀의 형성을 피함으로써 반도체 메모리의 제조 과정을 용이하게 할 수 있다. 또한, 메모리 셀 커패시터의 커패시터 전극들간의 단락을 방지함으로써 반도체 장치의 신뢰성을 향상시킬 수 있다.

Claims (22)

  1. 기판;
    상기 기판의 표면부에 형성되어, 소오스, 게이트 및 드레인을 포함하는 MOS 트랜지스터;
    상기 MOS 트랜지스터를 덮는 제1 층간 절연체;
    하부 전극, 상기 하부 전극 상에 형성된 유전체층, 및 상기 유전체층 상에 형성된 상부 전극을 포함하는 커패시터 소자; 및
    상기 제1 층간 절연체를 관통하여 형성되어 상기 하부를 상기 소오스에 전기적으로 접속시키고, 금속으로 형성된 제1 금속부를 포함하는 제1 콘택트
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 금속은 고융점 금속이고, 상기 제1 콘택트는 상기 소오스와 상기 제1 금속부 사이에 형성된 배리어층을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 고융점 금속은 텅스텐이고, 상기 콘택트 배리어층은 질화 티타늄으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 하부 전극은,
    상기 유전체층에 접속된 폴리실리콘층, 및
    상기 제1 금속부와 상기 폴리실리콘층 사이에 형성된 전극 배리어층을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 전극 배리어층은 질화 티타늄으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 층간 절연체를 관통하여 형성되어 상기 드레인에 접속되고, 상기 금속으로 형성된 제2 금속부를 포함하는 제2 콘택트를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 금속은 텅스텐이고, 상기 제2 콘택트는 상기 드레인과 상기 제2 금속부 사이에 질화 티타늄으로 형성된 제2 배리어층을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 커패시터 소자 및 상기 제1 층간 절연체를 덮는 제2 층간 절연체;
    상기 제2 층간 절연체를 관통하여 형성된 제3 콘택트; 및
    상기 제2 층간 절연체 상에 형성된 비트 라인을 더 구비하며,
    상기 제2 콘택트 및 제3 콘택트는 상기 드레인을 상기 비트 라인에 전기적으로 접속시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    주변 회로로서 상기 기판의 표면부에 형성된 다른 MOS 트랜지스터;
    상기 제1 층간 절연체를 관통하여 형성되어 상기 다른 MOS 트랜지스터의 소오스/드레인에 접속된 제4 콘택트; 및
    상기 제2 층간 절연체를 관통하여 형성되어 상기 제4 콘택트에 접속된 제5 콘택트를 더 구비하며,
    상기 제4 콘택트는 상기 금속으로 형성된 제3 금속부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 하부 전극은,
    상기 유전체층에 접속된 폴리실리콘층, 및
    상기 제1 금속부와 상기 폴리실리콘층 사이에 형성된 전극 배리어층을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 전극 배리어층은 질화 티타늄으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 제1 층간 절연체를 덮는 제2 층간 절연체를 더 구비하며,
    상기 제2 층간 절연체를 관통하여 홀이 형성되어 있고,
    상기 전극 배리어층은,
    상기 제1 콘택트의 상기 금속부 상에 형성된 하부 배리어부, 및
    상기 하부 배리어부에 접속되고, 상기 홀의 측면 상에 형성되어 상기 제2 층간 절연체의 상면을 향해 연장하는 측부 배리어부를 포함하며,
    상기 폴리실리콘층은,
    상기 하부 배리어부 상에 형성된 하부 전극부, 및
    상기 하부 전극부에 접속되고, 상기 측부 배리어부 상에 형성된 측부 전극부를 포함하며,
    상기 측부 전극부의 단부는 상기 제2 층간 절연체의 상기 상면과 거의 정합하고, 상기 측부 배리어부의 단부는 상기 제2 층간 절연체의 상기 상면과 정합하지않고, 상기 측부 배리어부는 상기 제2 층간 절연체의 상기 상면에 도달하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  13. 기판을 제공하는 단계;
    상기 기판의 표면부에 게이트, 소오스 및 드레인을 포함하는 MOS 트랜지스터를 형성하는 단계;
    제1 층간 절연체를 형성하여 상기 MOS 트랜지스터를 덮는 단계;
    상기 MOS 트랜지스터의 상기 소오스에 접속되도록 상기 제1 층간 절연체를 관통하여 제1 콘택트를 형성하는 단계 - 제1 콘택트는 금속으로 형성된 제1 금속부를 포함함 -;
    상기 제1 콘택트에 접속된 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 유전체층을 형성하는 단계; 및
    상기 유전체층 상에 상부 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 금속부의 상기 금속은 고융점 금속이고, 상기 제1 콘택트는 상기 소오스와 상기 제1 금속부 사이에 형성된 제1 콘택트 배리어층을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 고융점 금속은 텅스텐이고, 상기 콘택트 배리어층은 질화 티타늄으로 형성된 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 하부 전극은,
    상기 유전체층에 접속된 폴리실리콘층, 및
    상기 제1 금속부와 상기 폴리실리콘층 사이에 형성된 전극 배리어층을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 금속은 텅스텐이고, 상기 전극 배리어층은 질화 티타늄으로 형성된 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  18. 제13항에 있어서,
    제2 층간 절연체를 형성하여 상기 제1 층간 절연체 및 상기 제1 콘택트를 덮는 단계; 및
    상기 제2 층간 절연체를 관통하여 홀을 형성하여 상기 제1 콘택트를 노출시키는 단계를 더 포함하며,
    상기 하부 전극을 형성하는 상기 단계는,
    상기 홀의 측면 및 저면 상에 전도성 재료 배리어막을 증착하는 단계;
    상기 전도성 재료 배리어막 상에 폴리실리콘막을 증착하는 단계;
    상기 홀 외부의 상기 전도성 재료 배리어막 및 상기 폴리실리콘막의 외부 부분을 동시에 제거하여 상기 전극 배리어층 및 상기 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층은 에칭시키지 않으면서 상기 전도성 재료 배리어막의 단부가 상기 제2 층간 절연체의 상기 상면에 도달하지 않도록 상기 제2 층간 절연체의 상면 주변에서 상기 전극 배리어층의 단부를 선택적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 폴리실리콘막을 증착하는 상기 단계 후에, 상기 폴리실리콘막에 레지스트층을 형성하여 상기 홀을 충전하는 단계 - 상기 레지스트층은 동시에 에칭하는 상기 단계를 위한 마스크로서 사용됨 -; 및
    플루오르화 탄소를 포함하는 분위기에서 플라즈마법에 의해 상기 레지스트층을 제거하는 단계를 더 포함하며,
    선택적으로 에칭하는 상기 단계는 상기 레지스트층을 제거하는 상기 단계 동안 동시에 달성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  20. 제13항에 있어서,
    에칭 스토퍼층을 형성하여 상기 제1 콘택트 및 상기 제1 층간 절연체를 덮는 단계;
    상기 에칭 스토퍼층 상에 제2 층간 절연체를 형성하는 단계;
    상기 제2 층간 절연체를 에칭하여 상기 에칭 스토퍼층의 일부를 노출시키는 단계 - 상기 제2 층간 절연체의 에칭은 상기 에칭 스토퍼층에 의해 중지됨 -; 및
    상기 에칭 스토퍼층을 상기 제1 콘택트까지 에칭하여 상기 제2 층간 절연체 및 상기 에칭 스토퍼층을 관통하는 홀을 형성하는 단계 - 상기 하부 전극, 상기 유전체층 및 상기 상부 전극은 상기 홀 내부에 배치됨 - 를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  21. 제13항에 있어서,
    상기 제1 층간 절연체를 관통하여 상기 금속으로 형성된 제2 금속부를 포함하는 제2 콘택트를 형성하여 상기 드레인에 접속시키는 단계 - 상기 제1 콘택트 및 상기 제2 콘택트는 동시에 형성됨 -; 및
    상기 비트 라인을 형성하는 단계 - 상기 비트 라인은 상기 제2 콘택트를 통해 상기 드레인에 전기적으로 접속됨 - 를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  22. 제21항에 있어서,
    주변 회로로서 상기 기판의 표면부에 다른 MOS 트랜지스터를 형성하는 단계;
    상기 제1 층간 절연체를 관통하여 제3 콘택트를 형성하여 상기 다른 MOS 트랜지스터의 소오스/드레인 영역에 접속시키는 단계 - 상기 제3 콘택트는 상기 금속으로 형성된 제3 금속부를 포함하고, 상기 제1, 제2 및 제3 콘택트는 동시에 형성됨 -; 및
    배선을 형성하는 단계 - 상기 배선은 상기 제3 콘택트를 통해 상기 소오스/드레인 영역에 전기적으로 접속됨 - 를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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