JP2008311525A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができる半導体記憶装置及びその製造方法を提供する。
【解決手段】本発明は、第2のシリンダ層間絶縁膜17の表面に臨んで開口するシリンダ孔19と、シリンダ孔19の内側面を覆って形成された容量下部電極22及び該容量下部電極22の表面に容量絶縁膜23を介して形成された容量上部電極24により構成されるキャパシタ25と、層間絶縁膜10、14、16及びシリンダストッパ窒化膜15中に埋め込まれるとともに、その一部がシリンダ孔19内に露出し、この露出面S1に容量下部電極22が被覆されることによって、容量下部電極22と電気的に接続された容量コンタクトプラグ18を有し、この容量コンタクトプラグ18のシリンダ孔内に露出した部分が、シリンダ孔19の底部側から上部側に延在して設けられている。
【選択図】図2
【解決手段】本発明は、第2のシリンダ層間絶縁膜17の表面に臨んで開口するシリンダ孔19と、シリンダ孔19の内側面を覆って形成された容量下部電極22及び該容量下部電極22の表面に容量絶縁膜23を介して形成された容量上部電極24により構成されるキャパシタ25と、層間絶縁膜10、14、16及びシリンダストッパ窒化膜15中に埋め込まれるとともに、その一部がシリンダ孔19内に露出し、この露出面S1に容量下部電極22が被覆されることによって、容量下部電極22と電気的に接続された容量コンタクトプラグ18を有し、この容量コンタクトプラグ18のシリンダ孔内に露出した部分が、シリンダ孔19の底部側から上部側に延在して設けられている。
【選択図】図2
Description
本発明は、半導体記憶装置及びその製造方法に関し、特に、DRAM型のキャパシタを有する半導体記憶装置において、微細化のための技術に関するものである。
集積回路の微細化・高集積・高性能化に伴い、DRAM(Dynamic Random Access Memory)のセルサイズも縮小し、DRAMの動作に必要なセル容量の確保が、困難になってきている。セル容量を増加させる手段として、(1)容量部の面積を増加させる、(2)容量絶縁膜の膜厚を薄くする、(3)容量絶縁膜の誘電率を大きくする、などがある。これまで、この(1)、(2)、(3)を組み合わせて、セル容量値の確保を実現してきた。
このうち、(1)容量部の面積を増加させる方法としては、容量部の下部電極の3次元化が一般的であり、代表的な例として、容量部を深穴・内壁型シリンダ構造とする方法がある(例えば、特許文献1参照。)。これは、層間絶縁膜に深い穴を形成し、その中に、シリンダ構造の容量部を形成する方法である。図18に示すように、特許文献1に開示されるシリンダ構造の半導体記憶装置では、トランジスタ72が形成された半導体基板71上に、第1の層間絶縁膜73と、ストッパ窒化膜74と、第2の層間絶縁膜75とがこの順に積層されている。第1の層間絶縁膜73には、容量コンタクトプラグ76が埋設されており、ストッパ窒化膜74及び第2の層間絶縁膜75には、シリンダ用深穴(キャパシタホール)77が貫通して設けられ、その底部に容量コンタクトプラグ76が露出している。また、シリンダ用深孔77の内側面及び底面には、下部電極78、容量絶縁膜79及び上部電極80がこの順に積層形成されており、下部電極78が、シリンダ用深穴77の底部に露出する容量コンタクトプラグ76と電気的に接続されることによってキャパシタが構成されている。
このような深穴・内壁型シリンダ構造において、より大きなセル容量値を確保するためには、シリンダ用深穴77の深さをより深く、つまり下部電極78の高さをより高くすることによって、キャパシタの面積を増加させることができる。
一方、(2)、(3)の方法としては、容量絶縁膜の誘電率を上げることによって、その電気的な膜厚を低減させる方法が行われている。また、容量絶縁膜の更なる薄膜化のために、下部電極がポリシリコンであるMIS(Metal-Insulator-Semiconductor)構造から、金属に変更したMIM(Metal-Insulator-Metal)構造が一般的になっている。MIS構造では、下部電極がポリシリコンのため、下部電極と容量絶縁膜との間にシリコン酸化膜(SiO2)が発生し、容量絶縁膜の実効的な電気的膜厚が厚くなる。それに対して、下部電極を金属にすることにより、容量絶縁膜との界面に寄生の絶縁膜が発生せず、容量絶縁膜の電気的な膜厚の薄膜化が可能となる。
特開2004−172474号公報
ところで、セルサイズが微細化されると、容量部を設ける領域の面積を最大限確保することが必要となり、ビット配線上に容量部を配置したキャパシタ・オーバー・ビットライン構造(COB構造)が一般的に採用される。
このようなCOB構造において、(1)の方法によって容量を確保しようとすると次のような問題が生じる。
すなわち、容量部のシリンダ孔の深さを深くしていくと、シリンダ孔より下方に配設されたビット配線と、シリンダ孔より上方に配設されたAl配線との間をつなぐスルーホールの深さが深くなる。つまり、ビット配線とAl配線の配置の関係上、スルーホールの方が、常にシリンダ孔より500nm以上は深くなる。このため、シリンダ孔の深さを深くしていくと、シリンダ構造を形成するための穴の加工よりも先ず、スルーホールの加工の方が困難となるという問題が生じる。また、スルーホールの深さが深くなる(アスペクト比が高くなる)と、このスルーホール内に、コンタクトプラグを被覆性良く形成することが困難になり、形成されるコンタクトプラグと配線との間のコンタクト抵抗が増大してしまう問題がある。
このようなCOB構造において、(1)の方法によって容量を確保しようとすると次のような問題が生じる。
すなわち、容量部のシリンダ孔の深さを深くしていくと、シリンダ孔より下方に配設されたビット配線と、シリンダ孔より上方に配設されたAl配線との間をつなぐスルーホールの深さが深くなる。つまり、ビット配線とAl配線の配置の関係上、スルーホールの方が、常にシリンダ孔より500nm以上は深くなる。このため、シリンダ孔の深さを深くしていくと、シリンダ構造を形成するための穴の加工よりも先ず、スルーホールの加工の方が困難となるという問題が生じる。また、スルーホールの深さが深くなる(アスペクト比が高くなる)と、このスルーホール内に、コンタクトプラグを被覆性良く形成することが困難になり、形成されるコンタクトプラグと配線との間のコンタクト抵抗が増大してしまう問題がある。
また、容量部の構造をMIM構造にした場合の問題点として、容量コンタクトプラグと容量部のメタル下部電極との間のコンタクト抵抗の増大がある。特にシリンダ孔の高さが高くなる(穴が深くなる)と、下部電極となる金属膜を、アスペクト比の高い穴内に形成することになることから、この穴の底面に露出する容量コンタクトプラグの上面に、下部電極を、良好な被覆性で形成するのが非常に難しくなる。これにより、容量コンタクトプラグと容量部のメタル下部電極との間で、安定なコンタクト抵抗を実現するのが困難となる。
本発明は、このような事情に鑑みてなされたものであって、その主な目的は、シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができ、また、容量部より下方に配設された配線と容量部より上方に配設された配線を接続するスルーホールを安定に形成することができ、このスルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる半導体記憶装置及びその製造方法を提供することにある。
上記の課題を解決するため、本発明の半導体記憶装置は、絶縁膜の厚さ方向に延在されたシリンダ孔と、前記シリンダ孔の内面を覆って形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、前記絶縁膜中に埋設されるとともに、その一部が前記シリンダ孔内に露出し、この露出した表面に前記下部電極が被覆されることによって、前記下部電極と電気的に接続された容量コンタクトプラグを有し、前記容量コンタクトプラグは、前記シリンダ孔内に露出した部分が、前記シリンダ孔の底部側から上部側に向き、延在して設けられていることを特徴とする。
この構成によれば、シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができ、また、キャパシタより下方に配設された配線とキャパシタより上方に配設された配線を接続するスルーホールを安定に形成することができ、このスルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる。
この構成によれば、シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができ、また、キャパシタより下方に配設された配線とキャパシタより上方に配設された配線を接続するスルーホールを安定に形成することができ、このスルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる。
本発明においては、前記シリンダ孔は、その内側面にテーパ面を有し、前記テーパ面に沿って前記容量コンタクトプラグの端面が露出していることが望ましい。
本発明においては、前記容量コンタクトプラグの端面は、前記テーパ面の一端部から他端部に亘って露出していることが望ましい。
本発明においては、前記容量コンタクトプラグの端面は、平面視において、前記シリンダ孔の開口に内接していることが望ましい。
本発明においては、前記容量コンタクトプラグは、前記シリンダ孔内に露出する部分が、前記シリンダ孔の底部から突出していることが望ましい。
これらの構成によれば、容量コンタクトプラグと下部電極との接触面積を十分に得ることができ、これらの間のコンタクト抵抗を確実に低減することができる。
本発明においては、前記容量コンタクトプラグの端面は、前記テーパ面の一端部から他端部に亘って露出していることが望ましい。
本発明においては、前記容量コンタクトプラグの端面は、平面視において、前記シリンダ孔の開口に内接していることが望ましい。
本発明においては、前記容量コンタクトプラグは、前記シリンダ孔内に露出する部分が、前記シリンダ孔の底部から突出していることが望ましい。
これらの構成によれば、容量コンタクトプラグと下部電極との接触面積を十分に得ることができ、これらの間のコンタクト抵抗を確実に低減することができる。
本発明においては、前記キャパシタが設けられた領域の周囲に、前記絶縁膜中に埋め込まれた周辺回路用トランジスタ及び第1の配線と、前記絶縁膜上に配設された第2の配線とを有する周辺回路領域を有し、前記周辺回路領域は、前記第1の配線上に、前記容量コンタクトプラグの形成工程と同じ工程で平行して設けられたコンタクトプラグを有することが望ましい。
この構成によれば、第1の配線と第2の配線とを接続するスルーホールプラグの高さを、コンタクトプラグの分だけ低くすることができる。その結果、スルーホールのアスペクト比が低くなるので、スルーホールを安定に形成することができ、また、スルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる。
この構成によれば、第1の配線と第2の配線とを接続するスルーホールプラグの高さを、コンタクトプラグの分だけ低くすることができる。その結果、スルーホールのアスペクト比が低くなるので、スルーホールを安定に形成することができ、また、スルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる。
本発明においては、前記絶縁膜は、シリンダ孔をエッチング法によって形成する際にエッチングの停止位置を制御するエッチングストッパ膜を有し、前記容量コンタクトプラグは、前記エッチングストッパ膜と交差して前記絶縁膜の表面側に延在して設けられていることが望ましい。
この構成によれば、容量コンタクトプラグの高さをより高くすることができるので、コンタクト孔内に、容量コンタクトプラグを十分に露出させることができ、容量コンタクトプラグと下部電極との接触面積をより広くすることができる。また、周辺回路領域に、容量コンタクトプラグの形成工程と同じ工程で平行してコンタクトプラグを設ける場合に、、このコンタクトプラグの高さもより高くすることができるので、その分、スルーホールの高さを低くすることができる。その結果、スルーホールのアスペクト比が低くなるので、スルーホールをより安定に形成することができ、また、スルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗をより低減することができる。
この構成によれば、容量コンタクトプラグの高さをより高くすることができるので、コンタクト孔内に、容量コンタクトプラグを十分に露出させることができ、容量コンタクトプラグと下部電極との接触面積をより広くすることができる。また、周辺回路領域に、容量コンタクトプラグの形成工程と同じ工程で平行してコンタクトプラグを設ける場合に、、このコンタクトプラグの高さもより高くすることができるので、その分、スルーホールの高さを低くすることができる。その結果、スルーホールのアスペクト比が低くなるので、スルーホールをより安定に形成することができ、また、スルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗をより低減することができる。
本発明の半導体記憶装置の製造方法は、絶縁膜の厚さ方向に延在されたシリンダ孔と、前記シリンダ孔の内側面を覆って形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、前記絶縁膜中に埋設されるとともに、その一部が前記シリンダ孔内に露出し、この露出した表面に前記下部電極が被覆されることによって、前記下部電極と電気的に接続された容量コンタクトプラグを有する半導体記憶装置の製造方法であって、半導体基板上に設けられた層間絶縁膜と、前記シリンダ孔をエッチング法によって形成する際にエッチングの停止位置を制御するエッチングストッパ膜と、第1のシリンダ層間絶縁膜に、これら膜を貫通する前記容量コンタクトプラグを形成する工程と、前記第1のシリンダ層間絶縁膜及び前記容量コンタクトプラグの上に、第2のシリンダ層間絶縁膜を形成する工程と、前記第2のシリンダ層間絶縁膜の前記容量コンタクトプラグに対応する部分を含む領域に、エッチングを行うことにより、孔の内側面が前記第2のシリンダ層間絶縁膜の表面に対して略直交する第1のシリンダ孔を貫通して形成し、前記容量コンタクトプラグの端面を露出させる工程と、少なくとも前記エッチングストッパ膜、前記第1のシリンダ層間絶縁膜および前記容量コンタクトプラグに、エッチングを行うことにより、内側面がテーパ状をなす第2のシリンダ孔を前記第1のシリンダ孔と連続するように形成するとともに、前記容量コンタクトプラグの端面を前記テーパ状の内側面に沿って露出させる工程とを有することを特徴とする。
この構成によれば、シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができ、また、キャパシタより下方に配設された配線とキャパシタより上方に配設された配線を接続するスルーホールを安定に形成することができ、このスルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる半導体記憶装置を製造することができる。
この構成によれば、シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができ、また、キャパシタより下方に配設された配線とキャパシタより上方に配設された配線を接続するスルーホールを安定に形成することができ、このスルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる半導体記憶装置を製造することができる。
本発明の半導体記憶装置の製造方法は、絶縁膜の厚さ方向に延在されたシリンダ孔と、前記シリンダ孔の内側面を覆って形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、前記絶縁膜中に埋設されるとともに、その一部が前記シリンダ孔内に露出し、この露出した表面に前記下部電極が被覆されることによって、前記下部電極と電気的に接続された容量コンタクトプラグを有する半導体記憶装置の製造方法であって、半導体基板上に設けられた層間絶縁膜と、前記シリンダ孔をエッチング法によって形成する際にエッチングの停止位置を制御するエッチングストッパ膜と、シリンダ層間絶縁膜に、これら膜を貫通する前記容量コンタクトプラグを形成する工程と、前記第1のシリンダ層間絶縁膜及び前記容量コンタクトプラグの上に、第2のシリンダ層間絶縁膜を形成する工程と、少なくとも前記エッチングストッパ膜、前記第1のシリンダ層間絶縁膜及び第2のシリンダ層間絶縁膜の前記容量コンタクトプラグに対応する部分を含む領域に、前記各層間絶縁膜及び前記エッチングストッパ膜に対するエッチングレートが、前記容量コンタクトプラグのエッチングレートに比べて大きくなる条件でエッチングを行うことにより、前記シリンダ孔を貫通して形成し、前記容量コンタクトプラグの一部を前記シリンダ孔の底部より突出させる工程とを有することを特徴とする。
この構成によれば、シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができ、また、キャパシタより下方に配設された配線とキャパシタより上方に配設された配線を接続するスルーホールを安定に形成することができ、このスルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる半導体記憶装置を製造することができる。
この構成によれば、シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができ、また、キャパシタより下方に配設された配線とキャパシタより上方に配設された配線を接続するスルーホールを安定に形成することができ、このスルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる半導体記憶装置を製造することができる。
本発明においては、前記第1のシリンダ層間絶縁膜及び第2のシリンダ層間絶縁膜の少なくともいずれかを、積層構造で形成することが望ましい。
この構成によれば、積層構造を構成する絶縁膜毎に孔を形成することによって、シリンダ孔を形成することができる。この場合、各絶縁膜に形成される孔は、それぞれ深さを浅く設定できるので、所定の寸法で安定に形成することができる。その結果、深さの深いシリンダ孔を、安定に形成することができる。
この構成によれば、積層構造を構成する絶縁膜毎に孔を形成することによって、シリンダ孔を形成することができる。この場合、各絶縁膜に形成される孔は、それぞれ深さを浅く設定できるので、所定の寸法で安定に形成することができる。その結果、深さの深いシリンダ孔を、安定に形成することができる。
本発明においては、前記キャパシタが形成された領域の周囲に、前記絶縁膜中に埋め込まれた周辺回路用トランジスタ及び第1の配線と、前記絶縁膜上に配設された第2の配線とを有する半導体記憶装置の製造方法であって、前記容量コンタクトプラグを形成する工程と平行して、前記周辺回路領域の前記層間絶縁膜、前記エッチングストッパ膜、前記第1のシリンダ層間絶縁膜のビット配線に対応する部分に、これら膜を貫通するコンタクトプラグを形成することが望ましい。
この構成によれば、第1の配線と第2の配線とを接続するスルーホールプラグの高さを、コンタクトプラグの分だけ低くすることができる。その結果、スルーホールのアスペクト比が低くなるので、スルーホールを安定に形成することができ、また、スルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる。
この構成によれば、第1の配線と第2の配線とを接続するスルーホールプラグの高さを、コンタクトプラグの分だけ低くすることができる。その結果、スルーホールのアスペクト比が低くなるので、スルーホールを安定に形成することができ、また、スルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる。
本発明によれば、容量コンタクトプラグは、シリンダ孔内に、該シリンダ孔の底部側から開口側に延在して露出しているため、シリンダ孔の内側面、及び、容量コンタクトプラグのシリンダ孔内に露出する面に形成される容量下部電極に対して、十分な接触面積を確保することができる。これにより、容量コンタクトプラグと容量下部電極との間のコンタクト抵抗を低減することができる。また、容量コンタクトプラグのシリンダ孔内に露出する面が広いので、容量下部電極を、この容量コンタクトプラグの露出する面に良好な被覆性を有して形成することができる。これにより、容量コンタクトプラグと容量下部電極との間で安定なコンタクト抵抗を得ることができる。
また、この容量コンタクトプラグを形成する工程と平行して、周辺回路領域の絶縁膜中に埋設された第1の配線上にコンタクトプラグを形成することにより、この第1の配線と、絶縁膜上に配設された第2の配線とを接続するスルーホールプラグの高さを、コンタクトプラグの分だけ低くすることができる。これにより、セル容量確保のためにシリンダ孔の深さが深くなっても(絶縁膜の厚さが厚くなっても)、スルーホールプラグを形成するためのスルーホールのアスペクト比を、比較的低く抑えることができる。その結果、スルーホール内に、安定にスルーホールプラグを形成することができ、スルーホールプラグと各配線との間のコンタクト抵抗を低減することができる。
また、この周辺回路領域に設けるコンタクトプラグは、セル領域における容量コンタクトプラグと平行して形成することができるので、製造工程数を増加させることなく、前述のような効果を得ることができる。
以上のことにより、本発明によれば、信頼性の高い半導体記憶装置を簡易な製造工程で得ることができる。
以上のことにより、本発明によれば、信頼性の高い半導体記憶装置を簡易な製造工程で得ることができる。
以下に本発明の半導体記憶装置及びその製造方法について、図面を参照しながら詳細に説明する。
図1は、本発明の半導体記憶装置の第1実施形態を示す平面図、図2は、図1に示す半導体記憶装置をX−X´線に沿う拡大縦断面図である。
図1に示すように、半導体記憶装置は、所定のフィールドに配設された複数のセル領域2と、フィールドの周りに配置された周辺回路領域29を有し、セル領域2が配設されたフィールドに、ビット配線13がストライプ状のパターンで複数本設けられ、また、ワード配線33がビット配線13と直交するようにストライプ状のパターンで複数本設けられている。
本実施形態において各セル領域2は、それぞれ、ビット配線13に対して平面視斜めに配設された1/4ピッチ型レイアウト配列の一例を示している。各セル領域2は、それぞれシリンダ孔19内に設けられた2つのキャパシタ25を有しており、各キャパシタ25の容量下部電極22は、容量コンタクトプラグ18と接続されている。容量コンタクトプラグ18は、平面視において、その上端面が、シリンダ孔19の開口19aに内接するように配設されている。また、各容量コンタクトプラグ18は、それぞれ、平面視ビット配線13及びワード配線13と重ならない位置に配設され、一方の容量コンタクトプラグ18に対して、他方の容量コンタクトプラグ18は、1本のビット配線13及び2本のワード配線33を挟んで配置されている。
図1は、本発明の半導体記憶装置の第1実施形態を示す平面図、図2は、図1に示す半導体記憶装置をX−X´線に沿う拡大縦断面図である。
図1に示すように、半導体記憶装置は、所定のフィールドに配設された複数のセル領域2と、フィールドの周りに配置された周辺回路領域29を有し、セル領域2が配設されたフィールドに、ビット配線13がストライプ状のパターンで複数本設けられ、また、ワード配線33がビット配線13と直交するようにストライプ状のパターンで複数本設けられている。
本実施形態において各セル領域2は、それぞれ、ビット配線13に対して平面視斜めに配設された1/4ピッチ型レイアウト配列の一例を示している。各セル領域2は、それぞれシリンダ孔19内に設けられた2つのキャパシタ25を有しており、各キャパシタ25の容量下部電極22は、容量コンタクトプラグ18と接続されている。容量コンタクトプラグ18は、平面視において、その上端面が、シリンダ孔19の開口19aに内接するように配設されている。また、各容量コンタクトプラグ18は、それぞれ、平面視ビット配線13及びワード配線13と重ならない位置に配設され、一方の容量コンタクトプラグ18に対して、他方の容量コンタクトプラグ18は、1本のビット配線13及び2本のワード配線33を挟んで配置されている。
以下、セル領域2及び周辺回路領域29の構成について個々に説明する。
図2に示すように、半導体記憶装置はシリコン基板1を有している。
セル領域2において、シリコン基板1は、複数の素子分離領域2によって区画された活性領域を複数有し、各活性領域には、2つの選択用トランジスタが設けられている。なお、図2は、半導体記憶装置を、図1中のX−X´線に沿う縦断面図であるため、選択用トランジスタを構成する各部のうち拡散領域5、6及びゲート酸化膜4のみが示され、ゲート電極部分は表記されていない。
図2に示すように、半導体記憶装置はシリコン基板1を有している。
セル領域2において、シリコン基板1は、複数の素子分離領域2によって区画された活性領域を複数有し、各活性領域には、2つの選択用トランジスタが設けられている。なお、図2は、半導体記憶装置を、図1中のX−X´線に沿う縦断面図であるため、選択用トランジスタを構成する各部のうち拡散領域5、6及びゲート酸化膜4のみが示され、ゲート電極部分は表記されていない。
各選択用トランジスタは、シリコン基板1上に、ゲート酸化膜4を介して形成されたゲート電極と、シリコン基板の表面近傍に設けられた1対の拡散領域5、6からなる。1対の拡散領域5、6は、それぞれ、ソース領域及びドレイン領域を構成し、このうちドレイン領域を構成する拡散領域6は、2つの選択用トランジスタで共有化されている。すなわち、拡散領域6は、2つの選択用トランジスタのドレイン領域として機能する。
シリコン基板1上には、選択用トランジスタを覆うように層間絶縁膜8が設けられている。この層間絶縁膜8には、拡散領域5、6に対応する位置にセルコンタクトプラグ9が貫通して設けられ、拡散領域5、6と接続されている。
層間絶縁膜8及びセルコンタクトプラグ9の上には、層間絶縁膜10が設けられている。この層間絶縁膜10には、拡散領域6と接続されたセルコンタクトプラグ9に対応する位置に、ビットコンタクトプラグ11が貫通して設けられ、セルコンタクトプラグ9と接続されている。
なお、ここでは層間絶縁膜8及び層間絶縁膜10を合わせて第1の層間絶縁膜12と言う。
層間絶縁膜8及びセルコンタクトプラグ9の上には、層間絶縁膜10が設けられている。この層間絶縁膜10には、拡散領域6と接続されたセルコンタクトプラグ9に対応する位置に、ビットコンタクトプラグ11が貫通して設けられ、セルコンタクトプラグ9と接続されている。
なお、ここでは層間絶縁膜8及び層間絶縁膜10を合わせて第1の層間絶縁膜12と言う。
層間絶縁膜10及びビットコンタクトプラグ11の上には、ビット配線13が所定のパターンで設けられている。このビット配線13は、ビットコンタクトプラグ11及びセルコンタクトプラグ9を介して、拡散領域6と電気的に接続されている。
また、層間絶縁膜10上には、ビット配線13を覆うように第2の層間絶縁膜14が設けられている。この第2の層間絶縁膜14上に、シリンダストッパ窒化膜15、第1のシリンダ層間絶縁膜16及び第2のシリンダ層間絶縁膜17が、この順に設けられている。
層間絶縁膜10、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16には、拡散領域5と接続されたセルコンタクトプラグ9に対応する位置に、容量コンタクトプラグ18が貫通して設けられ、セルコンタクトプラグ9と接続されている。
また、層間絶縁膜10上には、ビット配線13を覆うように第2の層間絶縁膜14が設けられている。この第2の層間絶縁膜14上に、シリンダストッパ窒化膜15、第1のシリンダ層間絶縁膜16及び第2のシリンダ層間絶縁膜17が、この順に設けられている。
層間絶縁膜10、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16には、拡散領域5と接続されたセルコンタクトプラグ9に対応する位置に、容量コンタクトプラグ18が貫通して設けられ、セルコンタクトプラグ9と接続されている。
また、シリンダストッパ窒化膜15、第1のシリンダ層間絶縁膜16及び第2のシリンダ層間絶縁膜17には、シリンダ孔19が貫通して設けられている。なお、ここでシリンダ孔19はその下端部を第2の層間絶縁膜14に若干侵入するように設けられている。このシリンダ孔19は、第2のシリンダ層間絶縁膜17においては、その内側面20が、第2のシリンダ層間絶縁膜17の上面に対して略直交しており、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16においては、その内側面がテーパ面21となっている。
そして、このシリンダ孔19のテーパ面21には、このテーパ面21に沿うように容量コンタクトプラグ18の上端面が、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の長径を有して略長円状に露出している。
そして、このシリンダ孔19のテーパ面21には、このテーパ面21に沿うように容量コンタクトプラグ18の上端面が、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の長径を有して略長円状に露出している。
また、シリンダ孔19の内側面、及び、容量コンタクトプラグ18のシリンダ孔19内に露出する表面(露出面S1)には、容量下部電極22及び容量絶縁膜23がこの順に設けられ、この容量絶縁膜23上に、シリンダ孔19内を埋めるように容量上部電極24が設けられている。このうち容量下部電極22は、容量コンタクトプラグ18と接続されており、この容量コンタクトプラグ18及びセルコンタクトプラグ9を介して拡散領域5と電気的に接続されている。本実施形態の半導体記憶装置では、これら容量下部電極22、容量絶縁膜23及び容量上部電極24によってキャパシタ25が構成されている。
そして、この半導体記憶装置では、特に、シリンダ孔19内において、容量コンタクトプラグ18が、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の長径を有して略長円状に露出しており、従来のように、円柱状のシリンダ孔の底面に露出させた容量コンタクトプラグに比べて、シリンダ孔内に広い露出面S1を有している。したがって、この上に形成される容量下部電極22との接触面積を十分に確保することができ、容量コンタクトプラグ18と容量下部電極22との間のコンタクト抵抗を低減することができる。また、容量コンタクトプラグ18の露出面S1が広いことにより、容量下部電極22を、この容量コンタクトプラグ18の露出面S1に、良好な被覆性を有して形成することができる。これにより、容量コンタクトプラグ18と容量下部電極22との間で安定なコンタクト抵抗を実現できる。
第2のシリンダ層間絶縁膜17及び容量上部電極24の上には、第3の層間絶縁膜26が設けられている。この第3の層間絶縁膜26には、容量上部電極24に対応する位置にスルーホールプラグ27が貫通して設けられ、容量上部電極24と接続されている。
また、第3の層間絶縁膜26及びスルーホールプラグ27の上には、所定のパターンで配線層28が設けられている。この配線層28は、スルーホールプラグ27を介して容量上部電極24と電気的に接続されている。
また、第3の層間絶縁膜26及びスルーホールプラグ27の上には、所定のパターンで配線層28が設けられている。この配線層28は、スルーホールプラグ27を介して容量上部電極24と電気的に接続されている。
一方、周辺回路領域29において、シリコン基板1は、素子分離領域2によって区画された活性領域に、周辺回路用トランジスタ30Aが設けられている。
周辺回路用トランジスタ30Aは、シリコン基板1上に、ゲート酸化膜4を介して形成されたゲート電極31Aと、シリコン基板1の表面近傍に設けられた1対の拡散領域7からなる。
シリコン基板1上には、周辺回路用トランジスタ30を覆うように第1の層間絶縁膜12が設けられている。この第1の層間絶縁膜12には、拡散領域7に対応する位置にビットコンタクトプラグ11Aが設けられ、拡散領域7と接続されている。
周辺回路用トランジスタ30Aは、シリコン基板1上に、ゲート酸化膜4を介して形成されたゲート電極31Aと、シリコン基板1の表面近傍に設けられた1対の拡散領域7からなる。
シリコン基板1上には、周辺回路用トランジスタ30を覆うように第1の層間絶縁膜12が設けられている。この第1の層間絶縁膜12には、拡散領域7に対応する位置にビットコンタクトプラグ11Aが設けられ、拡散領域7と接続されている。
第1の層間絶縁膜12及びビットコンタクトプラグ11Aの上には、ビット配線13が所定のパターンで設けられている。このビット配線13Aは、ビットコンタクトプラグ11Aを介して、拡散領域7と電気的に接続されている。
第1の層間絶縁膜12上には、ビット配線13Aを覆うように第2の層間絶縁膜14が設けられている。また、第2の層間絶縁膜14上には、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16がこの順に設けられている。第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16には、ビット配線13Aに対応する位置に、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16を貫通する容量コンタクトプラグ18Aが設けられ、ビット配線13Aと電気的に接続されている。
第1の層間絶縁膜12上には、ビット配線13Aを覆うように第2の層間絶縁膜14が設けられている。また、第2の層間絶縁膜14上には、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16がこの順に設けられている。第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16には、ビット配線13Aに対応する位置に、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16を貫通する容量コンタクトプラグ18Aが設けられ、ビット配線13Aと電気的に接続されている。
第1のシリンダ層間絶縁膜16及び容量コンタクトプラグ18Aの上には、第2のシリンダ層間絶縁膜17及び第3の層間絶縁膜26がこの順に設けられている。これら第2のシリンダ層間絶縁膜17及び第3の層間絶縁膜26には、容量コンタクトプラグ18Aに対応する位置に、スルーホールプラグ27Aが貫通して設けられ、容量コンタクトプラグ18Aと接続されている。
第3の層間絶縁膜26及びスルーホールプラグ27Aの上には、配線層28Aが所定のパターンで設けられている。配線層28Aは、容量コンタクトプラグ18A及びスルーホールプラグ27Aを介してビット配線13Aと電気的に接続されている。
第3の層間絶縁膜26及びスルーホールプラグ27Aの上には、配線層28Aが所定のパターンで設けられている。配線層28Aは、容量コンタクトプラグ18A及びスルーホールプラグ27Aを介してビット配線13Aと電気的に接続されている。
なお、周辺回路領域29における第1の層間絶縁膜12、第2の層間絶縁膜14、シリンダストッパ窒化膜15、第1のシリンダ層間絶縁膜16及び第2のシリンダ層間絶縁膜17は、それぞれ、セル領域2における第1の層間絶縁膜12、第2の層間絶縁膜14、シリンダストッパ窒化膜15、第1のシリンダ層間絶縁膜16及び第2のシリンダ層間絶縁膜17と連続するものである。
ここで、従来の半導体記憶装置では、周辺回路領域29では、容量コンタクトプラグ18Aを設けておらず、スルーホールプラグ27Aを、第3の層間絶縁膜26の上面からビット配線13Aの上面に至るように設けている。このため、このスルーホールプラグ27Aを形成するためのスルーホール32Aが、深く(高アスペクト比)なり、その内部にスルーホールプラグ27Aを安定に形成するのが困難であった。
これに対して、この半導体記憶装置では、周辺回路領域29においても、ビット配線13Aに対応する位置に、容量コンタクトプラグ18Aが設けられており、しかも、この容量コンタクトプラグ18Aが、シリンダストッパ窒化膜15より十分上まで延在して設けられている。このため、この容量コンタクトプラグ18Aの分だけ、スルーホールプラグ27Aの高さを低くすることができる。このため、セル容量確保のためにシリンダ孔19の深さが更に深くなっても、スルーホールプラグ27Aを形成するためのスルーホール32Aのアスペクト比を、比較的低く抑えることができ、これにより、スルーホール32A内に、安定にスルーホールプラグ27Aを形成することができ、スルーホールプラグ27Aと配線13A、28Aとの間のコンタクト抵抗を低減することができる。
これに対して、この半導体記憶装置では、周辺回路領域29においても、ビット配線13Aに対応する位置に、容量コンタクトプラグ18Aが設けられており、しかも、この容量コンタクトプラグ18Aが、シリンダストッパ窒化膜15より十分上まで延在して設けられている。このため、この容量コンタクトプラグ18Aの分だけ、スルーホールプラグ27Aの高さを低くすることができる。このため、セル容量確保のためにシリンダ孔19の深さが更に深くなっても、スルーホールプラグ27Aを形成するためのスルーホール32Aのアスペクト比を、比較的低く抑えることができ、これにより、スルーホール32A内に、安定にスルーホールプラグ27Aを形成することができ、スルーホールプラグ27Aと配線13A、28Aとの間のコンタクト抵抗を低減することができる。
また、周辺回路領域29に設ける容量コンタクトプラグ18Aは、セル領域2における容量コンタクトプラグ18と同様に、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16を貫通するものであるので、この容量コンタクトプラグ18と同じ工程で、平行して形成することができる。したがって、製造工程数を増加させることなく、前述のような効果を得ることができる。
次に、第1実施形態の半導体記憶装置の製造方法について図3〜図11に基づいて説明する。
図3〜図11は、本発明に係る第1実施形態の半導体記憶装置の製造方法を工程順に示す縦断面図である。なお、図3〜図11は、半導体記憶装置を、図1中X−X´線で切断した縦断面図に対応するものであるため、選択用トランジスタを構成する各部については、拡散領域5、6及びゲート酸化膜4のみが示されている。
図3〜図11は、本発明に係る第1実施形態の半導体記憶装置の製造方法を工程順に示す縦断面図である。なお、図3〜図11は、半導体記憶装置を、図1中X−X´線で切断した縦断面図に対応するものであるため、選択用トランジスタを構成する各部については、拡散領域5、6及びゲート酸化膜4のみが示されている。
まず、図3に示すように、シリコン基板1内に複数の素子分離領域3を形成する。
次に、シリコン基板1上に、熱酸化法などによりゲート酸化膜4を形成し、この上に、ゲート下部電極34Aとしてポリシリコン層を厚さ70nmで形成した後、ゲート上部電極35AとしてW/WN層を100nmの厚さで形成する。
次に、セル領域2及び周辺回路境域29のゲート電極31Aの平面形状に対応するマスク窒化膜38Aを100nmの厚さで形成し、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、ポリシリコン層及びW/WN層をパターニングする。これにより、セル領域2及び周辺回路領域29に、それぞれ、ゲート電極31Aが得られる。
次に、シリコン基板1上に、熱酸化法などによりゲート酸化膜4を形成し、この上に、ゲート下部電極34Aとしてポリシリコン層を厚さ70nmで形成した後、ゲート上部電極35AとしてW/WN層を100nmの厚さで形成する。
次に、セル領域2及び周辺回路境域29のゲート電極31Aの平面形状に対応するマスク窒化膜38Aを100nmの厚さで形成し、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、ポリシリコン層及びW/WN層をパターニングする。これにより、セル領域2及び周辺回路領域29に、それぞれ、ゲート電極31Aが得られる。
次に、セル領域2及び周辺回路領域29に、ゲート電極31Aをマスクとして、不純物(例えば、砒素:As)のイオン注入を行った後、窒素雰囲気中、900〜1000℃でアニール処理を行う。これにより注入した不純物を拡散させて、拡散領域5、6、7が得られる。
次に、ゲート電極31A及びマスク窒化膜38Aの両側面に、サイドウォール窒化膜39A、39Aを30nm程度の厚さで形成する。
次に、ゲート電極31A及びマスク窒化膜38Aの両側面に、サイドウォール窒化膜39A、39Aを30nm程度の厚さで形成する。
次に、シリコン基板1上に、マスク窒化膜38A及びサイドウォール窒化膜39Aを覆うように層間絶縁膜8を形成する。そして、セル領域2の層間絶縁膜8に、該層間絶縁膜8を貫通するセルコンタクトプラグ9を形成する。
次に、層間絶縁膜8及びセルコンタクトプラグ9の上に、層間絶縁膜10を形成する。以上の工程により、層間絶縁膜8及び層間絶縁膜10よりなる第1の層間絶縁膜12を得る。
次に、層間絶縁膜8及びセルコンタクトプラグ9の上に、層間絶縁膜10を形成する。以上の工程により、層間絶縁膜8及び層間絶縁膜10よりなる第1の層間絶縁膜12を得る。
次に、図4に示すように、セル領域2の層間絶縁膜10の拡散領域6と接続されたセルコンタクトプラグ9に対応する部分、及び、周辺回路領域29の層間絶縁膜8及び層間絶縁膜10の拡散層7に対応する部分に、それぞれビットコンタクト孔40、40Aを貫通して形成する。
次に、ビットコンタクト孔40、40A内に、W/TiN/Tiの金属を埋め込み、ビットコンタクトプラグ11、11Aを形成する。
次に、第1の層間絶縁膜12及びビットコンタクトプラグ11、11Aの上に、W/WN層を形成する。そして、このW/WN層上に、セル領域2及び周辺回路境域29のビット配線13、13Aの平面形状に対応するマスク窒化膜42、42Aを形成し、フォトリソグラフィ技術及びエッチング技術を用いて、W/WN層をパターニングする。これにより、セル領域2及び周辺回路領域29に、それぞれ、ビット配線13及びビット配線13Aが得られる。
次に、ビットコンタクト孔40、40A内に、W/TiN/Tiの金属を埋め込み、ビットコンタクトプラグ11、11Aを形成する。
次に、第1の層間絶縁膜12及びビットコンタクトプラグ11、11Aの上に、W/WN層を形成する。そして、このW/WN層上に、セル領域2及び周辺回路境域29のビット配線13、13Aの平面形状に対応するマスク窒化膜42、42Aを形成し、フォトリソグラフィ技術及びエッチング技術を用いて、W/WN層をパターニングする。これにより、セル領域2及び周辺回路領域29に、それぞれ、ビット配線13及びビット配線13Aが得られる。
次に、図5に示すように、第1の層間絶縁膜12上に、ビット配線13、13A及びマスク窒化膜42、42Aを覆うように第2の層間絶縁膜14を形成し、その上に、シリンダストッパ窒化膜15を50nm程度の膜厚で形成する。
次に、シリンダストッパ窒化膜15上に、第1のシリンダ層間絶縁膜16を300nm以上の厚さで成膜する。
次に、シリンダストッパ窒化膜15上に、第1のシリンダ層間絶縁膜16を300nm以上の厚さで成膜する。
このとき、第1のシリンダ層間絶縁膜16の膜厚は、この後に、層間絶縁膜10、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16を貫通するように形成する容量コンタクトホール43の加工限界内で、できるだけ厚い方が好ましい。具体的には第1のシリンダ層間絶縁膜16の膜厚は、300nm〜1200nmであるのが望ましい。
次に、図6に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、セル領域2の拡散領域5と接続されたセルコンタクトプラグ9に対応する位置に、層間絶縁膜10、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16を貫通する容量コンタクトホール43を形成する。また、これと平行して、周辺回路領域29のビット配線13Aに対応する位置に、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16を貫通する容量コンタクトホール43Aを形成する。そして、これら容量コンタクトホール43、43A内に、容量コンタクトプラグプラグ18、18Aを形成する。このとき、各容量コンタクトプラグ18、18Aは、シリンダストッパ窒化膜15より十分上に形成されている。
次に、図7に示すように、第1のシリンダ層間絶縁膜16及び容量コンタクトプラグ18、18Aの上に、第2のシリンダ層間絶縁膜17を成膜する。このときの第2のシリンダ層間絶縁膜17の膜厚によって、後工程で形成するシリンダ孔19の深さが決定する。
次に、図8に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、第2のシリンダ層間絶縁膜17を貫通する第1のシリンダ孔44を形成する。これにより、容量コンタクトプラグ18の上端面が露出する。ここで、第1のシリンダ孔44は、平面視において、容量コンタクトプラグ18の上端面が、第1のシリンダ孔44の開口に内接するように、且つ、該第1のシリンダ孔44の内側面が第2のシリンダ層間絶縁膜17の上面に対して略直交するような条件で形成する。
次に、図8に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、第2のシリンダ層間絶縁膜17を貫通する第1のシリンダ孔44を形成する。これにより、容量コンタクトプラグ18の上端面が露出する。ここで、第1のシリンダ孔44は、平面視において、容量コンタクトプラグ18の上端面が、第1のシリンダ孔44の開口に内接するように、且つ、該第1のシリンダ孔44の内側面が第2のシリンダ層間絶縁膜17の上面に対して略直交するような条件で形成する。
続いて、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16を貫通し、さらに、第1の層間絶縁膜12に若干侵入する第2のシリンダ孔45を形成する。ここで、この第2のシリンダ孔45は、その内側面がテーパ形状となるような条件で形成する。
具体的には、C4F6とCF4の混合ガスと酸素の分圧比を調整することによりテーパー形状のエッチングが可能となる。
以上の工程により、第1のシリンダ孔44及び第2のシリンダ孔45よりなるシリンダ孔19が得られる。このようにして形成されたシリンダ孔19は、第2のシリンダ孔45内において、容量コンタクトプラグ18が、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の長径を有して略長円状に露出する。
具体的には、C4F6とCF4の混合ガスと酸素の分圧比を調整することによりテーパー形状のエッチングが可能となる。
以上の工程により、第1のシリンダ孔44及び第2のシリンダ孔45よりなるシリンダ孔19が得られる。このようにして形成されたシリンダ孔19は、第2のシリンダ孔45内において、容量コンタクトプラグ18が、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の長径を有して略長円状に露出する。
次に、図9に示すように、シリンダ孔19の内側面および容量コンタクトプラグ18のシリンダ孔19内に露出する表面(露出面S1)に、TiNを20nm程度の厚さで形成し、容量下部電極22を形成する。ここで、前述のように、容量コンタクトプラグ18は、シリンダ孔19内においてシリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の長径を有して略長円状に露出しており、従来のように、円柱状のシリンダ孔の底面に露出させた容量コンタクトプラグに比べて、シリンダ孔19内に広い露出面S1を有している。したがって、この上に形成される容量下部電極22との接触面積を十分に確保することができ、容量コンタクトプラグ18と容量下部電極22との間のコンタクト抵抗が低く抑えられる。また、容量コンタクトプラグ18の露出面S1が広いことにより、容量下部電極22を、この容量コンタクトプラグ18の露出面に対して被覆性よく形成することができる。これにより、容量コンタクトプラグ18と容量下部電極22との間で安定なコンタクト抵抗を実現できる。
次に、図10に示すように、容量下部電極22上に、容量絶縁膜23としてHfO2/Al2O3積層膜を8nm程度形成する。続いて、この容量絶縁膜23上に、シリンダ孔19内を埋めるように、容量上部電極24となるTiN膜を15nm形成する。
次に、第2のシリンダ層間絶縁膜17及び容量上部電極24の上に、第3の層間絶縁膜26を形成する。
次に、第2のシリンダ層間絶縁膜17及び容量上部電極24の上に、第3の層間絶縁膜26を形成する。
次に、図11に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、セル領域2の容量上部電極24の上に、第3の層間絶縁膜26を貫通するスルーホール32を形成する。また、これと平行して、周辺回路領域29の容量コンタクトプラグ18Aに対応する位置に、第3の層間絶縁膜26及び第2のシリンダ層間絶縁膜17を貫通するスルーホール32Aを形成する。そして、これらスルーホール32、32A内に、スルーホールプラグ27、27Aを形成する。
ここで、従来の製造方法において、周辺回路領域では、容量コンタクトプラグを形成しておらず、スルーホールを、第3の層間絶縁膜の上面からビット配線の上面に至るように形成している。このため、スルーホールが高アスペクト比となり、スルーホールプラグを安定に形成するのが困難であった。
これに対して、この製造方法では、周辺回路領域29においても、ビット配線13Aに対応する位置に、容量コンタクトプラグ18Aを形成しており、しかも、この容量コンタクトプラグ18Aを、シリンダストッパ窒化膜15より十分上まで延在させて形成している。このため、この容量コンタクトプラグ18Aの分だけ、スルーホール32Aの深さを浅くすることができるので、セル容量確保のためにシリンダ孔19の深さが深くなっても、スルーホール32Aのアスペクト比を比較的低く抑えることができる。したがって、スルーホール32A内に、安定にスルーホールプラグ27Aを形成することができ、形成されるスルーホールプラグ27Aと配線13A、28Aとの間のコンタクト抵抗を低減することができる。
これに対して、この製造方法では、周辺回路領域29においても、ビット配線13Aに対応する位置に、容量コンタクトプラグ18Aを形成しており、しかも、この容量コンタクトプラグ18Aを、シリンダストッパ窒化膜15より十分上まで延在させて形成している。このため、この容量コンタクトプラグ18Aの分だけ、スルーホール32Aの深さを浅くすることができるので、セル容量確保のためにシリンダ孔19の深さが深くなっても、スルーホール32Aのアスペクト比を比較的低く抑えることができる。したがって、スルーホール32A内に、安定にスルーホールプラグ27Aを形成することができ、形成されるスルーホールプラグ27Aと配線13A、28Aとの間のコンタクト抵抗を低減することができる。
そして、最後に、第3の層間絶縁膜26及びスルーホールプラグ27、27Aの上に、アルミ配線28を形成する。
以上の工程により、図1に示すようなDRAMが完成する。
得られたDRAMは、容量コンタクトプラグ18と容量下部電極22との間のコンタクト抵抗及びスルーホールプラグ27Aと配線13A、28Aとの間のコンタクト抵抗が低く、高い信頼性が得られる。
以上の工程により、図1に示すようなDRAMが完成する。
得られたDRAMは、容量コンタクトプラグ18と容量下部電極22との間のコンタクト抵抗及びスルーホールプラグ27Aと配線13A、28Aとの間のコンタクト抵抗が低く、高い信頼性が得られる。
次に、半導体記憶装置及びその製造方法の第2実施形態について説明する。
なお、第2実施形態においては、前記第1実施形態と同様の構成についてはその説明を省略する。
図12は、本発明の半導体記憶装置の第2実施形態を示す縦断面図である。
第2実施形態の半導体記憶装置は、シリンダ孔19の内側面が、第2のシリンダ層間絶縁膜17とともに、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16においても、第2のシリンダ層間絶縁膜17の上面に対して略直交するように設けられていること以外は、第1実施形態の場合と同様である。
なお、第2実施形態においては、前記第1実施形態と同様の構成についてはその説明を省略する。
図12は、本発明の半導体記憶装置の第2実施形態を示す縦断面図である。
第2実施形態の半導体記憶装置は、シリンダ孔19の内側面が、第2のシリンダ層間絶縁膜17とともに、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16においても、第2のシリンダ層間絶縁膜17の上面に対して略直交するように設けられていること以外は、第1実施形態の場合と同様である。
即ち、第2実施形態の半導体記憶装置では、シリンダストッパ窒化膜15、第1のシリンダ層間絶縁膜16及び第2のシリンダ層間絶縁膜17に、シリンダ孔19が貫通して設けられている。なお、ここではシリンダ孔19は、第2の層間絶縁膜14に若干侵入している。そして、これら各膜において、シリンダ孔19の内側面が、第2のシリンダ層間絶縁膜17の上面に対して略直交している。
そして、このシリンダ孔19の底部から、容量コンタクトプラグ18Bが、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の高さをもって突出している。
そして、このシリンダ孔19の底部から、容量コンタクトプラグ18Bが、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の高さをもって突出している。
また、シリンダ孔19の内側面、及び、及び、シリンダ孔19の底面から突出する容量コンタクトプラグ18Bの表面(露出面S2)には、容量下部電極22及び容量絶縁膜23がこの順に設けられ、この容量絶縁膜23上に、シリンダ孔19内を埋めるように容量上部電極24が設けられている。このうち容量下部電極22は、容量コンタクトプラグ18とセルコンタクトプラグ9を介して拡散領域5と電気的に接続されており、これら容量下部電極22、容量絶縁膜23及び容量上部電極24によってキャパシタ25が構成される。
そして、この形態の半導体記憶装置では、前述のように、シリンダ孔19内において、容量コンタクトプラグ18Bが、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の高さをもって突出しており、従来のように、円柱状のシリンダ孔の底面に露出させた容量コンタクトプラグに比べて、広い露出面S2を有している。したがって、この上に形成される容量下部電極22との接触面積を十分に確保することができ、容量コンタクトプラグ18Bと容量下部電極22との間のコンタクト抵抗を低減することができる。また、容量コンタクトプラグ18Bの露出面S2が広いことにより、容量下部電極22を、この容量コンタクトプラグ18Bの露出面に対して被覆性よく形成することができる。これにより、容量コンタクトプラグ18Bと容量下部電極22との間で安定なコンタクト抵抗を実現できる。
また、この第2実施形態においても、周辺回路領域29のビット配線13Aに対応する位置に、容量コンタクトプラグ18Aが設けられており、この容量コンタクトプラグ18Aが、シリンダストッパ窒化膜15より十分上まで延在されている。これにより、この容量コンタクトプラグ18Aの分だけ、スルーホールプラグ27Aの高さを低くすることができる。このため、セル容量確保のためにシリンダ孔19の深さが深くなっても、スルーホールプラグ27Aを形成するためのスルーホール32Aのアスペクト比を、比較的低く抑えることができ、これにより、スルーホール32A内に、安定にスルーホールプラグ27Aを形成することができ、スルーホールプラグ27Aと配線13A、28Aとの間のコンタクト抵抗を低減することができる。
また、周辺回路領域29に設ける容量コンタクトプラグ18Aは、セル領域2における容量コンタクトプラグ18Aと同様に、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16を貫通するものであるので、この容量コンタクトプラグ18Aと同じ工程で、平行して形成することができる。したがって、製造工程数を増加させることなく、前述のような効果を得ることができる。
次に、第2実施形態の半導体記憶装置の製造方法について説明する。
図13、14は、第2実施形態の半導体記憶装置の製造方法を、工程順に示す縦断面図である。
第2実施形態の製造方法は、図7に示す第2のシリンダ層間絶縁膜を形成する工程までは第1実施形態の製造方法と略同一の工程であるので、その説明を省略する。
図13、14は、第2実施形態の半導体記憶装置の製造方法を、工程順に示す縦断面図である。
第2実施形態の製造方法は、図7に示す第2のシリンダ層間絶縁膜を形成する工程までは第1実施形態の製造方法と略同一の工程であるので、その説明を省略する。
すなわち、図7に示すように、第2のシリンダ層間絶縁膜14を形成した後、図13に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、シリンダストッパ窒化膜15、第1のシリンダ層間絶縁膜16及び第2のシリンダ層間絶縁膜17を貫通し、さらに、第2の層間絶縁膜14に若干侵入するシリンダ孔19を形成する。ここで、シリンダ孔19は、平面視において、容量コンタクトプラグ18Bの上端面が、シリンダ孔19の開口19aに内接する位置に形成する。また、ドライエッチングは、シリンダ孔19の内側面が、第2のシリンダ層間絶縁膜17の上面に対して略直交するように形成され、且つ、各層間絶縁膜14、16、17及びシリンダストッパ窒化膜15に対するエッチングレートが、容量コンタクトプラグ18Bに対するエッチングレートに対して十分大きくなるような条件で行う。これにより、形成されたシリンダ孔19内には、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の高さで、容量コンタクトプラグ18Bがそのままの形で突出するように残存する。
次に、図14に示すように、シリンダ孔19の内側面、及び、シリンダ孔19の底面から突出する容量コンタクトプラグ18の表面(露出面S2)に、TiNを20nm程度の厚さで形成し、容量下部電極22を形成する。
その後、第1実施形態の図10、11に示す工程と同様にして、容量絶縁膜23、容量上部電極24、第3の層間絶縁膜26、スルーホールプラグ27、27A及び配線層28、28Aを形成する。
以上の工程により、図12に示すようなDRAMが完成する。
得られたDRAMは、容量コンタクトプラグ18と容量下部電極22との間のコンタクト抵抗及びスルーホールプラグ27Aと配線13A、28Aとの間のコンタクト抵抗が低く、高い信頼性が得られる。
その後、第1実施形態の図10、11に示す工程と同様にして、容量絶縁膜23、容量上部電極24、第3の層間絶縁膜26、スルーホールプラグ27、27A及び配線層28、28Aを形成する。
以上の工程により、図12に示すようなDRAMが完成する。
得られたDRAMは、容量コンタクトプラグ18と容量下部電極22との間のコンタクト抵抗及びスルーホールプラグ27Aと配線13A、28Aとの間のコンタクト抵抗が低く、高い信頼性が得られる。
次に、半導体記憶装置及びその製造方法の第3実施形態について説明する。
なお、第3実施形態においては、前記第1実施形態及び前記第2実施形態と同様の構成についてはその説明を省略する。
図15は、本発明の半導体記憶装置の第3実施形態を示す縦断面図である。
第3実施形態の半導体記憶装置は、ビット線13のピッチが異なり、また、平面視において、容量コンタクトプラグ18Cの上端面が、シリンダ孔19の開口19aより内側に位置していること以外は、第2実施形態の場合と同様である。
なお、第3実施形態においては、前記第1実施形態及び前記第2実施形態と同様の構成についてはその説明を省略する。
図15は、本発明の半導体記憶装置の第3実施形態を示す縦断面図である。
第3実施形態の半導体記憶装置は、ビット線13のピッチが異なり、また、平面視において、容量コンタクトプラグ18Cの上端面が、シリンダ孔19の開口19aより内側に位置していること以外は、第2実施形態の場合と同様である。
すなわち、第3実施形態の半導体記憶装置では、シリンダストッパ窒化膜15、第1のシリンダ層間絶縁膜16及び第2のシリンダ層間絶縁膜17に、シリンダ孔19が貫通して設けられている。なお、ここではシリンダ孔19は、第2の層間絶縁膜14に若干侵入している。そして、これら各膜において、シリンダ孔19の内側面が、第2のシリンダ層間絶縁膜17の上面に対して略直交している。
そして、このシリンダ孔19の底部から、容量コンタクトプラグ18Cが、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の高さをもって突出している。ここで、この第3実施形態では、容量コンタクトプラグ18Cは、平面視において、その上端面が、シリンダ孔19の開口19aより内側に位置するように配設されており、その外周面とシリンダ孔19の内側面とが離間している。
そして、このシリンダ孔19の底部から、容量コンタクトプラグ18Cが、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の高さをもって突出している。ここで、この第3実施形態では、容量コンタクトプラグ18Cは、平面視において、その上端面が、シリンダ孔19の開口19aより内側に位置するように配設されており、その外周面とシリンダ孔19の内側面とが離間している。
また、シリンダ孔19の内側面、及び、シリンダ孔19の底部から突出する容量コンタクトプラグの表面(露出面S2)には、容量下部電極22及び容量絶縁膜23がこの順に設けられ、この容量絶縁膜23上に、シリンダ孔19内を埋めるように容量上部電極24が設けられている。このうち容量下部電極22は、容量コンタクトプラグ18とセルコンタクトプラグ9を介して拡散領域5と電気的に接続されており、これら容量下部電極22、容量絶縁膜23及び容量上部電極24によってキャパシタ25が構成される。
そして、この半導体記憶装置では、前述のように、シリンダ孔19内において、容量コンタクトプラグ18Bが、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の高さをもって突出しており、従来のように、円柱状のシリンダ孔の底面に露出させた容量コンタクトプラグに比べて、シリンダ孔19内に広い露出面S3を有している。特に、第3実施形態では、容量コンタクトプラグ18の外周面が、シリンダ孔19の内側面と離間していることにより、シリンダ孔19の底部から突出する部分の略全周に容量下部電極24が被覆される。したがって、容量下部電極22との接触面積を十分に確保することができ、容量コンタクトプラグ18Bと容量下部電極22との間のコンタクト抵抗を低減することができる。また、容量コンタクトプラグ18Bの露出面S3が広いことにより、容量下部電極22を、この容量コンタクトプラグ18の露出面S3に対して被覆性よく形成することができる。これにより、容量コンタクトプラグ18と容量下部電極22との間で安定なコンタクト抵抗を実現できる。
また、この実施形態においても、周辺回路領域29のビット配線13Aに対応する位置に、容量コンタクトプラグ18Aが設けられており、この容量コンタクトプラグ18Aが、シリンダストッパ窒化膜15より十分上まで延在されている。これにより、この容量コンタクトプラグ18Aの分だけ、スルーホールプラグ27Aの高さを低くすることができる。このため、セル容量確保のためにシリンダ孔19の深さが深くなっても、スルーホールプラグ27Aを形成するためのスルーホール32Aのアスペクト比を、比較的低く抑えることができ、これにより、スルーホール32A内に、安定にスルーホールプラグ27Aを形成することができ、スルーホールプラグ27Aと配線13A、28Aとの間のコンタクト抵抗を低減することができる。
また、周辺回路領域29に設ける容量コンタクトプラグ18Aは、セル領域2における容量コンタクトプラグ18Aと同様に、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16を貫通するものであるので、この容量コンタクトプラグ18Aと同じ工程で、平行して形成することができる。したがって、製造工程数を増加させることなく、前述のような効果を得ることができる。
また、周辺回路領域29に設ける容量コンタクトプラグ18Aは、セル領域2における容量コンタクトプラグ18Aと同様に、第2の層間絶縁膜14、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16を貫通するものであるので、この容量コンタクトプラグ18Aと同じ工程で、平行して形成することができる。したがって、製造工程数を増加させることなく、前述のような効果を得ることができる。
次に、第3実施形態の半導体記憶装置の製造方法について説明する。
図16、17は、第3実施形態の半導体記憶装置の製造方法を、工程順に示す縦断面図である。
第3実施形態の製造方法は、図7に示す第2のシリンダ層間絶縁膜を形成する工程までは第1実施形態の製造方法と略同一の工程であるので、その説明を省略する。
図16、17は、第3実施形態の半導体記憶装置の製造方法を、工程順に示す縦断面図である。
第3実施形態の製造方法は、図7に示す第2のシリンダ層間絶縁膜を形成する工程までは第1実施形態の製造方法と略同一の工程であるので、その説明を省略する。
すなわち、図7に示すように、第2のシリンダ層間絶縁膜17を形成した後、図16に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、シリンダストッパ窒化膜15、第1のシリンダ層間絶縁膜16及び第2のシリンダ層間絶縁膜17を貫通し、さらに、第2の層間絶縁膜14に若干侵入するシリンダ孔19を形成する。ここで、シリンダ孔19は、平面視において、容量コンタクトプラグ18Cの上端面が、シリンダ孔19の開口19aより内側に位置するように形成する。また、ドライエッチングは、シリンダ孔19の内側面が、第2のシリンダ層間絶縁膜17の上面に対して略直交するように形成され、且つ、各層間絶縁膜14、16、17及びシリンダストッパ窒化膜15に対するエッチングレートが、容量コンタクトプラグ18Cに対するエッチングレートに対して十分大きくなるような条件で行う。これにより、形成されたシリンダ孔19内には、シリンダストッパ窒化膜15及び第1のシリンダ層間絶縁膜16の合計厚さ分以上の高さで、容量コンタクトプラグ18Cがそのままの形で突出するように残存する。
次に、図17に示すように、シリンダ孔19の内側面、及び、シリンダ孔19の底面から突出する容量コンタクトプラグ18の表面に、TiNを20nm程度の厚さで形成し、容量下部電極22を形成する。
その後、第1実施形態の図10、11に示す工程と同様にして、容量絶縁膜23、容量上部電極24、第3の層間絶縁膜26、スルーホールプラグ27、27A及び配線層28、28Aを形成する。
以上の工程により、図15に示すようなDRAMが完成する。
得られたDRAMは、スルーホールプラグ27Aと配線13A、28Aとの間のコンタクト抵抗が低く、また、特に、第3実施形態では、シリンダ孔19の底部から突出する容量コンタクトプラグ18Cの略全周に容量下部電極22が被覆されることにより、容量コンタクトプラグ18Cと容量下部電極22との間でのコンタクト抵抗がより低いものとなり、高い信頼性が得られる。
本実施形態において、半導体記憶装置を構成する各部の構成材料、膜厚及び形成方法は一例であって、本発明の範囲を逸脱しない範囲で適宜変更することができる。
例えば、容量下部電極22及び容量上部電極24の材料としては、TiNの他、W、Pt等の他の金属を用いるようにしても良い。
また、容量絶縁膜23としては、HfO2/Al2O3積層膜の他、ZrO、STO等を用いても良い。
その後、第1実施形態の図10、11に示す工程と同様にして、容量絶縁膜23、容量上部電極24、第3の層間絶縁膜26、スルーホールプラグ27、27A及び配線層28、28Aを形成する。
以上の工程により、図15に示すようなDRAMが完成する。
得られたDRAMは、スルーホールプラグ27Aと配線13A、28Aとの間のコンタクト抵抗が低く、また、特に、第3実施形態では、シリンダ孔19の底部から突出する容量コンタクトプラグ18Cの略全周に容量下部電極22が被覆されることにより、容量コンタクトプラグ18Cと容量下部電極22との間でのコンタクト抵抗がより低いものとなり、高い信頼性が得られる。
本実施形態において、半導体記憶装置を構成する各部の構成材料、膜厚及び形成方法は一例であって、本発明の範囲を逸脱しない範囲で適宜変更することができる。
例えば、容量下部電極22及び容量上部電極24の材料としては、TiNの他、W、Pt等の他の金属を用いるようにしても良い。
また、容量絶縁膜23としては、HfO2/Al2O3積層膜の他、ZrO、STO等を用いても良い。
本発明の活用例として、DRAMや、DRAMを含む混載LSIが挙げられる。
1…シリコン基板、2…セル領域、4…ゲート酸化膜、5,6,7…拡散領域、9…セルコンタクトプラグ、12…第1の層間絶縁膜 11,11A…ビットコンタクトプラグ、13,13A…ビット配線、14…第2の層間絶縁膜、15…シリンダストッパ窒化膜、16…第1のシリンダ層間絶縁膜、17…第2のシリンダ層間絶縁膜、18,18A…容量コンタクトプラグ、19…シリンダ孔、21…テーパ面、22…容量下部電極、23…容量絶縁膜、24…容量上部電極、25…キャパシタ、16…第3の層間絶縁膜、27…スルーホールプラグ、28…配線層、29…周辺回路領域、30…周辺回路用トランジスタ、31A…ゲート電極、33…ワード配線
Claims (12)
- 絶縁膜の厚さ方向に延在させて設けられたシリンダ孔と、
前記シリンダ孔の内面に形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、
前記絶縁膜中に埋設されるとともに、その一部が前記シリンダ孔内に露出し、この露出した表面に前記下部電極が被覆されることによって、前記下部電極と電気的に接続された容量コンタクトプラグを有し、
前記容量コンタクトプラグは、前記シリンダ孔内に露出した部分が、前記シリンダ孔の底部側から上部側に向き、延在して設けられてなることを特徴とする半導体記憶装置。 - 前記シリンダ孔は、その内側面にテーパ面を有し、前記テーパ面に沿って前記容量コンタクトプラグの端面が露出していることを特徴とする請求項1に記載の半導体記憶装置。
- 前記容量コンタクトプラグの端面は、前記テーパ面の一端部から他端部に亘って露出していることを特徴とする請求項2に記載の半導体記憶装置。
- 前記容量コンタクトプラグの端面は、平面視において、前記シリンダ孔の開口に内接していることを特徴とする請求項2又は3に記載の半導体記憶装置。
- 前記容量コンタクトプラグは、前記シリンダ孔内に露出する部分が、前記シリンダ孔の底部から突出していることを特徴とする請求項1に記載の半導体記憶装置。
- 前記容量コンタクトプラグの端面は、平面視において、前記シリンダ孔の開口より内側に配置されていることを特徴とする請求項5に記載の半導体記憶装置。
- 前記キャパシタが設けられた領域の周囲に、前記絶縁膜中に埋設された周辺回路用トランジスタ及び第1の配線と、前記絶縁膜上に配設された第2の配線とを有する周辺回路領域を有し、
前記周辺回路領域は、前記第1の配線上に、前記容量コンタクトプラグの形成工程と同じ工程で設けられたコンタクトプラグを有する請求項1〜6のいずれかの項に記載の半導体記憶装置。 - 前記絶縁膜は、シリンダ孔をエッチング法によって形成する際にエッチングの停止位置を制御するエッチングストッパ膜を有し、
前記容量コンタクトプラグは、前記エッチングストッパ膜と交差して前記絶縁膜の表面側に延在して設けられていることを特徴とする請求項1〜7のいずれかの項に記載の半導体記憶装置。 - 絶縁膜の厚さ方向に延在されたシリンダ孔と、
前記シリンダ孔の内面に形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、
前記絶縁膜中に埋設されるとともに、その一部が前記シリンダ孔内に露出し、この露出した表面に前記下部電極が被覆されることによって、前記下部電極と電気的に接続された容量コンタクトプラグを有する半導体記憶装置の製造方法であって、
半導体基板上に設けられた層間絶縁膜と、前記シリンダ孔をエッチング法によって形成する際にエッチングの停止位置を制御するエッチングストッパ膜と、第1のシリンダ層間絶縁膜に、これら膜を貫通する前記容量コンタクトプラグを形成する工程と、
前記第1のシリンダ層間絶縁膜及び前記容量コンタクトプラグの上に、第2のシリンダ層間絶縁膜を形成する工程と、
前記第2のシリンダ層間絶縁膜の前記容量コンタクトプラグに対応する部分を含む領域に、エッチングを行うことにより、孔の内側面が前記第2のシリンダ層間絶縁膜の表面に対して略直交する第1のシリンダ孔を貫通して形成し、前記容量コンタクトプラグの端面を露出させる工程と、
少なくとも前記エッチングストッパ膜、前記第1のシリンダ層間絶縁膜および前記容量コンタクトプラグに、エッチングを行うことにより、内側面がテーパ状をなす第2のシリンダ孔を前記第1のシリンダ孔と連続するように形成するとともに、前記容量コンタクトプラグの端面を前記テーパ状の内側面に沿って露出させる工程とを有することを特徴とする半導体記憶装置の製造方法。 - 絶縁膜の厚さ方向に延在されたシリンダ孔と、
前記シリンダ孔の内面に形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、
前記絶縁膜中に埋設されるとともに、その一部が前記シリンダ孔内に露出し、この露出した表面に前記下部電極が被覆されることによって、前記下部電極と電気的に接続された容量コンタクトプラグを有する半導体記憶装置の製造方法であって、
半導体基板上に設けられた層間絶縁膜と、前記シリンダ孔をエッチング法によって形成する際にエッチングの停止位置を制御するエッチングストッパ膜と、シリンダ層間絶縁膜に、これら膜を貫通する前記容量コンタクトプラグを形成する工程と、
前記第1のシリンダ層間絶縁膜及び前記容量コンタクトプラグの上に、第2のシリンダ層間絶縁膜を形成する工程と、
少なくとも前記エッチングストッパ膜、前記第1のシリンダ層間絶縁膜及び第2のシリンダ層間絶縁膜の前記容量コンタクトプラグに対応する部分を含む領域に、前記各層間絶縁膜及び前記エッチングストッパ膜に対するエッチングレートが、前記容量コンタクトプラグのエッチングレートに比べて大きくなる条件でエッチングを行うことにより、前記シリンダ孔を貫通して形成し、前記容量コンタクトプラグの一部を前記シリンダ孔の底部より突出させる工程とを有することを特徴とする半導体記憶装置の製造方法。 - 前記第1のシリンダ層間絶縁膜及び第2のシリンダ層間絶縁膜の少なくともいずれかを、積層構造で形成することを特徴とする請求項9〜10のいずれかの項に記載の半導体記憶装置の製造方法。
- 前記キャパシタが形成された領域の周囲に、前記絶縁膜中に埋め込まれた周辺回路用トランジスタ及び第1の配線と、前記絶縁膜上に配設された第2の配線とを有する半導体記憶装置の製造方法であって、
前記容量コンタクトプラグを形成する工程と平行して、前記周辺回路領域の前記層間絶縁膜、前記エッチングストッパ膜、前記第1のシリンダ層間絶縁膜のビット配線に対応する部分に、これら膜を貫通するコンタクトプラグを形成することを特徴とする請求項9〜11のいずれか1項に記載の半導体記憶装置の製造方法。
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