JP2000101047A - 担体上の半導体装置内に設けられるコンデンサ及び製造方法 - Google Patents
担体上の半導体装置内に設けられるコンデンサ及び製造方法Info
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- JP2000101047A JP2000101047A JP11262464A JP26246499A JP2000101047A JP 2000101047 A JP2000101047 A JP 2000101047A JP 11262464 A JP11262464 A JP 11262464A JP 26246499 A JP26246499 A JP 26246499A JP 2000101047 A JP2000101047 A JP 2000101047A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000463 material Substances 0.000 claims abstract description 74
- 238000005530 etching Methods 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 35
- 230000004888 barrier function Effects 0.000 claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 239000007772 electrode material Substances 0.000 claims description 20
- 229910000510 noble metal Inorganic materials 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 abstract description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 16
- 239000000758 substrate Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 229910052697 platinum Inorganic materials 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 1
- 241000220317 Rosa Species 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005294 ferromagnetic effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 229910003446 platinum oxide Inorganic materials 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- ITRNXVSDJBHYNJ-UHFFFAOYSA-N tungsten disulfide Chemical compound S=[W]=S ITRNXVSDJBHYNJ-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
(57)【要約】
【課題】 高ε誘電又は強誘電コンデンサ誘電体を有す
るコンデンサの所要スペースを更に一層低減すること、
並びに、通常の製造過程とコンパチブルであるコンデン
サを提供すること。 【解決手段】 貴金属含有のメモリ電極が、複数のフィ
ン部を有していて、担体と結合された支持フレーム上に
高ε誘電材又は強誘電材製のコンデンサ誘電体がコンデ
ンサに設けられている。支持フレームは、順次交互に低
エッチング速度と高エッチング速度での層シーケンスの
析出、層構造用のエッチング、連結部の形成、及び、高
エッチング速度での層の選択的除去によって製造され
る。
るコンデンサの所要スペースを更に一層低減すること、
並びに、通常の製造過程とコンパチブルであるコンデン
サを提供すること。 【解決手段】 貴金属含有のメモリ電極が、複数のフィ
ン部を有していて、担体と結合された支持フレーム上に
高ε誘電材又は強誘電材製のコンデンサ誘電体がコンデ
ンサに設けられている。支持フレームは、順次交互に低
エッチング速度と高エッチング速度での層シーケンスの
析出、層構造用のエッチング、連結部の形成、及び、高
エッチング速度での層の選択的除去によって製造され
る。
Description
【0001】
【発明の属する技術分野】本発明は、担体上の半導体装
置内に設けられるコンデンサであって、貴金属含有の第
1の電極と、高ε誘電材又は強誘電材製のコンデンサ誘
電体と、第2の電極とを有しているコンデンサに関す
る。
置内に設けられるコンデンサであって、貴金属含有の第
1の電極と、高ε誘電材又は強誘電材製のコンデンサ誘
電体と、第2の電極とを有しているコンデンサに関す
る。
【0002】
【従来の技術】大多数の集積化半導体回路、例えば、D
RAM回路又はA/D変換器では、コンデンサが必要で
ある。その際、集積密度を高めることは、最優先課題で
あり、即ち、できる限り高く、又は、必要条件にとって
十分なキャパシタンスを、最少必要スペースで実施する
必要がある。この問題は、殊に、DRAM回路で立てら
れ、つまり、DRAM回路では、各メモリセルは、メモ
リコンデンサと選択トランジスタを有しており、その
際、メモリセルに使用される面積は連続的に低減され
る。それと同時に、電荷を確実に蓄積して、読み出すべ
き情報の識別可能性を確実にするためには、メモリコン
デンサの所定の最少キャパシタンスを保持する必要があ
る。この最少キャパシタンスは、現在、ほぼ25fFで
ある。
RAM回路又はA/D変換器では、コンデンサが必要で
ある。その際、集積密度を高めることは、最優先課題で
あり、即ち、できる限り高く、又は、必要条件にとって
十分なキャパシタンスを、最少必要スペースで実施する
必要がある。この問題は、殊に、DRAM回路で立てら
れ、つまり、DRAM回路では、各メモリセルは、メモ
リコンデンサと選択トランジスタを有しており、その
際、メモリセルに使用される面積は連続的に低減され
る。それと同時に、電荷を確実に蓄積して、読み出すべ
き情報の識別可能性を確実にするためには、メモリコン
デンサの所定の最少キャパシタンスを保持する必要があ
る。この最少キャパシタンスは、現在、ほぼ25fFで
ある。
【0003】コンデンサの所要スペースを低減するため
に、コンデンサ誘電体として、高い誘電率(高ε誘電
体)のバラエレクトリック体(Paraelektri
kum)を使用することができる。メモリ装置には、そ
のようなコンデンサが、有利には、所謂「スタック(s
tacked)」コンデンサ(セルのコンデンサは、所
属の選択トランジスタの上側に設けられている)として
使用されている。コンデンサ誘電体としてバラエレクト
リック材を使用したメモリセルは、給電電圧の選択時
に、その電荷を消失し、従って、その記憶された情報を
消失してしまう。更に、このセルは、残留漏れ電流のた
めに、定常的に新たに書き込まれてしまう(リフレッシ
ュ時間)。それに対して、コンデンサ誘電体として強誘
電材を使用することによって、強誘電体の種々異なる分
極方向に基づいて、非揮発性メモリ(FRAM)を構成
することができ、この非揮発性メモリ(FRAM)は、
給電電圧の選択時に、その情報を消失せず、定常的に新
たに書き込む必要もない。セルの残留漏れ電流によっ
て、記憶された信号が影響されることはない。
に、コンデンサ誘電体として、高い誘電率(高ε誘電
体)のバラエレクトリック体(Paraelektri
kum)を使用することができる。メモリ装置には、そ
のようなコンデンサが、有利には、所謂「スタック(s
tacked)」コンデンサ(セルのコンデンサは、所
属の選択トランジスタの上側に設けられている)として
使用されている。コンデンサ誘電体としてバラエレクト
リック材を使用したメモリセルは、給電電圧の選択時
に、その電荷を消失し、従って、その記憶された情報を
消失してしまう。更に、このセルは、残留漏れ電流のた
めに、定常的に新たに書き込まれてしまう(リフレッシ
ュ時間)。それに対して、コンデンサ誘電体として強誘
電材を使用することによって、強誘電体の種々異なる分
極方向に基づいて、非揮発性メモリ(FRAM)を構成
することができ、この非揮発性メモリ(FRAM)は、
給電電圧の選択時に、その情報を消失せず、定常的に新
たに書き込む必要もない。セルの残留漏れ電流によっ
て、記憶された信号が影響されることはない。
【0004】種々異なる高誘電体及び強誘電体は、文献
から公知であり、例えば、バリウム−ストロンチウム−
チタン酸塩(BST)、チタン酸ストロンチウム(S
T)、又は、鉛−ジルコニウム−チタン酸塩(BZ
T)、更に、強磁性及びバラエレクトリックポリマー等
である。
から公知であり、例えば、バリウム−ストロンチウム−
チタン酸塩(BST)、チタン酸ストロンチウム(S
T)、又は、鉛−ジルコニウム−チタン酸塩(BZ
T)、更に、強磁性及びバラエレクトリックポリマー等
である。
【0005】これらの材料は、所望の電気特性を有して
いるけれども、その実際での意義は依然として限定され
ている。その本質的な原因は、前述の材料を即座に半導
体装置に使用することができない点にある。これらの材
料は、酸素含有雰囲気内に高温を必要とするスパッタ−
オン又は堆積処理によって製造される。この結果、半導
体技術で電極材として使用される導電材(例えば、ポリ
シリコン、アルミニウム、又は、タングステン)は不適
切である。と言うのは、それらは、これらの条件下では
酸化されてしまうからである。従って、少なくとも、第
1の電極は、通常、貴金属含有金属、例えば、プラチナ
又はルテニウムから製造されている。しかし、これら新
たな電極材料は、半導体技術用には比較的未知の物質で
ある。これら新たな電極材料は、堆積が困難であり、僅
かな層厚の場合にしか十分に構造化することができな
い。更に、これら新たな電極材料は、酸素浸透性があ
り、その結果、コンデンサ誘電体の製造中、深層の構造
部が酸化され、第1の電極と選択トランジスタとを十分
にコンタクトを形成することができなくなってしまう。
従って、コンデンサ誘電体の下側に、酸素の拡散を抑制
するバリアが必要である。
いるけれども、その実際での意義は依然として限定され
ている。その本質的な原因は、前述の材料を即座に半導
体装置に使用することができない点にある。これらの材
料は、酸素含有雰囲気内に高温を必要とするスパッタ−
オン又は堆積処理によって製造される。この結果、半導
体技術で電極材として使用される導電材(例えば、ポリ
シリコン、アルミニウム、又は、タングステン)は不適
切である。と言うのは、それらは、これらの条件下では
酸化されてしまうからである。従って、少なくとも、第
1の電極は、通常、貴金属含有金属、例えば、プラチナ
又はルテニウムから製造されている。しかし、これら新
たな電極材料は、半導体技術用には比較的未知の物質で
ある。これら新たな電極材料は、堆積が困難であり、僅
かな層厚の場合にしか十分に構造化することができな
い。更に、これら新たな電極材料は、酸素浸透性があ
り、その結果、コンデンサ誘電体の製造中、深層の構造
部が酸化され、第1の電極と選択トランジスタとを十分
にコンタクトを形成することができなくなってしまう。
従って、コンデンサ誘電体の下側に、酸素の拡散を抑制
するバリアが必要である。
【0006】ドイツ連邦共和国特許公開第196404
48号公報及び世界知的所有権機関特許公開第98/1
4992号公報には、その種のメモリセルが記載されて
おり、このメモリセルでは、第1の電極と選択トランジ
スタへの端子構造との間にバリアが前面に窒化(Nit
ridation)によって形成される。ドイツ連邦共
和国特許公開第19640244号公報及び世界知的所
有権機関特許公開第98/15014号公報には、高ε
誘電又は強誘電コンデンサ誘電体を有するコンデンサが
記載されており、このコンデンサでは、第1の電極は、
電極コアと、それに比して薄い貴金属含有層から構成さ
れており、その際、電極コアは、端子構造又は酸化バリ
アの材料から形成されている。これは、単に1つの貴金
属含有層を構造化しさえすればよいという利点がある。
48号公報及び世界知的所有権機関特許公開第98/1
4992号公報には、その種のメモリセルが記載されて
おり、このメモリセルでは、第1の電極と選択トランジ
スタへの端子構造との間にバリアが前面に窒化(Nit
ridation)によって形成される。ドイツ連邦共
和国特許公開第19640244号公報及び世界知的所
有権機関特許公開第98/15014号公報には、高ε
誘電又は強誘電コンデンサ誘電体を有するコンデンサが
記載されており、このコンデンサでは、第1の電極は、
電極コアと、それに比して薄い貴金属含有層から構成さ
れており、その際、電極コアは、端子構造又は酸化バリ
アの材料から形成されている。これは、単に1つの貴金
属含有層を構造化しさえすればよいという利点がある。
【0007】これら、高ε誘電又は強誘電コンデンサ誘
電体を有するコンデンサは全て、原理的には、第1の電
極のプレーナ装置構成が設けられているという点で共通
である。
電体を有するコンデンサは全て、原理的には、第1の電
極のプレーナ装置構成が設けられているという点で共通
である。
【0008】米国特許明細書第5581436号公報に
は、前述の形式のコンデンサの第1の電極として、薄プ
ラチナ層が電極コアの表面上に堆積されている。場合に
よっては、高ε誘電体を、第1及び第2の電極の形成の
前に空き構造として製造することができ、即ち、電極
は、この誘電体の側壁に形成される。
は、前述の形式のコンデンサの第1の電極として、薄プ
ラチナ層が電極コアの表面上に堆積されている。場合に
よっては、高ε誘電体を、第1及び第2の電極の形成の
前に空き構造として製造することができ、即ち、電極
は、この誘電体の側壁に形成される。
【0009】
【発明が解決しようとする課題】本発明の課題は、高ε
誘電又は強誘電コンデンサ誘電体を有するコンデンサの
所要スペースを更に一層低減すること、並びに、通常の
製造過程とコンパチブルである、そのようなコンデンサ
の製造方法を提供することにある。
誘電又は強誘電コンデンサ誘電体を有するコンデンサの
所要スペースを更に一層低減すること、並びに、通常の
製造過程とコンパチブルである、そのようなコンデンサ
の製造方法を提供することにある。
【0010】
【課題を解決するための手段】この課題は、本発明によ
ると、第1の電極は、担体と結合された支持フレームの
表面上に設けられており、支持フレームは、相互に離隔
された少なくとも2つのフィン部を有しており、該フィ
ン部は、担体の表面に対してほぼ平行に設けられてい
て、連結部を介して担体と機械的に結合されていること
により解決される。
ると、第1の電極は、担体と結合された支持フレームの
表面上に設けられており、支持フレームは、相互に離隔
された少なくとも2つのフィン部を有しており、該フィ
ン部は、担体の表面に対してほぼ平行に設けられてい
て、連結部を介して担体と機械的に結合されていること
により解決される。
【0011】この課題は、本発明によると、担体の表面
上に、支持フレームを形成し、該支持フレームは、相互
に離隔された少なくとも2つのフィン部を有しており、
該フィン部は、担体の表面に対してほぼ平行に設けられ
ていて、連結部を介して担体と機械的に結合されている
ように形成し、担体及び支持フレームの露出している表
面上に貴金属含有の第1の電極材をコンフォームに堆積
し、貴金属含有の第1の電極材を構造化して第1の電極
を形成し、高ε誘電材又は強誘電材製のコンデンサ誘電
体を、第1の電極上にコンフォームに堆積し、第2の電
極をコンデンサ誘電体上に形成したことにより解決され
る。
上に、支持フレームを形成し、該支持フレームは、相互
に離隔された少なくとも2つのフィン部を有しており、
該フィン部は、担体の表面に対してほぼ平行に設けられ
ていて、連結部を介して担体と機械的に結合されている
ように形成し、担体及び支持フレームの露出している表
面上に貴金属含有の第1の電極材をコンフォームに堆積
し、貴金属含有の第1の電極材を構造化して第1の電極
を形成し、高ε誘電材又は強誘電材製のコンデンサ誘電
体を、第1の電極上にコンフォームに堆積し、第2の電
極をコンデンサ誘電体上に形成したことにより解決され
る。
【0012】本発明は、コンデンサの貴金属含有の第1
の電極用の支持フレームの使用に基づくものであり、こ
の支持フレームは、その、担体表面への投射に比して実
質的に拡大された表面を有している。支持フレームは、
少なくとも2つの相互に離隔されたフィン部を有してお
り、これらフィン部は、担体表面に対してほぼ平行であ
って、結合部を介して担体と結合されている。貴金属製
の第1の電極は、フィン部及び結合部の表面を被覆して
おり、その結果、キャパシタンスに作用する面積が増大
する。コンデンサの第2の電極は、第1の電極から、高
ε誘電体又は強誘電体によって離隔されている。
の電極用の支持フレームの使用に基づくものであり、こ
の支持フレームは、その、担体表面への投射に比して実
質的に拡大された表面を有している。支持フレームは、
少なくとも2つの相互に離隔されたフィン部を有してお
り、これらフィン部は、担体表面に対してほぼ平行であ
って、結合部を介して担体と結合されている。貴金属製
の第1の電極は、フィン部及び結合部の表面を被覆して
おり、その結果、キャパシタンスに作用する面積が増大
する。コンデンサの第2の電極は、第1の電極から、高
ε誘電体又は強誘電体によって離隔されている。
【0013】
【発明の実施の形態】本発明の特に有利な実施例は、従
属請求項に記載されている。
属請求項に記載されている。
【0014】支持フレームは、多数の種々異なる実施例
で構成することができる。連結部は、有利には、フィン
部を相互に結合し、フィン部の1つ又は複数の側面に設
けることができるが、内側にフィン部を貫くように延在
させてもよい。支持フレームは、原理的には、第1の電
極として所謂「フィン−スタック−コンデンサ」で公知
の各形状を有するようにしてもよい。その種のフィン−
スタック−コンデンサは、例えば、ヨーロッパ特許公開
第415530号公報、ヨーロッパ特許公開第7796
56号公報、ヨーロッパ特許公開第756326号公
報、及び、未だ公開されていないドイツ連邦共和国特許
第19821910.5号、及び、ドイツ連邦共和国特
許第19821777.3号に記載されている。しか
し、本発明の場合、そこに記載されている電極構造は、
単に貴金属含有の第1の電極用の支持フレームとして使
用されるに過ぎない。従って、支持フレームの材料用に
比較的多くの選択があり、この支持フレームは、絶縁体
からも形成することができ、連結部は、フィン部を電気
的ではなく、単に機械的に担体と連結する。
で構成することができる。連結部は、有利には、フィン
部を相互に結合し、フィン部の1つ又は複数の側面に設
けることができるが、内側にフィン部を貫くように延在
させてもよい。支持フレームは、原理的には、第1の電
極として所謂「フィン−スタック−コンデンサ」で公知
の各形状を有するようにしてもよい。その種のフィン−
スタック−コンデンサは、例えば、ヨーロッパ特許公開
第415530号公報、ヨーロッパ特許公開第7796
56号公報、ヨーロッパ特許公開第756326号公
報、及び、未だ公開されていないドイツ連邦共和国特許
第19821910.5号、及び、ドイツ連邦共和国特
許第19821777.3号に記載されている。しか
し、本発明の場合、そこに記載されている電極構造は、
単に貴金属含有の第1の電極用の支持フレームとして使
用されるに過ぎない。従って、支持フレームの材料用に
比較的多くの選択があり、この支持フレームは、絶縁体
からも形成することができ、連結部は、フィン部を電気
的ではなく、単に機械的に担体と連結する。
【0015】担体は、第1の電極用の端子を有すること
ができ、その際、残りの担体表面は、絶縁層で被覆され
ている。その際、貴金属含有の第1の電極は、担体表面
の一部分を被覆し、この端子を被覆し、その結果、電気
的なコンタクトを確実に行うことができる。
ができ、その際、残りの担体表面は、絶縁層で被覆され
ている。その際、貴金属含有の第1の電極は、担体表面
の一部分を被覆し、この端子を被覆し、その結果、電気
的なコンタクトを確実に行うことができる。
【0016】第1の電極用の材料として、殊にプラチナ
があるが、酸化ルテニウム及び他の貴金属材料が適して
おり、これらは、高ε又は強誘電体コンデンサでの使用
の際に公知である。第2の電極は、有利には、第1の電
極と同じ材料製であるが、他の適切な材料製にしてもよ
く、例えば、他の金属又はドーピングされたポリシリコ
ン製にしてもよい。
があるが、酸化ルテニウム及び他の貴金属材料が適して
おり、これらは、高ε又は強誘電体コンデンサでの使用
の際に公知である。第2の電極は、有利には、第1の電
極と同じ材料製であるが、他の適切な材料製にしてもよ
く、例えば、他の金属又はドーピングされたポリシリコ
ン製にしてもよい。
【0017】有利には、コンデンサは、DRAMセルで
使用される。その際、担体は、所属のMOS選択トラン
ジスタを有している。トランジスタのソース/ドレイン
領域は、既述の端子を介して第1の電極と接続されてい
る。この端子は、有利には、その上側の領域内に、導電
酸素バリアを有しており(例えば、チタンニトリド)、
それ以外は、例えば、チタン、ポリシリコン、タングス
テン、等製である。
使用される。その際、担体は、所属のMOS選択トラン
ジスタを有している。トランジスタのソース/ドレイン
領域は、既述の端子を介して第1の電極と接続されてい
る。この端子は、有利には、その上側の領域内に、導電
酸素バリアを有しており(例えば、チタンニトリド)、
それ以外は、例えば、チタン、ポリシリコン、タングス
テン、等製である。
【0018】コンデンサの製造のために、担体上に先ず
支持フレームが形成されている。支持フレーム上に、コ
ンフォームに電極材料、例えば、プラチナ、イリジウム
又は酸化ルテニウムがコンフォームに堆積されている。
電極材料は、フォト技術を用いて構造化されて第1の電
極が形成されている。場合によっては、殊に、担体表面
と電極構造の上縁との間の高さの差(感光性レジストの
露光時に問題を生じることがある)を補償するために、
フォト技術に必要な感光性レジスト層の堆積の前に、補
助層が担体上に堆積される。この場合には、感光性レジ
ストマスクを用いて、この補助層と電極材料が構造化さ
れ、それから、補助層は、電極材料に対して選択的に除
去される。第1の電極の構造化の後、高ε誘電体又は強
誘電体が、公知の方法でコンフォームに堆積され、その
際、対向電極が製造される。
支持フレームが形成されている。支持フレーム上に、コ
ンフォームに電極材料、例えば、プラチナ、イリジウム
又は酸化ルテニウムがコンフォームに堆積されている。
電極材料は、フォト技術を用いて構造化されて第1の電
極が形成されている。場合によっては、殊に、担体表面
と電極構造の上縁との間の高さの差(感光性レジストの
露光時に問題を生じることがある)を補償するために、
フォト技術に必要な感光性レジスト層の堆積の前に、補
助層が担体上に堆積される。この場合には、感光性レジ
ストマスクを用いて、この補助層と電極材料が構造化さ
れ、それから、補助層は、電極材料に対して選択的に除
去される。第1の電極の構造化の後、高ε誘電体又は強
誘電体が、公知の方法でコンフォームに堆積され、その
際、対向電極が製造される。
【0019】本発明の方法の利点は、電極材料を強く異
方性エッチングする必要はないという点にある。
方性エッチングする必要はないという点にある。
【0020】支持フレームの製造のために、絶縁層と、
その中に埋め込まれた端子を有することがある担体上
に、それぞれ順次交互に第1の材料製の層と第2の材料
製の層とを有している層シーケンスが形成されており、
その際、第2の材料は、第1の材料に対して選択的にエ
ッチング可能である。層シーケンスは、担体に至る迄構
造化されており、その結果、側縁を有する層構造が形成
される。連結部が少なくとも1つの側縁に形成され、そ
のために、殊に、斜めインプランテーション(注入)、
それに続いてスペーサの形成のために異方性エッチン
グ、又は、層構造の露出している表面上に選択的エピタ
キシャルを用いることができる。最後の両方法では、そ
の際、層の表面を露出して、選択的エッチングを用い
て、第2の材料製の層を除去することができるようにす
るために、層構造内の開口部がエッチングされる。
その中に埋め込まれた端子を有することがある担体上
に、それぞれ順次交互に第1の材料製の層と第2の材料
製の層とを有している層シーケンスが形成されており、
その際、第2の材料は、第1の材料に対して選択的にエ
ッチング可能である。層シーケンスは、担体に至る迄構
造化されており、その結果、側縁を有する層構造が形成
される。連結部が少なくとも1つの側縁に形成され、そ
のために、殊に、斜めインプランテーション(注入)、
それに続いてスペーサの形成のために異方性エッチン
グ、又は、層構造の露出している表面上に選択的エピタ
キシャルを用いることができる。最後の両方法では、そ
の際、層の表面を露出して、選択的エッチングを用い
て、第2の材料製の層を除去することができるようにす
るために、層構造内の開口部がエッチングされる。
【0021】開口部は、層構造の縁に配設することがで
き、その結果、ここでは、連結部を構成する層及び場合
によっては層構造の縁領域が除去される。
き、その結果、ここでは、連結部を構成する層及び場合
によっては層構造の縁領域が除去される。
【0022】開口部は、他方では、層構造の内部に形成
してもよい。そうすることによって、第2の材料のエッ
チングの際に、特に高い安定性を達成することができ、
と言うのは、連結部は、支持フレームの外側に位置して
いる側縁に設けられるからである。第1の材料製の層
は、従って、薄く、例えば、20−30nmにすること
ができる。
してもよい。そうすることによって、第2の材料のエッ
チングの際に、特に高い安定性を達成することができ、
と言うのは、連結部は、支持フレームの外側に位置して
いる側縁に設けられるからである。第1の材料製の層
は、従って、薄く、例えば、20−30nmにすること
ができる。
【0023】担体と層シーケンスとの間に、エッチスト
ップとして使用される補助層を堆積することができる。
層シーケンスの最も下側の層は、その際、有利には、第
1の材料製の層である。層構造の形成のためのエッチン
グは、その際、2つのエッチングステップで開口を形成
するのと同様に行うことができ、その際、第1のエッチ
ングステップは、補助層に対して選択的である。場合に
よっては、担体内に設けられるコンタクトホール乃至バ
リアは、この方法によって特に良好に保護される。この
利点は、特に、支持フレームの内部での開口の場合にも
たらされる。と言うのは、開口の製造の場合に、担体に
至る迄、又は、担体の直ぐ上に位置している層に至る迄
(何れの場合にも、使用されるエッチング処理に対して
抵抗性がない)下方にエッチングする必要があるからで
あり、その際、担体表面の、この領域内に、有利には、
コンタクトホールが設けられている。補助層なしには、
バリアのエッチングの恐れがあり得る。更に、第1及び
第2の材料の、補助層を有利に使用するかどうかの選択
に、担体表面及びバリアは依存する。第1の材料が、担
体表面の材料と同じである場合、補助層は、殊に、層構
造の形成時の比較的確実なエッチストップを可能にす
る。補助層としては、例えば、酸化シリコン(特殊なT
EOS)又はニトリドが適している。
ップとして使用される補助層を堆積することができる。
層シーケンスの最も下側の層は、その際、有利には、第
1の材料製の層である。層構造の形成のためのエッチン
グは、その際、2つのエッチングステップで開口を形成
するのと同様に行うことができ、その際、第1のエッチ
ングステップは、補助層に対して選択的である。場合に
よっては、担体内に設けられるコンタクトホール乃至バ
リアは、この方法によって特に良好に保護される。この
利点は、特に、支持フレームの内部での開口の場合にも
たらされる。と言うのは、開口の製造の場合に、担体に
至る迄、又は、担体の直ぐ上に位置している層に至る迄
(何れの場合にも、使用されるエッチング処理に対して
抵抗性がない)下方にエッチングする必要があるからで
あり、その際、担体表面の、この領域内に、有利には、
コンタクトホールが設けられている。補助層なしには、
バリアのエッチングの恐れがあり得る。更に、第1及び
第2の材料の、補助層を有利に使用するかどうかの選択
に、担体表面及びバリアは依存する。第1の材料が、担
体表面の材料と同じである場合、補助層は、殊に、層構
造の形成時の比較的確実なエッチストップを可能にす
る。補助層としては、例えば、酸化シリコン(特殊なT
EOS)又はニトリドが適している。
【0024】支持フレームの製造のために、上述の引用
特許出願に記載された方法を使用することができる。既
述のように、適切な材料の選択の際には、比較的大きな
自由がある。と言うのは、形成すべき支持フレームの適
切な幾何学的な形状だけが問題であるからである。つま
り、エッチング処理の際にも、比較的大きな選択可能性
がある。支持フレームとして用いるために、層シーケン
ス(第1乃至第2の材料)は、p+ポリシリコン/p−
ポリシリコン、シリコン/ゲルマニウム、nポリシリコ
ン/ポリシリコン、酸化シリコン/シリコンニトリド、
シリコンニトリド/酸化シリコン、酸化シリコン/(場
合によってはドーピングされた)ポリシリコン及び他の
組み合わせから形成することができ、第1の材料から、
その際、フィン部が形成される。連結部は、第2の材料
の事後の選択エッチングを困難にしないために、有利に
は、同様に第1の材料製である。支持フレームは、担体
表面と同じ(絶縁された)材料製にするとよい。その結
果、第2の材料製の層の選択的除去が特に簡単であり、
乃至、第2の材料及び選択的エッチング処理に対して大
きな選択の自由が得られる。何れにせよ、その際、補助
層を使用しない場合には、層構造用のエッチングの際に
担体に対する選択はない。ゲルマニウム含有層の場合に
は、製造方法及びエッチング方法が、ドイツ連邦共和国
特許出願第19707977.6号公報に記載されてい
る。
特許出願に記載された方法を使用することができる。既
述のように、適切な材料の選択の際には、比較的大きな
自由がある。と言うのは、形成すべき支持フレームの適
切な幾何学的な形状だけが問題であるからである。つま
り、エッチング処理の際にも、比較的大きな選択可能性
がある。支持フレームとして用いるために、層シーケン
ス(第1乃至第2の材料)は、p+ポリシリコン/p−
ポリシリコン、シリコン/ゲルマニウム、nポリシリコ
ン/ポリシリコン、酸化シリコン/シリコンニトリド、
シリコンニトリド/酸化シリコン、酸化シリコン/(場
合によってはドーピングされた)ポリシリコン及び他の
組み合わせから形成することができ、第1の材料から、
その際、フィン部が形成される。連結部は、第2の材料
の事後の選択エッチングを困難にしないために、有利に
は、同様に第1の材料製である。支持フレームは、担体
表面と同じ(絶縁された)材料製にするとよい。その結
果、第2の材料製の層の選択的除去が特に簡単であり、
乃至、第2の材料及び選択的エッチング処理に対して大
きな選択の自由が得られる。何れにせよ、その際、補助
層を使用しない場合には、層構造用のエッチングの際に
担体に対する選択はない。ゲルマニウム含有層の場合に
は、製造方法及びエッチング方法が、ドイツ連邦共和国
特許出願第19707977.6号公報に記載されてい
る。
【0025】
【実施例】次に、本発明について、図示の有利な実施例
を用いて詳述する。
を用いて詳述する。
【0026】図1では、基板1上に、絶縁層2が堆積さ
れている。基板1は、例えば、シリコン基板であり、ワ
ード線とビット線とを有する選択トランジスタを有して
いる(図6)。絶縁層は、例えば、酸化シリコンから形
成されて平坦化されている。絶縁層2内には、コンタク
トホール3が開けられており、導電材、例えば、ドーピ
ングされたポリシリコン、タングステン、タンタル、チ
タン、チタンニトリド、又は、タングステンシリチドで
充填されている。コンタクトホール3は、それぞれ、基
板1内の選択トランジスタのソース/ドレイン領域に達
しているように設けられている。有利には、コンタクト
ホール3の上部分内に、バリア4が設けられており、こ
のバリアは、酸素拡散を抑制する。そのようなバリアの
製造方法は、例えば、ドイツ連邦共和国特許公開第19
640448号公報又はドイツ連邦共和国特許公開第1
9640246号公報から公知である。この担体上に
は、支持フレームが形成されており、その際、先ず、択
一選択的に、第1の材料製の層51と第2の材料製の層
52とを有している層シーケンスが堆積されている。例
えば第1の材料は、酸化シリコン製であり、第2の材料
は、非ドーピング又はドーピングされたポリシリコン製
である。更に、第1の材料を、p+ドーピングポリシリ
コン製にすることができ、第2の材料を、p−ドーピン
グポリシリコン製にすることができる。一般的に、第1
の材料は、貴金属含有層用の適切な基体を形成する必要
があり、第2の材料は、第1の材料及び担体表面(又
は、場合によっては、補助層)並びに場合によってはバ
リア材料に対して選択的にエッチング可能にする必要が
ある。この実施例では、担体表面上に直接、第2の材料
製の層が堆積されている。層シーケンスの最上層は、こ
の実施例では、第1の材料製である。続いて、層シーケ
ンス5からは、マスクを用いた異方性エッチングによっ
て、層構造5が形成されている。これらの層構造の他で
は、絶縁層2の表面は露出されている。
れている。基板1は、例えば、シリコン基板であり、ワ
ード線とビット線とを有する選択トランジスタを有して
いる(図6)。絶縁層は、例えば、酸化シリコンから形
成されて平坦化されている。絶縁層2内には、コンタク
トホール3が開けられており、導電材、例えば、ドーピ
ングされたポリシリコン、タングステン、タンタル、チ
タン、チタンニトリド、又は、タングステンシリチドで
充填されている。コンタクトホール3は、それぞれ、基
板1内の選択トランジスタのソース/ドレイン領域に達
しているように設けられている。有利には、コンタクト
ホール3の上部分内に、バリア4が設けられており、こ
のバリアは、酸素拡散を抑制する。そのようなバリアの
製造方法は、例えば、ドイツ連邦共和国特許公開第19
640448号公報又はドイツ連邦共和国特許公開第1
9640246号公報から公知である。この担体上に
は、支持フレームが形成されており、その際、先ず、択
一選択的に、第1の材料製の層51と第2の材料製の層
52とを有している層シーケンスが堆積されている。例
えば第1の材料は、酸化シリコン製であり、第2の材料
は、非ドーピング又はドーピングされたポリシリコン製
である。更に、第1の材料を、p+ドーピングポリシリ
コン製にすることができ、第2の材料を、p−ドーピン
グポリシリコン製にすることができる。一般的に、第1
の材料は、貴金属含有層用の適切な基体を形成する必要
があり、第2の材料は、第1の材料及び担体表面(又
は、場合によっては、補助層)並びに場合によってはバ
リア材料に対して選択的にエッチング可能にする必要が
ある。この実施例では、担体表面上に直接、第2の材料
製の層が堆積されている。層シーケンスの最上層は、こ
の実施例では、第1の材料製である。続いて、層シーケ
ンス5からは、マスクを用いた異方性エッチングによっ
て、層構造5が形成されている。これらの層構造の他で
は、絶縁層2の表面は露出されている。
【0027】図2では、層構造5の側壁には、有利に
は、第1の材料製のスペーサ6が形成されており、その
際、層は、第1の材料からコンフォームに堆積されてお
り、異方性バックエッチングされている。
は、第1の材料製のスペーサ6が形成されており、その
際、層は、第1の材料からコンフォームに堆積されてお
り、異方性バックエッチングされている。
【0028】図3では、それから、この構造内に開口が
エッチングされており、この構造では、第1及び第2の
材料製の層の側縁は露出されている。この実施例では、
これらの開口は、構造の側面に設けられており、即ち、
一方の側面に設けられたスペーサ、及び、層構造5の隣
接する縁領域は、フォトマスクを用いた適切なエッチン
グ処理で除去されている。しかし、開口は、他の個所に
設けてもよく、実質的には、単に、第2の材料製の少な
くとも1つの表面乃至層のそれぞれの側縁が露出されて
る。上述の引用特許出願では、本発明の形成の他の例が
挙げられている。残り続けるスペーサ6は、連結部を構
成する。第2の材料製の層52は、等方性の構成要素で
のエッチング処理を用いて除去され、このエッチング処
理によって、第1の材料製の層、連結部6、担体表面2
及びバリア4は、作用されない。適切なエッチング処理
は、当業者には公知であり、例えば、引用した特許出願
に記載されている。このようにして、支持フレームが形
成され、この支持フレームは、相互に離隔されたフィン
部51及び連結部6から構成されている。連結部6は、
フィン部51を機械的に相互に一緒に、且つ、担体上面
と連結する。
エッチングされており、この構造では、第1及び第2の
材料製の層の側縁は露出されている。この実施例では、
これらの開口は、構造の側面に設けられており、即ち、
一方の側面に設けられたスペーサ、及び、層構造5の隣
接する縁領域は、フォトマスクを用いた適切なエッチン
グ処理で除去されている。しかし、開口は、他の個所に
設けてもよく、実質的には、単に、第2の材料製の少な
くとも1つの表面乃至層のそれぞれの側縁が露出されて
る。上述の引用特許出願では、本発明の形成の他の例が
挙げられている。残り続けるスペーサ6は、連結部を構
成する。第2の材料製の層52は、等方性の構成要素で
のエッチング処理を用いて除去され、このエッチング処
理によって、第1の材料製の層、連結部6、担体表面2
及びバリア4は、作用されない。適切なエッチング処理
は、当業者には公知であり、例えば、引用した特許出願
に記載されている。このようにして、支持フレームが形
成され、この支持フレームは、相互に離隔されたフィン
部51及び連結部6から構成されている。連結部6は、
フィン部51を機械的に相互に一緒に、且つ、担体上面
と連結する。
【0029】図4では、支持フレーム51,6上に、貴
金属含有電極材料としてプラチナ7がコンフォームに堆
積されている。そのための適切な方法(例えば、MOC
VD)は、上述の米国特許明細書から公知である。その
際、補助層8はコンフォームに堆積されており、その結
果、既存の構造は、それで充填され、表面は部分的に平
坦化されている。補助層は、第1の電極の材料に対して
選択的にエッチング可能であり、例えば、TEOS又は
ニトリド製である。
金属含有電極材料としてプラチナ7がコンフォームに堆
積されている。そのための適切な方法(例えば、MOC
VD)は、上述の米国特許明細書から公知である。その
際、補助層8はコンフォームに堆積されており、その結
果、既存の構造は、それで充填され、表面は部分的に平
坦化されている。補助層は、第1の電極の材料に対して
選択的にエッチング可能であり、例えば、TEOS又は
ニトリド製である。
【0030】図5では、適切な感光性レジストマスク
(図示していない)が堆積されており、補助層及び電極
層7は、異方性エッチングされている。その際、電極層
7は、第1の電極の大きさに相応してエッチングされて
いる。続いて、補助層8は、例えば、電極材料に対して
ウェット選択的に除去されている。第1の電極7は、担
体表面の一部分及び例えば端子3,4も被覆している。
そうすることによって、端子と第1の電極との電気コン
タクトが形成される。
(図示していない)が堆積されており、補助層及び電極
層7は、異方性エッチングされている。その際、電極層
7は、第1の電極の大きさに相応してエッチングされて
いる。続いて、補助層8は、例えば、電極材料に対して
ウェット選択的に除去されている。第1の電極7は、担
体表面の一部分及び例えば端子3,4も被覆している。
そうすることによって、端子と第1の電極との電気コン
タクトが形成される。
【0031】図6では、高ε誘電体又は強誘電体製のコ
ンデンサ誘電体は、公知の方法で堆積されている。その
際、使用される高温処理により、深い位置の構造は、酸
化されない。というのは、酸化拡散は、バリア4によっ
て回避されるからである。最後に、導電層が対向電極1
0の形成のために堆積されている。
ンデンサ誘電体は、公知の方法で堆積されている。その
際、使用される高温処理により、深い位置の構造は、酸
化されない。というのは、酸化拡散は、バリア4によっ
て回避されるからである。最後に、導電層が対向電極1
0の形成のために堆積されている。
【0032】この図6では、担体内に構成される別の構
造が図示されており、この構造は、コンデンサをDRA
M回路内に使用する場合に設けられる。支持フレーム5
1,6上に設けられる第1の電極7は、メモリコンデン
サ用の所謂メモリノードを構成する。この第1の電極
は、その下側に設けられていて、拡散バリア4が設けら
れたコンタクト3を介して、選択トランジスタのソース
/ドレイン領域11と接続されている。選択トランジス
タの他のソース/ドレイン領域12は、ビット線コンタ
クト14を介して、埋込形成されたビット線15と接続
されている。有利には、2つの隣接するメモリセルは、
共通のビット線コンタクトを有している。溝形成された
ビット線15とビット線コンタクト14は、絶縁層2を
囲んでいる。選択トランジスタのソース/ドレイン領域
11及び12の間には、チャネル領域16、ゲート誘電
体(図示していない)及びワード線17として作用する
ゲート電極が設けられている。ワード線17及びビット
線コンタクト14は、それぞれ、ドーピングされたポリ
シリコンから形成されている。ビット線15は、ドーピ
ングされたポリシリコン、タングステンシリチドはタン
グステンから形成されている。ソース/ドレイン領域1
1の、ビット線15とは反対側には、それぞれ1つの絶
縁構造、例えば、絶縁材で充填された簡単な溝18が、
隣接した選択トランジスタ間の絶縁のために設けられて
いる。
造が図示されており、この構造は、コンデンサをDRA
M回路内に使用する場合に設けられる。支持フレーム5
1,6上に設けられる第1の電極7は、メモリコンデン
サ用の所謂メモリノードを構成する。この第1の電極
は、その下側に設けられていて、拡散バリア4が設けら
れたコンタクト3を介して、選択トランジスタのソース
/ドレイン領域11と接続されている。選択トランジス
タの他のソース/ドレイン領域12は、ビット線コンタ
クト14を介して、埋込形成されたビット線15と接続
されている。有利には、2つの隣接するメモリセルは、
共通のビット線コンタクトを有している。溝形成された
ビット線15とビット線コンタクト14は、絶縁層2を
囲んでいる。選択トランジスタのソース/ドレイン領域
11及び12の間には、チャネル領域16、ゲート誘電
体(図示していない)及びワード線17として作用する
ゲート電極が設けられている。ワード線17及びビット
線コンタクト14は、それぞれ、ドーピングされたポリ
シリコンから形成されている。ビット線15は、ドーピ
ングされたポリシリコン、タングステンシリチドはタン
グステンから形成されている。ソース/ドレイン領域1
1の、ビット線15とは反対側には、それぞれ1つの絶
縁構造、例えば、絶縁材で充填された簡単な溝18が、
隣接した選択トランジスタ間の絶縁のために設けられて
いる。
【0033】別の実施例では、支持フレーム、即ち、フ
ィン部51及び連結部6は、pドーピングポリシリコン
製である。層シーケンス(図1参照)は、その際、有利
には、pドーピングシリコン52及びp+ドーピングシ
リコン51製にするとよい。その際、下側の層は、p−
ドーピングポリシリコン52である。連結部(図2参
照)は、第1の実施例同様にスペーサとして形成するこ
とができるが、ヨーロッパ特許公開第779656号公
報に記載されているように、選択的エピタキシャルによ
って形成することもできる。その際、図1の層シーケン
スの最上層は、有利には、p−ドーピングポリシリコン
層52である。別の手段としては、連結部の形成を、図
1の層構造5の側壁内に斜めインプランテーションする
ことによって行う。その際、この縁領域はドーピングさ
れており、対向する縁領域は、そのドーピングが変化し
ないようにされている。その種の方法は、ヨーロッパ特
許公開第756326号公報に記載されている。この場
合、層構造5内に別の開口部をエッチングする必要はな
い。と言うのは、対向する縁部に、第2の材料製の層の
側縁が露出されているからである。連結部6の形成後、
第2の材料52製の層、つまり、p−ドーピングシリコ
ン層は、p+ドーピングポリシリコン51,6、担体及
びバリアに対して選択的に除去される。適切なエッチン
グ方法は、当業者には公知であり、例えば、上述の引用
特許出願に記載されている。適切なエッチング方法によ
って、支持フレームが製造され、この別の方法は、第1
の実施例と同様に実行することができる。コンデンサ誘
電体の形成のための高温処理の間、支持フレーム51,
6の酸化を考慮する必要がある。しかし、このことは有
害ではない。と言うのは、第1の電極と端子構造3,4
との間の電気コンタクトは、直接行われ(図6参照)、
支持フレームの導電度は何ら作用しないからである。
ィン部51及び連結部6は、pドーピングポリシリコン
製である。層シーケンス(図1参照)は、その際、有利
には、pドーピングシリコン52及びp+ドーピングシ
リコン51製にするとよい。その際、下側の層は、p−
ドーピングポリシリコン52である。連結部(図2参
照)は、第1の実施例同様にスペーサとして形成するこ
とができるが、ヨーロッパ特許公開第779656号公
報に記載されているように、選択的エピタキシャルによ
って形成することもできる。その際、図1の層シーケン
スの最上層は、有利には、p−ドーピングポリシリコン
層52である。別の手段としては、連結部の形成を、図
1の層構造5の側壁内に斜めインプランテーションする
ことによって行う。その際、この縁領域はドーピングさ
れており、対向する縁領域は、そのドーピングが変化し
ないようにされている。その種の方法は、ヨーロッパ特
許公開第756326号公報に記載されている。この場
合、層構造5内に別の開口部をエッチングする必要はな
い。と言うのは、対向する縁部に、第2の材料製の層の
側縁が露出されているからである。連結部6の形成後、
第2の材料52製の層、つまり、p−ドーピングシリコ
ン層は、p+ドーピングポリシリコン51,6、担体及
びバリアに対して選択的に除去される。適切なエッチン
グ方法は、当業者には公知であり、例えば、上述の引用
特許出願に記載されている。適切なエッチング方法によ
って、支持フレームが製造され、この別の方法は、第1
の実施例と同様に実行することができる。コンデンサ誘
電体の形成のための高温処理の間、支持フレーム51,
6の酸化を考慮する必要がある。しかし、このことは有
害ではない。と言うのは、第1の電極と端子構造3,4
との間の電気コンタクトは、直接行われ(図6参照)、
支持フレームの導電度は何ら作用しないからである。
【0034】図7−12には、別の実施例が図示されて
いる。
いる。
【0035】図7では、基板1上に、絶縁層2が堆積さ
れている。基板1は、例えば、シリコン基板であり、選
択トランジスタには、ワード線とビット線が設けられて
いる(図6参照)。絶縁層は、例えば、酸化シリコンか
ら形成且つ平坦化されている。絶縁層2内には、コンタ
クトホール3が開けられており、導電材、例えば、ドー
ピングされたポリシリコン、タングステン、タンタル、
チタンニトリド又はタングステンシリチドで充填されて
いる。コンタクトホール3は、それぞれ基板1内の選択
トランジスタのソース/ドレイン領域上に達するように
設けられている。有利には、コンタクトホール3の上側
部分内に、酸素拡散を抑制するバリア4が設けられてい
る。そのようなバリアの製造方法は、例えば、ドイツ連
邦共和国特許公開第19640246号公報、ドイツ連
邦共和国特許公開第19640448号公報から公知で
ある。この担体上に、支持フレームが形成され、その
際、先ず、エッチストップ層20が堆積され、その上に
層シーケンスが堆積され、この層シーケンスは、順次交
互に第1の材料製の層51と第2の材料製の層52を有
している。この例では、第1の材料は、p+ドーピング
ポリシリコンであり、第2の材料は、p−ドーピングポ
リシリコンであり、エッチストップ層は、TEOS又は
ニトリドである。層シーケンスの最も下の層は、第1の
材料製であり、層シーケンスの最も上の層は、第2の材
料製である。
れている。基板1は、例えば、シリコン基板であり、選
択トランジスタには、ワード線とビット線が設けられて
いる(図6参照)。絶縁層は、例えば、酸化シリコンか
ら形成且つ平坦化されている。絶縁層2内には、コンタ
クトホール3が開けられており、導電材、例えば、ドー
ピングされたポリシリコン、タングステン、タンタル、
チタンニトリド又はタングステンシリチドで充填されて
いる。コンタクトホール3は、それぞれ基板1内の選択
トランジスタのソース/ドレイン領域上に達するように
設けられている。有利には、コンタクトホール3の上側
部分内に、酸素拡散を抑制するバリア4が設けられてい
る。そのようなバリアの製造方法は、例えば、ドイツ連
邦共和国特許公開第19640246号公報、ドイツ連
邦共和国特許公開第19640448号公報から公知で
ある。この担体上に、支持フレームが形成され、その
際、先ず、エッチストップ層20が堆積され、その上に
層シーケンスが堆積され、この層シーケンスは、順次交
互に第1の材料製の層51と第2の材料製の層52を有
している。この例では、第1の材料は、p+ドーピング
ポリシリコンであり、第2の材料は、p−ドーピングポ
リシリコンであり、エッチストップ層は、TEOS又は
ニトリドである。層シーケンスの最も下の層は、第1の
材料製であり、層シーケンスの最も上の層は、第2の材
料製である。
【0036】図8では、続いて、層シーケンスから、マ
スクを用いた異方性エッチングによって、層構造5が形
成され、その際、場合によっては、第2のエッチングス
テップで、エッチストップ層20がエッチングされる。
層構造の他に、絶縁された層2の表面が露出されてい
る。異方性エッチングは、CF4及びSF6で行うこと
ができる。
スクを用いた異方性エッチングによって、層構造5が形
成され、その際、場合によっては、第2のエッチングス
テップで、エッチストップ層20がエッチングされる。
層構造の他に、絶縁された層2の表面が露出されてい
る。異方性エッチングは、CF4及びSF6で行うこと
ができる。
【0037】図9では、p+ドーピングポリシリコン及
びp−ドーピングポリシリコン製の層構造5は、シリコ
ンの選択的なエピタキシャルを用いて成長され、その結
果、連結部6が形成され、この連結部は、層構造を完全
に被覆している。エピタキシャルは、700℃〜750
℃の温度範囲内でプロセスガスSiCl2H2,HCl
及びH2並びにB2H6のようなドーピングガスを用い
て行うことができ、その結果、各層が相互に入り組んで
拡散するのを回避することができる。シリコン及びゲル
マニウム含有層の層シーケンスの場合、900℃迄もの
温度となることがある。
びp−ドーピングポリシリコン製の層構造5は、シリコ
ンの選択的なエピタキシャルを用いて成長され、その結
果、連結部6が形成され、この連結部は、層構造を完全
に被覆している。エピタキシャルは、700℃〜750
℃の温度範囲内でプロセスガスSiCl2H2,HCl
及びH2並びにB2H6のようなドーピングガスを用い
て行うことができ、その結果、各層が相互に入り組んで
拡散するのを回避することができる。シリコン及びゲル
マニウム含有層の層シーケンスの場合、900℃迄もの
温度となることがある。
【0038】図10では、それから、フォトマスクを使
用して、開口が、この構造内にエッチングされ、この構
造では、第1及び第2の材料製の層の側縁が露出されて
いる。この実施例では、この開口は、構造の内部内に形
成されている。第1の異方性エッチングステップ内で、
例えば、HBr及び塩素が、層シーケンスをエッチング
し、その際、等方性構成要素での第2のエッチング段階
では、端子3,4を被覆するエッチストップ層が選択的
に除去される。
用して、開口が、この構造内にエッチングされ、この構
造では、第1及び第2の材料製の層の側縁が露出されて
いる。この実施例では、この開口は、構造の内部内に形
成されている。第1の異方性エッチングステップ内で、
例えば、HBr及び塩素が、層シーケンスをエッチング
し、その際、等方性構成要素での第2のエッチング段階
では、端子3,4を被覆するエッチストップ層が選択的
に除去される。
【0039】図11では、第2の材料製の層52は、等
方性構成要素でのエッチング処理で除去され、このエッ
チング処理では、第1の材料製の層と連結部6は、作用
を及ぼされない(場合によっては、エッチストップ層の
除去の前又は除去と同時)。そのために、アルカリエッ
チングを使用することができ、このアルカリエッチング
は、エチレンジアミン、ブレングカテチン、ピラチン及
び水を有している。選択性(エッチング速度P+−Si
/P−Si)は、ほぼ1:500である。このようにし
て、支持フレームは形成され、この支持フレームは、相
互に間隔をおいたフィン部51及び連結部6から構成さ
れている。連結部6は、フィン部51を支持フレームの
全ての外部で機械的に相互に結合し、且つ、担体表面と
結合する。
方性構成要素でのエッチング処理で除去され、このエッ
チング処理では、第1の材料製の層と連結部6は、作用
を及ぼされない(場合によっては、エッチストップ層の
除去の前又は除去と同時)。そのために、アルカリエッ
チングを使用することができ、このアルカリエッチング
は、エチレンジアミン、ブレングカテチン、ピラチン及
び水を有している。選択性(エッチング速度P+−Si
/P−Si)は、ほぼ1:500である。このようにし
て、支持フレームは形成され、この支持フレームは、相
互に間隔をおいたフィン部51及び連結部6から構成さ
れている。連結部6は、フィン部51を支持フレームの
全ての外部で機械的に相互に結合し、且つ、担体表面と
結合する。
【0040】図12では、支持フレーム51,6は、コ
ンフォームに貴金属含有電極材としてプラチナが堆積さ
れている。支持フレームの内部の開口の領域内に、端子
3,4が形成されており、その結果、ここでは、電極層
7とのコンタクトが確実に行われている。コンフォーム
なプラチナ堆積用の適切な方法は、上述の米国特許明細
書から公知である。続いて、第1の実施例と同様の方法
が続けられ、つまり、場合によっては、補助層8がコン
フォームに堆積され(図4以下参照)、第1の電極が構
造化される、等である。
ンフォームに貴金属含有電極材としてプラチナが堆積さ
れている。支持フレームの内部の開口の領域内に、端子
3,4が形成されており、その結果、ここでは、電極層
7とのコンタクトが確実に行われている。コンフォーム
なプラチナ堆積用の適切な方法は、上述の米国特許明細
書から公知である。続いて、第1の実施例と同様の方法
が続けられ、つまり、場合によっては、補助層8がコン
フォームに堆積され(図4以下参照)、第1の電極が構
造化される、等である。
【0041】要するに、本発明では、コンデンサには、
高ε誘電材又は強誘電材製のコンデンサ誘電体9が設け
られており、この誘電体の貴金属含有のメモリ電極は、
複数のフィン部51を有していて、担体と結合された支
持フレーム上に設けられている。この支持フレームは、
例えば、順次交互に低エッチング速度と高エッチング速
度での層シーケンスの析出、層構造用のエッチング、連
結部の形成、及び、高エッチング速度での層の選択的除
去によって製造することができる。
高ε誘電材又は強誘電材製のコンデンサ誘電体9が設け
られており、この誘電体の貴金属含有のメモリ電極は、
複数のフィン部51を有していて、担体と結合された支
持フレーム上に設けられている。この支持フレームは、
例えば、順次交互に低エッチング速度と高エッチング速
度での層シーケンスの析出、層構造用のエッチング、連
結部の形成、及び、高エッチング速度での層の選択的除
去によって製造することができる。
【0042】
【発明の効果】本発明によると、高ε誘電又は強誘電コ
ンデンサ誘電体を有するコンデンサの所要スペースを更
に一層低減することができ、通常の製造過程とコンパチ
ブルであり、電極材料を強く異方性エッチングする必要
はないという利点が達成される。
ンデンサ誘電体を有するコンデンサの所要スペースを更
に一層低減することができ、通常の製造過程とコンパチ
ブルであり、電極材料を強く異方性エッチングする必要
はないという利点が達成される。
【図1】方法の第1の実施例が、DRAMメモリセルを
用いて明らかに示された基板の横断面を示す図である。
用いて明らかに示された基板の横断面を示す図である。
【図2】方法の第1の実施例が、DRAMメモリセルを
用いて明らかに示された基板の横断面を示す図である。
用いて明らかに示された基板の横断面を示す図である。
【図3】方法の第1の実施例が、DRAMメモリセルを
用いて明らかに示された基板の横断面を示す図である。
用いて明らかに示された基板の横断面を示す図である。
【図4】方法の第1の実施例が、DRAMメモリセルを
用いて明らかに示された基板の横断面を示す図である。
用いて明らかに示された基板の横断面を示す図である。
【図5】方法の第1の実施例が、DRAMメモリセルを
用いて明らかに示された基板の横断面を示す図である。
用いて明らかに示された基板の横断面を示す図である。
【図6】方法の第1の実施例が、DRAMメモリセルを
用いて明らかに示された基板の横断面を示す図である。
用いて明らかに示された基板の横断面を示す図である。
【図7】相応に、第2の実施例を示す図である。
【図8】相応に、第2の実施例を示す図である。
【図9】相応に、第2の実施例を示す図である。
【図10】相応に、第2の実施例を示す図である。
【図11】相応に、第2の実施例を示す図である。
【図12】相応に、第2の実施例を示す図である。
1 基板 2 絶縁層 3 コンタクトホール 4 端子構造 5 層シーケンス 51 第1の材料製の層(フィン部(p+ドーピングシ
リコン)) 52 第2の材料製の層(pドーピングシリコン) 6 連結部(第1の材料製のスペーサ) 7 電極層(プラチナ) 8 補助層 10 対向電極 11 選択トランジスタのソース/ドレイン領域 12 選択トランジスタの他のソース/ドレイン領域 14 ビット線コンタクト 15 埋込形成されたビット線 16 チャネル領域 17 ワード線 18 溝 20 エッチストップ層
リコン)) 52 第2の材料製の層(pドーピングシリコン) 6 連結部(第1の材料製のスペーサ) 7 電極層(プラチナ) 8 補助層 10 対向電極 11 選択トランジスタのソース/ドレイン領域 12 選択トランジスタの他のソース/ドレイン領域 14 ビット線コンタクト 15 埋込形成されたビット線 16 チャネル領域 17 ワード線 18 溝 20 エッチストップ層
Claims (14)
- 【請求項1】 担体上の半導体装置内に設けられるコン
デンサであって、 −貴金属含有の第1の電極(7)と、 −高ε誘電材又は強誘電材製のコンデンサ誘電体(9)
と、 −第2の電極(10)とを有しているコンデンサにおい
て、第1の電極(7)は、担体と結合された支持フレー
ム(51,6)の表面上に設けられており、前記支持フ
レームは、相互に離隔された少なくとも2つのフィン部
(51)を有しており、該フィン部は、前記担体の表面
に対してほぼ平行に設けられていて、連結部(6)を介
して前記担体(1,2)と機械的に結合されていること
を特徴とするコンデンサ。 - 【請求項2】 支持フレームは、ポリシリコン製である
請求項1記載のコンデンサ。 - 【請求項3】 支持フレームは、酸化シリコン製である
請求項1記載のコンデンサ。 - 【請求項4】 貴金属含有の第1の電極(7)は、担体
表面(2,4)の一部分である請求項1〜3までのいず
れか1記載のコンデンサ。 - 【請求項5】 担体の、コンデンサ側の表面に、中にコ
ンタクト(3)が設けられた絶縁層(2)を有してお
り、前記コンタクト(3)は、拡散バリア(4)を有し
ていて、第1の電極(7)と接続されている請求項1〜
4までのいずれか1記載のコンデンサ。 - 【請求項6】 担体は、MOSトランジスタを有してお
り、コンタクト(3)は、トランジスタのソース/ドレ
イン領域(11)を第1の電極(7)と接続する請求項
5記載のコンデンサ。 - 【請求項7】 請求項1記載のコンデンサの製造方法に
おいて、担体(1,2)の表面上に、支持フレームを形
成し、該支持フレームは、相互に離隔された少なくとも
2つのフィン部(51)を有しており、該フィン部は、
担体の表面に対してほぼ平行に設けられていて、連結部
(6)を介して担体(1,2)と機械的に結合されてい
るように形成し、 −担体及び支持フレーム(51,6)の露出している表
面上に貴金属含有の第1の電極材をコンフォームに堆積
し、 −前記貴金属含有の第1の電極材を構造化して第1の電
極(7)を形成し、 −高ε誘電材又は強誘電材製のコンデンサ誘電体(9)
を、前記第1の電極(7)上にコンフォームに堆積し、 −第2の電極を前記コンデンサ誘電体上に形成したこと
を特徴とするコンデンサの製造方法。 - 【請求項8】 請求項7記載のコンデンサの製造方法で
あって、 −担体(1,2)上に支持フレームを形成するために、
第1の材料製の層(51)と第2の材料製の層(52)
とからなる順次交互の層シーケンスを堆積し、 −前記層シーケンスをエッチングして、側縁を有する層
構造体(5)を構成し、 −前記層構造体(5)の側縁を覆うように連結部(6)
を形成し、 −前記第2の材料製の層(52)を、選択的に前記第1
の材料製の層(51)及び前記連結部に対して離隔し、
その結果、支持フレームを形成する請求項7記載のコン
デンサの製造方法。 - 【請求項9】 第1の材料製の層をp+ドーピングポリ
シリコンから形成し、第2の材料製の層をp−ドーピン
グポリシリコンから形成する請求項8記載のコンデンサ
の製造方法。 - 【請求項10】 第1の材料製の層を絶縁材料から形成
する請求項8記載のコンデンサの製造方法。 - 【請求項11】 斜めインプランテーションによって、
側縁内に層構造(5)を形成する請求項9記載のコンデ
ンサの製造方法。 - 【請求項12】 連結部(6)を、層構造(5)の露出
された側縁に選択的エピタキシャル又はコンフォームに
析出を行い、続いて、異方性エッチングすることによっ
て形成し、前記層構造内に開口部をエッチングし、前記
開口部により、第1の材料製の層(51)の表面を露出
させる請求項8〜10までのいずれか1記載のコンデン
サの製造方法。 - 【請求項13】 第1の電極材料の堆積後、補助層
(8)をコンフォームに堆積し、前記補助層(8)及び
第1の電極材料を、異方性に構造化して、第1の電極
(7)を形成し、残った前記補助層(8)を前記第1の
電極(7)に対して選択的に除去する請求項8〜12ま
でのいずれか1記載のコンデンサの製造方法。 - 【請求項14】 支持フレーム(51,6)の形成の前
に、エッチストップ層(20)を担体表面上に堆積する
請求項8〜13までのいずれか1記載のコンデンサの製
造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19842684.4 | 1998-09-17 | ||
DE19842684A DE19842684C1 (de) | 1998-09-17 | 1998-09-17 | Auf einem Stützgerüst angeordneter Kondensator in einer Halbleiteranordnung und Herstellverfahren |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000101047A true JP2000101047A (ja) | 2000-04-07 |
Family
ID=7881330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11262464A Withdrawn JP2000101047A (ja) | 1998-09-17 | 1999-09-16 | 担体上の半導体装置内に設けられるコンデンサ及び製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20020025629A1 (ja) |
EP (1) | EP0987756A3 (ja) |
JP (1) | JP2000101047A (ja) |
KR (1) | KR20000023170A (ja) |
CN (1) | CN1248068A (ja) |
DE (1) | DE19842684C1 (ja) |
TW (1) | TW457704B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6919256B2 (en) | 2003-01-24 | 2005-07-19 | Renesas Technology Corp. | Method of manufacturing semiconductor device having MIM capacitor |
JP2009088475A (ja) * | 2007-10-01 | 2009-04-23 | Northern Lights Semiconductor Corp | Dramセル |
JP2009094463A (ja) * | 2007-10-05 | 2009-04-30 | Northern Lights Semiconductor Corp | 磁器コンデンサを有するdramセル |
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---|---|---|---|---|
DE10112276C2 (de) * | 2001-03-14 | 2003-02-06 | Infineon Technologies Ag | Verfahren zur Herstellung eines integrierten ferroelektrischen Halbleiterspeichers und integrierter ferroelektrischer Halbleiterspeicher |
JP2003289134A (ja) * | 2002-03-28 | 2003-10-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US20040092072A1 (en) * | 2002-11-07 | 2004-05-13 | Kim Sarah E. | Arrangements having increased on-die capacitance |
CN101116180B (zh) * | 2005-02-03 | 2011-08-17 | 信越聚合物株式会社 | 固定载体、固定载体的制造方法、固定载体的使用方法、以及基板收纳容器 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0338061A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | 半導体記憶装置 |
KR920010908A (ko) * | 1990-11-01 | 1992-06-27 | 김광호 | 개선된 핀 구조를 갖는 디램 셀 및 그의 제조방법 |
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- 1999-08-24 TW TW088114491A patent/TW457704B/zh not_active IP Right Cessation
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Publication number | Publication date |
---|---|
US20020025629A1 (en) | 2002-02-28 |
DE19842684C1 (de) | 1999-11-04 |
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CN1248068A (zh) | 2000-03-22 |
EP0987756A3 (de) | 2004-01-21 |
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