JP2003289134A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2003289134A JP2002091298A JP2002091298A JP2003289134A JP 2003289134 A JP2003289134 A JP 2003289134A JP 2002091298 A JP2002091298 A JP 2002091298A JP 2002091298 A JP2002091298 A JP 2002091298A JP 2003289134 A JP2003289134 A JP 2003289134A
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豊二 伊東
Eiji Fujii
英治 藤井
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Abstract

(57)【要約】 【課題】 容量素子を有する半導体装置の１容量素子当
たりの面積を縮小できるようにする。 【解決手段】 下部電極１６、容量絶縁膜１７及び上部
電極１８からなる容量素子１９は、ＭＯＳトランジスタ
３０のソース拡散領域３０ａ上に設けられた導電性プラ
グ１３のさらに上方に位置するように設けられている。
また、容量絶縁膜１７は、第２の層間絶縁膜１５に設け
られた酸素バリア膜１４を露出する開口部１５ａの底面
及び壁面上に沿って形成されており、その結果、導電性
プラグ１３の貫通方向に屈曲する屈曲部１７ａが形成さ
れる。

Description

【発明の詳細な説明】
【発明の属する技術分野】本発明は、容量素子、特に強
誘電体又は高誘電体を容量絶縁膜に用いた容量素子を有
する半導体装置及びその製造方法に関する。
【従来の技術】強誘電体又は高誘電体は、ヒステリシス
特性による残留分極又は高い比誘電率を有するため、不
揮発性メモリ装置又はＤＲＡＭ装置の分野において、酸
化シリコン又は窒化シリコンを容量絶縁膜の用いた容量
素子を有する半導体装置と置き換わる可能性がある。以
下、従来の強誘電体又は高誘電体を容量絶縁膜に用いた
容量素子を有する半導体装置の製造方法について図面を
参照しながら説明する。まず、図１９（ａ）に示すよう
に、シリコンからなる半導体基板１０１上に選択的に形
成された素子分離膜１０２により、トランジスタ形成領
域１０３を区画する。その後、区画されたトランジスタ
形成領域１０３に、ＭＯＳトランジスタ１０４を形成す
る。次に、図１９（ｂ）に示すように、酸化シリコンか
らなる第１の層間絶縁膜１０５を堆積し、その上面を平
坦化する。その後、平坦化した第１の層間絶縁膜１０５
の上に、スパッタ法により、白金からなる下部電極形成
膜を堆積し、続いて、下部電極形成膜の上に、スピンオ
ン法により、ストロンチウム、ビスマス及びタンタル等
を含む強誘電体膜を成膜する。強誘電体膜を結晶化した
後、強誘電体膜の上に、再度スパッタ法により、白金か
らなる上部電極形成膜を堆積する。その後、上部電極形
成膜、強誘電体膜及び下部電極形成膜に対して順次ドラ
イエッチングを行なって、層間絶縁膜１０５上における
素子分離膜１０２の上側の領域に、下部電極形成膜から
下部電極１０６を、強誘電体膜から容量絶縁膜１０７
を、上部電極形成膜から上部電極１０８をそれぞれパタ
ーニングして、下部電極１０６、容量絶縁膜１０７及び
上部電極１０８からなる容量素子１０９を形成する。次
に、図１９（ｃ）に示すように、半導体基板１０１の全
面に、酸化シリコンからなる第２の層間絶縁膜１１０を
堆積し、堆積した第２の層間絶縁膜１１０に、上部電極
１０８を露出する第１コンタクトホール１１０ａと、Ｍ
ＯＳトランジスタ１０４の拡散領域を露出する第２コン
タクトホール１１０ｂとを形成する。次に、図１９
（ｄ）に示すように、第２の層間絶縁膜１１０の上に各
コンタクトホール１１０ａ、１１０ｂを含む全面に、ア
ルミニウムを主成分とする金属膜を堆積し、堆積した金
属膜に対してパターニングを行なって、金属膜から配線
１１１を形成する。その後、他の配線層及び保護絶縁膜
等を形成する。
【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置の製造方法は、容量素子１０９をトラン
ジスタ形成領域１０３と隣接する素子分離膜１０２の上
に形成している。その上、容量素子１０９は半導体基板
１０１の主面方向に広がる、いわゆるプレーナ型である
ため、所定の容量を確保するには容量素子１０９の基板
面への投影面積が大きくなり、その結果、ＭＯＳトラン
ジスタ１０４及び配線１１１の配線ルールを縮小する効
果が極めて小さい。このため、特に強誘電体又は高誘電
体を容量絶縁膜１０７に用いた容量素子１０９を有する
半導体装置においては、１容量素子当たり、特に半導体
記憶装置においては単位セル当たりの面積を小さくする
ことができないという問題がある。本発明は、前記従来
の問題を解決し、容量素子を有する半導体装置の１容量
素子当たりの面積を縮小できるようにすることを目的と
する。
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、導電性プラグの上に酸素バリア膜、下部
電極及び容量絶縁膜を積層すると共に、容量絶縁膜に導
電性プラグの貫通方向に屈曲する屈曲部を持たせる構成
とする。具体的に、本発明に係る第１の半導体装置は、
絶縁膜を貫通する導電性プラグと、絶縁膜の上に、導電
性プラグと電気的に接続され且つ導電性プラグを覆うよ
うに形成された導電性の酸素バリア膜と、酸素バリア膜
の上に形成され、酸素バリア膜と接続された下部電極
と、下部電極の上に該下部電極に沿って形成された容量
絶縁膜と、容量絶縁膜の上に該容量絶縁膜に沿って形成
された上部電極とを備え、容量絶縁膜は前記導電性プラ
グの貫通方向に屈曲する屈曲部を有している。第１の半
導体装置によると、例えば基板に形成されたトランジス
タとのコンタクトを取る導電性プラグの上に酸素バリア
膜を介して下部電極が形成され、該下部電極に沿ってそ
れぞれ容量絶縁膜及び上部電極が形成されている。すな
わち、下部電極、容量絶縁膜及び上部電極からなる容量
素子は導電性プラグを介在させてトランジスタの上方に
形成されているため、容量素子とトランジスタとからな
るセルの単位面積が小さくなる。その上、容量絶縁膜は
導電性プラグの貫通方向に屈曲する屈曲部を有している
ため、容量絶縁膜の一部は基板面とほぼ垂直な面を持つ
ことになる。従って、容量絶縁膜の一部が基板面と垂直
な面を持つため、容量絶縁膜の基板面への投影面積が縮
小されるので、セル面積が一層縮小される。また、下部
電極と導電性プラグとの間には、酸素バリア膜を介在さ
せているため、容量絶縁膜を構成する酸素原子によって
導電性プラグが酸化されることがない。本発明に係る第
２の半導体装置は、基板の上に形成された第１の層間絶
縁膜を貫通する導電性プラグと、第１の層間絶縁膜の上
に、導電性プラグと電気的に接続され且つ導電性プラグ
を覆うように形成された導電性の酸素バリア膜と、第１
の層間絶縁膜の上に形成され、酸素バリア膜を露出する
開口部を有する第２の層間絶縁膜と、第２の層間絶縁膜
における開口部の底面上及び壁面上に沿って形成され、
酸素バリア膜と接続された下部電極と、下部電極の上に
該下部電極に沿って形成された容量絶縁膜と、容量絶縁
膜の上に該容量絶縁膜に沿って形成された上部電極とを
備え、容量絶縁膜は、開口部の壁面上に位置する部分と
底面上に位置する部分とが接続してなり、導電性プラグ
の貫通方向に屈曲する屈曲部を有している。第２の半導
体装置によると、導電性プラグと酸素バリア膜と下部電
極とが積層されており、酸素バリア膜と接続された下部
電極は、第２の層間絶縁膜における開口部の底面上及び
壁面上に沿って形成され、さらに、容量絶縁膜は下部電
極に沿って形成されているため、開口部の壁面上に位置
する部分と底面上に位置する部分との接続部分に、導電
性プラグの貫通方向に屈曲する屈曲部が形成される。す
なわち、容量絶縁膜の一部が基板面とほぼ垂直な面を持
つことになるので、第１の半導体装置と同様の効果を得
ることができる。第２の半導体装置は、開口部の底面及
び壁面と下部電極との間に、下部電極の第２の層間絶縁
膜に対する密着性を高める密着層をさらに備えているこ
とが好ましい。又は、第２の半導体装置は、開口部の壁
面と下部電極との間に、下部電極の第２の層間絶縁膜に
対する密着性を高める密着層をさらに備えていることが
好ましい。この場合に、密着層が金属酸化物からなるこ
とが好ましい。本発明に係る第３の半導体装置は、基板
の上に形成された層間絶縁膜を貫通する導電性プラグ
と、層間絶縁膜の上に、導電性プラグと電気的に接続さ
れ且つ導電性プラグを覆うように形成された導電性の酸
素バリア膜と、酸素バリア膜の上に、該酸素バリア膜と
接続され且つ該酸素バリアを覆うように形成され、膜厚
が比較的に大きい下部電極と、下部電極の上面及び側面
上に形成された容量絶縁膜と、容量絶縁膜の上に該容量
絶縁膜に沿って形成された上部電極とを備え、容量絶縁
膜は、下部電極の上面に位置する部分と側面上に位置す
る部分とが接続してなり、導電性プラグの貫通方向に屈
曲する屈曲部を有している。第３の半導体装置による
と、導電性プラグと酸素バリア膜と下部電極とが積層さ
れており、容量絶縁膜は膜厚が比較的に大きい下部電極
の上面及び側面上に形成されているため、下部電極の上
面に位置する部分と側面上に位置する部分との接続部分
に導電性プラグの貫通方向に屈曲する屈曲部が形成され
る。すなわち、容量絶縁膜の一部が基板面とほぼ垂直な
面を持つことになるので、第１の半導体装置と同様の効
果を得ることができる。本発明に係る第４の半導体装置
は、基板の上に形成された層間絶縁膜を貫通する導電性
プラグと、層間絶縁膜の上に、導電性プラグと電気的に
接続され且つ導電性プラグを覆うように形成された導電
性の酸素バリア膜と、酸素バリア膜の上に形成され、膜
厚が比較的に大きい下地膜と、下地膜の上面及び側面上
に形成され、その端部が酸素バリア膜と接続された下部
電極と、下部電極の上に該下部電極に沿って形成された
容量絶縁膜と、容量絶縁膜の上に該容量絶縁膜に沿って
形成された上部電極とを備え、容量絶縁膜は、下地膜の
上面に位置する部分と側面上に位置する部分とが接続し
てなり、導電性プラグの貫通方向に屈曲する屈曲部を有
している。第４の半導体装置によると、導電性プラグと
酸素バリア膜と下部電極とが積層されており、その端部
が酸素バリア膜と接続された下部電極は、膜厚が比較的
に大きい下地膜の上面及び側面上に形成されている。さ
らに、容量絶縁膜は、下部電極に沿って形成されている
ため、下地膜の上面に位置する部分と側面上に位置する
部分との接続部分に、導電性プラグの貫通方向に屈曲す
る屈曲部が形成される。すなわち、容量絶縁膜の一部が
基板面とほぼ垂直な面を持つことになるので、第１の半
導体装置と同様の効果を得ることができる。第４の半導
体装置は、下地膜と下部電極との間に形成され、下部電
極の下地膜に対する密着性を高める密着層をさらに備え
ていることが好ましい。この場合に、密着層が金属酸化
物からなることが好ましい。本発明に係る第５の半導体
装置は、基板の上に形成された層間絶縁膜を貫通する導
電性プラグと、層間絶縁膜の上に、導電性プラグと電気
的に接続され且つ導電性プラグを覆うように形成された
導電性の酸素バリア膜と、酸素バリア膜の上に形成さ
れ、酸素バリア膜と接続された有底筒状の下部電極と、
下部電極の上にその底面、内壁面及び外壁面に沿って形
成された容量絶縁膜と、容量絶縁膜の上に該容量絶縁膜
に沿って形成された上部電極とを備え、容量絶縁膜は、
下部電極の少なくとも底面上に位置する部分と内壁面上
に位置する部分とが接続してなり、導電性プラグの貫通
方向に屈曲する屈曲部を有している。第５の半導体装置
によると、導電性プラグと酸素バリア膜と下部電極とが
積層されており、容量絶縁膜は、酸素バリア膜と接続さ
れた有底筒状の下部電極の上にその底面、内壁面及び外
壁面に沿って形成されている。従って、容量絶縁膜は、
下部電極の少なくとも底面上に位置する部分と内壁面上
に位置する部分との接続部分に、導電性プラグの貫通方
向に屈曲する屈曲部が形成される。すなわち、容量絶縁
膜の一部が基板面とほぼ垂直な面を持つことになるの
で、第１の半導体装置と同様の効果を得ることができ
る。その上、下部電極を有底筒状としているため、その
外壁面により、下部電極と上部電極との対向面積が増大
するので容量が格段に大きくなる。本発明に係る第６の
半導体装置は、基板の上に形成された層間絶縁膜を貫通
する導電性プラグと、層間絶縁膜の上に、導電性プラグ
と電気的に接続され且つ導電性プラグを覆うように形成
された導電性の酸素バリア膜と、酸素バリア膜の上に形
成された有底筒状の形状維持膜と、形状維持膜の上にそ
の底面、内壁面及び外壁面に沿って形成され、その端部
が酸素バリア膜と接続された下部電極と、下部電極の上
に該下部電極に沿って形成された容量絶縁膜と、容量絶
縁膜の上に該容量絶縁膜に沿って形成された上部電極と
を備え、容量絶縁膜は、形状維持膜の少なくとも底面上
に位置する部分と内壁面上に位置する部分とが接続して
なり、導電性プラグの貫通方向に屈曲する屈曲部を有し
ている。第６の半導体装置によると、導電性プラグと酸
素バリア膜と下部電極とが積層されており、その端部が
酸素バリア膜と接続された下部電極は、酸素バリア膜の
上に形成された有底筒状の形状維持膜の上にその底面、
内壁面及び外壁面に沿って形成されている。さらに、容
量絶縁膜は、下部電極に沿って形成されているため、形
状維持膜の少なくとも底面上に位置する部分と内壁面上
に位置する部分との接続部分に、導電性プラグの貫通方
向に屈曲する屈曲部が形成される。すなわち、容量絶縁
膜の一部が基板面とほぼ垂直な面を持つことになるの
で、第１の半導体装置と同様の効果を得ることができ
る。その上、有底筒状の形状維持膜を用いるため、容量
が大きくなると共に、下部電極の形状が安定する。この
場合に、形状維持膜が金属酸化物からなることが好まし
い。また、第１〜第６の半導体装置において、容量絶縁
膜が強誘電体又は高誘電体からなることが好ましい。本
発明に係る第１の半導体装置の製造方法は、半導体領域
の上に第１の層間絶縁膜を形成する第１の工程と、第１
の層間絶縁膜に半導体領域と接続される導電性プラグを
形成する第２の工程と、第１の層間絶縁膜の上に、導電
性の酸素バリア膜を導電性プラグを覆うように形成する
第３の工程と、第１の層間絶縁膜の上に、酸素バリア膜
を露出する開口部を有する第２の層間絶縁膜を形成する
第４の工程と、第２の層間絶縁膜における開口部の底面
上及び壁面上に、酸素バリア膜と接続するように下部電
極を形成する第５の工程と、下部電極の上に該下部電極
に沿うように容量絶縁膜を形成する第６の工程と、容量
絶縁膜の上に該容量絶縁膜に沿うように上部電極を形成
する第７の工程とを備えている。第１の半導体装置の製
造方法によると、導電性の酸素バリア膜を導電性プラグ
を覆うように形成した後、第２の層間絶縁膜に酸素バリ
ア膜を露出する開口部を形成する。その後、第２の層間
絶縁膜における開口部の底面上及び壁面上に、酸素バリ
ア膜と接続するように下部電極を形成し、続いて、下部
電極の上に該下部電極に沿うように容量絶縁膜を形成す
る。これにより、容量絶縁膜の一部は、第２の層間絶縁
膜の開口部の壁面上部分が基板面とほぼ垂直な面を持つ
ため、容量を確保しながら、容量素子の基板面への投影
面積を縮小することができる。さらに、下部電極を第２
の層間絶縁膜における開口部の底面上及び壁面上に形成
するため、該下部電極の膜厚を小さくすることが容易と
なり、下部電極の表面積を確実に大きくすることができ
る。また、酸素バリア膜を下部電極と独立して形成する
ため、酸素バリア膜の膜厚を比較的に大きくすることが
できるので、容量絶縁膜に強誘電体又は高誘電体を用い
た場合であって、強誘電体等を熱処理により結晶化する
際に、導電性プラグを酸化するおそれがない。第１の半
導体装置の製造方法において、第５の工程が、下部電極
における第２の層間絶縁膜上に位置する部分を、例えば
ＣＭＰ法又はレジストエッチバック法により除去する工
程を含むことが好ましい。第１の半導体装置の製造方法
は、第４の工程と第５の工程との間に、第２の層間絶縁
膜における開口部の底面上及び壁面上に、酸素バリア膜
と接続し、下部電極の第２の層間絶縁膜に対する密着性
を高める密着層を形成する工程をさらに備えていること
が好ましい。又は、第１の半導体装置の製造方法は、第
４の工程と第５の工程との間に、第２の層間絶縁膜にお
ける開口部の壁面上に、下部電極の第２の層間絶縁膜に
対する密着性を高める密着層を形成する工程をさらに備
えていることが好ましい。この場合に、密着層が金属酸
化物からなることが好ましい。本発明に係る第２の半導
体装置の製造方法は、半導体領域の上に第１の層間絶縁
膜を形成する第１の工程と、第１の層間絶縁膜に半導体
領域と接続される導電性プラグを形成する第２の工程
と、第１の層間絶縁膜の上に、導電性プラグを露出する
第１開口部を有する第２の絶縁膜を形成する第３の工程
と、第１開口部に、導電性の酸素バリア膜を充填するよ
うに形成する第４の工程と、第２の層間絶縁膜の上に、
酸素バリア膜を露出する第２開口部を有する第３の層間
絶縁膜を形成する第５の工程と、第３の層間絶縁膜にお
ける第２開口部の底面上及び壁面上に、酸素バリア膜と
接続するように下部電極を形成する第６の工程と、下部
電極の上に該下部電極に沿うように容量絶縁膜を形成す
る第７の工程と、容量絶縁膜の上に該容量絶縁膜に沿う
ように上部電極を形成する第８の工程とを備えている。
第２の半導体装置の製造方法によると、第１の半導体装
置と同様の効果を得られる上に、酸素バリア膜を第２の
絶縁膜の第１開口部に充填するように形成するため、酸
素バリア膜がエッチングされにくい材料からなる場合で
あっても、酸素バリア膜の形成が容易となる。その上、
酸素バリア膜の厚膜化も容易であるため、バリア特性を
確実に高めることができる。第２の半導体装置の製造方
法において、第６の工程が、下部電極における第３の層
間絶縁膜上に位置する部分を除去する工程を含むことが
好ましい。第２の半導体装置の製造方法は、第５の工程
と第６の工程との間に、第３の層間絶縁膜における第２
開口部の底面上及び壁面上に、酸素バリア膜と接続し、
下部電極の第３の層間絶縁膜に対する密着性を高める密
着層を形成する工程をさらに備えていることが好まし
い。また、第２の半導体装置の製造方法は、第５の工程
と第６の工程との間に、第３の層間絶縁膜における第２
開口部の壁面上に、下部電極の第３の層間絶縁膜に対す
る密着性を高める密着層を形成する工程をさらに備えて
いることが好ましい。この場合に、密着層が金属酸化物
からなることが好ましい。本発明に係る第３の半導体装
置の製造方法は、半導体領域の上に第１の層間絶縁膜を
形成する第１の工程と、第１の層間絶縁膜に半導体領域
と接続される導電性プラグを形成する第２の工程と、第
１の層間絶縁膜の上に、導電性の酸素バリア膜を導電性
プラグを覆うように形成する第３の工程と、第１の層間
絶縁膜の上に、第２の層間絶縁膜を該第２の層間絶縁膜
から酸素バリア膜が露出するように形成する第４の工程
と、露出した酸素バリア膜の上に、膜厚が比較的に大き
い下部電極を形成する第５の工程と、下部電極の上面及
び側面上に容量絶縁膜を形成する第６の工程と、容量絶
縁膜の上に該容量絶縁膜に沿うように上部電極を形成す
る第７の工程とを備えている。第３の半導体装置の製造
方法によると、露出した酸素バリア膜の上に膜厚が比較
的に大きい下部電極を形成する。その後、下部電極の上
面及び側面上に容量絶縁膜を形成するため、容量絶縁膜
の一部は、下部電極における壁面上部分が基板面とほぼ
垂直な面を持つので、容量を確保しながら、容量素子の
基板面への投影面積を縮小することができる。さらに、
膜厚が比較的に大きい下部電極を酸素バリア膜の形成後
に形成するため、酸素バリア膜と同時に形成する場合と
比べ、加工が容易となる。また、第２の層間絶縁膜を該
第２の層間絶縁膜から酸素バリア膜が露出するように形
成するため、下部電極の周囲に第２の層間絶縁膜が存在
する。その結果、酸素バリア膜よりも大きい面積であっ
ても、下部電極を第２の層間絶縁膜上にもはみ出すよう
に形成できるので、酸素バリア膜と下部電極との位置合
わせが容易となる。本発明に係る第４の半導体装置の製
造方法は、半導体領域の上に第１の層間絶縁膜を形成す
る第１の工程と、第１の層間絶縁膜に半導体領域と接続
される導電性プラグを形成する第２の工程と、第１の層
間絶縁膜の上に、導電性の酸素バリア膜を導電性プラグ
を覆うように形成する第３の工程と、第１の層間絶縁膜
の上に、第２の層間絶縁膜を該第２の層間絶縁膜から酸
素バリア膜が露出するように形成する第４の工程と、露
出した酸素バリア膜の上に、膜厚が比較的に大きい下地
膜を形成する第５の工程と、下地膜の上面及び側面上
に、その端部が酸素バリア膜と接続されるように下部電
極を形成する第６の工程と、下部電極の上に該下部電極
に沿うように容量絶縁膜を形成する第７の工程と、容量
絶縁膜の上に該容量絶縁膜に沿うように上部電極を形成
する第８の工程とを備えている。第４の半導体装置の製
造方法によると、第３の半導体装置の製造方法と同様の
効果を得られる上に、下部電極自体を厚膜とする代わり
に、下部電極の下地膜として他の膜厚部材を用いている
ため、下部電極よりも加工が容易な材料を選択すること
ができるので、歩留まりが向上する。第４の半導体装置
の製造方法は、第５の工程と第６の工程との間に、下地
膜の表面に、下部電極の下地膜に対する密着性を高める
密着層を形成する工程をさらに備えていることが好まし
い。本発明に係る第５の半導体装置の製造方法は、半導
体領域の上に第１の層間絶縁膜を形成する第１の工程
と、第１の層間絶縁膜に半導体領域と接続される導電性
プラグを形成する第２の工程と、第１の層間絶縁膜の上
に、導電性の酸素バリア膜を導電性プラグを覆うように
形成する第３の工程と、第１の層間絶縁膜の上に酸素バ
リア膜を含む全面にわたって第２の層間絶縁膜を形成し
た後、形成した第２の層間絶縁膜に酸素バリア膜を露出
する開口部を形成する第４の工程と、第２の層間絶縁膜
における開口部の底面上及び壁面上に導電性膜を堆積す
ることにより、酸素バリア膜の上に該酸素バリア膜と接
続する導電性膜からなる有底筒状の下部電極を形成する
第５の工程と、第２の層間絶縁膜を除去して下部電極を
露出した後、露出した下部電極の内壁面及び外壁面上に
沿うように容量絶縁膜を形成する第６の工程と、容量絶
縁膜の上に該容量絶縁膜に沿うように上部電極を形成す
る第７の工程とを備えている。第５の半導体装置の製造
方法によると、酸素バリア膜の上に該酸素バリア膜と接
続する導電性膜からなる有底筒状の下部電極を形成した
後、露出した下部電極の内壁面及び外壁面上に沿うよう
に容量絶縁膜を形成するため、容量絶縁膜の一部は、下
部電極における内壁面上及び外壁面上部分が基板面とほ
ぼ垂直な面を持つので、容量を格段に増大しながら、容
量素子の基板面への投影面積を縮小することができる。
本発明に係る第６の半導体装置の製造方法は、半導体領
域の上に第１の層間絶縁膜を形成する第１の工程と、第
１の層間絶縁膜に半導体領域と接続される導電性プラグ
を形成する第２の工程と、第１の層間絶縁膜の上に、導
電性の酸素バリア膜を導電性プラグを覆うように形成す
る第３の工程と、第１の層間絶縁膜の上に酸素バリア膜
を含む全面にわたって第２の層間絶縁膜を形成した後、
形成した第２の層間絶縁膜に酸素バリア膜を露出する開
口部を形成する第４の工程と、第２の層間絶縁膜におけ
る開口部の底面上及び壁面上に、有底筒状の形状維持膜
を形成する第５の工程と、第２の層間絶縁膜を除去して
形状維持膜の外壁面を露出した後、露出した形状維持膜
の内壁面及び外壁面上に沿うと共に、その端部が酸素バ
リア膜と接続するように下部電極を形成する第７の工程
と、下部電極の上に該下部電極に沿うように容量絶縁膜
を形成する第８の工程と、容量絶縁膜の上に該容量絶縁
膜に沿うように上部電極を形成する第９の工程とを備え
ている。第６の半導体装置の製造方法によると、第５の
半導体装置の製造方法と同様の効果を得られる上に、有
底筒状体に下部電極を用いる代わりに、他の部材からな
る形状維持膜を用いるため、有底筒状体の形状変化を防
止することができる。第６の半導体装置の製造方法にお
いて、形状維持膜が金属酸化物からなることが好まし
い。第１〜第６の半導体装置の製造方法において、容量
絶縁膜が強誘電体又は高誘電体からなることが好まし
い。
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。図１
は本発明の第１の実施形態に係る半導体装置の断面構成
を示している。図１に示すように、例えばシリコン（Ｓ
ｉ）からなる半導体基板１０におけるシャロウトレンチ
分離（ＳＴＩ）膜１１により区画された素子形成領域に
は、ＭＯＳトランジスタ３０が形成されている。なお、
ここでは、１つ分の素子形成領域のみを示しているが、
半導体基板１０上に複数の素子形成領域を含んでいる。
以下の各実施形態においても同様である。ＭＯＳトラン
ジスタ３０を含む半導体基板１０の上には、膜厚が約５
００ｎｍの酸化シリコン（ＳｉＯ2 ）からなる第１の層
間絶縁膜１２が形成されている。層間絶縁膜１２には、
厚さが約１０ｎｍのチタンと厚さが約２０ｎｍの窒化チ
タン（ＴｉＮ）とが積層されてなるバリア層（図示せ
ず）を下部に設けたタングステン（Ｗ）からなる導電性
プラグ１３が、ＭＯＳトランジスタ３０のソース拡散領
域３０ａと接続されるように形成されている。導電性プ
ラグ１３の上には、該導電性プラグ１３と電気的に接続
され、且つ導電性プラグ１３を覆うように導電性の酸素
バリア膜１４が形成されている。酸素バリア膜１４は、
下側から順次積層された、厚さが約５０ｎｍの窒化チタ
ンアルミニウム（ＴｉＡｌＮ）と、厚さが約５０ｎｍの
イリジウム（Ｉｒ）と、厚さが約５０ｎｍの酸化イリジ
ウム（ＩｒＯ2 ）とにより構成されている。第１の層間
絶縁膜１２の上には、膜厚が約５００ｎｍの酸化シリコ
ンからなり、酸素バリア膜１４を露出する開口部１５ａ
を有する第２の層間絶縁膜１５が形成されている。開口
部１５ａの壁面上及び該開口部１５ａの底面から露出す
る酸素バリア膜１４の上には、厚さが約５０ｎｍの白金
（Ｐｔ）からなる下部電極１６が形成されている。下部
電極１６の上には、厚さが約５０ｎｍで、ストロンチウ
ム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）及び
ニオブ（Ｎｂ）を含むビスマス層状ペロブスカイト型酸
化物である強誘電体からなる容量絶縁膜１７が、下部電
極１６に沿って形成されている。容量絶縁膜１７の上に
は、厚さが約５０ｎｍの白金（Ｐｔ）からなる上部電極
１８が容量絶縁膜１７に沿って形成されている。このよ
うに、第１の実施形態に係る容量素子１９は、下部電極
１６、容量絶縁膜１７及び上部電極１８からなり、ＭＯ
Ｓトランジスタ３０のソース拡散領域３０ａ上に設けら
れた導電性プラグ１３のさらに上方に位置するように設
けられている。これにより、配線容量素子とトランジス
タとからなるセルの単位面積を小さくすることができ
る。その上、容量絶縁膜１７は、第２の層間絶縁膜１５
に設けられた酸素バリア膜１４を露出する開口部１５ａ
の底面及び壁面上に沿って形成されているため、容量絶
縁膜１７には、導電性プラグ１３の貫通方向に屈曲する
屈曲部１７ａが形成される。この屈曲部１７ａにより、
容量絶縁膜１７の一部は、基板面とほぼ垂直な面を持つ
ことになり、所定の容量を確保しながら、容量絶縁膜１
７の基板面への投影面積、すなわちセルの単位面積をさ
らに小さくすることができる。なお、第１の層間絶縁膜
１２及び第２の層間絶縁膜１５は、酸化シリコンに代え
て、それよりも誘電率が小さいフッ素（Ｆ）が添加され
た酸化シリコン（ＦＳＧ）等、絶縁性を有する材料であ
ればよい。また、導電性プラグ１３は、タングステンに
限られず、多結晶シリコン等の導電性を有する材料であ
ればよい。また、下部電極１６及び上部電極１８は、白
金に限られず、高温の酸素雰囲気で導電性が維持される
材料であればよい。また、容量絶縁膜１７は、強誘電体
からなる金属酸化物又は高誘電体からなる金属酸化物が
好ましい。 （第１の実施形態の第１製造方法）以下、前記のように
構成された半導体装置の第１製造方法について図面を参
照しながら説明する。図２（ａ）〜図２（ｄ）は第１の
実施形態に係る半導体装置の第１製造方法の工程順の断
面構成を示している。まず、図２（ａ）に示すように、
半導体基板１０の主面の上部に、ＳＴＩ膜１１を選択的
に形成して、主面を複数の素子形成領域に区画する。そ
の後、各素子形成領域にＭＯＳトランジスタ３０を形成
し、形成したＭＯＳトランジスタ３０を含む半導体基板
１０の上に全面にわたって、化学的気相堆積（ＣＶＤ）
法により、膜厚が約１０００ｎｍの酸化シリコンからな
る第１の層間絶縁膜１２を堆積する。続いて、化学機械
的研磨（ＣＭＰ）法により、堆積した第１の層間絶縁膜
１２の上面の平坦化を行なってその膜厚を５００ｎｍ程
度とする。その後、リソグラフィ法及びドライエッチン
グ法により、第１の層間絶縁膜１２におけるＭＯＳトラ
ンジスタ３０のソース領域３０ａの上側に、コンタクト
ホールを選択的に開口する。続いて、スパッタ法又はＣ
ＶＤ法により、コンタクトホールを含む第１の層間絶縁
膜１２の上に、厚さが約１０ｎｍのチタン及び厚さが約
２０ｎｍの窒化チタンを堆積してバリア層（図示せず）
を形成する。続いて、ＣＶＤ法により、バリア層の上に
コンタクトホールを充填するように、厚さが約５００ｎ
ｍのタングステンからなる金属膜を堆積する。その後、
ＣＭＰ法により、バリア層及び金属膜における第１の層
間絶縁膜１２上に位置する部分を除去することにより、
コンタクトホールにバリア層及び金属膜からなる導電性
プラグ１３を形成する。次に、図２（ｂ）に示すよう
に、スパッタ法により、導電性プラグ１３を含む第１の
層間絶縁膜１２の上に、厚さが約５０ｎｍの窒化チタン
アルミニウム、厚さが約５０ｎｍのイリジウム及び厚さ
が約５０ｎｍの酸化イリジウムを順次堆積して、酸素バ
リア形成膜を形成する。続いて、酸素バリア形成膜に対
して、リソグラフィ法及びドライエッチング法により、
導電性プラグ１３を含む領域でパターニングして、酸素
バリア形成膜から酸素バリア膜１４を形成する。次に、
図２（ｃ）に示すように、ＣＶＤ法により、第１の層間
絶縁膜１２の上に酸素バリア膜１４を含む全面にわたっ
て、膜厚が約１０００ｎｍの酸化シリコンからなる第２
の層間絶縁膜１５を堆積する。その後、ＣＭＰ法によ
り、堆積した第２の層間絶縁膜１５の上面をその膜厚が
５００ｎｍ程度となるように平坦化する。続いて、リソ
グラフィ法及びドライエッチング法により、第２の層間
絶縁膜１５に、酸素バリア膜１４を露出する開口部１５
ａを形成し、その後、スパッタ法又はＣＶＤ法により、
開口部１５ａを含む第２の層間絶縁膜１５の上に、膜厚
が約５０ｎｍの白金からなる下部電極形成膜を堆積す
る。続いて、リソグラフィ法及びドライエッチング法に
より、堆積した下部電極形成膜に対して、該下部電極形
成膜が少なくとも開口部１５ａの底面及び壁面上に残る
ようにパターニングして、下部電極形成膜から下部電極
１６を形成する。次に、図２（ｄ）に示すように、ＣＶ
Ｄ法により、下部電極１６を含む第２の層間絶縁膜１５
の上に、膜厚が約５０ｎｍで、ストロンチウム、ビスマ
ス、タンタル及びニオブを含む強誘電体からなる容量絶
縁膜形成膜を堆積する。続いて、スパッタ法又はＣＶＤ
法により、容量絶縁膜形成膜の上に、膜厚が約５０ｎｍ
の白金からなる上部電極形成膜を堆積する。その後、リ
ソグラフィ法及びドライエッチング法により、容量絶縁
膜形成膜び上部電極形成膜に対して、下部電極１６を含
むようにパターニングを行なって、容量絶縁膜形成膜か
ら容量絶縁膜１７を形成し、上部電極形成膜から上部電
極１８を形成する。続いて、約７００℃の温度で約１０
分間のアニールを行なって、容量絶縁膜１７を構成する
強誘電体の結晶化を図る。その後、図示はしていない
が、半導体基板１０上に所定の配線等を形成した後、保
護絶縁膜を成膜する。このように、第１の実施形態の第
１製造方法によると、下部電極１６と導電性プラグ１３
との間には、酸素バリア膜１４を介在させているため、
容量絶縁膜１７を結晶化する際の熱処理によって、容量
絶縁膜１７を構成する酸素原子によって導電性プラグ１
３が酸化されることがない。その上、酸素バリア膜１４
と下部電極１６とはそれぞれ異なる工程で形成するた
め、酸素バリア膜１４の膜厚を相対的に大きくすること
によって、該酸素バリア膜１４のバリア特性の向上を図
ることができると共に、逆に、下部電極１６の膜厚を相
対的に小さくすることによって、容量絶縁膜１７におけ
る基板面とほぼ垂直な部分を形成できるので、容量絶縁
膜１７の表面積を確実に増大することができる。従っ
て、例えば、下部電極１６の膜厚を相対的に大きくする
と、白金等の高融点金属は一般にはエッチングが困難と
なるという事態を避けることができる。さらには、容量
絶縁膜１７の屈曲部１７ａによる立体化を図るために設
けた第２の絶縁膜１５の開口部１５ａの開口径が小さく
なってしまい、容量絶縁膜１７の実効的な面積が減少す
るという事態を防止することができる。 （第１の実施形態の第２製造方法）以下、第１の実施形
態に係る半導体装置の第２製造方法について図面を参照
しながら説明する。図３（ａ）〜図３（ｄ）は第１の実
施形態に係る半導体装置の第２製造方法の工程順の断面
構成を示している。図３において、図２に示す構成部材
と同一の構成部材には同一の符号を付している。まず、
図３（ａ）に示すように、第１製造方法と同様に、ＭＯ
Ｓトランジスタ３０を含む半導体基板１０の上の全面
に、膜厚が約１０００ｎｍの酸化シリコンからなる第１
の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法によ
り、堆積した第１の層間絶縁膜１２の上面の平坦化を行
なってその膜厚を５００ｎｍ程度とする。その後、第１
の層間絶縁膜１２におけるＭＯＳトランジスタ３０のソ
ース領域３０ａの上側に、コンタクトホールを選択的に
開口する。続いて、開口したコンタクトホールに、バリ
ア層及びタングステンからなる導電性プラグ１３を形成
する。その後、ＣＶＤ法により、膜厚が約１５０ｎｍの
酸化シリコンからなる第２の層間絶縁膜２０を堆積し、
リソグラフィ法及びドライエッチング法により、堆積し
た第２の層間絶縁膜２０に導電性プラグ１３を露出する
ように第１開口部２０ａを形成する。次に、図３（ｂ）
に示すように、スパッタ法により、第１の層間絶縁膜１
２の上に第１開口部２０ａを含む全面にわたって、厚さ
が約５０ｎｍの窒化チタンアルミニウム、厚さが約５０
ｎｍのイリジウム及び厚さが約５０ｎｍの酸化イリジウ
ムを順次堆積して、酸素バリア形成膜を形成する。続い
て、ＣＭＰ法により、酸素バリア形成膜における第２の
層間絶縁膜２０の上側部分を除去することにより、第２
の層間絶縁膜２０の第１開口部２０ａに酸素バリア膜１
４を形成する。次に、図３（ｃ）に示すように、ＣＶＤ
法により、第２の層間絶縁膜２０の上に酸素バリア膜１
４を含む全面にわたって、膜厚が約５００ｎｍの酸化シ
リコンからなる第３の層間絶縁膜２１を成膜する。続い
て、リソグラフィ法及びドライエッチング法により、第
３の層間絶縁膜２１に、酸素バリア膜１４を露出する第
２開口部２１ａを形成し、その後、スパッタ法又はＣＶ
Ｄ法により、第２開口部２１ａを含む第２の層間絶縁膜
２０の上に、膜厚が約５０ｎｍの白金からなる下部電極
形成膜を堆積する。続いて、リソグラフィ法及びドライ
エッチング法により、堆積した下部電極形成膜に対し
て、該下部電極形成膜が少なくとも第２開口部２１ａの
底面及び壁面上に残るようにパターニングして、下部電
極形成膜から下部電極１６を形成する。次に、図３
（ｄ）に示すように、ＣＶＤ法により、下部電極１６を
含む第３の層間絶縁膜２１の上に、膜厚が約５０ｎｍ
で、ストロンチウム、ビスマス、タンタル及びニオブを
含む強誘電体からなる容量絶縁膜１７を形成し、続い
て、スパッタ法又はＣＶＤ法により、容量絶縁膜１７の
上に、膜厚が約５０ｎｍの白金からなる上部電極１８を
形成する。ここでは、容量絶縁膜１７及び上部電極１８
を同一のマスクによりパターニングしている。これによ
り、下部電極１６、容量絶縁膜１７及び上部電極１８か
らなる容量素子１９が形成される。ここでも、約７００
℃の温度で約１０分間のアニールを行なって、容量絶縁
膜１７を構成する強誘電体の結晶化を図る。その後、図
示はしていないが、半導体基板１０上に所定の配線等を
形成した後、保護絶縁膜を成膜する。このように、第１
の実施形態の第２製造方法によると、酸素バリア膜１４
を、該酸素バリア膜１４の膜厚を決定する第２の層間絶
縁膜２０の第１開口部２０ａに埋め込むことにより形成
するため、酸素バリア膜１４にエッチングが困難な材料
を用いた場合であっても、酸素バリア膜１４の微細加工
が容易となる。また、酸素バリア膜１４のバリア特性を
高めるための厚膜化も比較的容易となる。 （第１製造方法の一変形例）以下、第１の実施形態に係
る半導体装置の第１製造方法の一変形例について図面を
参照しながら説明する。図４（ａ）〜図４（ｄ）は第１
の実施形態に係る半導体装置の第１製造方法の一変形例
の工程順の断面構成を示している。図４において、図２
に示す構成部材と同一の構成部材には同一の符号を付し
ている。まず、図４（ａ）に示すように、第１製造方法
と同様に、ＭＯＳトランジスタ３０を含む半導体基板１
０の上の全面に、膜厚が約１０００ｎｍの酸化シリコン
からなる第１の層間絶縁膜１２を堆積する。続いて、Ｃ
ＭＰ法により、堆積した第１の層間絶縁膜１２の上面の
平坦化を行なってその膜厚を５００ｎｍ程度とする。そ
の後、第１の層間絶縁膜１２におけるＭＯＳトランジス
タ３０のソース領域３０ａの上側に、コンタクトホール
を選択的に開口する。続いて、開口したコンタクトホー
ルに、バリア層及びタングステンからなる導電性プラグ
１３を形成する。次に、図４（ｂ）に示すように、スパ
ッタ法により、導電性プラグ１３を含む第１の層間絶縁
膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニ
ウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０
ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成
膜を形成する。続いて、酸素バリア形成膜に対して、リ
ソグラフィ法及びドライエッチング法により、導電性プ
ラグ１３を含むようにパターニングして、酸素バリア形
成膜から酸素バリア膜１４を形成する。次に、図４
（ｃ）に示すように、ＣＶＤ法により、第１の層間絶縁
膜１２の上に酸素バリア膜１４を含む全面にわたって、
膜厚が約１０００ｎｍの酸化シリコンからなる第２の層
間絶縁膜１５を堆積する。続いて、ＣＭＰ法により、堆
積した第２の層間絶縁膜１５の上面をその膜厚が５００
ｎｍ程度となるように平坦化する。その後、リソグラフ
ィ法及びドライエッチング法により、第２の層間絶縁膜
１５に、酸素バリア膜１４を露出する開口部１５ａを形
成し、続いて、スパッタ法又はＣＶＤ法により、開口部
１５ａの底面上及び壁面上に、酸素バリア膜１４と接続
するように、膜厚が約５０ｎｍの白金からなる下部電極
形成膜を堆積する。続いて、ＣＭＰ法又はレジストエッ
チバック法により、堆積した下部電極形成膜における第
２の層間絶縁膜１５の上側部分を除去して、該下部電極
形成膜を開口部１５ａの底面及び壁面上に残すことによ
り、下部電極形成膜から下部電極１６Ａを形成する。次
に、図４（ｄ）に示すように、ＣＶＤ法により、下部電
極１６Ａを含む第２の層間絶縁膜１５の上に、膜厚が約
５０ｎｍで、ストロンチウム、ビスマス、タンタル及び
ニオブを含む強誘電体からなる容量絶縁膜１７を形成
し、続いて、スパッタ法又はＣＶＤ法により、容量絶縁
膜１７の上に、膜厚が約５０ｎｍの白金からなる上部電
極１８を形成する。これにより、下部電極１６Ａ、容量
絶縁膜１７及び上部電極１８からなる容量素子１９が形
成される。ここでも、約７００℃の温度で約１０分間の
アニールを行なって、容量絶縁膜１７を構成する強誘電
体の結晶化を図る。その後、図示はしていないが、半導
体基板１０上に所定の配線等を形成した後、保護絶縁膜
を成膜する。このように、第１製造方法の一変形例によ
ると、図４（ｃ）に示す下部電極１６Ａの形成工程にお
いて、ＣＭＰ法又はレジストエッチバック法により下部
電極１６Ａを形成するため、第２の層間絶縁膜１５の開
口部１５ａと下部電極１６Ａとの位置合わせのマージン
を確保する必要がなくなるので、セル面積をさらに小さ
くすることができる。なお、本変形例においても、酸素
バリア膜１４の形成には、第２製造方法、すなわち酸素
バリア膜１４を層間絶縁膜の開口部に充填して形成する
方法を用いてもよい。 （第２の実施形態）以下、本発明の第２の実施形態につ
いて図面を参照しながら説明する。図５は本発明の第２
の実施形態に係る半導体装置の断面構成を示している。
図５において、図１に示す構成部材と同一の構成部材に
は同一の符号を付すことにより説明を省略する。図５に
示すように、第２の実施形態に係る半導体装置は、第２
の層間絶縁膜１５の開口部１５ａの底面上及び側面上
に、厚さが約５ｎｍの酸化イリジウムからなる導電性を
有する密着層２２が設けられている。この密着層２２に
より、酸化シリコンからなる第２の層間絶縁膜１５と白
金からなる下部電極１６との間の密着性が向上するた
め、下部電極１６が第２の層間絶縁膜１５から剥がれ難
くなる。以下、前記のように構成された半導体装置の製
造方法について図面を参照しながら説明する。図６
（ａ）〜図６（ｄ）は第２の実施形態に係る半導体装置
の製造方法の工程順の断面構成を示している。図６にお
いて、図２に示す構成部材と同一の構成部材には同一の
符号を付している。まず、図６（ａ）に示すように、第
１の実施形態の第１製造方法と同様に、ＭＯＳトランジ
スタ３０を含む半導体基板１０の上の全面に、膜厚が約
１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜
１２を堆積する。続いて、ＣＭＰ法により、堆積した第
１の層間絶縁膜１２の上面の平坦化を行なってその膜厚
を５００ｎｍ程度とする。その後、第１の層間絶縁膜１
２におけるＭＯＳトランジスタ３０のソース領域３０ａ
の上側に、コンタクトホールを選択的に開口する。続い
て、開口したコンタクトホールに、バリア層及びタング
ステンからなる導電性プラグ１３を形成する。次に、図
６（ｂ）に示すように、スパッタ法により、導電性プラ
グ１３を含む第１の層間絶縁膜１２の上に、厚さが約５
０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍの
イリジウム及び厚さが約５０ｎｍの酸化イリジウムを順
次堆積して、酸素バリア形成膜を形成する。続いて、酸
素バリア形成膜に対して、リソグラフィ法及びドライエ
ッチング法により、導電性プラグ１３を含むようにパタ
ーニングして、酸素バリア形成膜から酸素バリア膜１４
を形成する。次に、図６（ｃ）に示すように、ＣＶＤ法
により、第１の層間絶縁膜１２の上に酸素バリア膜１４
を含む全面にわたって、膜厚が約１０００ｎｍの酸化シ
リコンからなる第２の層間絶縁膜１５を堆積する。続い
て、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の
上面をその膜厚が５００ｎｍ程度となるように平坦化す
る。その後、リソグラフィ法及びドライエッチング法に
より、第２の層間絶縁膜１５に、酸素バリア膜１４を露
出する開口部１５ａを形成し、続いて、スパッタ法又は
ＣＶＤ法により、開口部１５ａを含む第２の層間絶縁膜
１５の上に、膜厚が約５ｎｍの酸化イリジウムからなる
密着層２２及び膜厚が約５０ｎｍの白金からなる下部電
極形成膜を順次堆積する。続いて、リソグラフィ法及び
ドライエッチング法により、堆積した密着層２２及び下
部電極形成膜に対して、該密着層２２及び下部電極形成
膜が少なくとも開口部１５ａの底面及び壁面上に残るよ
うにパターニングすることにより、第２の層間絶縁膜１
５との間に密着層２２を介在させた下部電極１６を形成
する。次に、図６（ｄ）に示すように、ＣＶＤ法によ
り、下部電極１６を含む第２の層間絶縁膜１５の上に、
膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タン
タル及びニオブを含む強誘電体からなる容量絶縁膜１７
を形成し、続いて、スパッタ法又はＣＶＤ法により、容
量絶縁膜１７の上に、膜厚が約５０ｎｍの白金からなる
上部電極１８を形成する。ここでは、容量絶縁膜１７及
び上部電極１８を同一のマスクによりパターニングして
いる。これにより、下部電極１６、容量絶縁膜１７及び
上部電極１８からなる容量素子１９が形成される。ここ
でも、約７００℃の温度で約１０分間のアニールを行な
って、容量絶縁膜１７を構成する強誘電体の結晶化を図
る。その後、図示はしていないが、半導体基板１０上に
所定の配線等を形成した後、保護絶縁膜を成膜する。こ
のように、第２の実施形態によると、第２の層間絶縁膜
１５の開口部１５ａの底面上及び壁面上に、厚さが約５
ｎｍの酸化イリジウムからなる密着層２２を設けている
ため、容量絶縁膜１７を構成する強誘電体を結晶化する
アニール処理時に、下部電極１６が第２の層間絶縁膜１
５から剥離することを防止することができる。なお、第
２の実施形態においても、酸素バリア膜１４の形成に、
第１の実施形態の第２製造方法、すなわち酸素バリア膜
１４を層間絶縁膜の開口部に充填して形成する方法を用
いてもよい。また、図６（ｃ）に示す工程において、密
着層２２と下部電極１６とを形成する際に、リソグラフ
ィ法及びエッチング法によるパターニングに代えて、図
４（ｃ）に示したように、ＣＭＰ法等により形成しても
よい。 （第２の実施形態の一変形例）以下、本発明の第２の実
施形態の一変形例について図面を参照しながら説明す
る。図７は本発明の第２の実施形態の一変形例に係る半
導体装置の断面構成を示している。図７において、図５
に示す構成部材と同一の構成部材には同一の符号を付す
ことにより説明を省略する。本変形例に係る半導体装置
は、第２の層間絶縁膜１５の開口部１５ａの側面上に、
厚さが約１０ｎｍの酸化チタン（ＴｉＯ2 ）からなる絶
縁性の密着層２３が設けられていることを特徴とする。
この密着層２３により、酸化シリコンからなる第２の層
間絶縁膜１５と白金からなる下部電極１６との間の密着
性が向上するため、下部電極１６が第２の層間絶縁膜１
５から剥がれ難くなる。さらに、密着層２３は開口部１
５ａの側面上にのみ選択的に形成されているため、酸素
バリア膜１４は下部電極１５と直接に接続されている。
このため、本変形例は、第２の実施形態と異なり、密着
層２３に導電性を有さない材料をも用いることができ
る。その結果、密着層２３の材料を選択するにあたり、
密着性が高い材料や、安価な材料というように、材料の
選択の幅が広がる。なお、密着層２３は、第２の層間絶
縁膜１５と下部電極１６との密着性に優れた材料であれ
ばよい。以下、前記のように構成された半導体装置の製
造方法について図面を参照しながら説明する。図８
（ａ）〜図８（ｄ）は第２の実施形態の一変形例に係る
半導体装置の製造方法の工程順の断面構成を示してい
る。図８において、図６に示す構成部材と同一の構成部
材には同一の符号を付している。まず、図８（ａ）に示
すように、第１の実施形態の第１製造方法と同様に、Ｍ
ＯＳトランジスタ３０を含む半導体基板１０の上の全面
に、膜厚が約１０００ｎｍの酸化シリコンからなる第１
の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法によ
り、堆積した第１の層間絶縁膜１２の上面の平坦化を行
なってその膜厚を５００ｎｍ程度とする。その後、第１
の層間絶縁膜１２におけるＭＯＳトランジスタ３０のソ
ース領域３０ａの上側に、コンタクトホールを選択的に
開口する。続いて、開口したコンタクトホールに、バリ
ア層及びタングステンからなる導電性プラグ１３を形成
する。その後、スパッタ法により、導電性プラグ１３を
含む第１の層間絶縁膜１２の上に、厚さが約５０ｎｍの
窒化チタンアルミニウム、厚さが約５０ｎｍのイリジウ
ム及び厚さが約５０ｎｍの酸化イリジウムを順次堆積し
て、酸素バリア形成膜を形成する。続いて、酸素バリア
形成膜に対して、リソグラフィ法及びドライエッチング
法により、導電性プラグ１３を含むようにパターニング
して、酸素バリア形成膜から酸素バリア膜１４を形成す
る。次に、図８（ｂ）に示すように、ＣＶＤ法により、
第１の層間絶縁膜１２の上に酸素バリア膜１４を含む全
面にわたって、膜厚が約１０００ｎｍの酸化シリコンか
らなる第２の層間絶縁膜１５を堆積する。続いて、ＣＭ
Ｐ法により、堆積した第２の層間絶縁膜１５の上面をそ
の膜厚が５００ｎｍ程度となるように平坦化する。その
後、リソグラフィ法及びドライエッチング法により、第
２の層間絶縁膜１５に、酸素バリア膜１４を露出する開
口部１５ａを形成し、続いて、スパッタ法又はＣＶＤ法
により、開口部１５ａの底面上及び壁面上に、膜厚が約
５ｎｍのチタン（Ｔｉ）からなる金属層を堆積する。さ
らに、堆積した金属層に対して、温度が約６５０℃の酸
素雰囲気で約６０分間の酸化処理を行なって金属層を酸
化することにより、酸化チタンからなる密着層形成層を
形成する。続いて、形成した密着層形成層に対して、例
えば塩素（Ｃｌ2 ）ガスを用いた異方性のドライエッチ
ングによるエッチバックを行なって、第２の層間絶縁膜
１５の開口部１５ａの壁面上に密着層形成層から密着層
２３を形成する。次に、図８（ｃ）に示すように、スパ
ッタ法又はＣＶＤ法により、開口部１５ａを含む第２の
層間絶縁膜１５の上に、膜厚が約５０ｎｍの白金からな
る下部電極形成膜を堆積する。続いて、リソグラフィ法
及びドライエッチング法により、堆積した下部電極形成
膜に対して、該下部電極形成膜が少なくとも開口部１５
ａの底面及び壁面上に残るようにパターニングすること
により、第２の層間絶縁膜１５との間に密着層２３を介
在させた下部電極１６を形成する。次に、図８（ｄ）に
示すように、ＣＶＤ法により、下部電極１６を含む第２
の層間絶縁膜１５の上に、膜厚が約５０ｎｍで、ストロ
ンチウム、ビスマス、タンタル及びニオブを含む強誘電
体からなる容量絶縁膜１７を形成し、続いて、スパッタ
法又はＣＶＤ法により、容量絶縁膜１７の上に、膜厚が
約５０ｎｍの白金からなる上部電極１８を形成する。こ
れにより、下部電極１６、容量絶縁膜１７及び上部電極
１８からなる容量素子１９が形成される。ここでも、約
７００℃の温度で約１０分間のアニールを行なって、容
量絶縁膜１７を構成する強誘電体の結晶化を図る。その
後、図示はしていないが、半導体基板１０上に所定の配
線等を形成した後、保護絶縁膜を成膜する。このよう
に、本変形例によると、第２の層間絶縁膜１５の開口部
１５ａの壁面上に、厚さが約５ｎｍの酸化チタンからな
る密着層２３を設けているため、容量絶縁膜１７を構成
する強誘電体を結晶化するアニール処理時に、下部電極
１６が第２の層間絶縁膜１５から剥離することを防止す
ることができる。また、密着層２３は金属酸化物からな
るため、密着層２３と下部電極１６との反応によって、
下部電極１６と第２の層間絶縁膜１５との密着性が向上
する。その上、容量絶縁膜１７のアニール処理時には密
着層２３から容量絶縁膜１７への金属拡散が防止され
る。さらに、図８（ｂ）に示すように、密着層２３を開
口部１５ａの壁面上にのみ形成して、下部電極１６は導
電性の酸素バリア膜１４と直接に接続されるため、密着
層２３として絶縁性材料を用いることができる。なお、
本変形例においても、酸素バリア膜１４の形成に、第１
の実施形態の第２製造方法、すなわち酸素バリア膜１４
を層間絶縁膜の開口部に充填して形成する方法を用いて
もよい。また、図８（ｃ）に示す工程において、下部電
極１６と形成する際に、リソグラフィ法及びエッチング
法によるパターニングに代えて、図４（ｃ）に示したよ
うに、ＣＭＰ法等により形成してもよい。 （第３の実施形態）以下、本発明の第３の実施形態につ
いて図面を参照しながら説明する。図９は本発明の第３
の実施形態に係る半導体装置の断面構成を示している。
図９において、図１に示す構成部材と同一の構成部材に
は同一の符号を付すことにより説明を省略する。図９に
示すように、第３の実施形態に係る半導体装置は、第１
及び第２の実施形態と同様に、導電性プラグ１３、酸素
バリア膜１４及び容量素子１９が基板面に対して垂直な
方向に積層されてなるスタック型のセル構造を有してい
る。第３の実施形態の特徴として、容量素子１９を構成
する下部電極１６Ｂは、厚さが約３００ｎｍと比較的に
膜厚が大きい白金により構成されている。膜厚が約５０
ｎｍの強誘電体からなり、下部電極１６Ｂの表面上に形
成される容量絶縁膜１７は、該下部電極１６Ｂの上面と
側面とがなす角部によって屈曲部１７ａが形成される。
この屈曲部１７ａにより、容量絶縁膜１７の一部は、基
板面とほぼ垂直な面を持つことになり、所定の容量を確
保しながら、容量絶縁膜１７の基板面への投影面積を確
実に小さくすることができる。以下、前記のように構成
された半導体装置の製造方法について図面を参照しなが
ら説明する。図１０（ａ）〜図１０（ｄ）は第３の実施
形態に係る半導体装置の製造方法の工程順の断面構成を
示している。図１０において、図２に示す構成部材と同
一の構成部材には同一の符号を付している。まず、図１
０（ａ）に示すように、第１の実施形態の第１製造方法
と同様に、ＭＯＳトランジスタ３０を含む半導体基板１
０の上の全面に、膜厚が約１０００ｎｍの酸化シリコン
からなる第１の層間絶縁膜１２を堆積する。続いて、Ｃ
ＭＰ法により、堆積した第１の層間絶縁膜１２の上面の
平坦化を行なってその膜厚を５００ｎｍ程度とする。そ
の後、第１の層間絶縁膜１２におけるＭＯＳトランジス
タ３０のソース領域３０ａの上側に、コンタクトホール
を選択的に開口する。続いて、開口したコンタクトホー
ルに、バリア層及びタングステンからなる導電性プラグ
１３を形成する。その後、スパッタ法により、導電性プ
ラグ１３を含む第１の層間絶縁膜１２の上に、厚さが約
５０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍ
のイリジウム及び厚さが約５０ｎｍの酸化イリジウムを
順次堆積して、酸素バリア形成膜を形成する。続いて、
酸素バリア形成膜に対して、リソグラフィ法及びドライ
エッチング法により、導電性プラグ１３を含むようにパ
ターニングして、酸素バリア形成膜から酸素バリア膜１
４を形成する。次に、図１０（ｂ）に示すように、ＣＶ
Ｄ法により、第１の層間絶縁膜１２の上に酸素バリア膜
１４を含む全面にわたって、膜厚が約３００ｎｍの酸化
シリコンからなる第２の層間絶縁膜１５を堆積する。続
いて、ＣＭＰ法により、堆積した第２の層間絶縁膜１５
の上面を、酸素バリア膜１４が露出するまで研磨し、第
２の層間絶縁膜１５及び酸素バリア膜１４の上面を平坦
化する。次に、図１０（ｃ）に示すように、スパッタ法
により、第２の層間絶縁膜１５の上に酸素バリア膜１４
を含む全面にわたって、厚さが約３００ｎｍの白金から
なる下部電極形成膜を堆積する。続いて、リソグラフィ
法及びドライエッチング法により、下部電極形成膜をそ
の酸素バリア膜１４の上側部分を含むようにパターニン
グして、該下部電極形成膜から厚膜の下部電極１６Ｂを
形成する。次に、図１０（ｄ）に示すように、ＣＶＤ法
により、下部電極１６Ｂを覆うように、膜厚が約５０ｎ
ｍで、ストロンチウム、ビスマス、タンタル及びニオブ
を含む強誘電体からなる容量絶縁膜１７を形成し、続い
て、スパッタ法又はＣＶＤ法により、容量絶縁膜１７を
覆うように、膜厚が約５０ｎｍの白金からなる上部電極
１８を形成する。ここでは、容量絶縁膜１７及び上部電
極１８を同一のマスクによりパターニングしている。こ
れにより、下部電極１６Ｂ、容量絶縁膜１７及び上部電
極１８からなる容量素子１９が形成される。ここでも、
約７００℃の温度で約１０分間のアニールを行なって、
容量絶縁膜１７を構成する強誘電体の結晶化を図る。そ
の後、図示はしていないが、半導体基板１０上に所定の
配線等を形成した後、保護絶縁膜を成膜する。このよう
に、第３の実施形態の製造方法によると、酸素バリア膜
１４を形成した後、比較的に厚膜の下部電極１６Ｂを形
成するため、該下部電極１６Ｂを酸素バリア膜１４と同
時に形成する場合と比べて加工が容易である。また、第
３の実施形態に係る酸素バリア膜１４は、その周辺部を
第２の層間絶縁膜１５により囲まれているため、下部電
極１６Ｂの底面積を酸素バリア膜１４よりも大きくする
ことができる。このため、下部電極１６Ｂと酸素バリア
膜１４との位置合わせを行なう際に、位置ずれが生じる
おそれがない。なお、第３の実施形態においても、酸素
バリア膜１４の形成には、第１の実施形態に係る第２製
造方法、すなわち酸素バリア膜１４を第２の層間絶縁膜
１５に開口部を形成し、その開口部に充填して形成する
方法を用いてもよい。 （第４の実施形態）以下、本発明の第４の実施形態につ
いて図面を参照しながら説明する。図１１は本発明の第
４の実施形態に係る半導体装置の断面構成を示してい
る。図１１において、図１に示す構成部材と同一の構成
部材には同一の符号を付すことにより説明を省略する。
図１１に示すように、第４の実施形態に係る半導体装置
は、第１〜第３の実施形態と同様に、導電性プラグ１
３、酸素バリア膜１４及び容量素子１９が基板面に対し
て垂直な方向に積層されてなるスタック型のセル構造を
有している。第４の実施形態は、第３の実施形態のよう
に容量素子１９の下部電極１６自体を厚膜とする代わり
に、絶縁性材料からなり比較的に厚膜の例えば柱状の下
地膜２４の上に形成する構成とする。この構成により、
膜厚が約５０ｎｍの強誘電体からなり、下部電極１６の
表面上に形成される容量絶縁膜１７は、下地膜２４の上
面と側面とがなす角部によって屈曲部１７ａが形成され
る。この屈曲部１７ａにより、容量絶縁膜１７の一部
は、基板面とほぼ垂直な面を持つことになり、所定の容
量を確保しながら、容量絶縁膜１７の基板面への投影面
積を確実に小さくすることができる。その上、下地膜２
４を設けたことにより、下部電極１６の厚さを比較的に
小さくできるため、下部電極１６自体の加工が容易とな
るので、基板面に対して垂直な方向の寸法、すなわち高
さ寸法を容易に且つ確実に大きくすることができる。以
下、前記のように構成された半導体装置の製造方法につ
いて図面を参照しながら説明する。図１２（ａ）〜図１
２（ｄ）は第４の実施形態に係る半導体装置の製造方法
の工程順の断面構成を示している。図１２において、図
２に示す構成部材と同一の構成部材には同一の符号を付
している。まず、図１２（ａ）に示すように、第１の実
施形態の第１製造方法と同様に、ＭＯＳトランジスタ３
０を含む半導体基板１０の上の全面に、膜厚が約１００
０ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を
堆積する。続いて、ＣＭＰ法により、堆積した第１の層
間絶縁膜１２の上面の平坦化を行なってその膜厚を５０
０ｎｍ程度とする。その後、第１の層間絶縁膜１２にお
けるＭＯＳトランジスタ３０のソース領域３０ａの上側
に、コンタクトホールを選択的に開口する。続いて、開
口したコンタクトホールに、バリア層及びタングステン
からなる導電性プラグ１３を形成する。その後、スパッ
タ法により、導電性プラグ１３を含む第１の層間絶縁膜
１２の上に、厚さが約５０ｎｍの窒化チタンアルミニウ
ム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎ
ｍの酸化イリジウムを順次堆積して、酸素バリア形成膜
を形成する。続いて、酸素バリア形成膜に対して、リソ
グラフィ法及びドライエッチング法により、導電性プラ
グ１３を含むようにパターニングして、酸素バリア形成
膜から酸素バリア膜１４を形成する。その後、ＣＶＤ法
により、第１の層間絶縁膜１２の上に酸素バリア膜１４
を含む全面にわたって、膜厚が約３００ｎｍの酸化シリ
コンからなる第２の層間絶縁膜１５を堆積する。続い
て、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の
上面を、酸素バリア膜１４が露出するまで研磨し、第２
の層間絶縁膜１５及び酸素バリア膜１４の上面を平坦化
する。次に、図１２（ｂ）に示すように、ＣＶＤ法によ
り、第２の層間絶縁膜１５の上に酸素バリア膜１４を含
む全面にわたって、膜厚が約５００ｎｍの酸化シリコン
からなる下地膜形成膜を堆積し、リソグラフィ法及びド
ライエッチング法により、堆積した下地膜形成膜におけ
る酸素バリア膜１４の上側部分をその周縁部が露出する
ようにパターニングして、該下地膜形成膜から下地膜２
４を形成する。次に、図１２（ｃ）に示すように、スパ
ッタ法又はＣＶＤ法により、第２の層間絶縁膜１５の上
に下地膜２４を覆うように膜厚が約５０ｎｍの白金から
なる下部電極形成膜を堆積する。続いて、リソグラフィ
法及びドライエッチング法により、堆積した下部電極形
成膜に対してパターニングすることにより、下部電極形
成膜から、下地膜２４の上面及び側面を覆う下部電極１
６を形成する。このとき、下部電極１６の下端部は酸素
バリア膜１４の上面の周縁部において電気的に接続され
る。次に、図１２（ｄ）に示すように、ＣＶＤ法によ
り、下部電極１６を覆うように、膜厚が約５０ｎｍで、
ストロンチウム、ビスマス、タンタル及びニオブを含む
強誘電体からなる容量絶縁膜１７を形成し、続いて、ス
パッタ法又はＣＶＤ法により、容量絶縁膜１７を覆うよ
うに、膜厚が約５０ｎｍの白金からなる上部電極１８を
形成する。ここでは、容量絶縁膜１７及び上部電極１８
を同一のマスクによりパターニングしている。これによ
り、下部電極１６、容量絶縁膜１７及び上部電極１８か
らなる容量素子１９が形成される。ここでも、約７００
℃の温度で約１０分間のアニールを行なって、容量絶縁
膜１７を構成する強誘電体の結晶化を図る。その後、図
示はしていないが、半導体基板１０上に所定の配線等を
形成した後、保護絶縁膜を成膜する。このように、第４
の実施形態は、下部電極１６に基板面に対して垂直な部
分を含むようにするための、すなわち立体化を図るため
の補助部材である柱状の下地膜２４を酸素バリア膜１４
の上に設けている。このため、白金からなる下部電極１
６自体を柱状構造とするよりも、加工性に優れる。その
上、下地膜２４は酸素バリア膜１４の上面の周縁部を露
出するように形成するため、酸素バリア膜１４と下部電
極１６との電気的な接続が確保されるので、下地膜２４
は導電性を有さない材料を用いることができる。なお、
下地膜２４は、酸化シリコンに限られず、加工が容易な
材料であれば良く、導電性の有無は問われない。さらに
は、下地膜２４として、導電性の酸化チタンアルミニウ
ムを用いると、白金からなる下部電極１６との密着性が
良好となる。また、第４の実施形態においても、酸素バ
リア膜１４の形成には、第１の実施形態に係る第２製造
方法、すなわち酸素バリア膜１４を第２の層間絶縁膜１
５に開口部を形成し、その開口部に充填して形成する方
法を用いてもよい。 （第４の実施形態の一変形例）以下、本発明の第４の実
施形態の一変形例について図面を参照しながら説明す
る。図１３は本発明の第４の実施形態の一変形例に係る
半導体装置の断面構成を示している。図１３において、
図１１に示す構成部材と同一の構成部材には同一の符号
を付すことにより説明を省略する。本変形例に係る半導
体装置は、下地膜２４の側面上に、厚さが約５ｎｍの酸
化チタンからなる密着層２５が設けられていることを特
徴とする。この密着層２５により、酸化シリコンからな
る下地膜２４と白金からなる下部電極１６との間の密着
性が向上するため、下部電極１６が下地膜２４から剥が
れ難くなる。なお、密着層２５に絶縁性の酸化チタンを
用いているため、密着層２５は、バリア膜１４を露出す
るように設ける必要があるが、酸化イリジウムのような
導電性材料を用いた場合には、酸素バリア膜１４を覆っ
ていてもよい。以下、前記のように構成された半導体装
置の製造方法について図面を参照しながら説明する。図
１４（ａ）〜図１４（ｄ）は第４の実施形態の一変形例
に係る半導体装置の製造方法の工程順の断面構成を示し
ている。図１４において、図１２に示す構成部材と同一
の構成部材には同一の符号を付している。まず、図１４
（ａ）に示すように、第１の実施形態の第１製造方法と
同様に、ＭＯＳトランジスタ３０を含む半導体基板１０
の上の全面に、膜厚が約１０００ｎｍの酸化シリコンか
らなる第１の層間絶縁膜１２を堆積する。続いて、ＣＭ
Ｐ法により、堆積した第１の層間絶縁膜１２の上面の平
坦化を行なってその膜厚を５００ｎｍ程度とする。その
後、第１の層間絶縁膜１２におけるＭＯＳトランジスタ
３０のソース領域３０ａの上側に、コンタクトホールを
選択的に開口する。続いて、開口したコンタクトホール
に、バリア層及びタングステンからなる導電性プラグ１
３を形成する。その後、スパッタ法により、導電性プラ
グ１３を含む第１の層間絶縁膜１２の上に、厚さが約５
０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍの
イリジウム及び厚さが約５０ｎｍの酸化イリジウムを順
次堆積して、酸素バリア形成膜を形成する。続いて、酸
素バリア形成膜に対して、リソグラフィ法及びドライエ
ッチング法により、導電性プラグ１３を含むようにパタ
ーニングして、酸素バリア形成膜から酸素バリア膜１４
を形成する。その後、ＣＶＤ法により、第１の層間絶縁
膜１２の上に酸素バリア膜１４を含む全面にわたって、
膜厚が約３００ｎｍの酸化シリコンからなる第２の層間
絶縁膜１５を堆積する。続いて、ＣＭＰ法により、堆積
した第２の層間絶縁膜１５の上面を、酸素バリア膜１４
が露出するまで研磨し、第２の層間絶縁膜１５及び酸素
バリア膜１４の上面を平坦化する。次に、図１４（ｂ）
に示すように、ＣＶＤ法により、第２の層間絶縁膜１５
の上に酸素バリア膜１４を含む全面にわたって、膜厚が
約５００ｎｍの酸化シリコンからなる下地膜形成膜を堆
積し、リソグラフィ法及びドライエッチング法により、
堆積した下地膜形成膜における酸素バリア膜１４の上側
部分をその周縁部が露出するようにパターニングして、
該下地膜形成膜から下地膜２４を形成する。続いて、ス
パッタ法又はＣＶＤ法により、第２の層間絶縁膜１５の
上に下地膜２４を覆うように、膜厚が約５ｎｍのチタン
からなる金属層を堆積する。その後、堆積した金属層に
対して、温度が約６５０℃の酸素雰囲気で約６０分の酸
化処理によって金属層を酸化することにより、酸化チタ
ンからなる密着層２５を形成する。次に、図１４（ｃ）
に示すように、例えば塩素（Ｃｌ2 ）ガスを用いた異方
性のドライエッチングにより、密着層２５を下地膜２４
の側面上に残すようにエッチバックを行なう。ここで
も、酸素バリア膜１４の上面の周縁部を露出する必要が
ある。次に、図１４（ｄ）に示すように、スパッタ法又
はＣＶＤ法により、下地膜２４及び密着層２５を含む第
２の層間絶縁膜１５の上に、膜厚が約５０ｎｍの白金か
らなる下部電極形成膜を堆積する。続いて、リソグラフ
ィ法及びドライエッチング法により、堆積した下部電極
形成膜に対してパターニングすることにより、下部電極
形成膜から、下地膜２４をその側面に密着層２５を介在
させて覆う下部電極１６を形成する。このとき、下部電
極１６の下端部は酸素バリア膜１４の上面の周縁部にお
いて電気的に接続される。続いて、ＣＶＤ法により、下
部電極１６を覆うように、膜厚が約５０ｎｍで、ストロ
ンチウム、ビスマス、タンタル及びニオブを含む強誘電
体からなる容量絶縁膜１７を形成し、続いて、スパッタ
法又はＣＶＤ法により、容量絶縁膜１７を覆うように、
膜厚が約５０ｎｍの白金からなる上部電極１８を形成す
る。ここでは、容量絶縁膜１７及び上部電極１８を同一
のマスクによりパターニングしている。これにより、下
部電極１６、容量絶縁膜１７及び上部電極１８からなる
容量素子１９が形成される。ここでも、約７００℃の温
度で約１０分間のアニールを行なって、容量絶縁膜１７
を構成する強誘電体の結晶化を図る。その後、図示はし
ていないが、半導体基板１０上に所定の配線等を形成し
た後、保護絶縁膜を成膜する。このように、本変形例に
よると、下地膜２４の側面上に、厚さが約５ｎｍの酸化
チタンからなる密着層２５を設けているため、容量絶縁
膜１７を構成する強誘電体を結晶化するアニール処理時
に、下部電極１６が下地膜２４から剥離することを防止
することができる。また、密着層２５は金属酸化物から
なるため、密着層２５と下部電極１６との反応によっ
て、下部電極１６と下地膜２４との密着性が向上する。
その上、容量絶縁膜１７のアニール処理時には密着層２
５から容量絶縁膜１７への金属拡散が防止される。さら
に、図１４（ｃ）に示すように、密着層２５を酸素バリ
ア膜１４を露出するように形成して、下部電極１６は導
電性の酸素バリア膜１４と直接に接続されるため、密着
層２５の導電性の有無は問われない。なお、本変形例に
おいても、酸素バリア膜１４の形成に、第１の実施形態
の第２製造方法、すなわち酸素バリア膜１４を層間絶縁
膜の開口部に充填して形成する方法を用いてもよい。 （第５の実施形態）以下、本発明の第５の実施形態につ
いて図面を参照しながら説明する。図１５は本発明の第
５の実施形態に係る半導体装置の断面構成を示してい
る。図１５において、図１に示す構成部材と同一の構成
部材には同一の符号を付すことにより説明を省略する。
図１５に示すように、第５の実施形態に係る半導体装置
は、第１〜第４の実施形態と同様に、導電性プラグ１
３、酸素バリア膜１４及び容量素子１９が基板面に対し
て垂直な方向に積層されてなるスタック型のセル構造を
有している。第５の実施形態の特徴として、容量素子１
９を構成する下部電極１６Ｃは、厚さが約５０ｎｍで且
つ高さが約５００ｎｍの有底筒状の白金により構成され
ている。さらに、容量素子１９を構成する強誘電体から
なる容量絶縁膜１７及びその上の白金からなる上部電極
１８は、下部電極１６Ｃの底面、内壁面及び外壁面の各
面上に沿って形成されている。この構成により、容量絶
縁膜１７は、有底筒状の下部電極１６Ｃにおける底部と
筒状体との接合部及び筒状体の上端部とによって屈曲部
１７ａが形成される。この屈曲部１７ａにより、容量絶
縁膜１７の一部は、基板面とほぼ垂直な面を筒状の下部
電極１６Ｃの内壁面及び外壁面で持つことになり、容量
絶縁膜１７の基板面への投影面積を小さくしながら、容
量は格段に増大する。以下、前記のように構成された半
導体装置の製造方法について図面を参照しながら説明す
る。図１６（ａ）〜図１６（ｄ）は第５の実施形態に係
る半導体装置の製造方法の工程順の断面構成を示してい
る。図１６において、図２に示す構成部材と同一の構成
部材には同一の符号を付している。まず、図１６（ａ）
に示すように、第１の実施形態の第１製造方法と同様
に、ＭＯＳトランジスタ３０を含む半導体基板１０の上
の全面に、膜厚が約１０００ｎｍの酸化シリコンからな
る第１の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法
により、堆積した第１の層間絶縁膜１２の上面の平坦化
を行なってその膜厚を５００ｎｍ程度とする。その後、
第１の層間絶縁膜１２におけるＭＯＳトランジスタ３０
のソース領域３０ａの上側に、コンタクトホールを選択
的に開口する。続いて、開口したコンタクトホールに、
バリア層及びタングステンからなる導電性プラグ１３を
形成する。続いて、スパッタ法により、導電性プラグ１
３を含む第１の層間絶縁膜１２の上に、厚さが約５０ｎ
ｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリ
ジウム及び厚さが約５０ｎｍの酸化イリジウムを順次堆
積して、酸素バリア形成膜を形成する。続いて、酸素バ
リア形成膜に対して、リソグラフィ法及びドライエッチ
ング法により、導電性プラグ１３を含むようにパターニ
ングして、酸素バリア形成膜から酸素バリア膜１４を形
成する。次に、図１６（ｂ）に示すように、ＣＶＤ法に
より、第１の層間絶縁膜１２の上に酸素バリア膜１４を
含む全面にわたって、膜厚が約１０００ｎｍの酸化シリ
コンからなる第２の層間絶縁膜１５を堆積する。続い
て、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の
上面をその膜厚が５００ｎｍ程度となるように平坦化す
る。その後、リソグラフィ法及びドライエッチング法に
より、第２の層間絶縁膜１５に、酸素バリア膜１４を露
出する開口部１５ａを形成し、続いて、スパッタ法又は
ＣＶＤ法により、開口部１５ａを含む第２の層間絶縁膜
１５の上に、膜厚が約５０ｎｍの白金からなる下部電極
形成膜を堆積する。その後、ＣＭＰ法又はレジストエッ
チバック法により、堆積した下部電極形成膜における第
２の層間絶縁膜１５の上側部分を除去して、該下部電極
形成膜を開口部１５ａの底面及び壁面上に残すことによ
り、下部電極形成膜から有底筒状の下部電極１６Ｃを形
成する。次に、図１６（ｃ）に示すように、ベーパード
フッ酸を用いたエッチングにより、酸素バリア膜１４の
上面の近傍にまで第２の層間絶縁膜１５を除去すること
により、下部電極１６Ｃの外壁面を露出する。次に、図
１６（ｄ）に示すように、ＣＶＤ法により、第２の層間
絶縁膜１５の上に、露出した下部電極１６Ｃの底面、内
壁面及び外壁面を覆うように、膜厚が約５０ｎｍで、ス
トロンチウム、ビスマス、タンタル及びニオブを含む強
誘電体からなる容量絶縁膜１７を形成し、続いて、スパ
ッタ法又はＣＶＤ法により、容量絶縁膜１７の上にその
露出面に沿うように、膜厚が約５０ｎｍの白金からなる
上部電極１８を形成する。ここでは、容量絶縁膜１７及
び上部電極１８を同一のマスクによりパターニングして
いる。これにより、下部電極１６、容量絶縁膜１７及び
上部電極１８からなる容量素子１９が形成される。ここ
でも、約７００℃の温度で約１０分間のアニールを行な
って、容量絶縁膜１７を構成する強誘電体の結晶化を図
る。その後、図示はしていないが、半導体基板１０上に
所定の配線等を形成した後、保護絶縁膜を成膜する。こ
のように、第５の実施形態の製造方法によると、第２の
層間絶縁膜１５を酸素バリア膜１４の上面の近傍にまで
エッチングして除去するため、下部電極１６Ｃの外壁面
上にも容量絶縁膜１７及び上部電極１８を形成すること
ができる。 （第６の実施形態）以下、本発明の第６の実施形態につ
いて図面を参照しながら説明する。図１７は本発明の第
６の実施形態に係る半導体装置の断面構成を示してい
る。図１７において、図１に示す構成部材と同一の構成
部材には同一の符号を付すことにより説明を省略する。
図１７に示すように、第６の実施形態に係る半導体装置
は、第１〜第５の実施形態と同様に、導電性プラグ１
３、酸素バリア膜１４及び容量素子１９が基板面に対し
て垂直な方向に積層されてなるスタック型のセル構造を
有している。第６の実施形態の特徴として、容量素子１
９を構成する下部電極１６は、厚さが約２０ｎｍで且つ
高さが約５００ｎｍの有底筒状の酸化チタンからなる形
状維持膜２６の底面、内壁面及び外壁面の各面上に沿っ
て形成されている。さらに、下部電極１６の端部は酸素
バリア膜１４の上面の周縁部と電気的に接続されてい
る。また、容量素子１９を構成する強誘電体からなる容
量絶縁膜１７及びその上の白金からなる上部電極１８
は、下部電極１６に沿って形成されている。この構成に
より、容量絶縁膜１７は、有底筒状の形状維持膜２６に
おける底部と筒状体との接合部及び筒状体の上端部とに
よって屈曲部１７ａが形成される。この屈曲部１７ａに
より、容量絶縁膜１７の一部は、基板面とほぼ垂直な面
を筒状の形状維持膜２６の内壁面及び外壁面で持つこと
になり、容量絶縁膜１７の基板面への投影面積を小さく
しながら、容量は格段に増大する。その上、有底筒状体
を下部電極１６により形成するよりも材料の選択の幅が
大きくなるため、プロセス中に形状が安定な材料を選択
することにより、有底筒状体の形状を安定させることが
できる。なお、形状維持膜２６は、酸素バリア膜１４と
の密着性が良好で且つ硬度が大きければ良く、導電性の
有無は問われない。以下、前記のように構成された半導
体装置の製造方法について図面を参照しながら説明す
る。図１８（ａ）〜図１８（ｄ）は第６の実施形態に係
る半導体装置の製造方法の工程順の断面構成を示してい
る。図１６において、図２に示す構成部材と同一の構成
部材には同一の符号を付している。まず、図１８（ａ）
に示すように、第１の実施形態の第１製造方法と同様
に、ＭＯＳトランジスタ３０を含む半導体基板１０の上
の全面に、膜厚が約１０００ｎｍの酸化シリコンからな
る第１の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法
により、堆積した第１の層間絶縁膜１２の上面の平坦化
を行なってその膜厚を５００ｎｍ程度とする。その後、
第１の層間絶縁膜１２におけるＭＯＳトランジスタ３０
のソース領域３０ａの上側に、コンタクトホールを選択
的に開口する。続いて、開口したコンタクトホールに、
バリア層及びタングステンからなる導電性プラグ１３を
形成する。続いて、スパッタ法により、導電性プラグ１
３を含む第１の層間絶縁膜１２の上に、厚さが約５０ｎ
ｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリ
ジウム及び厚さが約５０ｎｍの酸化イリジウムを順次堆
積して、酸素バリア形成膜を形成する。続いて、酸素バ
リア形成膜に対して、リソグラフィ法及びドライエッチ
ング法により、導電性プラグ１３を含むようにパターニ
ングして、酸素バリア形成膜から酸素バリア膜１４を形
成する。次に、図１８（ｂ）に示すように、ＣＶＤ法に
より、第１の層間絶縁膜１２の上に酸素バリア膜１４を
含む全面にわたって、膜厚が約１０００ｎｍの酸化シリ
コンからなる第２の層間絶縁膜１５を堆積する。続い
て、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の
上面をその膜厚が５００ｎｍ程度となるように平坦化す
る。その後、リソグラフィ法及びドライエッチング法に
より、第２の層間絶縁膜１５に、酸素バリア膜１４の上
面の中央部を露出する開口部１５ａを形成し、続いて、
スパッタ法又はＣＶＤ法により、開口部１５ａを含む第
２の層間絶縁膜１５の上に、膜厚が約１０ｎｍのチタン
からなる金属膜を堆積する。さらに、堆積した金属膜に
対して、温度が約６５０℃の酸素雰囲気で約６０分間の
酸化処理を行なって金属膜を酸化することにより、酸化
チタンからなる形状維持膜形成膜を形成する。その後、
ＣＭＰ法又はレジストエッチバック法により、形状維持
膜形成膜における第２の層間絶縁膜１５の上側部分を除
去して、該形状維持膜形成膜を開口部１５ａの底面及び
壁面上に残すことにより、形状維持膜形成膜から有底筒
状の形状維持膜２６を形成する。次に、図１８（ｃ）に
示すように、ベーパードフッ酸を用いたエッチングによ
り、酸素バリア膜１４の上面の周縁部を露出するように
第２の層間絶縁膜１５を除去することにより、形状維持
膜２６の外壁面を露出する。その後、スパッタ法又はＣ
ＶＤ法により、第２の層間絶縁膜１５の上に、露出した
形状維持膜２６の底面、内壁面及び外壁面を覆うよう
に、膜厚が約５０ｎｍの白金からなる下部電極形成膜を
堆積する。続いて、リソグラフィ法及びドライエッチン
グ法により、堆積した下部電極形成膜を形状維持膜２６
を含む領域でパターニングして、下部電極形成膜から、
その端部が酸素バリア膜１４の上面の周縁部と接続され
た下部電極１６を形成する。次に、図１８（ｄ）に示す
ように、ＣＶＤ法により、第２の層間絶縁膜１５の上
に、下部電極１６Ｃの露出面を覆うように、膜厚が約５
０ｎｍで、ストロンチウム、ビスマス、タンタル及びニ
オブを含む強誘電体からなる容量絶縁膜１７を形成し、
続いて、スパッタ法又はＣＶＤ法により、容量絶縁膜１
７の上にその露出面に沿うように、膜厚が約５０ｎｍの
白金からなる上部電極１８を形成する。ここでは、容量
絶縁膜１７及び上部電極１８を同一のマスクによりパタ
ーニングしている。これにより、下部電極１６、容量絶
縁膜１７及び上部電極１８からなる容量素子１９が形成
される。ここでも、約７００℃の温度で約１０分間のア
ニールを行なって、容量絶縁膜１７を構成する強誘電体
の結晶化を図る。その後、図示はしていないが、半導体
基板１０上に所定の配線等を形成した後、保護絶縁膜を
成膜する。このように、第６の実施形態の製造方法によ
ると、第２の層間絶縁膜１５を酸素バリア膜１４の上面
を露出するまでエッチングして除去するため、形状維持
膜２６の外壁面上にも下部電極１６、容量絶縁膜１７及
び上部電極１８を形成することができると共に、下部電
極１６は酸素バリア膜１４と電気的な導通を図ることが
できる。また、形状維持膜２６は金属酸化物からなるた
め、下部電極１６との反応によって、下部電極１６との
密着性が向上する。その上、容量絶縁膜１７のアニール
処理時には形状維持膜２６から容量絶縁膜１７への金属
拡散が防止される。なお、第１〜第６の各実施形態にお
いては、容量絶縁膜に強誘電体を用いたが、強誘電体に
限られず、高誘電体又は常誘電体を用いてもよい。
【発明の効果】本発明に係る半導体装置及びその製造方
法によると、下部電極、容量絶縁膜及び上部電極からな
る容量素子は導電性プラグを介してトランジスタの上方
に形成されるため、配線容量素子とトランジスタとから
なるセルの単位面積を小さくすることができる。その
上、容量絶縁膜は、導電性プラグの貫通方向に屈曲する
屈曲部を有しているため、容量絶縁膜の基板面への投影
面積が縮小されるので、セル面積が一層縮小される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示
す構成断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の第１製造方法を示す工程順の構成断面図
である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の第２製造方法を示す工程順の構成断面図
である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の第１製造方法の一変形例を示す工程順の
構成断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示
す構成断面図である。
【図６】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法を示す工程順の構成断面図であ
る。
【図７】本発明の第２の実施形態の一変形例に係る半導
体装置を示す構成断面図である。
【図８】（ａ）〜（ｄ）は本発明の第２の実施形態の一
変形例に係る半導体装置の製造方法を示す工程順の構成
断面図である。
【図９】本発明の第３の実施形態に係る半導体装置を示
す構成断面図である。
【図１０】（ａ）〜（ｄ）は本発明の第３の実施形態に
係る半導体装置の製造方法を示す工程順の構成断面図で
ある。
【図１１】本発明の第４の実施形態に係る半導体装置を
示す構成断面図である。
【図１２】（ａ）〜（ｄ）は本発明の第４の実施形態に
係る半導体装置の製造方法を示す工程順の構成断面図で
ある。
【図１３】本発明の第４の実施形態の一変形例に係る半
導体装置を示す構成断面図である。
【図１４】（ａ）〜（ｄ）は本発明の第４の実施形態の
一変形例に係る半導体装置の製造方法を示す工程順の構
成断面図である。
【図１５】本発明の第５の実施形態に係る半導体装置を
示す構成断面図である。
【図１６】（ａ）〜（ｄ）は本発明の第５の実施形態に
係る半導体装置の製造方法を示す工程順の構成断面図で
ある。
【図１７】本発明の第６の実施形態に係る半導体装置を
示す構成断面図である。
【図１８】（ａ）〜（ｄ）は本発明の第６の実施形態に
係る半導体装置の製造方法を示す工程順の構成断面図で
ある。
【図１９】（ａ）〜（ｄ）は従来の半導体装置の製造方
法を示す工程順の構成断面図である。
【符号の説明】
１０ 半導体基板 １１ ＳＴＩ膜 １２ 第１の層間絶縁膜 １３ 導電性プラグ １４ 酸素バリア膜 １５ 第２の層間絶縁膜 １５ａ 開口部 １６ 下部電極 １６Ａ 下部電極 １６Ｂ 下部電極 １６Ｃ 下部電極 １７ 容量絶縁膜 １７ａ 屈曲部 １８ 上部電極 １９ 容量素子 ２０ 第２の層間絶縁膜 ２０ａ 第１開口部 ２１ 第３の層間絶縁膜 ２１ａ 第２開口部 ２２ 密着層 ２３ 密着層 ２４ 下地膜 ２５ 密着層 ２６ 形状維持膜 ３０ ＭＯＳトランジスタ ３０ａ ソース拡散領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年３月２８日（２００２．３．２
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置及びその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、容量素子、特に強
誘電体又は高誘電体を容量絶縁膜に用いた容量素子を有
する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】強誘電体又は高誘電体は、ヒステリシス
特性による残留分極又は高い比誘電率を有するため、不
揮発性メモリ装置又はＤＲＡＭ装置の分野において、酸
化シリコン又は窒化シリコンを容量絶縁膜の用いた容量
素子を有する半導体装置と置き換わる可能性がある。
【０００３】以下、従来の強誘電体又は高誘電体を容量
絶縁膜に用いた容量素子を有する半導体装置の製造方法
について図面を参照しながら説明する。
【０００４】まず、図１９（ａ）に示すように、シリコ
ンからなる半導体基板１０１上に選択的に形成された素
子分離膜１０２により、トランジスタ形成領域１０３を
区画する。その後、区画されたトランジスタ形成領域１
０３に、ＭＯＳトランジスタ１０４を形成する。
【０００５】次に、図１９（ｂ）に示すように、酸化シ
リコンからなる第１の層間絶縁膜１０５を堆積し、その
上面を平坦化する。その後、平坦化した第１の層間絶縁
膜１０５の上に、スパッタ法により、白金からなる下部
電極形成膜を堆積し、続いて、下部電極形成膜の上に、
スピンオン法により、ストロンチウム、ビスマス及びタ
ンタル等を含む強誘電体膜を成膜する。強誘電体膜を結
晶化した後、強誘電体膜の上に、再度スパッタ法によ
り、白金からなる上部電極形成膜を堆積する。その後、
上部電極形成膜、強誘電体膜及び下部電極形成膜に対し
て順次ドライエッチングを行なって、層間絶縁膜１０５
上における素子分離膜１０２の上側の領域に、下部電極
形成膜から下部電極１０６を、強誘電体膜から容量絶縁
膜１０７を、上部電極形成膜から上部電極１０８をそれ
ぞれパターニングして、下部電極１０６、容量絶縁膜１
０７及び上部電極１０８からなる容量素子１０９を形成
する。
【０００６】次に、図１９（ｃ）に示すように、半導体
基板１０１の全面に、酸化シリコンからなる第２の層間
絶縁膜１１０を堆積し、堆積した第２の層間絶縁膜１１
０に、上部電極１０８を露出する第１コンタクトホール
１１０ａと、ＭＯＳトランジスタ１０４の拡散領域を露
出する第２コンタクトホール１１０ｂとを形成する。
【０００７】次に、図１９（ｄ）に示すように、第２の
層間絶縁膜１１０の上に各コンタクトホール１１０ａ、
１１０ｂを含む全面に、アルミニウムを主成分とする金
属膜を堆積し、堆積した金属膜に対してパターニングを
行なって、金属膜から配線１１１を形成する。その後、
他の配線層及び保護絶縁膜等を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置の製造方法は、容量素子１０９をトラン
ジスタ形成領域１０３と隣接する素子分離膜１０２の上
に形成している。
【０００９】その上、容量素子１０９は半導体基板１０
１の主面方向に広がる、いわゆるプレーナ型であるた
め、所定の容量を確保するには容量素子１０９の基板面
への投影面積が大きくなり、その結果、ＭＯＳトランジ
スタ１０４及び配線１１１の配線ルールを縮小する効果
が極めて小さい。
【００１０】このため、特に強誘電体又は高誘電体を容
量絶縁膜１０７に用いた容量素子１０９を有する半導体
装置においては、１容量素子当たり、特に半導体記憶装
置においては単位セル当たりの面積を小さくすることが
できないという問題がある。
【００１１】本発明は、前記従来の問題を解決し、容量
素子を有する半導体装置の１容量素子当たりの面積を縮
小できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、導電性プラグの上に酸素バリア膜、下部
電極及び容量絶縁膜を積層すると共に、容量絶縁膜に導
電性プラグの貫通方向に屈曲する屈曲部を持たせる構成
とする。
【００１３】具体的に、本発明に係る第１の半導体装置
は、絶縁膜を貫通する導電性プラグと、絶縁膜の上に、
導電性プラグと電気的に接続され且つ導電性プラグを覆
うように形成された導電性の酸素バリア膜と、酸素バリ
ア膜の上に形成され、酸素バリア膜と接続された下部電
極と、下部電極の上に該下部電極に沿って形成された容
量絶縁膜と、容量絶縁膜の上に該容量絶縁膜に沿って形
成された上部電極とを備え、容量絶縁膜は前記導電性プ
ラグの貫通方向に屈曲する屈曲部を有している。
【００１４】第１の半導体装置によると、例えば基板に
形成されたトランジスタとのコンタクトを取る導電性プ
ラグの上に酸素バリア膜を介して下部電極が形成され、
該下部電極に沿ってそれぞれ容量絶縁膜及び上部電極が
形成されている。すなわち、下部電極、容量絶縁膜及び
上部電極からなる容量素子は導電性プラグを介在させて
トランジスタの上方に形成されているため、容量素子と
トランジスタとからなるセルの単位面積が小さくなる。
その上、容量絶縁膜は導電性プラグの貫通方向に屈曲す
る屈曲部を有しているため、容量絶縁膜の一部は基板面
とほぼ垂直な面を持つことになる。従って、容量絶縁膜
の一部が基板面と垂直な面を持つため、容量絶縁膜の基
板面への投影面積が縮小されるので、セル面積が一層縮
小される。また、下部電極と導電性プラグとの間には、
酸素バリア膜を介在させているため、容量絶縁膜を構成
する酸素原子によって導電性プラグが酸化されることが
ない。
【００１５】本発明に係る第２の半導体装置は、基板の
上に形成された第１の層間絶縁膜を貫通する導電性プラ
グと、第１の層間絶縁膜の上に、導電性プラグと電気的
に接続され且つ導電性プラグを覆うように形成された導
電性の酸素バリア膜と、第１の層間絶縁膜の上に形成さ
れ、酸素バリア膜を露出する開口部を有する第２の層間
絶縁膜と、第２の層間絶縁膜における開口部の底面上及
び壁面上に沿って形成され、酸素バリア膜と接続された
下部電極と、下部電極の上に該下部電極に沿って形成さ
れた容量絶縁膜と、容量絶縁膜の上に該容量絶縁膜に沿
って形成された上部電極とを備え、容量絶縁膜は、開口
部の壁面上に位置する部分と底面上に位置する部分とが
接続してなり、導電性プラグの貫通方向に屈曲する屈曲
部を有している。
【００１６】第２の半導体装置によると、導電性プラグ
と酸素バリア膜と下部電極とが積層されており、酸素バ
リア膜と接続された下部電極は、第２の層間絶縁膜にお
ける開口部の底面上及び壁面上に沿って形成され、さら
に、容量絶縁膜は下部電極に沿って形成されているた
め、開口部の壁面上に位置する部分と底面上に位置する
部分との接続部分に、導電性プラグの貫通方向に屈曲す
る屈曲部が形成される。すなわち、容量絶縁膜の一部が
基板面とほぼ垂直な面を持つことになるので、第１の半
導体装置と同様の効果を得ることができる。
【００１７】第２の半導体装置は、開口部の底面及び壁
面と下部電極との間に、下部電極の第２の層間絶縁膜に
対する密着性を高める密着層をさらに備えていることが
好ましい。
【００１８】又は、第２の半導体装置は、開口部の壁面
と下部電極との間に、下部電極の第２の層間絶縁膜に対
する密着性を高める密着層をさらに備えていることが好
ましい。
【００１９】この場合に、密着層が金属酸化物からなる
ことが好ましい。
【００２０】本発明に係る第３の半導体装置は、基板の
上に形成された層間絶縁膜を貫通する導電性プラグと、
層間絶縁膜の上に、導電性プラグと電気的に接続され且
つ導電性プラグを覆うように形成された導電性の酸素バ
リア膜と、酸素バリア膜の上に、該酸素バリア膜と接続
され且つ該酸素バリアを覆うように形成され、膜厚が比
較的に大きい下部電極と、下部電極の上面及び側面上に
形成された容量絶縁膜と、容量絶縁膜の上に該容量絶縁
膜に沿って形成された上部電極とを備え、容量絶縁膜
は、下部電極の上面に位置する部分と側面上に位置する
部分とが接続してなり、導電性プラグの貫通方向に屈曲
する屈曲部を有している。
【００２１】第３の半導体装置によると、導電性プラグ
と酸素バリア膜と下部電極とが積層されており、容量絶
縁膜は膜厚が比較的に大きい下部電極の上面及び側面上
に形成されているため、下部電極の上面に位置する部分
と側面上に位置する部分との接続部分に導電性プラグの
貫通方向に屈曲する屈曲部が形成される。すなわち、容
量絶縁膜の一部が基板面とほぼ垂直な面を持つことにな
るので、第１の半導体装置と同様の効果を得ることがで
きる。
【００２２】本発明に係る第４の半導体装置は、基板の
上に形成された層間絶縁膜を貫通する導電性プラグと、
層間絶縁膜の上に、導電性プラグと電気的に接続され且
つ導電性プラグを覆うように形成された導電性の酸素バ
リア膜と、酸素バリア膜の上に形成され、膜厚が比較的
に大きい下地膜と、下地膜の上面及び側面上に形成さ
れ、その端部が酸素バリア膜と接続された下部電極と、
下部電極の上に該下部電極に沿って形成された容量絶縁
膜と、容量絶縁膜の上に該容量絶縁膜に沿って形成され
た上部電極とを備え、容量絶縁膜は、下地膜の上面に位
置する部分と側面上に位置する部分とが接続してなり、
導電性プラグの貫通方向に屈曲する屈曲部を有してい
る。
【００２３】第４の半導体装置によると、導電性プラグ
と酸素バリア膜と下部電極とが積層されており、その端
部が酸素バリア膜と接続された下部電極は、膜厚が比較
的に大きい下地膜の上面及び側面上に形成されている。
さらに、容量絶縁膜は、下部電極に沿って形成されてい
るため、下地膜の上面に位置する部分と側面上に位置す
る部分との接続部分に、導電性プラグの貫通方向に屈曲
する屈曲部が形成される。すなわち、容量絶縁膜の一部
が基板面とほぼ垂直な面を持つことになるので、第１の
半導体装置と同様の効果を得ることができる。
【００２４】第４の半導体装置は、下地膜と下部電極と
の間に形成され、下部電極の下地膜に対する密着性を高
める密着層をさらに備えていることが好ましい。
【００２５】この場合に、密着層が金属酸化物からなる
ことが好ましい。
【００２６】本発明に係る第５の半導体装置は、基板の
上に形成された層間絶縁膜を貫通する導電性プラグと、
層間絶縁膜の上に、導電性プラグと電気的に接続され且
つ導電性プラグを覆うように形成された導電性の酸素バ
リア膜と、酸素バリア膜の上に形成され、酸素バリア膜
と接続された有底筒状の下部電極と、下部電極の上にそ
の底面、内壁面及び外壁面に沿って形成された容量絶縁
膜と、容量絶縁膜の上に該容量絶縁膜に沿って形成され
た上部電極とを備え、容量絶縁膜は、下部電極の少なく
とも底面上に位置する部分と内壁面上に位置する部分と
が接続してなり、導電性プラグの貫通方向に屈曲する屈
曲部を有している。
【００２７】第５の半導体装置によると、導電性プラグ
と酸素バリア膜と下部電極とが積層されており、容量絶
縁膜は、酸素バリア膜と接続された有底筒状の下部電極
の上にその底面、内壁面及び外壁面に沿って形成されて
いる。従って、容量絶縁膜は、下部電極の少なくとも底
面上に位置する部分と内壁面上に位置する部分との接続
部分に、導電性プラグの貫通方向に屈曲する屈曲部が形
成される。すなわち、容量絶縁膜の一部が基板面とほぼ
垂直な面を持つことになるので、第１の半導体装置と同
様の効果を得ることができる。その上、下部電極を有底
筒状としているため、その外壁面により、下部電極と上
部電極との対向面積が増大するので容量が格段に大きく
なる。
【００２８】本発明に係る第６の半導体装置は、基板の
上に形成された層間絶縁膜を貫通する導電性プラグと、
層間絶縁膜の上に、導電性プラグと電気的に接続され且
つ導電性プラグを覆うように形成された導電性の酸素バ
リア膜と、酸素バリア膜の上に形成された有底筒状の形
状維持膜と、形状維持膜の上にその底面、内壁面及び外
壁面に沿って形成され、その端部が酸素バリア膜と接続
された下部電極と、下部電極の上に該下部電極に沿って
形成された容量絶縁膜と、容量絶縁膜の上に該容量絶縁
膜に沿って形成された上部電極とを備え、容量絶縁膜
は、形状維持膜の少なくとも底面上に位置する部分と内
壁面上に位置する部分とが接続してなり、導電性プラグ
の貫通方向に屈曲する屈曲部を有している。
【００２９】第６の半導体装置によると、導電性プラグ
と酸素バリア膜と下部電極とが積層されており、その端
部が酸素バリア膜と接続された下部電極は、酸素バリア
膜の上に形成された有底筒状の形状維持膜の上にその底
面、内壁面及び外壁面に沿って形成されている。さら
に、容量絶縁膜は、下部電極に沿って形成されているた
め、形状維持膜の少なくとも底面上に位置する部分と内
壁面上に位置する部分との接続部分に、導電性プラグの
貫通方向に屈曲する屈曲部が形成される。すなわち、容
量絶縁膜の一部が基板面とほぼ垂直な面を持つことにな
るので、第１の半導体装置と同様の効果を得ることがで
きる。その上、有底筒状の形状維持膜を用いるため、容
量が大きくなると共に、下部電極の形状が安定する。
【００３０】この場合に、形状維持膜が金属酸化物から
なることが好ましい。
【００３１】また、第１〜第６の半導体装置において、
容量絶縁膜が強誘電体又は高誘電体からなることが好ま
しい。
【００３２】本発明に係る第１の半導体装置の製造方法
は、半導体領域の上に第１の層間絶縁膜を形成する第１
の工程と、第１の層間絶縁膜に半導体領域と接続される
導電性プラグを形成する第２の工程と、第１の層間絶縁
膜の上に、導電性の酸素バリア膜を導電性プラグを覆う
ように形成する第３の工程と、第１の層間絶縁膜の上
に、酸素バリア膜を露出する開口部を有する第２の層間
絶縁膜を形成する第４の工程と、第２の層間絶縁膜にお
ける開口部の底面上及び壁面上に、酸素バリア膜と接続
するように下部電極を形成する第５の工程と、下部電極
の上に該下部電極に沿うように容量絶縁膜を形成する第
６の工程と、容量絶縁膜の上に該容量絶縁膜に沿うよう
に上部電極を形成する第７の工程とを備えている。
【００３３】第１の半導体装置の製造方法によると、導
電性の酸素バリア膜を導電性プラグを覆うように形成し
た後、第２の層間絶縁膜に酸素バリア膜を露出する開口
部を形成する。その後、第２の層間絶縁膜における開口
部の底面上及び壁面上に、酸素バリア膜と接続するよう
に下部電極を形成し、続いて、下部電極の上に該下部電
極に沿うように容量絶縁膜を形成する。これにより、容
量絶縁膜の一部は、第２の層間絶縁膜の開口部の壁面上
部分が基板面とほぼ垂直な面を持つため、容量を確保し
ながら、容量素子の基板面への投影面積を縮小すること
ができる。さらに、下部電極を第２の層間絶縁膜におけ
る開口部の底面上及び壁面上に形成するため、該下部電
極の膜厚を小さくすることが容易となり、下部電極の表
面積を確実に大きくすることができる。また、酸素バリ
ア膜を下部電極と独立して形成するため、酸素バリア膜
の膜厚を比較的に大きくすることができるので、容量絶
縁膜に強誘電体又は高誘電体を用いた場合であって、強
誘電体等を熱処理により結晶化する際に、導電性プラグ
を酸化するおそれがない。
【００３４】第１の半導体装置の製造方法において、第
５の工程が、下部電極における第２の層間絶縁膜上に位
置する部分を、例えばＣＭＰ法又はレジストエッチバッ
ク法により除去する工程を含むことが好ましい。
【００３５】第１の半導体装置の製造方法は、第４の工
程と第５の工程との間に、第２の層間絶縁膜における開
口部の底面上及び壁面上に、酸素バリア膜と接続し、下
部電極の第２の層間絶縁膜に対する密着性を高める密着
層を形成する工程をさらに備えていることが好ましい。
【００３６】又は、第１の半導体装置の製造方法は、第
４の工程と第５の工程との間に、第２の層間絶縁膜にお
ける開口部の壁面上に、下部電極の第２の層間絶縁膜に
対する密着性を高める密着層を形成する工程をさらに備
えていることが好ましい。
【００３７】この場合に、密着層が金属酸化物からなる
ことが好ましい。
【００３８】本発明に係る第２の半導体装置の製造方法
は、半導体領域の上に第１の層間絶縁膜を形成する第１
の工程と、第１の層間絶縁膜に半導体領域と接続される
導電性プラグを形成する第２の工程と、第１の層間絶縁
膜の上に、導電性プラグを露出する第１開口部を有する
第２の絶縁膜を形成する第３の工程と、第１開口部に、
導電性の酸素バリア膜を充填するように形成する第４の
工程と、第２の層間絶縁膜の上に、酸素バリア膜を露出
する第２開口部を有する第３の層間絶縁膜を形成する第
５の工程と、第３の層間絶縁膜における第２開口部の底
面上及び壁面上に、酸素バリア膜と接続するように下部
電極を形成する第６の工程と、下部電極の上に該下部電
極に沿うように容量絶縁膜を形成する第７の工程と、容
量絶縁膜の上に該容量絶縁膜に沿うように上部電極を形
成する第８の工程とを備えている。
【００３９】第２の半導体装置の製造方法によると、第
１の半導体装置と同様の効果を得られる上に、酸素バリ
ア膜を第２の絶縁膜の第１開口部に充填するように形成
するため、酸素バリア膜がエッチングされにくい材料か
らなる場合であっても、酸素バリア膜の形成が容易とな
る。その上、酸素バリア膜の厚膜化も容易であるため、
バリア特性を確実に高めることができる。
【００４０】第２の半導体装置の製造方法において、第
６の工程が、下部電極における第３の層間絶縁膜上に位
置する部分を除去する工程を含むことが好ましい。
【００４１】第２の半導体装置の製造方法は、第５の工
程と第６の工程との間に、第３の層間絶縁膜における第
２開口部の底面上及び壁面上に、酸素バリア膜と接続
し、下部電極の第３の層間絶縁膜に対する密着性を高め
る密着層を形成する工程をさらに備えていることが好ま
しい。
【００４２】また、第２の半導体装置の製造方法は、第
５の工程と第６の工程との間に、第３の層間絶縁膜にお
ける第２開口部の壁面上に、下部電極の第３の層間絶縁
膜に対する密着性を高める密着層を形成する工程をさら
に備えていることが好ましい。
【００４３】この場合に、密着層が金属酸化物からなる
ことが好ましい。
【００４４】本発明に係る第３の半導体装置の製造方法
は、半導体領域の上に第１の層間絶縁膜を形成する第１
の工程と、第１の層間絶縁膜に半導体領域と接続される
導電性プラグを形成する第２の工程と、第１の層間絶縁
膜の上に、導電性の酸素バリア膜を導電性プラグを覆う
ように形成する第３の工程と、第１の層間絶縁膜の上
に、第２の層間絶縁膜を該第２の層間絶縁膜から酸素バ
リア膜が露出するように形成する第４の工程と、露出し
た酸素バリア膜の上に、膜厚が比較的に大きい下部電極
を形成する第５の工程と、下部電極の上面及び側面上に
容量絶縁膜を形成する第６の工程と、容量絶縁膜の上に
該容量絶縁膜に沿うように上部電極を形成する第７の工
程とを備えている。
【００４５】第３の半導体装置の製造方法によると、露
出した酸素バリア膜の上に膜厚が比較的に大きい下部電
極を形成する。その後、下部電極の上面及び側面上に容
量絶縁膜を形成するため、容量絶縁膜の一部は、下部電
極における壁面上部分が基板面とほぼ垂直な面を持つの
で、容量を確保しながら、容量素子の基板面への投影面
積を縮小することができる。さらに、膜厚が比較的に大
きい下部電極を酸素バリア膜の形成後に形成するため、
酸素バリア膜と同時に形成する場合と比べ、加工が容易
となる。また、第２の層間絶縁膜を該第２の層間絶縁膜
から酸素バリア膜が露出するように形成するため、下部
電極の周囲に第２の層間絶縁膜が存在する。その結果、
酸素バリア膜よりも大きい面積であっても、下部電極を
第２の層間絶縁膜上にもはみ出すように形成できるの
で、酸素バリア膜と下部電極との位置合わせが容易とな
る。
【００４６】本発明に係る第４の半導体装置の製造方法
は、半導体領域の上に第１の層間絶縁膜を形成する第１
の工程と、第１の層間絶縁膜に半導体領域と接続される
導電性プラグを形成する第２の工程と、第１の層間絶縁
膜の上に、導電性の酸素バリア膜を導電性プラグを覆う
ように形成する第３の工程と、第１の層間絶縁膜の上
に、第２の層間絶縁膜を該第２の層間絶縁膜から酸素バ
リア膜が露出するように形成する第４の工程と、露出し
た酸素バリア膜の上に、膜厚が比較的に大きい下地膜を
形成する第５の工程と、下地膜の上面及び側面上に、そ
の端部が酸素バリア膜と接続されるように下部電極を形
成する第６の工程と、下部電極の上に該下部電極に沿う
ように容量絶縁膜を形成する第７の工程と、容量絶縁膜
の上に該容量絶縁膜に沿うように上部電極を形成する第
８の工程とを備えている。
【００４７】第４の半導体装置の製造方法によると、第
３の半導体装置の製造方法と同様の効果を得られる上
に、下部電極自体を厚膜とする代わりに、下部電極の下
地膜として他の膜厚部材を用いているため、下部電極よ
りも加工が容易な材料を選択することができるので、歩
留まりが向上する。
【００４８】第４の半導体装置の製造方法は、第５の工
程と第６の工程との間に、下地膜の表面に、下部電極の
下地膜に対する密着性を高める密着層を形成する工程を
さらに備えていることが好ましい。
【００４９】本発明に係る第５の半導体装置の製造方法
は、半導体領域の上に第１の層間絶縁膜を形成する第１
の工程と、第１の層間絶縁膜に半導体領域と接続される
導電性プラグを形成する第２の工程と、第１の層間絶縁
膜の上に、導電性の酸素バリア膜を導電性プラグを覆う
ように形成する第３の工程と、第１の層間絶縁膜の上に
酸素バリア膜を含む全面にわたって第２の層間絶縁膜を
形成した後、形成した第２の層間絶縁膜に酸素バリア膜
を露出する開口部を形成する第４の工程と、第２の層間
絶縁膜における開口部の底面上及び壁面上に導電性膜を
堆積することにより、酸素バリア膜の上に該酸素バリア
膜と接続する導電性膜からなる有底筒状の下部電極を形
成する第５の工程と、第２の層間絶縁膜を除去して下部
電極を露出した後、露出した下部電極の内壁面及び外壁
面上に沿うように容量絶縁膜を形成する第６の工程と、
容量絶縁膜の上に該容量絶縁膜に沿うように上部電極を
形成する第７の工程とを備えている。
【００５０】第５の半導体装置の製造方法によると、酸
素バリア膜の上に該酸素バリア膜と接続する導電性膜か
らなる有底筒状の下部電極を形成した後、露出した下部
電極の内壁面及び外壁面上に沿うように容量絶縁膜を形
成するため、容量絶縁膜の一部は、下部電極における内
壁面上及び外壁面上部分が基板面とほぼ垂直な面を持つ
ので、容量を格段に増大しながら、容量素子の基板面へ
の投影面積を縮小することができる。
【００５１】本発明に係る第６の半導体装置の製造方法
は、半導体領域の上に第１の層間絶縁膜を形成する第１
の工程と、第１の層間絶縁膜に半導体領域と接続される
導電性プラグを形成する第２の工程と、第１の層間絶縁
膜の上に、導電性の酸素バリア膜を導電性プラグを覆う
ように形成する第３の工程と、第１の層間絶縁膜の上に
酸素バリア膜を含む全面にわたって第２の層間絶縁膜を
形成した後、形成した第２の層間絶縁膜に酸素バリア膜
を露出する開口部を形成する第４の工程と、第２の層間
絶縁膜における開口部の底面上及び壁面上に、有底筒状
の形状維持膜を形成する第５の工程と、第２の層間絶縁
膜を除去して形状維持膜の外壁面を露出した後、露出し
た形状維持膜の内壁面及び外壁面上に沿うと共に、その
端部が酸素バリア膜と接続するように下部電極を形成す
る第７の工程と、下部電極の上に該下部電極に沿うよう
に容量絶縁膜を形成する第８の工程と、容量絶縁膜の上
に該容量絶縁膜に沿うように上部電極を形成する第９の
工程とを備えている。
【００５２】第６の半導体装置の製造方法によると、第
５の半導体装置の製造方法と同様の効果を得られる上
に、有底筒状体に下部電極を用いる代わりに、他の部材
からなる形状維持膜を用いるため、有底筒状体の形状変
化を防止することができる。
【００５３】第６の半導体装置の製造方法において、形
状維持膜が金属酸化物からなることが好ましい。
【００５４】第１〜第６の半導体装置の製造方法におい
て、容量絶縁膜が強誘電体又は高誘電体からなることが
好ましい。
【００５５】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
【００５６】図１は本発明の第１の実施形態に係る半導
体装置の断面構成を示している。
【００５７】図１に示すように、例えばシリコン（Ｓ
ｉ）からなる半導体基板１０におけるシャロウトレンチ
分離（ＳＴＩ）膜１１により区画された素子形成領域に
は、ＭＯＳトランジスタ３０が形成されている。なお、
ここでは、１つ分の素子形成領域のみを示しているが、
半導体基板１０上に複数の素子形成領域を含んでいる。
以下の各実施形態においても同様である。
【００５８】ＭＯＳトランジスタ３０を含む半導体基板
１０の上には、膜厚が約５００ｎｍの酸化シリコン（Ｓ
ｉＯ2 ）からなる第１の層間絶縁膜１２が形成されてい
る。
【００５９】層間絶縁膜１２には、厚さが約１０ｎｍの
チタンと厚さが約２０ｎｍの窒化チタン（ＴｉＮ）とが
積層されてなるバリア層（図示せず）を下部に設けたタ
ングステン（Ｗ）からなる導電性プラグ１３が、ＭＯＳ
トランジスタ３０のソース拡散領域３０ａと接続される
ように形成されている。
【００６０】導電性プラグ１３の上には、該導電性プラ
グ１３と電気的に接続され、且つ導電性プラグ１３を覆
うように導電性の酸素バリア膜１４が形成されている。
酸素バリア膜１４は、下側から順次積層された、厚さが
約５０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）
と、厚さが約５０ｎｍのイリジウム（Ｉｒ）と、厚さが
約５０ｎｍの酸化イリジウム（ＩｒＯ2 ）とにより構成
されている。
【００６１】第１の層間絶縁膜１２の上には、膜厚が約
５００ｎｍの酸化シリコンからなり、酸素バリア膜１４
を露出する開口部１５ａを有する第２の層間絶縁膜１５
が形成されている。
【００６２】開口部１５ａの壁面上及び該開口部１５ａ
の底面から露出する酸素バリア膜１４の上には、厚さが
約５０ｎｍの白金（Ｐｔ）からなる下部電極１６が形成
されている。
【００６３】下部電極１６の上には、厚さが約５０ｎｍ
で、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タン
タル（Ｔａ）及びニオブ（Ｎｂ）を含むビスマス層状ペ
ロブスカイト型酸化物である強誘電体からなる容量絶縁
膜１７が、下部電極１６に沿って形成されている。容量
絶縁膜１７の上には、厚さが約５０ｎｍの白金（Ｐｔ）
からなる上部電極１８が容量絶縁膜１７に沿って形成さ
れている。
【００６４】このように、第１の実施形態に係る容量素
子１９は、下部電極１６、容量絶縁膜１７及び上部電極
１８からなり、ＭＯＳトランジスタ３０のソース拡散領
域３０ａ上に設けられた導電性プラグ１３のさらに上方
に位置するように設けられている。これにより、配線容
量素子とトランジスタとからなるセルの単位面積を小さ
くすることができる。
【００６５】その上、容量絶縁膜１７は、第２の層間絶
縁膜１５に設けられた酸素バリア膜１４を露出する開口
部１５ａの底面及び壁面上に沿って形成されているた
め、容量絶縁膜１７には、導電性プラグ１３の貫通方向
に屈曲する屈曲部１７ａが形成される。この屈曲部１７
ａにより、容量絶縁膜１７の一部は、基板面とほぼ垂直
な面を持つことになり、所定の容量を確保しながら、容
量絶縁膜１７の基板面への投影面積、すなわちセルの単
位面積をさらに小さくすることができる。
【００６６】なお、第１の層間絶縁膜１２及び第２の層
間絶縁膜１５は、酸化シリコンに代えて、それよりも誘
電率が小さいフッ素（Ｆ）が添加された酸化シリコン
（ＦＳＧ）等、絶縁性を有する材料であればよい。
【００６７】また、導電性プラグ１３は、タングステン
に限られず、多結晶シリコン等の導電性を有する材料で
あればよい。
【００６８】また、下部電極１６及び上部電極１８は、
白金に限られず、高温の酸素雰囲気で導電性が維持され
る材料であればよい。
【００６９】また、容量絶縁膜１７は、強誘電体からな
る金属酸化物又は高誘電体からなる金属酸化物が好まし
い。
【００７０】（第１の実施形態の第１製造方法）以下、
前記のように構成された半導体装置の第１製造方法につ
いて図面を参照しながら説明する。
【００７１】図２（ａ）〜図２（ｄ）は第１の実施形態
に係る半導体装置の第１製造方法の工程順の断面構成を
示している。
【００７２】まず、図２（ａ）に示すように、半導体基
板１０の主面の上部に、ＳＴＩ膜１１を選択的に形成し
て、主面を複数の素子形成領域に区画する。その後、各
素子形成領域にＭＯＳトランジスタ３０を形成し、形成
したＭＯＳトランジスタ３０を含む半導体基板１０の上
に全面にわたって、化学的気相堆積（ＣＶＤ）法によ
り、膜厚が約１０００ｎｍの酸化シリコンからなる第１
の層間絶縁膜１２を堆積する。続いて、化学機械的研磨
（ＣＭＰ）法により、堆積した第１の層間絶縁膜１２の
上面の平坦化を行なってその膜厚を５００ｎｍ程度とす
る。その後、リソグラフィ法及びドライエッチング法に
より、第１の層間絶縁膜１２におけるＭＯＳトランジス
タ３０のソース領域３０ａの上側に、コンタクトホール
を選択的に開口する。続いて、スパッタ法又はＣＶＤ法
により、コンタクトホールを含む第１の層間絶縁膜１２
の上に、厚さが約１０ｎｍのチタン及び厚さが約２０ｎ
ｍの窒化チタンを堆積してバリア層（図示せず）を形成
する。続いて、ＣＶＤ法により、バリア層の上にコンタ
クトホールを充填するように、厚さが約５００ｎｍのタ
ングステンからなる金属膜を堆積する。その後、ＣＭＰ
法により、バリア層及び金属膜における第１の層間絶縁
膜１２上に位置する部分を除去することにより、コンタ
クトホールにバリア層及び金属膜からなる導電性プラグ
１３を形成する。
【００７３】次に、図２（ｂ）に示すように、スパッタ
法により、導電性プラグ１３を含む第１の層間絶縁膜１
２の上に、厚さが約５０ｎｍの窒化チタンアルミニウ
ム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎ
ｍの酸化イリジウムを順次堆積して、酸素バリア形成膜
を形成する。続いて、酸素バリア形成膜に対して、リソ
グラフィ法及びドライエッチング法により、導電性プラ
グ１３を含む領域でパターニングして、酸素バリア形成
膜から酸素バリア膜１４を形成する。
【００７４】次に、図２（ｃ）に示すように、ＣＶＤ法
により、第１の層間絶縁膜１２の上に酸素バリア膜１４
を含む全面にわたって、膜厚が約１０００ｎｍの酸化シ
リコンからなる第２の層間絶縁膜１５を堆積する。その
後、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の
上面をその膜厚が５００ｎｍ程度となるように平坦化す
る。続いて、リソグラフィ法及びドライエッチング法に
より、第２の層間絶縁膜１５に、酸素バリア膜１４を露
出する開口部１５ａを形成し、その後、スパッタ法又は
ＣＶＤ法により、開口部１５ａを含む第２の層間絶縁膜
１５の上に、膜厚が約５０ｎｍの白金からなる下部電極
形成膜を堆積する。続いて、リソグラフィ法及びドライ
エッチング法により、堆積した下部電極形成膜に対し
て、該下部電極形成膜が少なくとも開口部１５ａの底面
及び壁面上に残るようにパターニングして、下部電極形
成膜から下部電極１６を形成する。
【００７５】次に、図２（ｄ）に示すように、ＣＶＤ法
により、下部電極１６を含む第２の層間絶縁膜１５の上
に、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、
タンタル及びニオブを含む強誘電体からなる容量絶縁膜
形成膜を堆積する。続いて、スパッタ法又はＣＶＤ法に
より、容量絶縁膜形成膜の上に、膜厚が約５０ｎｍの白
金からなる上部電極形成膜を堆積する。その後、リソグ
ラフィ法及びドライエッチング法により、容量絶縁膜形
成膜び上部電極形成膜に対して、下部電極１６を含むよ
うにパターニングを行なって、容量絶縁膜形成膜から容
量絶縁膜１７を形成し、上部電極形成膜から上部電極１
８を形成する。続いて、約７００℃の温度で約１０分間
のアニールを行なって、容量絶縁膜１７を構成する強誘
電体の結晶化を図る。
【００７６】その後、図示はしていないが、半導体基板
１０上に所定の配線等を形成した後、保護絶縁膜を成膜
する。
【００７７】このように、第１の実施形態の第１製造方
法によると、下部電極１６と導電性プラグ１３との間に
は、酸素バリア膜１４を介在させているため、容量絶縁
膜１７を結晶化する際の熱処理によって、容量絶縁膜１
７を構成する酸素原子によって導電性プラグ１３が酸化
されることがない。
【００７８】その上、酸素バリア膜１４と下部電極１６
とはそれぞれ異なる工程で形成するため、酸素バリア膜
１４の膜厚を相対的に大きくすることによって、該酸素
バリア膜１４のバリア特性の向上を図ることができると
共に、逆に、下部電極１６の膜厚を相対的に小さくする
ことによって、容量絶縁膜１７における基板面とほぼ垂
直な部分を形成できるので、容量絶縁膜１７の表面積を
確実に増大することができる。
【００７９】従って、例えば、下部電極１６の膜厚を相
対的に大きくすると、白金等の高融点金属は一般にはエ
ッチングが困難となるという事態を避けることができ
る。さらには、容量絶縁膜１７の屈曲部１７ａによる立
体化を図るために設けた第２の絶縁膜１５の開口部１５
ａの開口径が小さくなってしまい、容量絶縁膜１７の実
効的な面積が減少するという事態を防止することができ
る。
【００８０】（第１の実施形態の第２製造方法）以下、
第１の実施形態に係る半導体装置の第２製造方法につい
て図面を参照しながら説明する。
【００８１】図３（ａ）〜図３（ｄ）は第１の実施形態
に係る半導体装置の第２製造方法の工程順の断面構成を
示している。図３において、図２に示す構成部材と同一
の構成部材には同一の符号を付している。
【００８２】まず、図３（ａ）に示すように、第１製造
方法と同様に、ＭＯＳトランジスタ３０を含む半導体基
板１０の上の全面に、膜厚が約１０００ｎｍの酸化シリ
コンからなる第１の層間絶縁膜１２を堆積する。続い
て、ＣＭＰ法により、堆積した第１の層間絶縁膜１２の
上面の平坦化を行なってその膜厚を５００ｎｍ程度とす
る。その後、第１の層間絶縁膜１２におけるＭＯＳトラ
ンジスタ３０のソース領域３０ａの上側に、コンタクト
ホールを選択的に開口する。続いて、開口したコンタク
トホールに、バリア層及びタングステンからなる導電性
プラグ１３を形成する。その後、ＣＶＤ法により、膜厚
が約１５０ｎｍの酸化シリコンからなる第２の層間絶縁
膜２０を堆積し、リソグラフィ法及びドライエッチング
法により、堆積した第２の層間絶縁膜２０に導電性プラ
グ１３を露出するように第１開口部２０ａを形成する。
【００８３】次に、図３（ｂ）に示すように、スパッタ
法により、第１の層間絶縁膜１２の上に第１開口部２０
ａを含む全面にわたって、厚さが約５０ｎｍの窒化チタ
ンアルミニウム、厚さが約５０ｎｍのイリジウム及び厚
さが約５０ｎｍの酸化イリジウムを順次堆積して、酸素
バリア形成膜を形成する。続いて、ＣＭＰ法により、酸
素バリア形成膜における第２の層間絶縁膜２０の上側部
分を除去することにより、第２の層間絶縁膜２０の第１
開口部２０ａに酸素バリア膜１４を形成する。
【００８４】次に、図３（ｃ）に示すように、ＣＶＤ法
により、第２の層間絶縁膜２０の上に酸素バリア膜１４
を含む全面にわたって、膜厚が約５００ｎｍの酸化シリ
コンからなる第３の層間絶縁膜２１を成膜する。続い
て、リソグラフィ法及びドライエッチング法により、第
３の層間絶縁膜２１に、酸素バリア膜１４を露出する第
２開口部２１ａを形成し、その後、スパッタ法又はＣＶ
Ｄ法により、第２開口部２１ａを含む第２の層間絶縁膜
２０の上に、膜厚が約５０ｎｍの白金からなる下部電極
形成膜を堆積する。続いて、リソグラフィ法及びドライ
エッチング法により、堆積した下部電極形成膜に対し
て、該下部電極形成膜が少なくとも第２開口部２１ａの
底面及び壁面上に残るようにパターニングして、下部電
極形成膜から下部電極１６を形成する。
【００８５】次に、図３（ｄ）に示すように、ＣＶＤ法
により、下部電極１６を含む第３の層間絶縁膜２１の上
に、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、
タンタル及びニオブを含む強誘電体からなる容量絶縁膜
１７を形成し、続いて、スパッタ法又はＣＶＤ法によ
り、容量絶縁膜１７の上に、膜厚が約５０ｎｍの白金か
らなる上部電極１８を形成する。ここでは、容量絶縁膜
１７及び上部電極１８を同一のマスクによりパターニン
グしている。これにより、下部電極１６、容量絶縁膜１
７及び上部電極１８からなる容量素子１９が形成され
る。ここでも、約７００℃の温度で約１０分間のアニー
ルを行なって、容量絶縁膜１７を構成する強誘電体の結
晶化を図る。
【００８６】その後、図示はしていないが、半導体基板
１０上に所定の配線等を形成した後、保護絶縁膜を成膜
する。
【００８７】このように、第１の実施形態の第２製造方
法によると、酸素バリア膜１４を、該酸素バリア膜１４
の膜厚を決定する第２の層間絶縁膜２０の第１開口部２
０ａに埋め込むことにより形成するため、酸素バリア膜
１４にエッチングが困難な材料を用いた場合であって
も、酸素バリア膜１４の微細加工が容易となる。また、
酸素バリア膜１４のバリア特性を高めるための厚膜化も
比較的容易となる。
【００８８】（第１製造方法の一変形例）以下、第１の
実施形態に係る半導体装置の第１製造方法の一変形例に
ついて図面を参照しながら説明する。
【００８９】図４（ａ）〜図４（ｄ）は第１の実施形態
に係る半導体装置の第１製造方法の一変形例の工程順の
断面構成を示している。図４において、図２に示す構成
部材と同一の構成部材には同一の符号を付している。
【００９０】まず、図４（ａ）に示すように、第１製造
方法と同様に、ＭＯＳトランジスタ３０を含む半導体基
板１０の上の全面に、膜厚が約１０００ｎｍの酸化シリ
コンからなる第１の層間絶縁膜１２を堆積する。続い
て、ＣＭＰ法により、堆積した第１の層間絶縁膜１２の
上面の平坦化を行なってその膜厚を５００ｎｍ程度とす
る。その後、第１の層間絶縁膜１２におけるＭＯＳトラ
ンジスタ３０のソース領域３０ａの上側に、コンタクト
ホールを選択的に開口する。続いて、開口したコンタク
トホールに、バリア層及びタングステンからなる導電性
プラグ１３を形成する。
【００９１】次に、図４（ｂ）に示すように、スパッタ
法により、導電性プラグ１３を含む第１の層間絶縁膜１
２の上に、厚さが約５０ｎｍの窒化チタンアルミニウ
ム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎ
ｍの酸化イリジウムを順次堆積して、酸素バリア形成膜
を形成する。続いて、酸素バリア形成膜に対して、リソ
グラフィ法及びドライエッチング法により、導電性プラ
グ１３を含むようにパターニングして、酸素バリア形成
膜から酸素バリア膜１４を形成する。
【００９２】次に、図４（ｃ）に示すように、ＣＶＤ法
により、第１の層間絶縁膜１２の上に酸素バリア膜１４
を含む全面にわたって、膜厚が約１０００ｎｍの酸化シ
リコンからなる第２の層間絶縁膜１５を堆積する。続い
て、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の
上面をその膜厚が５００ｎｍ程度となるように平坦化す
る。その後、リソグラフィ法及びドライエッチング法に
より、第２の層間絶縁膜１５に、酸素バリア膜１４を露
出する開口部１５ａを形成し、続いて、スパッタ法又は
ＣＶＤ法により、開口部１５ａの底面上及び壁面上に、
酸素バリア膜１４と接続するように、膜厚が約５０ｎｍ
の白金からなる下部電極形成膜を堆積する。続いて、Ｃ
ＭＰ法又はレジストエッチバック法により、堆積した下
部電極形成膜における第２の層間絶縁膜１５の上側部分
を除去して、該下部電極形成膜を開口部１５ａの底面及
び壁面上に残すことにより、下部電極形成膜から下部電
極１６Ａを形成する。
【００９３】次に、図４（ｄ）に示すように、ＣＶＤ法
により、下部電極１６Ａを含む第２の層間絶縁膜１５の
上に、膜厚が約５０ｎｍで、ストロンチウム、ビスマ
ス、タンタル及びニオブを含む強誘電体からなる容量絶
縁膜１７を形成し、続いて、スパッタ法又はＣＶＤ法に
より、容量絶縁膜１７の上に、膜厚が約５０ｎｍの白金
からなる上部電極１８を形成する。これにより、下部電
極１６Ａ、容量絶縁膜１７及び上部電極１８からなる容
量素子１９が形成される。ここでも、約７００℃の温度
で約１０分間のアニールを行なって、容量絶縁膜１７を
構成する強誘電体の結晶化を図る。
【００９４】その後、図示はしていないが、半導体基板
１０上に所定の配線等を形成した後、保護絶縁膜を成膜
する。
【００９５】このように、第１製造方法の一変形例によ
ると、図４（ｃ）に示す下部電極１６Ａの形成工程にお
いて、ＣＭＰ法又はレジストエッチバック法により下部
電極１６Ａを形成するため、第２の層間絶縁膜１５の開
口部１５ａと下部電極１６Ａとの位置合わせのマージン
を確保する必要がなくなるので、セル面積をさらに小さ
くすることができる。
【００９６】なお、本変形例においても、酸素バリア膜
１４の形成には、第２製造方法、すなわち酸素バリア膜
１４を層間絶縁膜の開口部に充填して形成する方法を用
いてもよい。
【００９７】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
【００９８】図５は本発明の第２の実施形態に係る半導
体装置の断面構成を示している。図５において、図１に
示す構成部材と同一の構成部材には同一の符号を付すこ
とにより説明を省略する。
【００９９】図５に示すように、第２の実施形態に係る
半導体装置は、第２の層間絶縁膜１５の開口部１５ａの
底面上及び側面上に、厚さが約５ｎｍの酸化イリジウム
からなる導電性を有する密着層２２が設けられている。
【０１００】この密着層２２により、酸化シリコンから
なる第２の層間絶縁膜１５と白金からなる下部電極１６
との間の密着性が向上するため、下部電極１６が第２の
層間絶縁膜１５から剥がれ難くなる。
【０１０１】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。
【０１０２】図６（ａ）〜図６（ｄ）は第２の実施形態
に係る半導体装置の製造方法の工程順の断面構成を示し
ている。図６において、図２に示す構成部材と同一の構
成部材には同一の符号を付している。
【０１０３】まず、図６（ａ）に示すように、第１の実
施形態の第１製造方法と同様に、ＭＯＳトランジスタ３
０を含む半導体基板１０の上の全面に、膜厚が約１００
０ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を
堆積する。続いて、ＣＭＰ法により、堆積した第１の層
間絶縁膜１２の上面の平坦化を行なってその膜厚を５０
０ｎｍ程度とする。その後、第１の層間絶縁膜１２にお
けるＭＯＳトランジスタ３０のソース領域３０ａの上側
に、コンタクトホールを選択的に開口する。続いて、開
口したコンタクトホールに、バリア層及びタングステン
からなる導電性プラグ１３を形成する。
【０１０４】次に、図６（ｂ）に示すように、スパッタ
法により、導電性プラグ１３を含む第１の層間絶縁膜１
２の上に、厚さが約５０ｎｍの窒化チタンアルミニウ
ム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎ
ｍの酸化イリジウムを順次堆積して、酸素バリア形成膜
を形成する。続いて、酸素バリア形成膜に対して、リソ
グラフィ法及びドライエッチング法により、導電性プラ
グ１３を含むようにパターニングして、酸素バリア形成
膜から酸素バリア膜１４を形成する。
【０１０５】次に、図６（ｃ）に示すように、ＣＶＤ法
により、第１の層間絶縁膜１２の上に酸素バリア膜１４
を含む全面にわたって、膜厚が約１０００ｎｍの酸化シ
リコンからなる第２の層間絶縁膜１５を堆積する。続い
て、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の
上面をその膜厚が５００ｎｍ程度となるように平坦化す
る。その後、リソグラフィ法及びドライエッチング法に
より、第２の層間絶縁膜１５に、酸素バリア膜１４を露
出する開口部１５ａを形成し、続いて、スパッタ法又は
ＣＶＤ法により、開口部１５ａを含む第２の層間絶縁膜
１５の上に、膜厚が約５ｎｍの酸化イリジウムからなる
密着層２２及び膜厚が約５０ｎｍの白金からなる下部電
極形成膜を順次堆積する。続いて、リソグラフィ法及び
ドライエッチング法により、堆積した密着層２２及び下
部電極形成膜に対して、該密着層２２及び下部電極形成
膜が少なくとも開口部１５ａの底面及び壁面上に残るよ
うにパターニングすることにより、第２の層間絶縁膜１
５との間に密着層２２を介在させた下部電極１６を形成
する。
【０１０６】次に、図６（ｄ）に示すように、ＣＶＤ法
により、下部電極１６を含む第２の層間絶縁膜１５の上
に、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、
タンタル及びニオブを含む強誘電体からなる容量絶縁膜
１７を形成し、続いて、スパッタ法又はＣＶＤ法によ
り、容量絶縁膜１７の上に、膜厚が約５０ｎｍの白金か
らなる上部電極１８を形成する。ここでは、容量絶縁膜
１７及び上部電極１８を同一のマスクによりパターニン
グしている。これにより、下部電極１６、容量絶縁膜１
７及び上部電極１８からなる容量素子１９が形成され
る。ここでも、約７００℃の温度で約１０分間のアニー
ルを行なって、容量絶縁膜１７を構成する強誘電体の結
晶化を図る。
【０１０７】その後、図示はしていないが、半導体基板
１０上に所定の配線等を形成した後、保護絶縁膜を成膜
する。
【０１０８】このように、第２の実施形態によると、第
２の層間絶縁膜１５の開口部１５ａの底面上及び壁面上
に、厚さが約５ｎｍの酸化イリジウムからなる密着層２
２を設けているため、容量絶縁膜１７を構成する強誘電
体を結晶化するアニール処理時に、下部電極１６が第２
の層間絶縁膜１５から剥離することを防止することがで
きる。
【０１０９】なお、第２の実施形態においても、酸素バ
リア膜１４の形成に、第１の実施形態の第２製造方法、
すなわち酸素バリア膜１４を層間絶縁膜の開口部に充填
して形成する方法を用いてもよい。
【０１１０】また、図６（ｃ）に示す工程において、密
着層２２と下部電極１６とを形成する際に、リソグラフ
ィ法及びエッチング法によるパターニングに代えて、図
４（ｃ）に示したように、ＣＭＰ法等により形成しても
よい。
【０１１１】（第２の実施形態の一変形例）以下、本発
明の第２の実施形態の一変形例について図面を参照しな
がら説明する。
【０１１２】図７は本発明の第２の実施形態の一変形例
に係る半導体装置の断面構成を示している。図７におい
て、図５に示す構成部材と同一の構成部材には同一の符
号を付すことにより説明を省略する。
【０１１３】本変形例に係る半導体装置は、第２の層間
絶縁膜１５の開口部１５ａの側面上に、厚さが約１０ｎ
ｍの酸化チタン（ＴｉＯ2 ）からなる絶縁性の密着層２
３が設けられていることを特徴とする。
【０１１４】この密着層２３により、酸化シリコンから
なる第２の層間絶縁膜１５と白金からなる下部電極１６
との間の密着性が向上するため、下部電極１６が第２の
層間絶縁膜１５から剥がれ難くなる。さらに、密着層２
３は開口部１５ａの側面上にのみ選択的に形成されてい
るため、酸素バリア膜１４は下部電極１５と直接に接続
されている。このため、本変形例は、第２の実施形態と
異なり、密着層２３に導電性を有さない材料をも用いる
ことができる。その結果、密着層２３の材料を選択する
にあたり、密着性が高い材料や、安価な材料というよう
に、材料の選択の幅が広がる。
【０１１５】なお、密着層２３は、第２の層間絶縁膜１
５と下部電極１６との密着性に優れた材料であればよ
い。
【０１１６】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。
【０１１７】図８（ａ）〜図８（ｄ）は第２の実施形態
の一変形例に係る半導体装置の製造方法の工程順の断面
構成を示している。図８において、図６に示す構成部材
と同一の構成部材には同一の符号を付している。
【０１１８】まず、図８（ａ）に示すように、第１の実
施形態の第１製造方法と同様に、ＭＯＳトランジスタ３
０を含む半導体基板１０の上の全面に、膜厚が約１００
０ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を
堆積する。続いて、ＣＭＰ法により、堆積した第１の層
間絶縁膜１２の上面の平坦化を行なってその膜厚を５０
０ｎｍ程度とする。その後、第１の層間絶縁膜１２にお
けるＭＯＳトランジスタ３０のソース領域３０ａの上側
に、コンタクトホールを選択的に開口する。続いて、開
口したコンタクトホールに、バリア層及びタングステン
からなる導電性プラグ１３を形成する。その後、スパッ
タ法により、導電性プラグ１３を含む第１の層間絶縁膜
１２の上に、厚さが約５０ｎｍの窒化チタンアルミニウ
ム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎ
ｍの酸化イリジウムを順次堆積して、酸素バリア形成膜
を形成する。続いて、酸素バリア形成膜に対して、リソ
グラフィ法及びドライエッチング法により、導電性プラ
グ１３を含むようにパターニングして、酸素バリア形成
膜から酸素バリア膜１４を形成する。
【０１１９】次に、図８（ｂ）に示すように、ＣＶＤ法
により、第１の層間絶縁膜１２の上に酸素バリア膜１４
を含む全面にわたって、膜厚が約１０００ｎｍの酸化シ
リコンからなる第２の層間絶縁膜１５を堆積する。続い
て、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の
上面をその膜厚が５００ｎｍ程度となるように平坦化す
る。その後、リソグラフィ法及びドライエッチング法に
より、第２の層間絶縁膜１５に、酸素バリア膜１４を露
出する開口部１５ａを形成し、続いて、スパッタ法又は
ＣＶＤ法により、開口部１５ａの底面上及び壁面上に、
膜厚が約５ｎｍのチタン（Ｔｉ）からなる金属層を堆積
する。さらに、堆積した金属層に対して、温度が約６５
０℃の酸素雰囲気で約６０分間の酸化処理を行なって金
属層を酸化することにより、酸化チタンからなる密着層
形成層を形成する。続いて、形成した密着層形成層に対
して、例えば塩素（Ｃｌ2 ）ガスを用いた異方性のドラ
イエッチングによるエッチバックを行なって、第２の層
間絶縁膜１５の開口部１５ａの壁面上に密着層形成層か
ら密着層２３を形成する。
【０１２０】次に、図８（ｃ）に示すように、スパッタ
法又はＣＶＤ法により、開口部１５ａを含む第２の層間
絶縁膜１５の上に、膜厚が約５０ｎｍの白金からなる下
部電極形成膜を堆積する。続いて、リソグラフィ法及び
ドライエッチング法により、堆積した下部電極形成膜に
対して、該下部電極形成膜が少なくとも開口部１５ａの
底面及び壁面上に残るようにパターニングすることによ
り、第２の層間絶縁膜１５との間に密着層２３を介在さ
せた下部電極１６を形成する。
【０１２１】次に、図８（ｄ）に示すように、ＣＶＤ法
により、下部電極１６を含む第２の層間絶縁膜１５の上
に、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、
タンタル及びニオブを含む強誘電体からなる容量絶縁膜
１７を形成し、続いて、スパッタ法又はＣＶＤ法によ
り、容量絶縁膜１７の上に、膜厚が約５０ｎｍの白金か
らなる上部電極１８を形成する。これにより、下部電極
１６、容量絶縁膜１７及び上部電極１８からなる容量素
子１９が形成される。ここでも、約７００℃の温度で約
１０分間のアニールを行なって、容量絶縁膜１７を構成
する強誘電体の結晶化を図る。
【０１２２】その後、図示はしていないが、半導体基板
１０上に所定の配線等を形成した後、保護絶縁膜を成膜
する。
【０１２３】このように、本変形例によると、第２の層
間絶縁膜１５の開口部１５ａの壁面上に、厚さが約５ｎ
ｍの酸化チタンからなる密着層２３を設けているため、
容量絶縁膜１７を構成する強誘電体を結晶化するアニー
ル処理時に、下部電極１６が第２の層間絶縁膜１５から
剥離することを防止することができる。
【０１２４】また、密着層２３は金属酸化物からなるた
め、密着層２３と下部電極１６との反応によって、下部
電極１６と第２の層間絶縁膜１５との密着性が向上す
る。その上、容量絶縁膜１７のアニール処理時には密着
層２３から容量絶縁膜１７への金属拡散が防止される。
【０１２５】さらに、図８（ｂ）に示すように、密着層
２３を開口部１５ａの壁面上にのみ形成して、下部電極
１６は導電性の酸素バリア膜１４と直接に接続されるた
め、密着層２３として絶縁性材料を用いることができ
る。
【０１２６】なお、本変形例においても、酸素バリア膜
１４の形成に、第１の実施形態の第２製造方法、すなわ
ち酸素バリア膜１４を層間絶縁膜の開口部に充填して形
成する方法を用いてもよい。
【０１２７】また、図８（ｃ）に示す工程において、下
部電極１６と形成する際に、リソグラフィ法及びエッチ
ング法によるパターニングに代えて、図４（ｃ）に示し
たように、ＣＭＰ法等により形成してもよい。
【０１２８】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。
【０１２９】図９は本発明の第３の実施形態に係る半導
体装置の断面構成を示している。図９において、図１に
示す構成部材と同一の構成部材には同一の符号を付すこ
とにより説明を省略する。
【０１３０】図９に示すように、第３の実施形態に係る
半導体装置は、第１及び第２の実施形態と同様に、導電
性プラグ１３、酸素バリア膜１４及び容量素子１９が基
板面に対して垂直な方向に積層されてなるスタック型の
セル構造を有している。
【０１３１】第３の実施形態の特徴として、容量素子１
９を構成する下部電極１６Ｂは、厚さが約３００ｎｍと
比較的に膜厚が大きい白金により構成されている。
【０１３２】膜厚が約５０ｎｍの強誘電体からなり、下
部電極１６Ｂの表面上に形成される容量絶縁膜１７は、
該下部電極１６Ｂの上面と側面とがなす角部によって屈
曲部１７ａが形成される。この屈曲部１７ａにより、容
量絶縁膜１７の一部は、基板面とほぼ垂直な面を持つこ
とになり、所定の容量を確保しながら、容量絶縁膜１７
の基板面への投影面積を確実に小さくすることができ
る。
【０１３３】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。
【０１３４】図１０（ａ）〜図１０（ｄ）は第３の実施
形態に係る半導体装置の製造方法の工程順の断面構成を
示している。図１０において、図２に示す構成部材と同
一の構成部材には同一の符号を付している。
【０１３５】まず、図１０（ａ）に示すように、第１の
実施形態の第１製造方法と同様に、ＭＯＳトランジスタ
３０を含む半導体基板１０の上の全面に、膜厚が約１０
００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２
を堆積する。続いて、ＣＭＰ法により、堆積した第１の
層間絶縁膜１２の上面の平坦化を行なってその膜厚を５
００ｎｍ程度とする。その後、第１の層間絶縁膜１２に
おけるＭＯＳトランジスタ３０のソース領域３０ａの上
側に、コンタクトホールを選択的に開口する。続いて、
開口したコンタクトホールに、バリア層及びタングステ
ンからなる導電性プラグ１３を形成する。その後、スパ
ッタ法により、導電性プラグ１３を含む第１の層間絶縁
膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニ
ウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０
ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成
膜を形成する。続いて、酸素バリア形成膜に対して、リ
ソグラフィ法及びドライエッチング法により、導電性プ
ラグ１３を含むようにパターニングして、酸素バリア形
成膜から酸素バリア膜１４を形成する。
【０１３６】次に、図１０（ｂ）に示すように、ＣＶＤ
法により、第１の層間絶縁膜１２の上に酸素バリア膜１
４を含む全面にわたって、膜厚が約３００ｎｍの酸化シ
リコンからなる第２の層間絶縁膜１５を堆積する。続い
て、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の
上面を、酸素バリア膜１４が露出するまで研磨し、第２
の層間絶縁膜１５及び酸素バリア膜１４の上面を平坦化
する。
【０１３７】次に、図１０（ｃ）に示すように、スパッ
タ法により、第２の層間絶縁膜１５の上に酸素バリア膜
１４を含む全面にわたって、厚さが約３００ｎｍの白金
からなる下部電極形成膜を堆積する。続いて、リソグラ
フィ法及びドライエッチング法により、下部電極形成膜
をその酸素バリア膜１４の上側部分を含むようにパター
ニングして、該下部電極形成膜から厚膜の下部電極１６
Ｂを形成する。
【０１３８】次に、図１０（ｄ）に示すように、ＣＶＤ
法により、下部電極１６Ｂを覆うように、膜厚が約５０
ｎｍで、ストロンチウム、ビスマス、タンタル及びニオ
ブを含む強誘電体からなる容量絶縁膜１７を形成し、続
いて、スパッタ法又はＣＶＤ法により、容量絶縁膜１７
を覆うように、膜厚が約５０ｎｍの白金からなる上部電
極１８を形成する。ここでは、容量絶縁膜１７及び上部
電極１８を同一のマスクによりパターニングしている。
これにより、下部電極１６Ｂ、容量絶縁膜１７及び上部
電極１８からなる容量素子１９が形成される。ここで
も、約７００℃の温度で約１０分間のアニールを行なっ
て、容量絶縁膜１７を構成する強誘電体の結晶化を図
る。
【０１３９】その後、図示はしていないが、半導体基板
１０上に所定の配線等を形成した後、保護絶縁膜を成膜
する。
【０１４０】このように、第３の実施形態の製造方法に
よると、酸素バリア膜１４を形成した後、比較的に厚膜
の下部電極１６Ｂを形成するため、該下部電極１６Ｂを
酸素バリア膜１４と同時に形成する場合と比べて加工が
容易である。
【０１４１】また、第３の実施形態に係る酸素バリア膜
１４は、その周辺部を第２の層間絶縁膜１５により囲ま
れているため、下部電極１６Ｂの底面積を酸素バリア膜
１４よりも大きくすることができる。このため、下部電
極１６Ｂと酸素バリア膜１４との位置合わせを行なう際
に、位置ずれが生じるおそれがない。
【０１４２】なお、第３の実施形態においても、酸素バ
リア膜１４の形成には、第１の実施形態に係る第２製造
方法、すなわち酸素バリア膜１４を第２の層間絶縁膜１
５に開口部を形成し、その開口部に充填して形成する方
法を用いてもよい。
【０１４３】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。
【０１４４】図１１は本発明の第４の実施形態に係る半
導体装置の断面構成を示している。図１１において、図
１に示す構成部材と同一の構成部材には同一の符号を付
すことにより説明を省略する。
【０１４５】図１１に示すように、第４の実施形態に係
る半導体装置は、第１〜第３の実施形態と同様に、導電
性プラグ１３、酸素バリア膜１４及び容量素子１９が基
板面に対して垂直な方向に積層されてなるスタック型の
セル構造を有している。
【０１４６】第４の実施形態は、第３の実施形態のよう
に容量素子１９の下部電極１６自体を厚膜とする代わり
に、絶縁性材料からなり比較的に厚膜の例えば柱状の下
地膜２４の上に形成する構成とする。
【０１４７】この構成により、膜厚が約５０ｎｍの強誘
電体からなり、下部電極１６の表面上に形成される容量
絶縁膜１７は、下地膜２４の上面と側面とがなす角部に
よって屈曲部１７ａが形成される。この屈曲部１７ａに
より、容量絶縁膜１７の一部は、基板面とほぼ垂直な面
を持つことになり、所定の容量を確保しながら、容量絶
縁膜１７の基板面への投影面積を確実に小さくすること
ができる。
【０１４８】その上、下地膜２４を設けたことにより、
下部電極１６の厚さを比較的に小さくできるため、下部
電極１６自体の加工が容易となるので、基板面に対して
垂直な方向の寸法、すなわち高さ寸法を容易に且つ確実
に大きくすることができる。
【０１４９】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。
【０１５０】図１２（ａ）〜図１２（ｄ）は第４の実施
形態に係る半導体装置の製造方法の工程順の断面構成を
示している。図１２において、図２に示す構成部材と同
一の構成部材には同一の符号を付している。
【０１５１】まず、図１２（ａ）に示すように、第１の
実施形態の第１製造方法と同様に、ＭＯＳトランジスタ
３０を含む半導体基板１０の上の全面に、膜厚が約１０
００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２
を堆積する。続いて、ＣＭＰ法により、堆積した第１の
層間絶縁膜１２の上面の平坦化を行なってその膜厚を５
００ｎｍ程度とする。その後、第１の層間絶縁膜１２に
おけるＭＯＳトランジスタ３０のソース領域３０ａの上
側に、コンタクトホールを選択的に開口する。続いて、
開口したコンタクトホールに、バリア層及びタングステ
ンからなる導電性プラグ１３を形成する。その後、スパ
ッタ法により、導電性プラグ１３を含む第１の層間絶縁
膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニ
ウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０
ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成
膜を形成する。続いて、酸素バリア形成膜に対して、リ
ソグラフィ法及びドライエッチング法により、導電性プ
ラグ１３を含むようにパターニングして、酸素バリア形
成膜から酸素バリア膜１４を形成する。その後、ＣＶＤ
法により、第１の層間絶縁膜１２の上に酸素バリア膜１
４を含む全面にわたって、膜厚が約３００ｎｍの酸化シ
リコンからなる第２の層間絶縁膜１５を堆積する。続い
て、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の
上面を、酸素バリア膜１４が露出するまで研磨し、第２
の層間絶縁膜１５及び酸素バリア膜１４の上面を平坦化
する。
【０１５２】次に、図１２（ｂ）に示すように、ＣＶＤ
法により、第２の層間絶縁膜１５の上に酸素バリア膜１
４を含む全面にわたって、膜厚が約５００ｎｍの酸化シ
リコンからなる下地膜形成膜を堆積し、リソグラフィ法
及びドライエッチング法により、堆積した下地膜形成膜
における酸素バリア膜１４の上側部分をその周縁部が露
出するようにパターニングして、該下地膜形成膜から下
地膜２４を形成する。
【０１５３】次に、図１２（ｃ）に示すように、スパッ
タ法又はＣＶＤ法により、第２の層間絶縁膜１５の上に
下地膜２４を覆うように膜厚が約５０ｎｍの白金からな
る下部電極形成膜を堆積する。続いて、リソグラフィ法
及びドライエッチング法により、堆積した下部電極形成
膜に対してパターニングすることにより、下部電極形成
膜から、下地膜２４の上面及び側面を覆う下部電極１６
を形成する。このとき、下部電極１６の下端部は酸素バ
リア膜１４の上面の周縁部において電気的に接続され
る。
【０１５４】次に、図１２（ｄ）に示すように、ＣＶＤ
法により、下部電極１６を覆うように、膜厚が約５０ｎ
ｍで、ストロンチウム、ビスマス、タンタル及びニオブ
を含む強誘電体からなる容量絶縁膜１７を形成し、続い
て、スパッタ法又はＣＶＤ法により、容量絶縁膜１７を
覆うように、膜厚が約５０ｎｍの白金からなる上部電極
１８を形成する。ここでは、容量絶縁膜１７及び上部電
極１８を同一のマスクによりパターニングしている。こ
れにより、下部電極１６、容量絶縁膜１７及び上部電極
１８からなる容量素子１９が形成される。ここでも、約
７００℃の温度で約１０分間のアニールを行なって、容
量絶縁膜１７を構成する強誘電体の結晶化を図る。
【０１５５】その後、図示はしていないが、半導体基板
１０上に所定の配線等を形成した後、保護絶縁膜を成膜
する。
【０１５６】このように、第４の実施形態は、下部電極
１６に基板面に対して垂直な部分を含むようにするため
の、すなわち立体化を図るための補助部材である柱状の
下地膜２４を酸素バリア膜１４の上に設けている。この
ため、白金からなる下部電極１６自体を柱状構造とする
よりも、加工性に優れる。
【０１５７】その上、下地膜２４は酸素バリア膜１４の
上面の周縁部を露出するように形成するため、酸素バリ
ア膜１４と下部電極１６との電気的な接続が確保される
ので、下地膜２４は導電性を有さない材料を用いること
ができる。
【０１５８】なお、下地膜２４は、酸化シリコンに限ら
れず、加工が容易な材料であれば良く、導電性の有無は
問われない。さらには、下地膜２４として、導電性の酸
化チタンアルミニウムを用いると、白金からなる下部電
極１６との密着性が良好となる。
【０１５９】また、第４の実施形態においても、酸素バ
リア膜１４の形成には、第１の実施形態に係る第２製造
方法、すなわち酸素バリア膜１４を第２の層間絶縁膜１
５に開口部を形成し、その開口部に充填して形成する方
法を用いてもよい。
【０１６０】（第４の実施形態の一変形例）以下、本発
明の第４の実施形態の一変形例について図面を参照しな
がら説明する。
【０１６１】図１３は本発明の第４の実施形態の一変形
例に係る半導体装置の断面構成を示している。図１３に
おいて、図１１に示す構成部材と同一の構成部材には同
一の符号を付すことにより説明を省略する。
【０１６２】本変形例に係る半導体装置は、下地膜２４
の側面上に、厚さが約５ｎｍの酸化チタンからなる密着
層２５が設けられていることを特徴とする。
【０１６３】この密着層２５により、酸化シリコンから
なる下地膜２４と白金からなる下部電極１６との間の密
着性が向上するため、下部電極１６が下地膜２４から剥
がれ難くなる。
【０１６４】なお、密着層２５に絶縁性の酸化チタンを
用いているため、密着層２５は、バリア膜１４を露出す
るように設ける必要があるが、酸化イリジウムのような
導電性材料を用いた場合には、酸素バリア膜１４を覆っ
ていてもよい。
【０１６５】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。
【０１６６】図１４（ａ）〜図１４（ｄ）は第４の実施
形態の一変形例に係る半導体装置の製造方法の工程順の
断面構成を示している。図１４において、図１２に示す
構成部材と同一の構成部材には同一の符号を付してい
る。
【０１６７】まず、図１４（ａ）に示すように、第１の
実施形態の第１製造方法と同様に、ＭＯＳトランジスタ
３０を含む半導体基板１０の上の全面に、膜厚が約１０
００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２
を堆積する。続いて、ＣＭＰ法により、堆積した第１の
層間絶縁膜１２の上面の平坦化を行なってその膜厚を５
００ｎｍ程度とする。その後、第１の層間絶縁膜１２に
おけるＭＯＳトランジスタ３０のソース領域３０ａの上
側に、コンタクトホールを選択的に開口する。続いて、
開口したコンタクトホールに、バリア層及びタングステ
ンからなる導電性プラグ１３を形成する。その後、スパ
ッタ法により、導電性プラグ１３を含む第１の層間絶縁
膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニ
ウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０
ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成
膜を形成する。続いて、酸素バリア形成膜に対して、リ
ソグラフィ法及びドライエッチング法により、導電性プ
ラグ１３を含むようにパターニングして、酸素バリア形
成膜から酸素バリア膜１４を形成する。その後、ＣＶＤ
法により、第１の層間絶縁膜１２の上に酸素バリア膜１
４を含む全面にわたって、膜厚が約３００ｎｍの酸化シ
リコンからなる第２の層間絶縁膜１５を堆積する。続い
て、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の
上面を、酸素バリア膜１４が露出するまで研磨し、第２
の層間絶縁膜１５及び酸素バリア膜１４の上面を平坦化
する。
【０１６８】次に、図１４（ｂ）に示すように、ＣＶＤ
法により、第２の層間絶縁膜１５の上に酸素バリア膜１
４を含む全面にわたって、膜厚が約５００ｎｍの酸化シ
リコンからなる下地膜形成膜を堆積し、リソグラフィ法
及びドライエッチング法により、堆積した下地膜形成膜
における酸素バリア膜１４の上側部分をその周縁部が露
出するようにパターニングして、該下地膜形成膜から下
地膜２４を形成する。続いて、スパッタ法又はＣＶＤ法
により、第２の層間絶縁膜１５の上に下地膜２４を覆う
ように、膜厚が約５ｎｍのチタンからなる金属層を堆積
する。その後、堆積した金属層に対して、温度が約６５
０℃の酸素雰囲気で約６０分の酸化処理によって金属層
を酸化することにより、酸化チタンからなる密着層２５
を形成する。
【０１６９】次に、図１４（ｃ）に示すように、例えば
塩素（Ｃｌ2 ）ガスを用いた異方性のドライエッチング
により、密着層２５を下地膜２４の側面上に残すように
エッチバックを行なう。ここでも、酸素バリア膜１４の
上面の周縁部を露出する必要がある。
【０１７０】次に、図１４（ｄ）に示すように、スパッ
タ法又はＣＶＤ法により、下地膜２４及び密着層２５を
含む第２の層間絶縁膜１５の上に、膜厚が約５０ｎｍの
白金からなる下部電極形成膜を堆積する。続いて、リソ
グラフィ法及びドライエッチング法により、堆積した下
部電極形成膜に対してパターニングすることにより、下
部電極形成膜から、下地膜２４をその側面に密着層２５
を介在させて覆う下部電極１６を形成する。このとき、
下部電極１６の下端部は酸素バリア膜１４の上面の周縁
部において電気的に接続される。続いて、ＣＶＤ法によ
り、下部電極１６を覆うように、膜厚が約５０ｎｍで、
ストロンチウム、ビスマス、タンタル及びニオブを含む
強誘電体からなる容量絶縁膜１７を形成し、続いて、ス
パッタ法又はＣＶＤ法により、容量絶縁膜１７を覆うよ
うに、膜厚が約５０ｎｍの白金からなる上部電極１８を
形成する。ここでは、容量絶縁膜１７及び上部電極１８
を同一のマスクによりパターニングしている。これによ
り、下部電極１６、容量絶縁膜１７及び上部電極１８か
らなる容量素子１９が形成される。ここでも、約７００
℃の温度で約１０分間のアニールを行なって、容量絶縁
膜１７を構成する強誘電体の結晶化を図る。
【０１７１】その後、図示はしていないが、半導体基板
１０上に所定の配線等を形成した後、保護絶縁膜を成膜
する。
【０１７２】このように、本変形例によると、下地膜２
４の側面上に、厚さが約５ｎｍの酸化チタンからなる密
着層２５を設けているため、容量絶縁膜１７を構成する
強誘電体を結晶化するアニール処理時に、下部電極１６
が下地膜２４から剥離することを防止することができ
る。
【０１７３】また、密着層２５は金属酸化物からなるた
め、密着層２５と下部電極１６との反応によって、下部
電極１６と下地膜２４との密着性が向上する。その上、
容量絶縁膜１７のアニール処理時には密着層２５から容
量絶縁膜１７への金属拡散が防止される。
【０１７４】さらに、図１４（ｃ）に示すように、密着
層２５を酸素バリア膜１４を露出するように形成して、
下部電極１６は導電性の酸素バリア膜１４と直接に接続
されるため、密着層２５の導電性の有無は問われない。
【０１７５】なお、本変形例においても、酸素バリア膜
１４の形成に、第１の実施形態の第２製造方法、すなわ
ち酸素バリア膜１４を層間絶縁膜の開口部に充填して形
成する方法を用いてもよい。
【０１７６】（第５の実施形態）以下、本発明の第５の
実施形態について図面を参照しながら説明する。
【０１７７】図１５は本発明の第５の実施形態に係る半
導体装置の断面構成を示している。図１５において、図
１に示す構成部材と同一の構成部材には同一の符号を付
すことにより説明を省略する。
【０１７８】図１５に示すように、第５の実施形態に係
る半導体装置は、第１〜第４の実施形態と同様に、導電
性プラグ１３、酸素バリア膜１４及び容量素子１９が基
板面に対して垂直な方向に積層されてなるスタック型の
セル構造を有している。
【０１７９】第５の実施形態の特徴として、容量素子１
９を構成する下部電極１６Ｃは、厚さが約５０ｎｍで且
つ高さが約５００ｎｍの有底筒状の白金により構成され
ている。さらに、容量素子１９を構成する強誘電体から
なる容量絶縁膜１７及びその上の白金からなる上部電極
１８は、下部電極１６Ｃの底面、内壁面及び外壁面の各
面上に沿って形成されている。
【０１８０】この構成により、容量絶縁膜１７は、有底
筒状の下部電極１６Ｃにおける底部と筒状体との接合部
及び筒状体の上端部とによって屈曲部１７ａが形成され
る。この屈曲部１７ａにより、容量絶縁膜１７の一部
は、基板面とほぼ垂直な面を筒状の下部電極１６Ｃの内
壁面及び外壁面で持つことになり、容量絶縁膜１７の基
板面への投影面積を小さくしながら、容量は格段に増大
する。
【０１８１】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。
【０１８２】図１６（ａ）〜図１６（ｄ）は第５の実施
形態に係る半導体装置の製造方法の工程順の断面構成を
示している。図１６において、図２に示す構成部材と同
一の構成部材には同一の符号を付している。
【０１８３】まず、図１６（ａ）に示すように、第１の
実施形態の第１製造方法と同様に、ＭＯＳトランジスタ
３０を含む半導体基板１０の上の全面に、膜厚が約１０
００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２
を堆積する。続いて、ＣＭＰ法により、堆積した第１の
層間絶縁膜１２の上面の平坦化を行なってその膜厚を５
００ｎｍ程度とする。その後、第１の層間絶縁膜１２に
おけるＭＯＳトランジスタ３０のソース領域３０ａの上
側に、コンタクトホールを選択的に開口する。続いて、
開口したコンタクトホールに、バリア層及びタングステ
ンからなる導電性プラグ１３を形成する。続いて、スパ
ッタ法により、導電性プラグ１３を含む第１の層間絶縁
膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニ
ウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０
ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成
膜を形成する。続いて、酸素バリア形成膜に対して、リ
ソグラフィ法及びドライエッチング法により、導電性プ
ラグ１３を含むようにパターニングして、酸素バリア形
成膜から酸素バリア膜１４を形成する。
【０１８４】次に、図１６（ｂ）に示すように、ＣＶＤ
法により、第１の層間絶縁膜１２の上に酸素バリア膜１
４を含む全面にわたって、膜厚が約１０００ｎｍの酸化
シリコンからなる第２の層間絶縁膜１５を堆積する。続
いて、ＣＭＰ法により、堆積した第２の層間絶縁膜１５
の上面をその膜厚が５００ｎｍ程度となるように平坦化
する。その後、リソグラフィ法及びドライエッチング法
により、第２の層間絶縁膜１５に、酸素バリア膜１４を
露出する開口部１５ａを形成し、続いて、スパッタ法又
はＣＶＤ法により、開口部１５ａを含む第２の層間絶縁
膜１５の上に、膜厚が約５０ｎｍの白金からなる下部電
極形成膜を堆積する。その後、ＣＭＰ法又はレジストエ
ッチバック法により、堆積した下部電極形成膜における
第２の層間絶縁膜１５の上側部分を除去して、該下部電
極形成膜を開口部１５ａの底面及び壁面上に残すことに
より、下部電極形成膜から有底筒状の下部電極１６Ｃを
形成する。
【０１８５】次に、図１６（ｃ）に示すように、ベーパ
ードフッ酸を用いたエッチングにより、酸素バリア膜１
４の上面の近傍にまで第２の層間絶縁膜１５を除去する
ことにより、下部電極１６Ｃの外壁面を露出する。
【０１８６】次に、図１６（ｄ）に示すように、ＣＶＤ
法により、第２の層間絶縁膜１５の上に、露出した下部
電極１６Ｃの底面、内壁面及び外壁面を覆うように、膜
厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタ
ル及びニオブを含む強誘電体からなる容量絶縁膜１７を
形成し、続いて、スパッタ法又はＣＶＤ法により、容量
絶縁膜１７の上にその露出面に沿うように、膜厚が約５
０ｎｍの白金からなる上部電極１８を形成する。ここで
は、容量絶縁膜１７及び上部電極１８を同一のマスクに
よりパターニングしている。これにより、下部電極１
６、容量絶縁膜１７及び上部電極１８からなる容量素子
１９が形成される。ここでも、約７００℃の温度で約１
０分間のアニールを行なって、容量絶縁膜１７を構成す
る強誘電体の結晶化を図る。
【０１８７】その後、図示はしていないが、半導体基板
１０上に所定の配線等を形成した後、保護絶縁膜を成膜
する。
【０１８８】このように、第５の実施形態の製造方法に
よると、第２の層間絶縁膜１５を酸素バリア膜１４の上
面の近傍にまでエッチングして除去するため、下部電極
１６Ｃの外壁面上にも容量絶縁膜１７及び上部電極１８
を形成することができる。
【０１８９】（第６の実施形態）以下、本発明の第６の
実施形態について図面を参照しながら説明する。
【０１９０】図１７は本発明の第６の実施形態に係る半
導体装置の断面構成を示している。図１７において、図
１に示す構成部材と同一の構成部材には同一の符号を付
すことにより説明を省略する。
【０１９１】図１７に示すように、第６の実施形態に係
る半導体装置は、第１〜第５の実施形態と同様に、導電
性プラグ１３、酸素バリア膜１４及び容量素子１９が基
板面に対して垂直な方向に積層されてなるスタック型の
セル構造を有している。
【０１９２】第６の実施形態の特徴として、容量素子１
９を構成する下部電極１６は、厚さが約２０ｎｍで且つ
高さが約５００ｎｍの有底筒状の酸化チタンからなる形
状維持膜２６の底面、内壁面及び外壁面の各面上に沿っ
て形成されている。さらに、下部電極１６の端部は酸素
バリア膜１４の上面の周縁部と電気的に接続されてい
る。また、容量素子１９を構成する強誘電体からなる容
量絶縁膜１７及びその上の白金からなる上部電極１８
は、下部電極１６に沿って形成されている。
【０１９３】この構成により、容量絶縁膜１７は、有底
筒状の形状維持膜２６における底部と筒状体との接合部
及び筒状体の上端部とによって屈曲部１７ａが形成され
る。この屈曲部１７ａにより、容量絶縁膜１７の一部
は、基板面とほぼ垂直な面を筒状の形状維持膜２６の内
壁面及び外壁面で持つことになり、容量絶縁膜１７の基
板面への投影面積を小さくしながら、容量は格段に増大
する。その上、有底筒状体を下部電極１６により形成す
るよりも材料の選択の幅が大きくなるため、プロセス中
に形状が安定な材料を選択することにより、有底筒状体
の形状を安定させることができる。
【０１９４】なお、形状維持膜２６は、酸素バリア膜１
４との密着性が良好で且つ硬度が大きければ良く、導電
性の有無は問われない。
【０１９５】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。
【０１９６】図１８（ａ）〜図１８（ｄ）は第６の実施
形態に係る半導体装置の製造方法の工程順の断面構成を
示している。図１６において、図２に示す構成部材と同
一の構成部材には同一の符号を付している。
【０１９７】まず、図１８（ａ）に示すように、第１の
実施形態の第１製造方法と同様に、ＭＯＳトランジスタ
３０を含む半導体基板１０の上の全面に、膜厚が約１０
００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２
を堆積する。続いて、ＣＭＰ法により、堆積した第１の
層間絶縁膜１２の上面の平坦化を行なってその膜厚を５
００ｎｍ程度とする。その後、第１の層間絶縁膜１２に
おけるＭＯＳトランジスタ３０のソース領域３０ａの上
側に、コンタクトホールを選択的に開口する。続いて、
開口したコンタクトホールに、バリア層及びタングステ
ンからなる導電性プラグ１３を形成する。続いて、スパ
ッタ法により、導電性プラグ１３を含む第１の層間絶縁
膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニ
ウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０
ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成
膜を形成する。続いて、酸素バリア形成膜に対して、リ
ソグラフィ法及びドライエッチング法により、導電性プ
ラグ１３を含むようにパターニングして、酸素バリア形
成膜から酸素バリア膜１４を形成する。
【０１９８】次に、図１８（ｂ）に示すように、ＣＶＤ
法により、第１の層間絶縁膜１２の上に酸素バリア膜１
４を含む全面にわたって、膜厚が約１０００ｎｍの酸化
シリコンからなる第２の層間絶縁膜１５を堆積する。続
いて、ＣＭＰ法により、堆積した第２の層間絶縁膜１５
の上面をその膜厚が５００ｎｍ程度となるように平坦化
する。その後、リソグラフィ法及びドライエッチング法
により、第２の層間絶縁膜１５に、酸素バリア膜１４の
上面の中央部を露出する開口部１５ａを形成し、続い
て、スパッタ法又はＣＶＤ法により、開口部１５ａを含
む第２の層間絶縁膜１５の上に、膜厚が約１０ｎｍのチ
タンからなる金属膜を堆積する。さらに、堆積した金属
膜に対して、温度が約６５０℃の酸素雰囲気で約６０分
間の酸化処理を行なって金属膜を酸化することにより、
酸化チタンからなる形状維持膜形成膜を形成する。その
後、ＣＭＰ法又はレジストエッチバック法により、形状
維持膜形成膜における第２の層間絶縁膜１５の上側部分
を除去して、該形状維持膜形成膜を開口部１５ａの底面
及び壁面上に残すことにより、形状維持膜形成膜から有
底筒状の形状維持膜２６を形成する。
【０１９９】次に、図１８（ｃ）に示すように、ベーパ
ードフッ酸を用いたエッチングにより、酸素バリア膜１
４の上面の周縁部を露出するように第２の層間絶縁膜１
５を除去することにより、形状維持膜２６の外壁面を露
出する。その後、スパッタ法又はＣＶＤ法により、第２
の層間絶縁膜１５の上に、露出した形状維持膜２６の底
面、内壁面及び外壁面を覆うように、膜厚が約５０ｎｍ
の白金からなる下部電極形成膜を堆積する。続いて、リ
ソグラフィ法及びドライエッチング法により、堆積した
下部電極形成膜を形状維持膜２６を含む領域でパターニ
ングして、下部電極形成膜から、その端部が酸素バリア
膜１４の上面の周縁部と接続された下部電極１６を形成
する。
【０２００】次に、図１８（ｄ）に示すように、ＣＶＤ
法により、第２の層間絶縁膜１５の上に、下部電極１６
Ｃの露出面を覆うように、膜厚が約５０ｎｍで、ストロ
ンチウム、ビスマス、タンタル及びニオブを含む強誘電
体からなる容量絶縁膜１７を形成し、続いて、スパッタ
法又はＣＶＤ法により、容量絶縁膜１７の上にその露出
面に沿うように、膜厚が約５０ｎｍの白金からなる上部
電極１８を形成する。ここでは、容量絶縁膜１７及び上
部電極１８を同一のマスクによりパターニングしてい
る。これにより、下部電極１６、容量絶縁膜１７及び上
部電極１８からなる容量素子１９が形成される。ここで
も、約７００℃の温度で約１０分間のアニールを行なっ
て、容量絶縁膜１７を構成する強誘電体の結晶化を図
る。
【０２０１】その後、図示はしていないが、半導体基板
１０上に所定の配線等を形成した後、保護絶縁膜を成膜
する。
【０２０２】このように、第６の実施形態の製造方法に
よると、第２の層間絶縁膜１５を酸素バリア膜１４の上
面を露出するまでエッチングして除去するため、形状維
持膜２６の外壁面上にも下部電極１６、容量絶縁膜１７
及び上部電極１８を形成することができると共に、下部
電極１６は酸素バリア膜１４と電気的な導通を図ること
ができる。
【０２０３】また、形状維持膜２６は金属酸化物からな
るため、下部電極１６との反応によって、下部電極１６
との密着性が向上する。その上、容量絶縁膜１７のアニ
ール処理時には形状維持膜２６から容量絶縁膜１７への
金属拡散が防止される。
【０２０４】なお、第１〜第６の各実施形態において
は、容量絶縁膜に強誘電体を用いたが、強誘電体に限ら
れず、高誘電体又は常誘電体を用いてもよい。
【０２０５】
【発明の効果】本発明に係る半導体装置及びその製造方
法によると、下部電極、容量絶縁膜及び上部電極からな
る容量素子は導電性プラグを介してトランジスタの上方
に形成されるため、配線容量素子とトランジスタとから
なるセルの単位面積を小さくすることができる。その
上、容量絶縁膜は、導電性プラグの貫通方向に屈曲する
屈曲部を有しているため、容量絶縁膜の基板面への投影
面積が縮小されるので、セル面積が一層縮小される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示
す構成断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の第１製造方法を示す工程順の構成断面図
である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の第２製造方法を示す工程順の構成断面図
である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の第１製造方法の一変形例を示す工程順の
構成断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示
す構成断面図である。
【図６】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法を示す工程順の構成断面図であ
る。
【図７】本発明の第２の実施形態の一変形例に係る半導
体装置を示す構成断面図である。
【図８】（ａ）〜（ｄ）は本発明の第２の実施形態の一
変形例に係る半導体装置の製造方法を示す工程順の構成
断面図である。
【図９】本発明の第３の実施形態に係る半導体装置を示
す構成断面図である。
【図１０】（ａ）〜（ｄ）は本発明の第３の実施形態に
係る半導体装置の製造方法を示す工程順の構成断面図で
ある。
【図１１】本発明の第４の実施形態に係る半導体装置を
示す構成断面図である。
【図１２】（ａ）〜（ｄ）は本発明の第４の実施形態に
係る半導体装置の製造方法を示す工程順の構成断面図で
ある。
【図１３】本発明の第４の実施形態の一変形例に係る半
導体装置を示す構成断面図である。
【図１４】（ａ）〜（ｄ）は本発明の第４の実施形態の
一変形例に係る半導体装置の製造方法を示す工程順の構
成断面図である。
【図１５】本発明の第５の実施形態に係る半導体装置を
示す構成断面図である。
【図１６】（ａ）〜（ｄ）は本発明の第５の実施形態に
係る半導体装置の製造方法を示す工程順の構成断面図で
ある。
【図１７】本発明の第６の実施形態に係る半導体装置を
示す構成断面図である。
【図１８】（ａ）〜（ｄ）は本発明の第６の実施形態に
係る半導体装置の製造方法を示す工程順の構成断面図で
ある。
【図１９】（ａ）〜（ｄ）は従来の半導体装置の製造方
法を示す工程順の構成断面図である。
【符号の説明】 １０ 半導体基板 １１ ＳＴＩ膜 １２ 第１の層間絶縁膜 １３ 導電性プラグ １４ 酸素バリア膜 １５ 第２の層間絶縁膜 １５ａ 開口部 １６ 下部電極 １６Ａ 下部電極 １６Ｂ 下部電極 １６Ｃ 下部電極 １７ 容量絶縁膜 １７ａ 屈曲部 １８ 上部電極 １９ 容量素子 ２０ 第２の層間絶縁膜 ２０ａ 第１開口部 ２１ 第３の層間絶縁膜 ２１ａ 第２開口部 ２２ 密着層 ２３ 密着層 ２４ 下地膜 ２５ 密着層 ２６ 形状維持膜 ３０ ＭＯＳトランジスタ ３０ａ ソース拡散領域 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１５年５月１６日（２００３．５．１
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１８
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項２３
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項２８
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項３０
【補正方法】変更
【補正内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】本発明に係る第６の半導体装置の製造方法
は、半導体領域の上に第１の層間絶縁膜を形成する第１
の工程と、第１の層間絶縁膜に半導体領域と接続される
導電性プラグを形成する第２の工程と、第１の層間絶縁
膜の上に、導電性の酸素バリア膜を導電性プラグを覆う
ように形成する第３の工程と、第１の層間絶縁膜の上に
酸素バリア膜を含む全面にわたって第２の層間絶縁膜を
形成した後、形成した第２の層間絶縁膜に酸素バリア膜
を露出する開口部を形成する第４の工程と、第２の層間
絶縁膜における開口部の底面上及び壁面上に、有底筒状
の形状維持膜を形成する第５の工程と、第２の層間絶縁
膜を除去して形状維持膜の外壁面を露出した後、露出し
た形状維持膜の内壁面及び外壁面上に沿うと共に、その
端部が酸素バリア膜と接続するように下部電極を形成す
る第６の工程と、下部電極の上に該下部電極に沿うよう
に容量絶縁膜を形成する第７の工程と、容量絶縁膜の上
に該容量絶縁膜に沿うように上部電極を形成する第８の
工程とを備えている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】第１の層間絶縁膜１２には、厚さが約１０
ｎｍのチタンと厚さが約２０ｎｍの窒化チタン（Ｔｉ
Ｎ）とが積層されてなるバリア層（図示せず）を下部に
設けたタングステン（Ｗ）からなる導電性プラグ１３
が、ＭＯＳトランジスタ３０のソース拡散領域３０ａと
接続されるように形成されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】このように、第１の実施形態に係る容量素
子１９は、下部電極１６、容量絶縁膜１７及び上部電極
１８からなり、ＭＯＳトランジスタ３０のソース拡散領
域３０ａ上に設けられた導電性プラグ１３のさらに上方
に位置するように設けられている。これにより、容量素
子とトランジスタとからなるセルの単位面積を小さくす
ることができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正内容】
【００８４】次に、図３（ｃ）に示すように、ＣＶＤ法
により、第２の層間絶縁膜２０の上に酸素バリア膜１４
を含む全面にわたって、膜厚が約５００ｎｍの酸化シリ
コンからなる第３の層間絶縁膜２１を成膜する。続い
て、リソグラフィ法及びドライエッチング法により、第
３の層間絶縁膜２１に、酸素バリア膜１４を露出する第
２開口部２１ａを形成し、その後、スパッタ法又はＣＶ
Ｄ法により、第２開口部２１ａを含む第３の層間絶縁膜
２１の上に、膜厚が約５０ｎｍの白金からなる下部電極
形成膜を堆積する。続いて、リソグラフィ法及びドライ
エッチング法により、堆積した下部電極形成膜に対し
て、該下部電極形成膜が少なくとも第２開口部２１ａの
底面及び壁面上に残るようにパターニングして、下部電
極形成膜から下部電極１６を形成する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１１４
【補正方法】変更
【補正内容】
【０１１４】この密着層２３により、酸化シリコンから
なる第２の層間絶縁膜１５と白金からなる下部電極１６
との間の密着性が向上するため、下部電極１６が第２の
層間絶縁膜１５から剥がれ難くなる。さらに、密着層２
３は開口部１５ａの側面上にのみ選択的に形成されてい
るため、酸素バリア膜１４は下部電極１６と直接に接続
されている。このため、本変形例は、第２の実施形態と
異なり、密着層２３に導電性を有さない材料をも用いる
ことができる。その結果、密着層２３の材料を選択する
にあたり、密着性が高い材料や、安価な材料というよう
に、材料の選択の幅が広がる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１８６
【補正方法】変更
【補正内容】
【０１８６】次に、図１６（ｄ）に示すように、ＣＶＤ
法により、第２の層間絶縁膜１５の上に、露出した下部
電極１６Ｃの底面、内壁面及び外壁面を覆うように、膜
厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタ
ル及びニオブを含む強誘電体からなる容量絶縁膜１７を
形成し、続いて、スパッタ法又はＣＶＤ法により、容量
絶縁膜１７の上にその露出面に沿うように、膜厚が約５
０ｎｍの白金からなる上部電極１８を形成する。ここで
は、容量絶縁膜１７及び上部電極１８を同一のマスクに
よりパターニングしている。これにより、下部電極１６
Ｃ、容量絶縁膜１７及び上部電極１８からなる容量素子
１９が形成される。ここでも、約７００℃の温度で約１
０分間のアニールを行なって、容量絶縁膜１７を構成す
る強誘電体の結晶化を図る。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１９６
【補正方法】変更
【補正内容】
【０１９６】図１８（ａ）〜図１８（ｄ）は第６の実施
形態に係る半導体装置の製造方法の工程順の断面構成を
示している。図１８において、図２に示す構成部材と同
一の構成部材には同一の符号を付している。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０２００
【補正方法】変更
【補正内容】
【０２００】次に、図１８（ｄ）に示すように、ＣＶＤ
法により、第２の層間絶縁膜１５の上に、下部電極１６
の露出面を覆うように、膜厚が約５０ｎｍで、ストロン
チウム、ビスマス、タンタル及びニオブを含む強誘電体
からなる容量絶縁膜１７を形成し、続いて、スパッタ法
又はＣＶＤ法により、容量絶縁膜１７の上にその露出面
に沿うように、膜厚が約５０ｎｍの白金からなる上部電
極１８を形成する。ここでは、容量絶縁膜１７及び上部
電極１８を同一のマスクによりパターニングしている。
これにより、下部電極１６、容量絶縁膜１７及び上部電
極１８からなる容量素子１９が形成される。ここでも、
約７００℃の温度で約１０分間のアニールを行なって、
容量絶縁膜１７を構成する強誘電体の結晶化を図る。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０２０５
【補正方法】変更
【補正内容】
【０２０５】
【発明の効果】本発明に係る半導体装置及びその製造方
法によると、下部電極、容量絶縁膜及び上部電極からな
る容量素子は導電性プラグを介してトランジスタの上方
に形成されるため、容量素子とトランジスタとからなる
セルの単位面積を小さくすることができる。その上、容
量絶縁膜は、導電性プラグの貫通方向に屈曲する屈曲部
を有しているため、容量絶縁膜の基板面への投影面積が
縮小されるので、セル面積が一層縮小される。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD24 AD31 AD42 AD49 GA09 GA25 JA17 JA36 JA38 JA39 JA40 JA43 JA56 JA57 MA06 MA17 NA01 PR03 PR10 PR12 PR33 PR39 PR40

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 絶縁膜を貫通する導電性プラグと、 前記絶縁膜の上に、前記導電性プラグと電気的に接続さ
    れ且つ前記導電性プラグを覆うように形成された導電性
    の酸素バリア膜と、 前記酸素バリア膜の上に形成され、前記酸素バリア膜と
    接続された下部電極と、 前記下部電極の上に該下部電極に沿って形成された容量
    絶縁膜と、 前記容量絶縁膜の上に該容量絶縁膜に沿って形成された
    上部電極とを備え、 前記容量絶縁膜は、前記導電性プラグの貫通方向に屈曲
    する屈曲部を有していることを特徴とする半導体装置。
  2. 【請求項２】 基板の上に形成された第１の層間絶縁膜
    を貫通する導電性プラグと、 前記第１の層間絶縁膜の上に、前記導電性プラグと電気
    的に接続され且つ前記導電性プラグを覆うように形成さ
    れた導電性の酸素バリア膜と、 前記第１の層間絶縁膜の上に形成され、前記酸素バリア
    膜を露出する開口部を有する第２の層間絶縁膜と、 前記第２の層間絶縁膜における前記開口部の底面上及び
    壁面上に沿って形成され、前記酸素バリア膜と接続され
    た下部電極と、 前記下部電極の上に該下部電極に沿って形成された容量
    絶縁膜と、 前記容量絶縁膜の上に該容量絶縁膜に沿って形成された
    上部電極とを備え、 前記容量絶縁膜は、前記開口部の底面上に位置する部分
    と壁面上に位置する部分とが接続してなり、前記導電性
    プラグの貫通方向に屈曲する屈曲部を有していることを
    特徴とする半導体装置。
  3. 【請求項３】 前記開口部の底面及び壁面と前記下部電
    極との間に、前記下部電極の前記第２の層間絶縁膜に対
    する密着性を高める密着層をさらに備えていることを特
    徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 前記開口部の壁面と前記下部電極との間
    に、前記下部電極の前記第２の層間絶縁膜に対する密着
    性を高める密着層をさらに備えていることを特徴とする
    請求項２に記載の半導体装置。
  5. 【請求項５】 前記密着層は金属酸化物からなることを
    特徴とする請求項４に記載の半導体装置。
  6. 【請求項６】 基板の上に形成された層間絶縁膜を貫通
    する導電性プラグと、 前記層間絶縁膜の上に、前記導電性プラグと電気的に接
    続され且つ前記導電性プラグを覆うように形成された導
    電性の酸素バリア膜と、 前記酸素バリア膜の上に、該酸素バリア膜と接続され且
    つ該酸素バリアを覆うように形成され、膜厚が比較的に
    大きい下部電極と、 前記下部電極の上面及び側面上に形成された容量絶縁膜
    と、 前記容量絶縁膜の上に該容量絶縁膜に沿って形成された
    上部電極とを備え、 前記容量絶縁膜は、前記下部電極の上面に位置する部分
    と側面上に位置する部分とが接続してなり、前記導電性
    プラグの貫通方向に屈曲する屈曲部を有していることを
    特徴とする半導体装置。
  7. 【請求項７】 基板の上に形成された層間絶縁膜を貫通
    する導電性プラグと、 前記層間絶縁膜の上に、前記導電性プラグと電気的に接
    続され且つ前記導電性プラグを覆うように形成された導
    電性の酸素バリア膜と、 前記酸素バリア膜の上に形成され、膜厚が比較的に大き
    い下地膜と、 前記下地膜の上面及び側面上に形成され、その端部が前
    記酸素バリア膜と接続された下部電極と、 前記下部電極の上に該下部電極に沿って形成された容量
    絶縁膜と、 前記容量絶縁膜の上に該容量絶縁膜に沿って形成された
    上部電極とを備え、 前記容量絶縁膜は、前記下地膜の上面に位置する部分と
    側面上に位置する部分とが接続してなり、前記導電性プ
    ラグの貫通方向に屈曲する屈曲部を有していることを特
    徴とする半導体装置。
  8. 【請求項８】 前記下地膜と前記下部電極との間に形成
    され、前記下部電極の前記下地膜に対する密着性を高め
    る密着層をさらに備えていることを特徴とする請求項７
    に記載の半導体装置。
  9. 【請求項９】 前記密着層は金属酸化物からなることを
    特徴とする請求項８に記載の半導体装置。
  10. 【請求項１０】 基板の上に形成された層間絶縁膜を貫
    通する導電性プラグと、 前記層間絶縁膜の上に、前記導電性プラグと電気的に接
    続され且つ前記導電性プラグを覆うように形成された導
    電性の酸素バリア膜と、 前記酸素バリア膜の上に形成され、前記酸素バリア膜と
    接続された有底筒状の下部電極と、 前記下部電極の上にその底面、内壁面及び外壁面に沿っ
    て形成された容量絶縁膜と、 前記容量絶縁膜の上に該容量絶縁膜に沿って形成された
    上部電極とを備え、 前記容量絶縁膜は、前記下部電極の少なくとも底面上に
    位置する部分と内壁面上に位置する部分とが接続してな
    り、前記導電性プラグの貫通方向に屈曲する屈曲部を有
    していることを特徴とする半導体装置。
  11. 【請求項１１】 基板の上に形成された層間絶縁膜を貫
    通する導電性プラグと、 前記層間絶縁膜の上に、前記導電性プラグと電気的に接
    続され且つ前記導電性プラグを覆うように形成された導
    電性の酸素バリア膜と、 前記酸素バリア膜の上に形成された有底筒状の形状維持
    膜と、 前記形状維持膜の上にその底面、内壁面及び外壁面に沿
    って形成され、その端部が前記酸素バリア膜と接続され
    た下部電極と、 前記下部電極の上に該下部電極に沿って形成された容量
    絶縁膜と、 前記容量絶縁膜の上に該容量絶縁膜に沿って形成された
    上部電極とを備え、 前記容量絶縁膜は、前記形状維持膜の少なくとも底面上
    に位置する部分と内壁面上に位置する部分とが接続して
    なり、前記導電性プラグの貫通方向に屈曲する屈曲部を
    有していることを特徴とする半導体装置。
  12. 【請求項１２】 前記形状維持膜は金属酸化物からなる
    ことを特徴とする請求項１１に記載の半導体装置。
  13. 【請求項１３】 前記容量絶縁膜は、強誘電体又は高誘
    電体からなることを特徴とする請求項１〜１２のうちの
    いずれか１項に記載の半導体装置。
  14. 【請求項１４】 半導体領域の上に第１の層間絶縁膜を
    形成する第１の工程と、 前記第１の層間絶縁膜に前記半導体領域と接続される導
    電性プラグを形成する第２の工程と、 前記第１の層間絶縁膜の上に、導電性の酸素バリア膜を
    前記導電性プラグを覆うように形成する第３の工程と、 前記第１の層間絶縁膜の上に、前記酸素バリア膜を露出
    する開口部を有する第２の層間絶縁膜を形成する第４の
    工程と、 前記第２の層間絶縁膜における前記開口部の底面上及び
    壁面上に、前記酸素バリア膜と接続するように下部電極
    を形成する第５の工程と、 前記下部電極の上に該下部電極に沿うように容量絶縁膜
    を形成する第６の工程と、 前記容量絶縁膜の上に該容量絶縁膜に沿うように上部電
    極を形成する第７の工程とを備えていることを特徴とす
    る半導体装置の製造方法。
  15. 【請求項１５】 前記第５の工程は、前記下部電極にお
    ける前記第２の層間絶縁膜上に位置する部分を除去する
    工程を含むことを特徴とする請求項１４に記載の半導体
    装置の製造方法。
  16. 【請求項１６】 前記第４の工程と前記第５の工程との
    間に、 前記第２の層間絶縁膜における前記開口部の底面上及び
    壁面上に、前記酸素バリア膜と接続し、前記下部電極の
    前記第２の層間絶縁膜に対する密着性を高める密着層を
    形成する工程をさらに備えていることを特徴とする請求
    項１４に記載の半導体装置の製造方法。
  17. 【請求項１７】 前記第４の工程と前記第５の工程との
    間に、 前記第２の層間絶縁膜における前記開口部の壁面上に、
    前記下部電極の前記第２の層間絶縁膜に対する密着性を
    高める密着層を形成する工程をさらに備えていることを
    特徴とする請求項１４に記載の半導体装置の製造方法。
  18. 【請求項１８】 前記密着層は金属酸化物からなること
    を特徴とする請求項１７に記載の半導体装置。
  19. 【請求項１９】 半導体領域の上に第１の層間絶縁膜を
    形成する第１の工程と、 前記第１の層間絶縁膜に前記半導体領域と接続される導
    電性プラグを形成する第２の工程と、 前記第１の層間絶縁膜の上に、前記導電性プラグを露出
    する第１開口部を有する第２の絶縁膜を形成する第３の
    工程と、 前記第１開口部に、導電性の酸素バリア膜を充填するよ
    うに形成する第４の工程と、 前記第２の層間絶縁膜の上に、前記酸素バリア膜を露出
    する第２開口部を有する第３の層間絶縁膜を形成する第
    ５の工程と、 前記第３の層間絶縁膜における前記第２開口部の底面上
    及び壁面上に、前記酸素バリア膜と接続するように下部
    電極を形成する第６の工程と、 前記下部電極の上に該下部電極に沿うように容量絶縁膜
    を形成する第７の工程と、 前記容量絶縁膜の上に該容量絶縁膜に沿うように上部電
    極を形成する第８の工程とを備えていることを特徴とす
    る半導体装置の製造方法。
  20. 【請求項２０】 前記第６の工程は、前記下部電極にお
    ける前記第３の層間絶縁膜上に位置する部分を除去する
    工程を含むことを特徴とする請求項１９に記載の半導体
    装置の製造方法。
  21. 【請求項２１】 前記第５の工程と前記第６の工程との
    間に、 前記第３の層間絶縁膜における前記第２開口部の底面上
    及び壁面上に、前記酸素バリア膜と接続し、前記下部電
    極の前記第３の層間絶縁膜に対する密着性を高める密着
    層を形成する工程をさらに備えていることを特徴とする
    請求項１９に記載の半導体装置の製造方法。
  22. 【請求項２２】 前記第５の工程と前記第６の工程との
    間に、 前記第３の層間絶縁膜における前記第２開口部の壁面上
    に、前記下部電極の前記第３の層間絶縁膜に対する密着
    性を高める密着層を形成する工程をさらに備えているこ
    とを特徴とする請求項１９に記載の半導体装置の製造方
    法。
  23. 【請求項２３】 前記密着層は金属酸化物からなること
    を特徴とする請求項２２に記載の半導体装置。
  24. 【請求項２４】 半導体領域の上に第１の層間絶縁膜を
    形成する第１の工程と、 前記第１の層間絶縁膜に前記半導体領域と接続される導
    電性プラグを形成する第２の工程と、 前記第１の層間絶縁膜の上に、導電性の酸素バリア膜を
    前記導電性プラグを覆うように形成する第３の工程と、 前記第１の層間絶縁膜の上に、第２の層間絶縁膜を該第
    ２の層間絶縁膜から前記酸素バリア膜が露出するように
    形成する第４の工程と、 露出した酸素バリア膜の上に、膜厚が比較的に大きい下
    部電極を形成する第５の工程と、 前記下部電極の上面及び側面上に容量絶縁膜を形成する
    第６の工程と、 前記容量絶縁膜の上に該容量絶縁膜に沿うように上部電
    極を形成する第７の工程とを備えていることを特徴とす
    る半導体装置の製造方法。
  25. 【請求項２５】 半導体領域の上に第１の層間絶縁膜を
    形成する第１の工程と、 前記第１の層間絶縁膜に前記半導体領域と接続される導
    電性プラグを形成する第２の工程と、 前記第１の層間絶縁膜の上に、導電性の酸素バリア膜を
    前記導電性プラグを覆うように形成する第３の工程と、 前記第１の層間絶縁膜の上に、第２の層間絶縁膜を該第
    ２の層間絶縁膜から前記酸素バリア膜が露出するように
    形成する第４の工程と、 露出した酸素バリア膜の上に、膜厚が比較的に大きい下
    地膜を形成する第５の工程と、 前記下地膜の上面及び側面上に、その端部が前記酸素バ
    リア膜と接続されるように下部電極を形成する第６の工
    程と、 前記下部電極の上に該下部電極に沿うように容量絶縁膜
    を形成する第７の工程と、 前記容量絶縁膜の上に該容量絶縁膜に沿うように上部電
    極を形成する第８の工程とを備えていることを特徴とす
    る半導体装置の製造方法。
  26. 【請求項２６】 前記第５の工程と前記第６の工程との
    間に、前記下地膜の表面に、前記下部電極の前記下地膜
    に対する密着性を高める密着層を形成する工程をさらに
    備えていることを特徴とする請求項２５に記載の半導体
    装置の製造方法。
  27. 【請求項２７】 半導体領域の上に第１の層間絶縁膜を
    形成する第１の工程と、 前記第１の層間絶縁膜に前記半導体領域と接続される導
    電性プラグを形成する第２の工程と、 前記第１の層間絶縁膜の上に、導電性の酸素バリア膜を
    前記導電性プラグを覆うように形成する第３の工程と、 前記第１の層間絶縁膜の上に前記酸素バリア膜を含む全
    面にわたって第２の層間絶縁膜を形成した後、形成した
    第２の層間絶縁膜に前記酸素バリア膜を露出する開口部
    を形成する第４の工程と、 前記第２の層間絶縁膜における前記開口部の底面上及び
    壁面上に導電性膜を堆積することにより、前記酸素バリ
    ア膜の上に該酸素バリア膜と接続する前記導電性膜から
    なる有底筒状の下部電極を形成する第５の工程と、 前記第２の層間絶縁膜を除去して前記下部電極を露出し
    た後、露出した下部電極の内壁面及び外壁面上に沿うよ
    うに容量絶縁膜を形成する第６の工程と、 前記容量絶縁膜の上に該容量絶縁膜に沿うように上部電
    極を形成する第７の工程とを備えていることを特徴とす
    る半導体装置の製造方法。
  28. 【請求項２８】 半導体領域の上に第１の層間絶縁膜を
    形成する第１の工程と、 前記第１の層間絶縁膜に前記半導体領域と接続される導
    電性プラグを形成する第２の工程と、 前記第１の層間絶縁膜の上に、導電性の酸素バリア膜を
    前記導電性プラグを覆うように形成する第３の工程と、 前記第１の層間絶縁膜の上に前記酸素バリア膜を含む全
    面にわたって第２の層間絶縁膜を形成した後、形成した
    第２の層間絶縁膜に前記酸素バリア膜を露出する開口部
    を形成する第４の工程と、 前記第２の層間絶縁膜における前記開口部の底面上及び
    壁面上に、有底筒状の形状維持膜を形成する第５の工程
    と、 前記第２の層間絶縁膜を除去して前記形状維持膜の外壁
    面を露出した後、露出した形状維持膜の内壁面及び外壁
    面上に沿うと共に、その端部が前記酸素バリア膜と接続
    するように下部電極を形成する第７の工程と、 前記下部電極の上に該下部電極に沿うように容量絶縁膜
    を形成する第８の工程と、 前記容量絶縁膜の上に該容量絶縁膜に沿うように上部電
    極を形成する第９の工程とを備えていることを特徴とす
    る半導体装置の製造方法。
  29. 【請求項２９】 前記形状維持膜は金属酸化物からなる
    ことを特徴とする請求項２８に記載の半導体装置の製造
    方法。
  30. 【請求項３０】 前記容量絶縁膜は、強誘電体又は高誘
    電体からなることを特徴とする請求項１３〜２９のうち
    のいずれか１項に記載の半導体装置の製造方法。
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