JP2002057299A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 キャパシタ面積を拡大しながら微細化を可能
にした立体化構造のキャパシタを有する半導体装置及び
その製造方法を提供する。 【解決手段】 絶縁膜に深さＨが開口部の径Ｄの２倍よ
り浅い（Ｈ＜２Ｄ）溝６にキャパシタエリア６を形成
し、この中に、下部電極７を形成し、ＣＭＰなどにより
加工してから、その上にスパッタにより誘電体膜を形成
し、その上に上部電極を形成してキャパシタを形成す
る。ＭＯＣＶＤなどの技術を使用せず従来から用いられ
ているスパッタ法を用いて立体キャパシタを形成するこ
とができ、微細セルの実現が可能になる。また、下部電
極はＲＩＥエッチングすることがないので加工ダメージ
が低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャパシタを有す
る半導体装置に関し、とくに、誘電体膜もしくは強誘電
体膜の構造及びその製造方法に関するものである。

【０００２】

【従来の技術】半導体メモリの高集積化に伴って、その
中で電荷を蓄積する役割を果たすキャパシタの微細化が
進んできている。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の高集積
化においては、メモリ容量が３年で４倍のスピードで高
密度化しており、ギガビットの容量のものが開発されて
いる。メモリの高集積化と共にキャパシタの微細化が必
要である。キャパシタを微細化するためには、材料そ
のものに高誘電率のものを使用する、キャパシタの厚
さを低減する、キャパシタ面積を増加させるという３
方式がある。まず、に対しては、これまではキャパシ
タ材料に用いられてきたシリコン酸化膜から酸化タンタ
ル（Ｔａ₂ Ｏ₅ ）、チタン酸バリウム・ストロンチウム
（Ｂａ，Ｓｒ）ＴｉＯ₃ ）などの誘電体薄膜が開発され
ている。これらの材料は、酸化シリコンと比較して誘電
率が１０−１００倍程度高い特徴を有している。に対
しては、これまでシリコン酸化膜の薄膜化を進めてきた
が、厚さが３ｎｍ以下の領域となってくるとトンネル電
流によりリーク電流が増加してしまうという問題が発生
する。したがって、キャパシタの薄膜化についても限界
が近くなっている。に対しては、従来の平面キャパシ
タ構造から、シリコン半導体基板に深い孔を形成したト
レンチタイプあるいは立体形状に形作ったスタック型キ
ャパシタなどのような方法が用いられてきた。メガビッ
トからギガビット級の容量のメモリに対して、例えば、
ＤＲＡＭでは１セルあたり３０ｆＣの電荷量が必要とさ
れている。この量は、キャパシタに貯えられた電荷を検
出するセンスアンプの特性やビット線の容量などに依存
している。しかし、キャパシタ面積の増加についても、
キャパシタ構造を複雑化する必要があり、キャパシタ形
成プロセスへの負担が増加しているのが現状である。

【０００３】近年、強誘電体薄膜を利用した不揮発性メ
モリである強誘電体メモリ（Ferroelectric ＲＡＭ：Ｆ
ｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓＭｅｍｏｒｙ）の開発が進んでいる。Ferroelectric
ＲＡＭは、ＤＲＡＭのキャパシタ部分を強誘電体で置き
換えたもので、以下のような特徴を持ち、次世代メモリ
として期待されている。書き込み、消去が高速であ
り、セルを小型化することでＤＲＡＭなみの１００ｎｓ
以下の書き込み時間が可能、不揮発性メモリで、ＳＲ
ＡＭと異なり電源が不必要、書き換え可能回数が大き
く、強誘電体材料（ＳＢＴなど）、電極材料（Ｉｒ
Ｏ_X 、ＲｕＯ_X 、ＳｒＲｕＯ₃ など）を工夫することに
より１０¹²回以上が可能、高密度高集積化ができ、Ｄ
ＲＡＭと同等の集積度が得られる、内部の書き込み電
圧を２Ｖ程度とすることができ、低消費電力、フラッ
シュメモリと異なりビット書き換え、ランダムアクセス
が可能、などの特徴を有している。これらの利点を利用
して、エアコンの温湿度センサ、各種電子機器の製造プ
ロセスのモニタ用ＴＡＧ、ＴＶゲームのリジューム機
能、アーケードゲームの記憶装置、ＴＶやビデオの設定
記憶、コピー、ＦＡＸ、プリンタの感光ドラムの使用状
況モニタ、衛星放送、ケーブルＴＶのセットトップボッ
クス、自動車のエンジンコントロール、ラジオの周波数
プリセット、ＲＦＩＤを用いた電子キー、ノイズの多い
工業用製品のラインの製造プロセスモニタ、電力積算
計、工業用液体、気体流量計センサ、大型タンクの液面
計、ＡＶパソコン、ＰＣカード、ファイルメモリ、携帯
端末機器など多分野、多方面に渡っての応用が実用化あ
るいは検討されている。

【０００４】Ferroelectric ＲＡＭではキャパシタ部分
にＰＺＴ（Ｐｂ（Ｚｒ_x Ｔｉ_1-x ）Ｏ₃ ）、ＢＩＴ（Ｂ
ｉ₄ Ｔｉ₃ Ｏ₁₂）、ＳＢＴ（ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ ）な
どの強誘電体薄膜を使用する。いずれも酸素八面体を基
本構造とするペロブスカイト構造を基本とした結晶構造
を持っている。現在ＤＲＡＭ用キャパシタ材料として検
討されている常誘電体ＢＳＴも同様である。これらの材
料は、従来のシリコン酸化膜と異なり、アモルファス状
態で使用することができない。よって結晶化するための
工程、例えば、高温での結晶化熱処理、高温でのＩｎ−
ｓｉｔｕ結晶化プロセスなどが必要となる。材料にもよ
るが、一般的に４００−７００℃の温度が結晶化では必
要となる。成膜方法としてはレーザアブレーション法、
真空蒸着法、ＭＢＥ法など各種の方法が研究されている
が、実用化されているものでは、ＭＯＣＶＤ法、スパッ
タ法、溶液法（ＣＳＤ：Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔ
ｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）がある。ＭＯＣＶＤ
法、スパッタ法は、成膜温度によりＩｎ−ｓｉｔｕ結晶
化とＥｘ−ｓｉｔｕ結晶化プロセスの両方がある。

【０００５】以下、強誘電体薄膜キャパシタの構造及び
その作成方法を説明する。強誘電体は、自発分極をも
ち、その自発分極が電界によって向きを反転することが
可能である。自発分極は、電界を印加しない状態でも分
極値を有し（残留分極）、その値（分極の向き）が電界
を０とする前の状態に依存する。ヒステリシス曲線にお
いて、分極０となるときの電界値を抗電界という。印加
する電界の向きで＋、−の電荷を結晶表面に誘起させる
ことができ、この状態をメモリ素子の０、１に対応させ
ている。Ferroelectric ＲＡＭは、ＤＲＡＭと同じ１Ｔ
／１Ｃ（１トランジスタ／１キャパシタ）の構造をとる
ことができるが、現状では信頼性を向上させるために２
Ｔ／２Ｃ構造のものが採用されている。

【０００６】強誘電体材料には次にあげる特性、仕様が
要求されている。反転分極量（スイッチング電荷）が
大きいこと。これはデバイスの構造、センシングする際
の設定電圧値、分極値の安定性などにもよるが、一般に
１０μＣ／ｃｍ² 以上が必要とされている。比誘電率
が小さいこと。スイッチング電流に対して、非スイッチ
ング電流値が小さく、Ｓ／Ｎ比を抑えることが出来る。
分極値の書き換えサイクルによる減少（疲労特性）が
少ないこと。疲労特性では強誘電体の材料そのものを変
え、あるいは電極材料を酸化物系のものとすることで、
１０¹²回以上の特性が得られていること。分極反転速
度が速いこと。キャパシタの小形化により、スイッチン
グ特性が正味のドメイン反転速度ではなく、電極配線抵
抗、浮遊容量などに主として左右されていることが示さ
れていること。リーク電流が１０^-6Ａ／ｃｍ² 以下で
あること。キャパシタに蓄積した電荷の有無を利用する
ＤＲＡＭと比較すると、Ferroelectric ＲＡＭでは残留
分極値を利用するために、基準となるリーク電流値はＤ
ＲＡＭの場合よりも高くて問題はない。データ保持特
性が１０年以上であること。実際に使用されている強誘
電体材料は、ＰＺＴ（（Ｐｂ（Ｚｒ_x Ｔｉ_1-x ）Ｏ₃ ）
薄膜、ＳＢＴ（ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ ）薄膜である。前
者のＰＺＴは、結晶化温度が６００℃程度であること、
分極値が大きく残留分極値で２０μＣ／ｃｍ² 程度であ
ること、抗電界が比較的小さく低電圧で分極反転が可能
なこと、Ｚｒ／Ｔｉ組成比により結晶化温度の他に、グ
レインサイズ、グレイン形状などの構造特性、分極量、
抗電界、疲労特性、リーク電流などの強誘電特性が制御
可能なこと、化学式ＡＢＯ₃ で現されるペロブスカイト
構造の持つ元素許容性からＡサイトと呼ばれるＰｂをＳ
ｒ、Ｂａ、Ｃａ、Ｌａなどの元素で、Ｂサイトと呼ばれ
るＺｒ・ＴｉをＮｂ、Ｗ、Ｍｇ、Ｃｏ、Ｆｅ、Ｎｉ、Ｍ
ｎなどの元素で置換することが可能であり、その置換が
結晶構造、構造特性、強誘電特性に大きく影響すること
などが利点としてあげられる。

【０００７】もともとＰＺＴは、アクチュエータ、超音
波振動子、超音波モータ、ハイドロフォン、圧電トラン
スなどのトランスデユーサヘの応用、積層セラミックコ
ンデンサなど受動部品への応用、赤外線センサなどセン
サへの応用、更に構造相転移、ドメイン挙動、圧電、焦
電、強誘電体としての基本特性、ミクロな挙動など多く
の研究がこれまでになされており、ＰＺＴの材料設計、
特性改善、構造・電気特性の解明などのデータベースと
して豊富であることも一つの利点といえる。また、ＰＺ
Ｔは、その圧電、焦電、強誘電特性にすぐれることから
早くから薄膜化の検討がなされてきており、スパッタ
法、ゾルゲル法などの手法で成膜した研究例も多い。こ
れらの背景からＰＺＴは、最初にFerroelectric ＲＡＭ
として実用化された材料である。欠点である書き込み回
数の増加にともなう分極量の減少（疲労特性）は、疲労
特性そのものが電界により加速される特徴をもつため、
最近の動作電圧の低電圧化、当初使用されていたＰｔ電
極からＩｒＯ_X など酸化物電極の採用による疲労特性の
改善もなされている。

【０００８】一方、後者のＳＢＴは、ＰＺＴのもつ疲労
特性の改善、膜の低電圧駆動を達成するために開発され
た材料である。ＳＢＴは、Ｂｉ層状化合物（Ａｕｒｉｖ
ｉｌｌｉｕｓ Ｐｈａｓｅ）の一種で強誘電性の起源と
なる酸素八面体からなる擬似ペロブスカイト構造層をＢ
ｉ₂ Ｏ₃ 層が挟む結晶構造になっている。この構造によ
り主たる分極軸は、ｃ軸と垂直な面内にあり、ｃ軸方向
の分極は無いか、あっても小さい値となる。擬似ペブロ
スカイト構造中の酸素八面体によってその分極が発現す
る。強い異方性によりこれまでセラミックとしてはほと
んど研究がなされていなかった。しかしＭＯＤ（Ｍｅｔ
ａｌｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法
で薄膜形成が可能となり、形成された多結晶のＳＢＴ膜
が強誘電性を示す、疲労特性が良好である、低電圧化が
可能であることが確認されて以来さらに開発が加速され
ている。ＰＺＴ膜の疲労は、Ｐｔ電極界面に形成される
酸素空孔が主たる原因とされている。この酸素空孔の発
生理由の１つがＰｂ元素の揮発性、拡散容易性である。
Ｐｂは、ペロブスカイト構造の一部であるために酸素空
孔が形成されると近傍の陽イオンと双極子を形成し、ス
イッチング電荷の減少を引き起こす。ＳＢＴは、揮発性
元素であるＢｉがなくなっても電荷を補償する酸素空孔
自体がＢｉ酸化物層に形成されるため直接ペロブスカイ
ト構造での影響は少ない。また、価数の変化し易いＴｉ
を持たないことも有効とされている。ＳＢＴは、ＰＺＴ
と比較して分極量が小さいが、Ｔａの一部をＮｂで置換
することにより分極量を増大させることも可能である。
最近はＳＢＴをキャパシタとして集積化したデバイスも
試作されている。ＳＢＴは、ＭＯＤ法以外のゾルゲル
法、スパッタ法、レーザーアブレーション法などでも形
成されている。

【０００９】ＰＺＴ膜もＭＯＤ法、レーザーアブレーシ
ョン法、イオンビームスパッタ法、熱ＣＶＤ法、ＭＯＣ
ＶＤ法、レーザＣＶＤ法などで形成されるが、Ferroele
ctric ＲＡＭ製品としてはゾルゲル法、スパッタ法が中
心である。スパッタ法では基板上に直接結晶化したペブ
ロスカイトＰＺＴ膜を形成するためには約５００℃以上
の高温が必要であるが、低融点元素のＰｂの蒸気圧が高
いこと、スパッタ率が高いことなどの理由から、高温で
容易に基板から蒸発し、再スパッタする。結晶化温度で
ある５００℃以上ではＰｂはほとんど基板へとどまらず
組成制御が困難である。通常はＰｂあるいはＰｂＯのタ
ーゲットを別に用意し、同時にスパッタして過剰量のＰ
ｂを供給するなどの工夫がなされるが、面積の大きい基
板に均一に組成制御して膜形成することは難しい。室温
ではＰｂの蒸発、再スパッタの影響が小さいため、比較
的容易にターゲットに近い組成のＰＺＴ膜が形成可能で
ある。ただし、室温においてもプラズマからのイオン、
スパッタ粒子などによる運動量によって基板やシールド
部が高温となり易く、蒸発、再スパッタによる影響は注
意する必要がある。各部の電位によってもＡｒイオンの
衝撃が異なるため組成が変化する。

【００１０】電子部品に使用する強誘電体膜を形成する
プロセスをＰＺＴ強誘電体膜を用いたFerroelectric Ｒ
ＡＭを例にして説明する。トランジスタを形成するプロ
セスを経たシリコン半導体基板に絶縁膜を形成し、下地
電極として１５０ｎｍ厚のＰｔ電極をＤＣマグネトロン
スパッタにより形成する。Ｐｔは、酸化膜と密着性が良
好ではないため、接合層としてＴｉ（２０ｎｍ厚）をＰ
ｔ成膜前に連続スパッタにて形成する。次に、下地電極
上にＰＺＴ膜をＲＦマグネトロンスパッタにより形成す
る。上記の理由から基板温度を上げず室温にて成膜す
る。１２インチのセラミックＰＺＴターゲットに対し
て、１．０−１．５ｋＷでスパッタを行う。スパッタガ
スはＡｒで０．５−２．０Ｐａの圧力範囲で成膜した。
約５分間のスパッタ時間で２５０−３００ｎｍの膜厚の
ＰＺＴアルモファス膜が得られる。ＰＺＴ成膜前に約１
時間のプレスパッタを成膜するスパッタ条件で行う。ア
モルファス状態のＰＺＴ膜は、ＲＴＡ（Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌ）プロセスによりペロブス
カイト相に結晶化する。６００℃以上の温度で数秒で結
晶化が可能である。管状炉などでも結晶化できるが、Ｒ
ＴＡの方がサーマルバジェットが小さく下地電極、電極
とＰＺＴ膜の拡散、反応を抑えることができ、界面の平
滑化には適する。

【００１１】また、ＰＺＴの結晶化には異相として非強
誘電相のパイロクロア型相があるが、この相は結晶化の
昇温速度を小さくした場合やＺｒ／Ｔｉ比が大きい場合
に形成され易い。パイロクロア相が第二相としてできた
場合には、分極量が小さくなるだけでなく、ＰＺＴ膜の
信頼性にも影響を及ぼす可能性がある。結晶化したＰＺ
Ｔ膜に関して、さらに上部電極であるＰｔ膜をＤＣマグ
ネトロンスパッタにより形成してキャパシタ構造を作製
する。キャパシタパターンは、ＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いて、Ａｒと弗
化炭素系のガス中でエッチングを行い微細パターンを形
成する。電極との密着性を向上させるために６００℃で
酸素中１時間のアニール処理を行う。このようにして形
成したＰＺＴ膜は、Ｐｂ_1.15-1.20 Ｌａ_0.05（Ｚｒ_0.4
Ｔｉ_0.6 ）Ｏ₃ の膜組成を持ち、スパッタ時のスパッタ
電力とガス圧を変えることによってＰｂ量を１０％以内
の範囲で変化させることができる。このＰｂ量により特
性が変動する。形成した１００−３００ｎｍ径の柱状組
織のＰＺＴ膜の電気特性は、ＰＺＴ膜組成、微細構造の
変化により、リーク電流が大きい、疲労特性が悪い、分
極量の小さいものが多い、抗電界が大きいなど問題も発
生する。ＰＺＴ膜表面の凹凸が大きい場合は、ＲＩＥ時
に加工表面の凹凸が大きくなる。ＰＺＴ、Ｐｔ膜のＲＩ
Ｅではイオンにより物理的エッチング効果が大きいため
膜表面の凹凸がエッチング後の形状に大きく影響する。

【００１２】一方、ゾルゲル法やＭＯＤ法などの溶液法
（ＣＳＤ法）にて形成するＰＺＴ成膜プロセスでは、原
料の性状、取り扱い容易性、安定性や他の物質との混合
した時の反応性から、Ｐｂ、Ｔｉ、ＺｒなどのＰＺＴ膜
構成元素の原料をまず選択する。Ｐｂには酢酸鉛３水和
物、Ｚｒにはジルコニウムテトラプロポキシド、Ｔｉに
はチタンテトライソプロポキシドを利用する場合が多
く、溶剤に２メトキシエタノールを使用して約０．２Ｍ
の溶液を調整する。この溶液は、水分を十分に取り除く
ことで長期保存が可能である。一般には酢酸鉛の水和物
の水成分を除去する。成膜する時は、この溶液に水を加
えて縮重合反応を起こさせるが、脱水反応（保持時
間）、ｐＨ、温度、濃度などによりこの架橋状態が変化
する。スパッタの場合と同様に異なったアモルファス状
態を形成することになるため、ＰＺＴペロブスカイト構
造に結晶化した後に配向性、結晶粒の性状、強誘電特
性、リーク電流、疲労特性などが変化する。ＭＯＤ法で
も同様である。Ｐｂ、Ｚｒ、Ｔｉの２エチルヘキサン酸
などを使用し、有機溶剤のキシレンを用いてＰＺＴのＭ
ＯＤ用溶液を調製する。ＭＯＤ法の場合は、加水分解反
応は起こさず、その状態（混合状態）で基板上に塗布す
る。基板上に成膜した後に２５０℃程度の低温で乾燥、
脱溶剤を実施し、アモルファス状態のＰＺＴ膜となる。

【００１３】ＭＯＤ法では原料がＣ、Ｈ、Ｏを多く含む
構造であるため結晶化時の膜の収縮が大きく、数１００
ｎｍの厚い膜を形成するには塗布と結晶化工程を繰り返
すなどの方法で行なう。結晶化はスパッタと同様にＲＴ
Ａを使用する場合が多い。７５０℃、５分程度の熱処理
でペロブスカイト単一相が得られる。このような溶液法
を用いたＰＺＴ膜は、結晶粒が１００−数１００ｎｍと
小さく、スパッタで成膜された膜のような柱状組織を示
さない粒状組織が認められる場合が多い。一方、ＭＯＣ
ＶＤ法によりＰＺＴ、ＳＢＴ膜などを形成する場合に
は、条件を最適化することで立体形状キャパシタを形成
するためのステップカバレッジ性が良好なものを得るこ
とができる。しかしこれら強誘電体、誘電体材料のＭＯ
ＣＶＤ技術には困難な点が多い。例えば、膜組成を制御
することが難しい。複合酸化物を構成する元素でＢｉ、
Ｓｒ、Ｂａなどは蒸気圧の高いソース原料がないために
液体供給を利用した方法などをとる必要がある。また、
各元素のソースの特性が異なることから最適成膜条件を
設定することが難しい。原料の供給量と膜組成が必ずし
も比例しない状況もある。また、添加物を加える際には
さらにソースの選択をしなくてはいけないため困難さが
増加する。Ｉｎ−ｓｉｔｕで結晶化した膜を得るプロセ
スでは基板の表面（電極表面）の状態、組成によりその
上に形成される膜の特性が変化する。このようにＭＯＣ
ＶＤでは立体形状キャパシタ形成のためのステップカバ
レッジは良好なものの組成制御性、安定性などに問題が
多く実用化が困難であった。

【００１４】

【発明が解決しようとする課題】以上、説明したように
立体のキャパシタを形成する際に、ＭＯＣＶＤ法ではＰ
ｂの制御が困難である。Ｐｂの膜中への取り込みは基板
表面での反応によるために基板表面の特性に影響を受け
易い。また、安定してＰｂ、Ｔｉ、Ｚｒなどのソースガ
スを供給することも困難である。Ｐｂのソースについて
は毒性のものもあり扱い難い問題でもある。このＭＯＣ
ＶＤ法の欠点は、膜の材料をＳＢＴとしても同様のこと
が言える。ＳＢＴの場合は、蒸気圧の高いＢｉの制御が
難しい。特に過剰なＢｉはＰｂと同じで結晶成長には重
要な促進作用を示すが、過剰な状態で膜中に残留すると
リーク電流の増加を引き起こす。一方、ゾルゲル法、Ｍ
ＯＤ法などの塗布方式は、大口径のウェハでも均一な特
性が得られ易い特徴を持っている。真空系などの複雑な
機構を必要とせず、比較的簡単なプロセスで成膜でき
る。ウェハ裏面、ベベル部への回り込み防止策としての
エッジカットも容易にできることなどから扱い易いプロ
セスである。しかし、ＭＯＤ法、ゾルゲル法などの溶液
法ではさらに強誘電体メモリを大容量化あるいは微細化
してゆくに際してのキャパシタの立体化に対応すること
が困難である。通常の塗布法の場合にスピン塗布法が用
いられるが基板表面が平坦に近い場合でないと薬液が塗
布されない領域が発生してしまう。溶液をミスト状態に
してステップカバレッジを向上させる手段も試みられて
いるが、キャパシタ構造のアスペクト比が小さい場合
か、キャパシタサイズが大きい場合に限られる。これら
の点を考えると現状で実績があり、かつ組成、微細構造
の制御性も確立されているスパッタ法を強誘電体、誘電
体薄膜形成法に利用することはかなり有利といえる。

【００１５】但し現状でスパッタ法を用いて平面上の強
誘電体、誘電体キャパシタを形成する際の問題点とし
て、キャパシタ形状にＲＩＥ加工する際にエッチングガ
スやイオンボンバードメントによる膜へのダメージが大
きい問題があった。一般にＰｔ／ＰＺＴ／Ｐｔ構造を持
つ強誘電体キャパシタの場合はＰｔをＣｌ／Ａｒ混合ガ
ス、ＰＺＴをＡｒ／ＣＦ₄ をベースとして混合ガスを用
いてＲＩＥ加工するが、その際の活性ハロゲン元素や活
性水素（ＨＢｒを使用した場合など）によりＰｔとＰＺ
Ｔの界面部分を中心として空間電荷が生じたり、欠陥が
形成されて分極量が劣化する問題があった。特に今後高
集積デバイス用として微細キャパシタを形成する際には
このＲＩＥ加工ダメージを低減する必要があった。以上
の問題を要約すると、面積を大きくするために立体化し
たキャパシタを半導体メモリに適用しようとする場合、
アスペクト比の高い溝（トレンチ）をキャパシタエリア
とすると、ＭＯＣＶＤ法を用いたのでは制御性が悪く、
コストも高く、キャパシタ面積を拡大するには限度があ
った。また、スパッタ法では制御性が良く均一な膜を形
成することは可能であるが、深い溝に形成することは非
常に困難であった。本発明は、このような事情によりな
されたものであり、キャパシタ面積を拡大しながら微細
化を可能にした立体化構造のキャパシタを有する半導体
装置及びその製造方法を提供する。

【００１６】

【課題を解決するための手段】本発明は、絶縁膜に浅い
溝状のキャパシタエリアを形成し、この中に、下部電極
を形成し、ＣＭＰなどにより加工してから、その上にス
パッタにより誘電体膜を形成し、その上に上部電極を形
成してキャパシタを形成することを特徴としている。Ｍ
ＯＣＶＤなどの技術を使用せず従来から用いられている
スパッタ法を用いて立体キャパシタを形成することがで
き、微細セルの実現が可能になる。また、下部電極はＲ
ＩＥエッチングすることがないので加工ダメージが低減
する。

【００１７】すなわち、本発明の半導体装置は、半導体
基板と、前記半導体基板上に形成された絶縁膜と、前記
絶縁膜表面に設けられ、深さＨが開口部の径Ｄの２倍よ
り浅い（Ｈ＜２Ｄ）溝に形成されたキャパシタとを具備
し、前記キャパシタは、前記溝の内壁及び底面に形成さ
れ、端部が前記溝の端部に配置された下部電極と、前記
下部電極の上に形成され、端部が前記溝の周辺に延在し
ている誘電体膜と、前記誘電体膜の上に形成され、端部
が前記誘電体膜の端部と実質的に同じ位置に配置されて
いる上部電極とから構成されていることを特徴としてい
る。また、本発明の半導体装置は、半導体基板と、前記
半導体基板上に形成された絶縁膜と、前記絶縁膜表面に
設けられ、深さＨが開口部の径Ｄの２倍より浅い（Ｈ＜
２Ｄ）溝に形成されたキャパシタとを具備し、前記キャ
パシタは、前記溝の内壁及び底面に形成され、端部がこ
の溝の周辺に延在している下部電極と、前記下部電極の
上に形成され、端部が前記下部電極の端部と実質的に同
じ位置に配置されている誘電体膜と、前記誘電体膜の上
に形成され、端部が前記誘電体膜の端部と実質的に同じ
位置に配置されている上部電極とから構成されているこ
とを特徴としている。

【００１８】また、本発明の半導体装置は、半導体基板
と、前記半導体基板上に形成された絶縁膜と、前記絶縁
膜表面に設けられ、深さＨが開口部の径Ｄの２倍より浅
い（Ｈ＜２Ｄ）溝に形成されたキャパシタとを具備し、
前記キャパシタは、前記溝の内壁及び底面に形成され、
端部が前記溝側壁の前記絶縁膜表面より深い位置に配置
された下部電極と、前記下部電極の上に形成され、端部
が前記溝側壁の端部に配置されている誘電体膜と、前記
誘電体膜の上に形成され、端部が実質的に前記絶縁膜表
面と同じ面に形成されている上部電極とから構成されて
いることを特徴としている。前記誘電体膜は、スパッタ
リング成長され、その成長方向は前記溝の側壁及び底面
に対し垂直であるようにしても良い。前記溝の側壁の底
面とのなす角度が９０度より大きいようにしても良い。
前記誘電体膜は、ＡＢＯ₃ を化学式としたペロブスカイ
ト構造を有するようにしても良い。前記誘電体膜を構成
するＡ元素がＰｂ、Ｂａ、Ｓｒ、Ｃａ、Ｌａから選ばれ
た小なくとも１種、Ｂ元素がＴｉ、Ｚｒ、Ｎｂ、Ｔａ、
Ｆｅ、ＷＣｏ、Ｎｉから選ばれた少なくとも１種からな
るようにしても良い。前記下部電極及び前記上部電極の
少なくとも一方の電極材料がＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ
_X 、ＲｕＯ_X など貴金属及び貴金属の酸化物あるいはＳ
ｒＲｕＯ₃ 、（Ｌａ_0.5 Ｓｒ_0.5 ）ＣｏＯ₃ から選ばれ
るペロブスカイト型導電性酸化物もしくは超伝導膜を主
成分とするようにしても良い。

【００１９】本発明の半導体装置の製造方法は、半導体
基板上に絶縁膜を形成する工程と、前記絶縁膜表面に設
けられ、深さＨが開口部の径Ｄの２倍より浅い（Ｈ＜２
Ｄ）溝を形成する工程と、前記絶縁膜上及び前記溝の内
部に下部電極材料を堆積させる工程と、前記堆積された
下部電極材料をＣＭＰ法によりポリッシングして前記溝
内に下部電極を形成する工程と、前記下部電極上にスパ
ッタリングにより誘電体膜を堆積させる工程と、前記誘
電体膜上に上部電極を堆積させる工程と、前記誘電体膜
と前記下部電極とを前記溝の周辺部に端部が延在し、且
つれぞれの端部が同じ位置に配置されるようにパターニ
ングして前記下部電極、前記誘電体膜及び前記上部電極
から構成されたキャパシタを形成する工程とを具備した
ことを特徴としている。また、本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜表面に設けられ、深さＨが開口部の径の２倍よ
り浅い（Ｈ＜２Ｄ）溝を形成する工程と、前記絶縁膜上
及び前記溝の内部に下部電極を堆積させる工程と、前記
下部電極上にスパッタリングにより誘電体膜を堆積させ
る工程と、前記誘電体膜上に上部電極を堆積させる工程
と、前記下部電極と、前記誘電体膜と、前記下部電極と
を前記溝の周辺部に端部が延在し、且つれぞれの端部が
同じ位置に配置されるようにパターニングして前記下部
電極、前記誘電体膜及び前記上部電極から構成されたキ
ャパシタを形成する工程とを具備したことを特徴として
いる。図８は、キャパシタが形成される溝のアスペクト
比（Ｈ／Ｄ）の変化に伴うキャパシタ特性の変化を示す
特性図であり、縦軸にキャパシタを流れる電流密度（Ａ
／ｃｍ² ）、横軸にアスペクト比（Ｈ／Ｄ）を表わして
いる。図１に示すようにＤは溝径、Ｈは溝の深さであ
る。図に示すように、特定のアスペクト比で急に電流密
度が上がってキャパシタ特性が劣化する。その劣化点
は、溝のテーパ角が９０度（実線）の場合が大体１．４
（＝Ｈ／Ｄ）であり、テーパ角が１０５度（点線）にな
ると、劣化点は、大体２．１になる。つまり、劣化点
は、約１．４〜２．１の範囲にある。溝の深さが深けれ
ばキャパシタ特性が悪くなり、浅ければ単位容量の増大
に繋がらない。したがって、アスペクト比は、ほぼ２か
それより小さいことが好ましい。すなわち、本発明は、
前記劣化点より小さいことが好ましい。

【００２０】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図４を参照して第１
の実施例を説明する。図１及び図２は、ＰＺＴ薄膜を用
いた強誘電体メモリ（Ferroelectric ＲＡＭ）の製造工
程断面図、図３は、半導体基板に形成された強誘電体メ
モリの断面図、図４は、Ferroelectric ＲＡＭセルの回
路構成図である。図４は、１トランジスタ・１キャパシ
タ構成の強誘電体メモリセルの等価回路を示しており、
これはＤＲＡＭセルの等価回路と同じ回路接続を有す
る。Ｃは、ペロブスカイト構造を有する強誘電体を電極
間絶縁膜に用いた情報記録用のキャパシタ、Ｑは、この
キャパシタに直列に接続されている電荷転送用ＭＯＳト
ランジスタ、ＷＬは、このＭＯＳトランジスタのゲート
に接続されているワード線、ＢＬは、ＭＯＳトランジス
タのソース／ドレイン領域の一方に接続されているビッ
ト線、ＰＬは、上記キャパシタの一端（プレート）に接
続されているプレート線、ＶＰＬはプレート線電圧であ
る。

【００２１】図３に示すように、シリコンなどの半導体
基板１に通常プロセスによりＭＯＳトランジスタをＣＭ
ＯＳ構造に形成する。トランジスタ領域上にＰＳＧ(Pho
spho-Silicate Glass)、ＢＰＳＧ(Boron-doped Phospho
-Silicate Glass)などを材料とする絶縁膜２をＣＶＤ(C
hemical Vapour Deposition)法などにより形成する。キ
ャパシタとＭＯＳトランジスタのソース／ドレイン領域
１１の一方との接続をタングステン（Ｗ）や多結晶シリ
コンからなる接続プラグ３を用いて行う。プラグとして
はＣＶＤで形成されたＴｉＮなど使用する。プラグの形
成にはブランケットＣＶＤ法とＣＭＰとを併用する。ま
ず、後工程で行われる強誘電体膜の形成あるいはその後
のキャパシタ特性確保のための酸素中アニールプロセス
において、接続プラグ３の表面が酸化することを防止す
る目的からバリアメタル層４を形成する。バリアメタル
層４としてＴｉＡｌＮ（Ｔｉ／Ａｌ＝０．７／０．３
（モル比））を用い、その厚さは約５０ｎｍである。キ
ャパシタの下部電極下全面にバリアメタル層を形成する
必要はなく、接続プラグ３をリセスした状態でその上に
のみバリアメタル層を形成してもよいし、下部電極の底
面の全面に形成してもよい。バリアメタル層の形成方法
により全体のプロセスが若干異なってくる。ＤＣマグネ
トロンスパッタ法を用いて接続プラグ３との接続面にこ
のバリアメタル層４を成膜させる（図１（ａ））。

【００２２】バリアメタル層４を個々のキャパシタ部分
に分離し（接続プラグ上に埋め込む場合はすでに分離さ
れた状態になっている）、さらに、その上にＴＥＯＳな
どの材料を用いたＣＶＤ法によりシリコン酸化膜５を形
成する（図１（ｂ））。シリコン酸化膜５の厚さは立体
キャパシタの深さに相当するためにキャパシタサイズに
合わせて調整する。キャパシタに必要とされる容量とし
ては３０ｆＣ程度である。したがって、チタン酸・ジル
コン酸鉛（ＰＺＴ）膜を使用した場合では仮に残留分極
量を１０μＣ／ｃｍ₂ とすると０．５×０．５μｍの平
面キャパシタで２５ｆＣなので、これより小さいサイズ
のキャパシタでは立体化が必要となってくる。そのため
にキャパシタエリアにアスペクト比の小さい浅い溝（凹
部）６を形成する（図１（ｃ））。アスペクト比０．５
とすると側面で約２倍の面積がとれるために容量が３倍
となる。実際には誘電体膜の厚さのスケーリング効果が
小さく、キャパシタサイズがそれに律速される。凹型の
キャパシタを形成するためのシリコン酸化膜５に形成さ
れた浅い溝６は、ＲＩＥによるエッチング加工により形
成される。ＲＩＥにはＣＦ₄ などのフロロカーボンガス
を使用する。

【００２３】次に、バリアメタル層４を形成した上の凹
部分（浅い溝）６にスパッタ法より下部電極７を成膜す
る（図１（ｄ））。この際、ステップカバレッジをあげ
るために、例えば、ロングスロースパッタなどの方式を
用いる。本発明に係るキャパシタでは凹部のアスペクト
比が１以下程度のものが主体であるために、通常のスパ
ッタでも可能である。下部電極７にはＲｕを使用する。
Ｒｕは、ＰＺＴ膜を誘電体膜とするキャパシタ電極とし
て使用されるとＰＺＴ膜との界面部分にＲｕＯ ₂ からな
る導電性酸化物層が形成され、ＰＺＴの疲労特性（分極
反転を繰り返したときの分極量の劣化現象）が向上（劣
化が少なくなる）する。Ｒｕは、この導電性酸化物層Ｒ
ｕＯ₂ を形成すること、酸素を含むガスでのドライエッ
チングが良好なこと、ＰｔやＩｒなどの貴金属と比較し
て材料費が安価なことなどの特徴がある。厚さ約５０ｎ
ｍのＲｕを形成した後にキャパシタを形成する凹部（浅
い溝）６にレジスト（図示しない）を入れ、ＣＭＰ(Che
mical Mechanical Polishing) により凹部６の内部のみ
に残すような構造にＲｕ下部電極７を加工する（図２
（ａ））。

【００２４】この実施例では、ＰＺＴ膜の成膜後に上部
電極と下部電極がキャパシタのエッジ部分で短絡するこ
とを防ぐためにＲｕ下部電極７のエッジ部分をレジスト
を利用してエッチングによりＣＭＰ平坦部（シリコン酸
化膜５の表面）より下となるように加工する。キャパシ
タ以外の部分に形成されたＲｕは、下地のシリコン酸化
膜５をストッパーとしてＣＭＰ処理を行うことができ
る。キャパシタ上面からレジストで覆われていないＲｕ
エッジ部分をドライエッチもしくはウエットエッチング
する。次に、下部電極７を加工したシリコン酸化膜５上
にスパッタ法を用いてＰＺＴ膜からなる誘電体膜８を形
成する（図２（ｂ））。成膜方法としては、ＲＦマグネ
トロンスパッタ法を採用する。ここの場合、Ｐｂ量を１
０％程度多くしたＰＺＴセラミックターゲットを使用す
る。ターゲットの組成は、Ｐｂ_1.10Ｌａ_0.05Ｚｒ_0.4 Ｔ
ｉ_0.6 Ｏ₃ である。ＰＺＴセラミックターゲットは、密
度の高いものがスパッタ速度が大きく水分などに対する
耐環境性も良好であるため、理論密度９８％のセラミッ
ク焼給体を使用する。スパッタ時にはプラズマにより基
板温度の上昇や飛来粒子によるボンバードメントがある
ために、シリコン半導体基板からのＰｂの蒸発やＳｉス
パッタが起こり、膜中のＰｂ量の欠損が生じ易い。ター
ゲット中の過剰Ｐｂは、それを補償するために加えてあ
る。Ｚｒ、Ｔｉ、Ｌａなどの元素は、ターゲット組成と
ほぼ同じ量で膜に取り込まれるため、望むような組成比
のものを用いればよい。

【００２５】電気特性がＰＺＴ膜の組成などで不安定な
場合にはシード層を形成し、その上にＰＺＴ膜を成膜す
ることができる。ここでは結晶化するＰＺＴ膜の構造・
電気特性を改良するために、酸素を導入したスパッタ法
を利用している。Ａｒ／Ｏ₂中でスパッタ成膜したＰＺ
Ｔアモルファス膜では、結晶化プロセスにおいて膜にク
ラックが生じ、基板全面にＰＺＴ膜が白濁する現象が見
られた。微細構造を観察するとＰＺＴ膜に無数のクラッ
クが大きく入っていた。この現象は、５インチのターゲ
ットを用いて他のスパッタ装置で成膜した場合にも同様
に発生した。一方、Ａｒ中で成膜した膜では結晶化後で
もクラックの発生はなかった。このことから２段階の成
膜を実施した。最初に酸素を導入した雰囲気でスパッタ
成膜してシード層を形成し、後に通常のＡｒ中スパッタ
によりＰＺＴ膜本体を成膜する方法である。スパッタ条
件は、ターゲット−基板間距離が６０ｎｍ、回転式のマ
グネットを用いて１２インチのセラミックＰＺＴターゲ
ットに対し１．０−１．５ｋＷであり、この条件でスパ
ッタを行なう。最初の段階ではガス圧０．５−２．０Ｐ
ａでＡｒに酸素を２０％導入した条件で１５−３０秒成
膜し２−５ｎｍ厚さのＰＺＴアモルファス膜を形成す
る。このＰＺＴアモルファス膜の上に再度Ａｒガスのみ
を使用してガス圧０．５−２．０Ｐａ、１．０−１．５
ｋＷの電力にて約５分間のＲＦマグネトロンスパッタを
行なう。膜厚は２５０−３００ｎｍである。ＰＺＴ成膜
前にターゲット表面の状態、温度、チャンバー内環境を
一定とするため約１時間のプレスパッタを同じスパッタ
条件にて行なう。Ｐｂ量及び結晶化後の構造・電気特性
はこのプレスパッタにより大きく変化してしまう。

【００２６】次に、ＲＴＡを用いて酸素気流中６５０
℃、５秒の加熱によりペロブスカイト相を結晶化させ
る。ＸＲＤにより結晶構造を調べたところ、ペロブスカ
イト相で（１１１）面からの非常に強い反射が得られ
た。微細構造の観察結果では、０．５−１．５μｍ径の
ＰＺＴ粒子がＰｔ上に形成されており、膜表面の平滑性
も改善されていることが分かった。この時のキャパシタ
凹部エッジでのカバレッジは良好であった。ＰＺＴ膜を
ウェハ全面に残さない場合には、この段階でキャパシタ
以外の部分のＰＺＴ膜をＣＭＰにて除去する。この工程
（ＰＺＴ膜に対するＣＭＰ処理）は、上部電極を形成し
た後に上部電極をＣＭＰする際に同時に行なうようにし
ても良い。また、ＰＺＴ膜を結晶化する前の工程でアモ
ルファスの状態のＰＺＴをＣＭＰで処理することも可能
である。

【００２７】次に、ＰＺＴ結晶膜８上に上部電極９であ
るＲｕ膜をＤＣマグネトロンスパッタにより形成してキ
ャパシタ構造を形成する（図２（ｃ））。上部電極パタ
ーンは、ＣＭＰを用いてキャパシタ部にのみ残してもよ
いが、ＲＩＥを用いて、酸素、塩素の混合ガス中でエッ
チングを行ない微細パターンを形成してもよい。この場
合は、ＰＺＴ膜８の周辺部（すなわち、凹部６から離れ
たシリコン酸化膜上で上部電極を加工するためにＰＺＴ
キャパシタ本体にはダメージは入らない。上部電極との
密着性、結晶の整合性を向上させるために５００℃で窒
素中３０秒のアニール処理を施して強誘電体特性を得
た。強誘電性を電荷量Ｑ−印可電圧Ｖのヒステリシス特
性にて調べた結果、分極量２Ｐｒ（残留分極×２）で約
４０μＣ／ｃｍ² を示し、８インチシリコンウェハの全
面に同程度の分極量と抗電界をもつＰＺＴ膜であること
が判った。抗電圧も１Ｖ程度と低い値が得られた。この
試料の疲労特性を評価した結果、疲労特性評価は、５０
μｍ×５０μｍの面積に相当するアレイで評価したとこ
ろ、１Ｅ１２サイクルまで分極量の変化がなく、リーク
電流も５Ｖ印加時で１０^-8Ａ／ｃｍ² オーダーと低い値
であった。キャパシタ上部電極９からのコンタクトは、
通常のＬＳＩ作製プロセスを用いて行われる。すなわ
ち、絶縁膜とＲＩＥ、配線成膜工程を繰り返すことによ
りキャパシタからの配線の引き出しを行なう。

【００２８】次に、キャパシタを被覆するようにシリコ
ン酸化膜５、ＰＺＴ膜８及び上部電極９の上にシリコン
酸化膜１０などの絶縁膜を形成させる。絶縁膜１０は、
ＴＥＯＳ膜（ＳｉＯ₂ 膜）などからなる。絶縁膜１０
は、ＣＭＰなどにより平坦化される。絶縁膜１０にはエ
ッチングによりコンタクト孔及び配線溝が形成され、そ
こにアルミニウムなどの金属配線１２が埋め込み形成さ
れる。キャパシタＣは、シリコン酸化膜５の凹部に形成
されている。キャパシタＣの下部電極７は、層間絶縁膜
に形成されたコンタクト孔に埋め込まれたタングステン
などの接続プラグを介して半導体基板１に形成されたＭ
ＯＳトランジスタＴｒのソース／ドレイン領域１１と電
気的に接続されている。層間絶縁膜５の下に形成されて
いる層間絶縁膜２には多層金属配線１３が形成されてい
る（図３）。この実施例は、微細キャパシタを形成する
ために立体形状を作製する方法として、キャパシタエリ
アに浅い溝を形成し、スパッタ法で立体形状キャパシタ
を形成したことにより、キャパシタ面積が広く維持され
ながら強誘電体膜を安定して形成可能であり、電極材料
の成膜も容易である。また、ＣＭＰを併用することで従
来大きく影響したＲＩＥ時のダメージを回避することが
できるのでキャパシタの信頼性も向上する。

【００２９】次に、図５を参照して第２の実施例を説明
する。図５（ａ）は、半導体基板に形成された強誘電体
メモリの断面図である。シリコンなどの半導体基板に通
常プロセスによりＭＯＳトランジスタを形成する。トラ
ンジスタ領域上にＰＳＧ、ＢＰＳＧなどを材料とする絶
縁膜２２をＣＶＤ法などにより形成する。キャパシタと
ＭＯＳトランジスタのソース／ドレイン領域の一方との
接続をタングステン（Ｗ）や多結晶シリコンからなる接
続プラグ２３を用いて行う。接続プラグとしてはＣＶＤ
で形成されたＴｉＮなどの使用も可能である。プラグの
形成にはブランケットＣＶＤ法とＣＭＰとを併用する。
接続プラグ２３の表面が酸化することを防止するための
バリアメタル層２４を形成する。バリアメタル層２４と
してＴｉＡｌＮ（Ｔｉ／Ａｌ＝０．９／０．１（モル
比））を用い、その厚さは約５０ｎｍである。キャパシ
タの下部電極下全面にバリアメタル層を形成する必要は
なく、接続プラグ２３をリセスした状態でその上にのみ
バリアメタル層を形成してもよいし、下部電極の底面の
全面に形成してもよい。バリアメタル層の形成方法によ
り全体のプロセスが若干異なってくる。ＤＣマグネトロ
ンスパッタ法を用いて接続プラグ２３との接続面にバリ
アメタル層２４を成膜させる。バリアメタル層２４を個
々のキャパシタ部分に分離し（接続プラグ上に埋め込む
場合はすでに分離された状態になっている）、さらに、
その上にＴＥＯＳなどの材料を用いたＣＶＤ法によりシ
リコン酸化膜２５を形成する。シリコン酸化膜２５の厚
さは立体キャパシタの深さに相当するためにキャパシタ
サイズに合わせて調整する。

【００３０】キャパシタに必要とされる容量としては３
０ｆＣ程度である。したがって、チタン酸・ジルコン酸
鉛（ＰＺＴ）膜を使用したFerroelectric ＲＡＭの場合
では仮に残留分極量を１０μＣ／ｃｍ₂ とすると０．５
×０．５μｍの平面キャパシタで２５ｆＣなので、これ
より小さいサイズのキャパシタでは立体化が必要となっ
てくる。そのためにキャパシタエリアにアスペクト比の
小さい浅い溝（凹部）２６を形成する。アスペクト比
０．５とすると側面で約２倍の面積がとれるために容量
が３倍となる。実際には誘電体膜の厚さのスケーリング
効果が小さく、キャパシタサイズがそれに律速される。
凹型のキャパシタを形成するためのシリコン酸化膜２５
に形成された浅い溝２６は、ＲＩＥによるエッチング加
工により形成される。ＲＩＥにはＣＦ₄ などのフロロカ
ーボンガスを使用する。次にバリアメタル層２４を形成
した上の凹部分（浅い溝）２６にスパッタ法より下部電
極２７を成膜する。次に、下部電極２７が堆積されたシ
リコン酸化膜２５上にスパッタ法を用いてＰＺＴ膜から
なる誘電体膜２８を堆積させる。成膜方法としては、Ｒ
Ｆマグネトロンスパッタ法を採用する。ここの場合、Ｐ
ｂ量を１０％程度多くしたＰＺＴセラミックターゲット
を使用する。ターゲットの組成は、Ｐｂ_1.10Ｌａ_0.05Ｚ
ｒ_0.4 Ｔｉ_0.6 Ｏ₃ である。電気特性がＰＺＴ膜の組成
などで不安定な場合にはシード層を形成し、その上にＰ
ＺＴ膜を成膜することができる。ここでは結晶化するＰ
ＺＴ膜の構造・電気特性を改良するために、酸素を導入
したスパッタ法を利用している。

【００３１】この実施例では２段階の成膜を実施した。
最初に酸素を導入した雰囲気でスパッタ成膜してシード
層を形成し、後に通常のＡｒ中スパッタによりＰＺＴ膜
本体を成膜する方法である。スパッタ条件は、ターゲッ
ト−基板間距離が６０ｎｍ、回転式のマグネットを用い
て、１２インチのセラミックＰＺＴターゲットに対し
１．０−１．５ｋＷであり、この条件でスパッタを行な
う。最初の段階ではガス圧０．５−２．０ＰａでＡｒに
酸素を２０％導入した条件で１５−３０秒成膜し２−５
ｎｍ厚さのＰＺＴアモルファス膜を形成する。このＰＺ
Ｔアモルファス膜の上に再度Ａｒガスのみを使用してガ
ス圧０．５−２．０Ｐａ、１０−１．５ｋＷの電力にて
約５分間のＲＦマグネトロンスパッタを行なう。膜厚は
２５０−３００ｎｍである。ＰＺＴ成膜前にターゲット
表面の状態、温度、チャンバー内環境を一定とするため
約１時間のプレスパッタを同じスパッタ条件にて行な
う。次に、ＲＴＡを用いて酸素気流中６５０℃、５秒の
加熱によりペロブスカイト相を結晶化させる。ＸＲＤに
より結晶構造を調べたところ、ペロブスカイト相で（１
１１）面からの非常に強い反射が得られた。微細構造の
観察結果では、０．５−１．５μｍ径のＰＺＴ粒子がＰ
ｔ上に形成されており、膜表面の平滑性も改善されてい
ることが分かった。次に、ＰＺＴ結晶膜８上に上部電極
９であるＲｕ膜をＤＣマグネトロンスパッタにより形成
してキャパシタ構造を形成する。

【００３２】以上の積層された下部電極２７、誘電体膜
２８及び上部電極２９は、積層された状態でパターニン
グされる。これら積層体の端部は、キャパシタエリアの
凹部２６を越えて、凹部２６周辺まで延在している。そ
して、それらの端部は、実質的に同じ位置に配置されて
いる。パターニングは、ＲＩＥを用いて、酸素及び塩素
の混合ガス中でエッチングを行なって微細パターンを形
成する。この場合は、ＰＺＴ膜８の周辺部（すなわち、
凹部２６から少し離れたシリコン酸化膜上）で上部電極
などを加工するためにＰＺＴキャパシタ本体へダメージ
が入らない。強誘電性を電荷量Ｑ−印加電圧Ｖのヒステ
リシス特性で調べた結果、分極量２Ｐｒ（残留分極×
２）で約４０μＣ／ｃｍ² を示し、８インチシリコンウ
ェハの全面に同程度の分極量と抗電界をもつＰＺＴ膜で
あることが判った。抗電圧も１Ｖ程度と低い値が得られ
た。この試料の疲労特性を評価した結果、疲労特性評価
は、５０μｍ×５０μｍの面積に相当するアレイで評価
したところ、１Ｅ１２サイクルまで分極量の変化がな
く、リーク電流も５Ｖ印加時で１０^-8Ａ／ｃｍ² オーダ
ーと低い値であった。キャパシタ上部電極２９からのコ
ンタクトは、通常のＬＳＩ作製プロセスを用いて行われ
る。すなわち、絶縁膜とＲＩＥ、配線成膜工程を繰り返
すことによりキャパシタからの配線の引き出しを行な
う。

【００３３】以上、この実施例では、前記半導体基板上
に形成された絶縁膜表面に設けられ、深さＨが開口部の
径Ｄの２倍より浅い（Ｈ＜２Ｄ）溝に形成されたキャパ
シタが前記溝の内壁及び底面に形成され、端部がこの溝
の周辺に延在している下部電極と、前記下部電極の上に
形成され、端部が前記下部電極の端部と実質的に同じ位
置に配置されている誘電体膜と、前記誘電体膜の上に形
成され、端部が前記誘電体膜の端部と実質的に同じ位置
に配置されている上部電極とから構成されているので、
図６の参考例に示すように絶縁膜表面において電極間の
短絡が発生するような事態に至ることは著しく減少して
安定なキャパシタ特性が得られる。

【００３４】次に、図５（ｂ）に記載された半導体基板
に形成された強誘電体メモリを説明する。シリコンなど
の半導体基板に通常プロセスによりＭＯＳトランジスタ
を形成する。トランジスタ領域上にＰＳＧ、ＢＰＳＧな
どを材料とする絶縁膜３２をＣＶＤ法などにより形成す
る。キャパシタとＭＯＳトランジスタのソース／ドレイ
ン領域の一方との接続をタングステン（Ｗ）や多結晶シ
リコンからなる接続プラグ３３を用いて行う。接続プラ
グとしてはＣＶＤで形成されたＴｉＮなども使用でき
る。プラグの形成にはブランケットＣＶＤ法とＣＭＰと
を併用する。接続プラグ３３の表面が酸化することを防
止するためのバリアメタル層３４を形成する。バリアメ
タル層３４としてＴｉＡｌＮ（Ｔｉ／Ａｌ＝０．９／
０．１（モル比））を用い、その厚さは約５０ｎｍであ
る。ＤＣマグネトロンスパッタ法を用いて接続プラグ２
３との接続面にバリアメタル層３４を成膜させる。さら
に、その上にＴＥＯＳなどの材料を用いたＣＶＤ法によ
りシリコン酸化膜３５を形成する。シリコン酸化膜３５
の厚さは立体キャパシタの深さに相当するためにキャパ
シタサイズに合わせて調整する。キャパシタに必要とさ
れる容量としては３０ｆＣ程度である。

【００３５】したがって、チタン酸・ジルコン酸鉛（Ｐ
ＺＴ）膜を使用したFerroelectricＲＡＭの場合では仮
に残留分極量を１０μＣ／ｃｍ₂ とすると０．５×０．
５μｍの平面キャパシタで２５ｆＣなので、これより小
さいサイズのキャパシタでは立体化が必要となってく
る。そのためにキャパシタエリアにアスペクト比の小さ
い浅い溝（凹部）３６を形成する。アスペクト比０．５
とすると側面で約２倍の面積がとれるために容量が３倍
となる。実際には誘電体膜の厚さのスケーリング効果が
小さく、キャパシタサイズがそれに律速される。凹型の
キャパシタを形成するためのシリコン酸化膜３５に形成
された浅い溝３６は、ＲＩＥによるエッチング加工によ
り形成される。ＲＩＥにはＣＦ₄ などのフロロカーボン
ガスを使用する。この実施例では、浅い溝３６の側壁の
底面とのなす角度は、９０度より大きくしている。この
ような角度に傾斜させるとスパッタリングによる成膜特
性が向上して角部でも均一成膜が得られる。

【００３６】次に、バリアメタル層３４を形成した上の
浅い溝（凹部）３６にスパッタ法より厚さ約５０ｎｍの
Ｒｕ下部電極３７を成膜する。そして表面をＣＭＰによ
り凹部６の内部のみに残すような構造にＲｕ下部電極３
７を加工する。この実施例では、Ｒｕ下部電極３７のエ
ッジ部分をＣＭＰ平坦部（シリコン酸化膜３５の表面）
と同じ面になるように加工する。キャパシタ以外の部分
に形成されたＲｕは、除去される。次に、下部電極３７
が堆積されたシリコン酸化膜３５上にスパッタ法を用い
てＰＺＴ膜からなる誘電体膜３８を堆積させる。成膜方
法としては、ＲＦマグネトロンスパッタ法を採用する。
ここの場合、Ｐｂ量を１０％程度多くしたＰＺＴセラミ
ックターゲットを使用する。ターゲットの組成はＰｂ
_1.10Ｌａ_0.05Ｚｒ_0.4Ｔｉ_0.6 Ｏ₃ である。ここでは結
晶化するＰＺＴ膜の構造・電気特性を改良するために、
酸素を導入したスパッタ法を利用している。この実施例
では２段階の成膜を実施した。最初に酸素を導入した雰
囲気でスパッタ成膜してシード層を形成し、後に通常の
Ａｒ中スパッタによりＰＺＴ膜本体を成膜する方法であ
る。スパッタ条件は、ターゲット−基板間距離が６０ｎ
ｍ、回転式のマグネットを用いて、１２インチのセラミ
ックＰＺＴターゲットに対し１．０−１．５ｋＷであ
り、この条件でスパッタを行なう。

【００３７】最初の段階ではガス圧０．５−２．０Ｐａ
でＡｒに酸素を２０％導入した条件で１５−３０秒成膜
し２−５ｎｍ厚さのＰＺＴアモルファス膜を形成する。
このＰＺＴアモルファス膜の上に再度Ａｒガスのみを使
用してガス圧０．５−２．０Ｐａ、１０−１．５ｋＷの
電力にて約５分間のＲＦマグネトロンスパッタを行な
う。膜厚は２５０−３００ｎｍである。ＰＺＴ成膜前に
ターゲット表面の状態、温度、チャンバー内環境を一定
とするため約１時間のプレスパッタを同じスパッタ条件
にて行なう。次に、ＲＴＡを用いて酸素気流中６５０
℃、５秒の加熱によりペロブスカイト相を結晶化させ
る。ＸＲＤにより結晶構造を調べたところ、ペロブスカ
イト相で（１１１）面からの非常に強い反射が得られ
た。微細構造の観察結果では、０．５−１．５μｍ径の
ＰＺＴ粒子がＰｔ上に形成されており、膜表面の平滑性
も改善されていることが分かった。次に、ＰＺＴ結晶膜
３８上に上部電極３９であるＲｕ膜をＤＣマグネトロン
スパッタにより形成してキャパシタ構造を形成する。

【００３８】以上の積層された誘電体膜３８及び上部電
極３９は、積層された状態でパターニングされる。これ
ら積層体の端部は、キャパシタエリアの凹部３６を越え
て、凹部３６周辺まで延在している。そして、それらの
端部は、実質的に同じ位置に配置されている。パターニ
ングは、ＲＩＥを用いて、酸素及び塩素の混合ガス中で
エッチングを行なって微細パターンを形成する。この場
合は、ＰＺＴ膜３８の周辺部（すなわち、凹部３６から
少し離れたシリコン酸化膜３５上）で上部電極３９など
を加工するためにＰＺＴキャパシタ本体へダメージが入
らない。強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシ
ス特性で調べた結果、分極量２Ｐｒ（残留分極×２）で
約４０μＣ／ｃｍ² を示し、８インチシリコンウェハの
全面に同程度の分極量と抗電界をもつＰＺＴ膜であるこ
とが判った。抗電圧も１Ｖ程度と低い値が得られた。こ
の試料の疲労特性を評価した結果、疲労特性評価は５０
μｍ×５０μｍの面積に相当するアレイで評価したとこ
ろ、１Ｅ１２サイクルまで分極量の変化がなく、リーク
電流も５Ｖ印加時で１０^-8Ａ／ｃｍ² オーダーと低い値
であった。キャパシタ上部電極３９からのコンタクト
は、通常のＬＳＩ作製プロセスを用いて行われる。すな
わち、絶縁膜とＲＩＥ、配線成膜工程を繰り返すことに
よりキャパシタからの配線の引き出しを行なう。

【００３９】以上、この実施例では、前記半導体基板上
に形成された絶縁膜表面に設けられ深さが径の大きさよ
り浅い溝に形成されたキャパシタが前記溝の内壁及び底
面に形成され、端部が絶縁膜３５表面と同じ面に形成さ
れている下部電極と、前記下部電極の上に形成され、端
部が前記溝の周辺に延在している誘電体膜と、前記誘電
体膜の上に形成され、端部が前記誘電体膜の端部と実質
的に同じ位置に配置されている上部電極とから構成され
ているので、図６の参考例に示すように絶縁膜表面にお
いて電極間の短絡が発生するような事態に至ることは著
しく減少して安定なキャパシタ特性が得られる。

【００４０】次に、図７を参照して誘電体膜の結晶構造
について説明する。図７は、図３に示すFerroelectric
ＲＡＭの誘電体構造を説明する断面図である。シリコン
酸化膜５の凹部６に形成された下部電極７上にスパッタ
法を用いてＰＺＴ膜からなる誘電体膜８が堆積される。
成膜方法としては、ＲＦマグネトロンスパッタ法を採用
する。この場合、Ｐｂ量を１０％程度多くしたＰＺＴセ
ラミックターゲットを使用する。ターゲットの組成はＰ
ｂ_1.10Ｌａ_0.05Ｚｒ_0.4 Ｔｉ _0.6 Ｏ₃ である。ここでは
結晶化するＰＺＴ膜の構造・電気特性を改良するため
に、酸素を導入したスパッタ法を利用している。最初に
酸素を導入した雰囲気でスパッタ成膜してシード層を形
成し、後に通常のＡｒ中スパッタによりＰＺＴ膜本体を
成膜する。次に、ＲＴＡを用いて酸素気流中６５０℃、
５秒の加熱によりペロブスカイト相を結晶化させる。微
細構造の観察結果では、０．５−１．５μｍ径のＰＺＴ
粒子がＰｔ上に形成されており、膜表面の平滑性も改善
されていることが分かった。次にＰＺＴ結晶膜８上に上
部電極９であるＲｕ膜をＤＣマグネトロンスパッタによ
り形成してキャパシタ構造を形成する。下部電極７上に
成長する誘電体膜８は、スパッタリングの成長方向は、
凹部６の側壁及び底面に対し垂直であり、均一に成長し
ている。その結果、均一で密着性の良い誘電体膜が得ら
れる。

【００４１】

【発明の効果】本発明は、スパッタ法で立体形状キャパ
シタを形成するこのであり、強誘電体薄膜を安定して形
成可能であり、電極材料の成膜も容易である。また、Ｃ
ＭＰを併用することで従来大きく影響したＲＩＥ時のダ
メージを回避することが出来るのでキャパシタの信頼性
が向上する。

【図面の簡単な説明】

【図１】本発明による強誘電体キャパシタの製造工程を
示した図。

【図２】従来法による強誘電体キャパシタの製造工程を
示した図。

【図３】従来法による強誘電体キャパシタの製造工程を
示した図。

【図４】本発明及び従来の強誘電体メモリの回路図。

【図５】本発明のキャパシタ構造を示す断面図。

【図６】参考例のキャパシタ構造を示す断面図。

【図７】本発明のキャパシタ構造を示す断面図。

【図８】キャパシタが形成された凹部のアスペクト比と
キャパシタ特性（電流密度）との関係を示す特性図。

【符号の説明】

１・・・半導体基板、 ２、２２、３２・・・絶縁
膜、３、２３、３３・・・接続プラグ、 ４、２４、３
４・・・バリアメタル層、５、２５、３５・・・シリコ
ン酸化膜、６、２６、３６・・・浅い溝（凹部）、
７、２７、３７・・・下部電極、８、２８、３８・・・
強誘電体膜、 ９、２９、３９・・・上部電極、１０
・・・絶縁膜（シリコン酸化膜）、 １１・・・金属
配線、１２・・・ソース／ドレイン領域、 １３・・
・多層金属配線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥村 勝弥 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F038 AC05 AC15 CA10 CA16 EZ11 EZ14 EZ15 EZ20 5F083 AA24 FR02 GA09 JA06 JA14 JA15 JA36 JA38 JA39 JA40 JA42 JA43 MA06 MA17 PR22 PR34 PR40

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に形成された絶縁膜と、 前記絶縁膜表面に設けられ、深さＨが開口部の径Ｄの２
   倍より浅い（Ｈ＜２Ｄ）溝に形成されたキャパシタとを
   具備し、 前記キャパシタは、前記溝の内壁及び底面に形成され、
   端部が前記溝の端部に配置された下部電極と、前記下部
   電極の上に形成され、端部が前記溝の周辺に延在してい
   る誘電体膜と、前記誘電体膜の上に形成され、端部が前
   記誘電体膜の端部と実質的に同じ位置に配置されている
   上部電極とから構成されていることを特徴とする半導体
   装置。
2. 【請求項２】 半導体基板と、 前記半導体基板上に形成された絶縁膜と、 前記絶縁膜表面に設けられ、深さＨが開口部の径Ｄの２
   倍より浅い（Ｈ＜２Ｄ）溝に形成されたキャパシタとを
   具備し、 前記キャパシタは、前記溝の内壁及び底面に形成され、
   端部がこの溝の周辺に延在している下部電極と、前記下
   部電極の上に形成され、端部が前記下部電極の端部と実
   質的に同じ位置に配置されている誘電体膜と、前記誘電
   体膜の上に形成され、端部が前記誘電体膜の端部と実質
   的に同じ位置に配置されている上部電極とから構成され
   ていることを特徴とする半導体装置。
3. 【請求項３】 半導体基板と、 前記半導体基板上に形成された絶縁膜と、 前記絶縁膜表面に設けられ、深さＨが開口部の径Ｄの２
   倍より浅い（Ｈ＜２Ｄ）溝に形成されたキャパシタとを
   具備し、 前記キャパシタは、前記溝の内壁及び底面に形成され、
   端部が前記溝側壁の前記絶縁膜表面より深い位置に配置
   された下部電極と、前記下部電極の上に形成され、端部
   が前記溝側壁の端部に配置されている誘電体膜と、前記
   誘電体膜の上に形成され、端部が実質的に前記絶縁膜表
   面と同じ面に形成されている上部電極とから構成されて
   いることを特徴とする半導体装置。
4. 【請求項４】 前記誘電体膜は、スパッタリング成長さ
   れ、その成長方向は、前記溝の側壁及び底面に対し垂直
   であることを特徴とする請求項１乃至請求項３のいずれ
   かに記載の半導体装置。
5. 【請求項５】 前記溝の側壁の底面とのなす角度が９０
   度より大きいことを特徴とする請求項１乃至請求項４の
   いずれかに記載の半導体装置。
6. 【請求項６】 前記誘電体膜は、ＡＢＯ₃ を化学式とし
   たペロブスカイト構造を有することを特徴とする請求項
   １乃至請求項５のいずれかに記載の半導体装置。
7. 【請求項７】 前記誘電体膜を構成するＡ元素がＰｂ、
   Ｂａ、Ｓｒ、Ｃａ、Ｌａから選ばれた小なくとも１種、
   Ｂ元素がＴｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｆｅ、Ｗ、Ｃｏ、Ｎ
   ｉから選ばれた少なくとも１種からなることを特徴とす
   る請求項６に記載の半導体装置。
8. 【請求項８】 前記下部電極及び前記上部電極の少なく
   とも一方の電極材料がＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ_X 、Ｒ
   ｕＯ_X など貴金属及び貴金属の酸化物あるいはＳｒＲｕ
   Ｏ₃ 、（Ｌａ_0.5 Ｓｒ_0.5 ）ＣｏＯ₃ から選ばれるペロ
   ブスカイト型導電性酸化物もしくは超伝導膜を主成分と
   することを特徴とする請求項１乃至請求項７のいずれか
   に記載の半導体装置。
9. 【請求項９】 半導体基板上に絶縁膜を形成する工程
   と、 前記絶縁膜表面に設けられ、深さＨが開口部の径Ｄの２
   倍より浅い（Ｈ＜２Ｄ）溝を形成する工程と、 前記絶縁膜上及び前記溝の内部に下部電極材料を堆積さ
   せる工程と、 前記堆積された下部電極材料をＣＭＰ法によりポリッシ
   ングして前記溝内に下部電極を形成する工程と、 前記下部電極上にスパッタリングにより誘電体膜を堆積
   させる工程と、 前記誘電体膜上に上部電極を堆積させる工程と、 前記誘電体膜と前記下部電極とを前記溝の周辺部に端部
   が延在し、且つれぞれの端部が同じ位置に配置されるよ
   うにパターニングして前記下部電極、前記誘電体膜及び
   前記上部電極から構成されたキャパシタを形成する工程
   とを具備したことを特徴とする半導体装置の製造方法。
10. 【請求項１０】 半導体基板上に絶縁膜を形成する工程
    と、 前記絶縁膜表面に設けられ、深さＨが開口部の径Ｄの２
    倍より浅い（Ｈ＜２Ｄ）溝を形成する工程と、 前記絶縁膜上及び前記溝の内部に下部電極を堆積させる
    工程と、 前記下部電極上にスパッタリングにより誘電体膜を堆積
    させる工程と、 前記誘電体膜上に上部電極を堆積させる工程と、 前記下部電極と、前記誘電体膜と、前記下部電極とを前
    記溝の周辺部に端部が延在し、且つれぞれの端部が同じ
    位置に配置されるようにパターニングして前記下部電
    極、前記誘電体膜及び前記上部電極から構成されたキャ
    パシタを形成する工程とを具備したことを特徴とする半
    導体装置の製造方法。