CN110875316B - 存储器装置及其制造方法 - Google Patents

Abstract

本发明提供一种存储器装置及其制造方法。该存储器装置包括形成于基板上的层间绝缘层、形成于层间绝缘层中的导电接触插塞、形成于导电接触插塞上的导电阻挡层以及形成于导电阻挡层上的电容结构。导电接触插塞的顶表面的面积小于导电阻挡层的底表面的面积，且导电接触插塞的顶表面完全地被导电阻挡层的底表面所覆盖。本发明可以有效地改善存储器装置的良品率与临界尺寸。

Description

存储器装置及其制造方法

技术领域

本发明是有关于一种存储器装置，且特别是有关于一种具有电容结构的存储器装置及其制造方法。

背景技术

动态随机存取存储器(dynamic random access memory,DRAM)具有体积小、存储容量大、读写速度快及产品寿命长等优点，因而广泛地使用在各式各样的电子产品中。

于已知的动态随机存取存储器的制作方法中，电容结构是形成于多层绝缘结构的多个引线孔中。在后续移除多层绝缘结构的过程中，电容结构的底部容易受到损伤，进而使后续的刻蚀液容易经损伤的电容结构渗入底下的层间绝缘层或导电接触插塞。如此一来，会使层间绝缘层、导电接触插塞，甚至更底下的基板中的元件受到损伤，进而大幅降低存储器装置的良品率。

为改善上述问题，可增加电容结构的底层电极的厚度。然而，底层电极呈杯状，随着底层电极变厚，其侧壁亦变厚，且内径将缩小，进而使底层电极与设置于底层电极上的介电层的接触表面积变小。如此，将导致电容结构的电容值变小，进而降低存储器的效能。再者，这样的解决方案难以降低临界尺寸，而不利于存储器的小型化。

随着电子产品日渐小型化的趋势，对于存储器装置亦有逐渐小型化的需求。然而，随着存储器装置的小型化，提高产品的良品率变得更为困难。因此，对于且具有高良品率的存储器装置及其制造方法仍有所需求。

发明内容

本发明的一实施例揭示一种存储器装置，包括：层间绝缘层，形成于基板上；导电接触插塞，形成于层间绝缘层中；导电阻挡层，形成于导电接触插塞上，导电接触插塞的顶表面的面积小于导电阻挡层的底表面的面积，且导电接触插塞的顶表面完全地被导电阻挡层的底表面所覆盖；及电容结构，形成于导电阻挡层上。此电容结构包括：第一电极层，形成于导电阻挡层上，第一电极层定义出第一凹陷区；介电层，形成于第一电极层上；以及第二电极层，形成于介电层上。

本发明的另一实施例揭示一种存储器装置的制造方法，包括：形成层间绝缘层于基板上；形成导电接触插塞于层间绝缘层中；形成多层绝缘结构于层间绝缘层上；形成引线孔于多层绝缘结构中，其中引线孔露出导电接触插塞；形成导电阻挡层于引线孔的底部，其中导电接触插塞的顶表面的面积小于导电阻挡层的底表面的面积，且导电接触插塞的顶表面完全地被导电阻挡层的底表面所覆盖；顺应性地形成第一电极层于多层绝缘结构及导电阻挡层上，其中第一电极层定义出凹陷区；移除多层绝缘结构；形成介电层于第一电极层上；以及形成第二电极层于介电层上。

本发明可以有效地改善存储器装置的良品率与临界尺寸。

附图说明

图1至图9为本发明一些实施例的存储器装置在工艺的各个阶段的剖面示意图。

图10为本发明另一些实施例的存储器装置的剖面示意图。

附图标号

100～存储器装置 125～引线孔

102～基板 126～第四绝缘层

104～隔离结构 127～凹陷区

106～埋入式字线 128～第五绝缘层

112～第一子层 135～凹陷区

114～第二子层 136～牺牲层

115～引线孔 138～图案化的掩膜层

116～导电接触插塞 140～导电阻挡层

116a～第一导电部件 140a～第一阻挡材料

116b～导电衬层 140a’～第一阻挡层

116c～第二导电部件 140b～第二阻挡材料

120～第一绝缘层 140b’～第二阻挡层

122～第二绝缘层 142～第一电极材料

124～第三绝缘层 142’～第一电极层

144～介电层 200～存储器装置

145～中空区 T1、T2、T3～厚度

146～第二电极层 T4、T5～厚度

155～中空区 H1、H2～高度

160～导电阻挡层

具体实施方式

为使本发明的上述和其他目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。然而，任何所属技术领域中相关技术人员将会了解本发明中各种特征结构仅用于说明，并未依照比例描绘。事实上，为了使说明更加清晰，可任意增减各种特征结构的相对尺寸比例。再者，本揭露的不同范例中可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。

在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。

图1至图9为本发明一些实施例的存储器装置100在工艺的各个阶段的剖面示意图。

请参照图1，形成层间绝缘层于基板102上，图案化层间绝缘层，以形成暴露出基板102的多个开口，并形成多个导电接触插塞116于这些开口中。基板102的材料可包括硅、含硅半导体、绝缘层上覆硅(silicon on insulator,SOI)、其他合适的材料或上述材料的组合。在本实施例中，基板102的材料为硅。基板102中可包括各种元件，例如，隔离结构104、埋入式字线106及其他元件(未绘示)。举例而言，隔离结构104的材料可为氧化硅，且埋入式字线106可为金属或合金。层间绝缘层可为单层结构或多层结构。在一些实施例中，层间绝缘层为单层结构，且由氮化物所形成。在另一些实施例中，层间绝缘层为双层结构，且包括第一子层112及形成于第一子层112上的第二子层114。在本实施例中，第一子层112由氮化物所形成，且第二子层114由氧化物所形成。通过以氮化物制作层间绝缘层的最上层，在后续的湿式刻蚀工艺(即，第四刻蚀工艺)期间，可减少渗透进入基板102中的刻蚀溶液的量，从而有助于改善存储器装置100的良品率。

于本实施例中，导电接触插塞116包括第一导电部件116a、导电衬层116b及第二导电部件116c。形成导电接触插塞116的步骤包括：沉积导电材料于开口中，并通过回刻蚀工艺调整导电材料的厚度，以形成第一导电部件116a；顺应性地沉积导电衬层116b于开口中；及于导电衬层116b上形成第二导电部件116c。第一导电部件116a可包括非金属的导电材料，例如，经掺杂或未经掺杂的单晶硅或多晶硅。第二导电部件116c可包括金属导电材料，例如，钨、铝、铜、金、银、上述的合金或其他合适的金属材料。导电衬层116b可包括导电性金属化合物，例如，氮化钛或氮化钽。

在本实施例中，第一导电部件116a包括非金属的导电材料，藉此可避免导电接触插塞116与基板102中的导电元件(例如，埋入式字线106)发生电性干扰。第二导电部件116c包括金属导电材料，藉此可避免后续的刻蚀溶液渗透至基板102中，进而改善存储器装置100的良品率。此外，导电衬层116b可改善第一导电部件116a与第一导电部件116a之间的粘着性，且可避免电阻值的急遽变化。

接着，形成多层绝缘结构于层间绝缘层上，并图案化多层绝缘结构，以形成暴露出导电接触插塞116的多个引线孔115。其中，各引线孔115的底表面大于导电接触插塞116的顶表面。在本实施例中，多层绝缘结构包括依序形成于该层间绝缘层上的第一绝缘层120、第二绝缘层122、第三绝缘层124、第四绝缘层126及第五绝缘层128。形成多层绝缘结构的材料可包括氧化物、氮化物、氮氧化物或上述的组合。

在本实施例中，多层绝缘结构由交错排列的两种不同材料形成。更具体而言，第一绝缘层120、第三绝缘层124及第五绝缘层128由第一绝缘材料所形成，且第二绝缘层122及第四绝缘层126由第二绝缘材料所形成。再者，在后续的刻蚀工艺(例如，第二、第三及第四刻蚀工艺)中，第一绝缘材料与第二绝缘材料可具有高刻蚀选择性。在本实施例中，第一绝缘材料为氮化物，且第二绝缘材料为氧化物。

接着，顺应性地沉积第一阻挡材料140a于多层绝缘结构与导电接触插塞116上，使第一阻挡材料140a覆盖引线孔115的底部及侧壁。第一阻挡材料140a可为与第一绝缘层120的粘着性良好的材料，藉此避免后续的刻蚀溶液沿着第一阻挡材料140a与第一绝缘层120之间的缝隙渗透进入下方的层间绝缘层与基板102中。在一些实施例中，第一阻挡材料140a为钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)或氮化钽(TaN)。

请参照图2，沉积第二阻挡材料140b于第一阻挡材料140a上，使第二阻挡材料140b填满开口115。接着，可视需要进行平坦化工艺(例如，化学机械研磨工艺)，以移除位于多层绝缘结构上的第二阻挡材料140b。在一些实施例中，第二阻挡材料140b为钨(W)或铜(Cu)等导电性良好的金属材料，以提供较低的电阻值，进而改善存储器装置100的效能。

接着，进行回刻蚀工艺以选择性移除一部分的第一阻挡材料140a及第二阻挡材料140b，藉以形成导电阻挡层140，以及暴露出导电阻挡层140的引线孔125。导电阻挡层140包括第一阻挡层140a’与第二阻挡层140b’。第一阻挡层140a’包括第一阻挡材料140a，其形成于导电接触插塞116上，且定义出凹陷区。第二阻挡层140b’包括第二阻挡材料140b，其形成于第一阻挡层140a’上，并填满凹陷区。由于此回刻蚀工艺并未影响多层绝缘结构，因而导电阻挡层140的底表面的面积大于导电接触插塞116的顶表面的面积，且导电接触插塞116的顶表面完全地被导电阻挡层140的底表面所覆盖。

应可理解的是，图3中省略绘示了最左侧的引线孔125左侧的多层绝缘结构，及最右侧的引线孔125右侧的多层绝缘结构。为了使图式更加清晰，图3中以虚线表示最左侧的引线孔125的左侧侧壁与最右侧的引线孔125的右侧侧壁。

请参照图4，顺应性地形成第一电极材料142于多层绝缘结构及导电阻挡层140上。接着，形成牺牲层136于第一电极材料142上，以封闭引线孔125的开口，并且覆盖多层绝缘结构。其中，牺牲层136仅填充于引线孔125的上部份，使引线孔125的下部分具有中空的结构。在一些实施例中，牺牲层136为氧化物。可通过填洞能力较差的方法，例如，高密度等离子体化学气相沉积(High-density plasma CVD,HDP-CVD)工艺，形成牺牲层136。接着，在牺牲层136上设置图案化的掩膜层138。在一些实施例中，掩膜层为光刻胶。

第一电极材料142可易于粘着于第一阻挡层140a’，藉以避免后续的刻蚀溶液沿着第一电极材料142与第一阻挡层140a’之间的缝隙渗透至下方的层间绝缘层与基板102中。再者，第一电极材料142可易于粘着于第三绝缘层124，藉此可使第一电极材料142获得支撑。在一些实施例中，第一电极材料142为钛、氮化钛、氮化钨、钽或氮化钽。在本实施例中，第一电极材料142与第一阻挡材料140a皆为氮化钛，因而二者之间的粘着性良好，并可降低工艺的复杂度。在其他实施例中，为提升工艺的灵活度，第一电极材料142不同于第一阻挡材料140a。

请参照图5，进行第一刻蚀工艺，以移除图案化的掩膜层138、一部分的牺牲层136、一部分的第一电极材料142及一部分的第五绝缘层128。其中，位于图案化的掩膜层138下方的第五绝缘层128未被移除。未受到图案化的掩膜层138覆盖的第五绝缘层128被移除，以暴露出下方的第四绝缘层126，并形成多个相互独立的第一电极层142’。各第一电极层142’呈杯状且具有U型的剖面轮廓，且其开口被牺牲层136所封闭。位于不同第一电极层142之中的封闭空间彼此独立而并未相连。所有位于不同第一电极层142之间的多层绝缘结构为彼此相连。

请参照图6，进行第二刻蚀工艺，以移除牺牲层136及第四绝缘层126，并暴露出第三绝缘层124。第二刻蚀工艺为湿式刻蚀工艺。由于所有位于第一电极层142’之间的多层绝缘结构皆为彼此相连，因此，第二刻蚀工艺所使用的刻蚀溶液可移除所有位于第一电极层142’之间的第四绝缘层126。再者，在第二刻蚀工艺中，第三绝缘层124及第五绝缘层128的刻蚀速率远小于第四绝缘层126的刻蚀速率。因此，可仅移除第四绝缘层126，而不会移除第三绝缘层124及第五绝缘层128。在第二刻蚀工艺之后，第一电极层142’定义出凹陷区127，且相邻的第一电极层142’之间具有凹陷区135及中空区145。凹陷区127的位置对应于引线孔125的位置。

请参照图7，进行第三刻蚀工艺，以移除凹陷区135底部的第三绝缘层124，并暴露出其下方的第二绝缘层122。第三刻蚀工艺为干式刻蚀工艺。

请参照图8，进行第四刻蚀工艺，以移除第二绝缘层122。第四刻蚀工艺为湿式刻蚀工艺。其中，第三绝缘层124及导电阻挡层140的刻蚀速率远小于第二绝缘层122的刻蚀速率。因此，可仅移除第二绝缘层122，而不会移除第三绝缘层124及导电阻挡层140。在第四刻蚀工艺之后，形成中空区155于中空区145下方，且二者间以第三绝缘层124分隔开。

请参照图9，在移除多层绝缘结构之后，顺应性地沉积介电层144于第一电极层142’上。接着，沉积第二电极层146于介电层144上。位于不同第一电极层142之间的多层绝缘结构为彼此相连，所以凹陷区135与中空区145、155亦为彼此相连。因此，介电层144会顺应性地成长于凹陷区127、135及中空区145、155的内侧侧壁上，且第二电极层146会填满凹陷区127、135及中空区145、155的剩余空间。在本说明书中，将第一电极层142’、介电层144及第二电极层146合称为“电容结构”。可使用合适的高介电常数(high-k)材料形成介电层144。在一些实施例中，介电层144为氮化硅(Si₃N₄)、氧化铝(Al₂O₃)、氧化钇(Y₂O₃)、氧化钛(TiO)、二氧化铪(HfO₂)或二氧化锆(ZrO₂)。可使用导电性良好的材料形成第二电极层146，以降低第二电极层146的电阻值，进而改善存储器装置100的效能。在一些实施例中，第二电极层146的材料为硅锗(SiGe)。在一些实施例中，第二电极层146可包括第一导电子层与第二导电子层，其中第一导电子层顺应性地形成于介电层144上，第二导电子层填满凹陷区127、135及中空区145、155在形成第一导电子层后的剩余空间。即，第一导电子层设置于第二导电子层与介电层144之间。第一导电子层的材料例如为钛、氮化钛、氮化钨、钽或氮化钽。第二导电子层的材料例如为硅锗(SiGe)。藉此，可降低漏电流。

从上视图中观察时，电容结构为同心(concentric)的多层结构。在一些实施例中，第一电极层142’、介电层144及第二电极层146形成双面电容结构。亦即，从凹陷区127的中心起算，此双面电容结构由内而外依序包括第二电极层146、介电层144、第一电极层142’、介电层144及第二电极层146。因此，所形成的电容结构是导体层/绝缘层/导体层/绝缘层/导体层的五层结构。相较之下，所谓“单面电容结构”，是指仅由导体层/绝缘层/导体层所形成的三层结构。对占据相同基板面积的电容结构而言，本实施例的双面电容结构的电容值可为单面电容结构的电容值的两倍。因此，能够降低存储器装置100的临界尺寸，并提升存储器装置100的效能。

在本实施例中，从上视图观察时，电容结构为圆形。在另一些实施例中，从上视图观察时，电容结构可为规则多边形(例如，正方形或正六边形)或不规则多边形。在形成电容结构之后，后续可进行其他已知的工艺，以完成存储器装置100。为了简化说明，关于其他已知的工艺，在此亦不再详述。

通过本实施例中的导电阻挡层140，在进行第三刻蚀工艺时，即使第一电极层142’的底部受损，第四刻蚀工艺所使用的刻蚀溶液仍会受到导电阻挡层140的阻挡而难以渗透至导电接触插塞116中。再者，由于导电接触插塞116的顶表面完全地被导电阻挡层140的底表面所覆盖，因此，上述刻蚀溶液会受到导电阻挡层140的阻挡，而不会渗透到第二子层114与第二导电部件116c的界面。此外，通过第一阻挡层140a’与第一绝缘层120的粘着性良好，也可避免上述刻蚀溶液沿着第一阻挡层140a’与第一绝缘层120之间的界面渗透至基板102中。

如上所述，通过形成导电阻挡层140于第一电极层142’与导电接触插塞116之间，可大幅减少或完全避免上述刻蚀溶液渗透进入基板102中。如此一来，可大幅改善存储器装置100的良品率。另一方面，在本实施例中，不需要增加第一电极材料142的厚度，也能够大幅改善存储器装置100的良品率。因此，存储器装置100可具有较佳的效能及较小的临界尺寸。

为了使导电阻挡层140具有较佳的阻挡效果并使存储器装置100具有较佳的效能，请参照图8，第一阻挡层140a’的底部在垂直于基板102顶表面的方向上具有第一厚度T1，且第二阻挡层140b’具有第二厚度T2。在一些实施例中，导电阻挡层140的总厚度(即，T1+T2)为5-40nm。在另一些实施例中，导电阻挡层140的总厚度为10-20nm。

请参照图8及图9，为了提高电容结构的电容值，可增加第一电极层142’与介电层144的接触面积。然而，随着存储器装置100的小型化，凹陷区127底表面的面积越来越小。因此，可通过增加第一电极层142’的高度(亦即，提高凹陷区127的深宽比)，以增加第一电极层142’与介电层144的接触面积。其中，凹陷区127的深宽比取决于引线孔115(绘示于图1)的深宽比。在一些实施例中，引线孔115的深宽比可为20-80。在另一些实施例中，引线孔115的深宽比可为50-60。

请参照图8，在移除第二绝缘层122之后，多个具有杯状结构的第一电极层142’以阵列的方式排列于基板102之上，且每一个第一电极层142’彼此独立。如上所述，第一电极层142’的杯状结构具有高深宽比。若第一电极层142的侧壁厚度不足，则第一电极层142’有可能倒塌而与另一个第一电极层142’产生物理性接触及电性接触。如此一来，将导致相邻的电容结构发生短路，进而降低存储器装置100的良品率。在本实施例中，在特定的位置保留一部分的第三绝缘层124及一部分的第五绝缘层128，如图8所示。残留的第三绝缘层124及第五绝缘层可提供相邻的第一电极层142’足够的支撑。因此，可解决上述第一电极层142’倒塌的问题，进而大幅改善存储器装置100的良品率。

为使第一电极层142’可获得较佳的支撑，且更有效地降低导电阻挡层140发生裂缝或破孔的风险，在一些实施例中，第三绝缘层124的厚度T4为10-50nm，且第五绝缘层128的厚度T5为50-300nm。

为了提供更佳的支撑效果，第三绝缘层124可位于第一电极层142’高度的30-60％的位置。换言之，中空区155的高度H1相对于中空区145的高度H2的比值(H1/H2)可为0.4-1.5。

为使第一电极层142’较不易倒塌，并使电容结构具有较佳的电容值，可调整第一电极层142’的侧壁的厚度。请参照图8，在一些实施例中，第一电极层142’的侧壁的厚度T3为5-40nm。在另一些实施例中，此厚度T3为10-30nm。

为使导电阻挡层140的表面较为平坦，并改善存储器装置100的良品率与临界尺寸，可调整回刻蚀工艺的选择性。在一些实施例中，在如图3所示的回刻蚀工艺中，第一阻挡材料140a的刻蚀速率R1对第二阻挡材料140b的刻蚀速率R2的比率(R1/R2)为0.8-1.2。在另一些实施例中，在回刻蚀工艺中，第一阻挡材料140a的刻蚀速率R1实质上相等于第二阻挡材料140b的刻蚀速率R2。

为了使导电阻挡层140具有较佳的阻挡能力，在如图7所示的第三刻蚀工艺中，可降低对导电阻挡层140的刻蚀速率。在一些实施例中，在第三刻蚀工艺中，第三绝缘层124的刻蚀速率R3对导电阻挡层140的刻蚀速率R4的比率(R3/R4)为50-100。类似地，在如图8所示的第四刻蚀工艺中，可降低对导电阻挡层140的刻蚀速率。在一些实施例中，在第四刻蚀工艺中，第二绝缘层122的刻蚀速率R5对导电阻挡层140的刻蚀速率R6的比率(R5/R6)为50-100。

本发明的一些实施例提供一种存储器装置，请参照图9，本发明的存储器装置100包括形成于基板102上的层间绝缘层，形成于层间绝缘层中的导电接触插塞116，形成于导电接触插塞116上的导电阻挡层140，及形成于导电阻挡层140上的电容结构。在一些实施例中，层间绝缘层包括第一子层112及第二子层114。在一些实施例中，导电接触插塞116包括第一导电部件116a、导电衬层116b及第二导电部件116c。在一些实施例中，导电阻挡层140包括第一阻挡层140a’及第二阻挡层140b’。第一阻挡层140a’形成于导电接触插塞116上，且具有U型的剖面轮廓，以定义出一凹陷区(即，图9中第一阻挡层140a’所包围的区域)。第二阻挡层140b’形成于第一阻挡层140a’上，并且填满第一阻挡层140a’所定义的凹陷区。导电接触插塞116的顶表面的面积小于导电阻挡层140的底表面的面积，且导电接触插塞116的顶表面完全地被导电阻挡层140的底表面所覆盖。

在一些实施例中，电容结构为由第一电极层142’、介电层144及第二电极层146所形成的双面电容结构。在一些实施例中，第一电极层142’形成于导电阻挡层140上。第一电极层142’具有U型的剖面轮廓，且定义出凹陷区127(绘示于图8中)。如图9所示，第一电极层142’所定义的凹陷区的深度大于第一阻挡层140a’所定义的凹陷区的深度。

如上所述，图9所绘示的存储器装置100可减少或避免刻蚀溶液的渗透以及第一电极层142’的倒塌。因此，可大幅改善存储器装置100的良品率及效能，并且有利于存储器装置100的微小化。

图10为本发明另一些实施例的存储器装置200的剖面示意图。图10与图9相似，差别在于图10中的导电阻挡层160由单一材料所形成。图10与图9相同的元件使用相同的标号表示。为了简化说明，关于相同于图9的元件及其形成工艺步骤，在此不再赘述。

在一些实施例中，可选择与第一绝缘层120的粘着性良好、导电性良好并且可阻挡刻蚀溶液渗透的材料形成导电阻挡层160。在这样的实施例中，通过在单一个步骤中形成导电阻挡层160，可节省工艺时间与成本，并且降低工艺的复杂度。再者，经过回刻蚀工艺之后，导电阻挡层160可具有实质上平坦的顶表面。如此将有利于改善存储器装置100的良品率与临界尺寸。在一些实施例中，导电阻挡层160的材料为钨或铜。

在一些实施例中，在形成引线孔115(绘示于图1中)之后，利用导电阻挡材料填满引线孔115。之后，进行如图3所示的回刻蚀工艺，以选择性移除一部分的导电阻挡材料，以形成导电阻挡层160。通过此回刻蚀工艺，可将导电阻挡层160的厚度调整为所期望的范围。如此一来，可改善存储器装置100的良品率，也可有利于存储器装置100的微小化。在一些实施例中，导电阻挡层的厚度为5-40nm。在另一些实施例中，导电阻挡层的厚度为10-20nm。

综上所述，本发明的一些实施例提供一种可改善良品率与临界尺寸的存储器装置。再者，本发明的一些实施例提供一种存储器装置的制造方法，可用以形成良品率与临界尺寸均获得改善的存储器装置。此制造方法可轻易地整合至既有的存储器装置工艺中，而不需额外更换或修改生产设备。因此，可在不增加工艺复杂度及生产成本的前提下，有效地改善存储器装置的良品率与临界尺寸。

虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (13)

1.一种存储器装置，其特征在于，包括：

一层间绝缘层，形成于一基板上；

多个导电接触插塞，形成于该层间绝缘层中；

一多层绝缘结构，形成于该层间绝缘层上，该多层绝缘结构包括一中间支撑绝缘层与露出该多个导电接触插塞的多个引线孔；

多个由导电材料构成的刻蚀溶液阻挡层，形成于该多个引线孔的底部而位于该多个导电接触插塞上，其中该多个导电接触插塞的顶表面的面积小于该多个刻蚀溶液阻挡层的底表面的面积，且该多个导电接触插塞的顶表面完全地被该多个刻蚀溶液阻挡层的底表面所覆盖，其中该多个刻蚀溶液阻挡层的该导电材料包括钨或铜，且该多个刻蚀溶液阻挡层与该中间支撑绝缘层具有高刻蚀选择比；以及

多个电容结构，形成于该多个引线孔中而位于该多个刻蚀溶液阻挡层上，其中该多个电容结构包括：

多个第一电极层，形成于该多个刻蚀溶液阻挡层上，其中各该第一电极层定义出一第一凹陷区，且相邻的该多个第一电极层之间具有一第二凹陷区，其中该中间支撑绝缘层的侧壁与该第一电极层接触，且在该多个第一电极层的侧壁与该中间支撑绝缘层之间定义出一中空区；

一介电层，形成于该第一凹陷区、该第二凹陷区及该中空区的内侧侧壁上；以及

多个第二电极层，形成于该介电层上，且填满该第一凹陷区及该第二凹陷区的剩余空间。

2.如权利要求1所述的存储器装置，其特征在于：

该多个刻蚀溶液阻挡层包括：

一第一阻挡层，形成于该多个导电接触插塞上，其中该第一阻挡层定义出一第三凹陷区；以及

一第二阻挡层，形成于该第一阻挡层上，并填满该第三凹陷区，且其中该第二阻挡层的材料不同于该第一阻挡层的材料，

其中该多个导电接触插塞各自包括一第一导电部件、一导电衬层、及一第二导电部件，该第一导电部件形成于该基板上，该导电衬层形成于该第一导电部件上並定义出一开口，且该第二导电部件填满该开口，其中该第一导电部件包括非金属的导电材料，该第二导电部件包括金属导电材料，

其中该多个第二电极层填满该中空区的剩余空间。

3.如权利要求2所述的存储器装置，其特征在于，该第一阻挡层的材料为钛、氮化钛、氮化钨、钽或氮化钽。

4.如权利要求2所述的存储器装置，其特征在于，该第一阻挡层及该第二阻挡层的总厚度为5-40nm，且该多层绝缘结构包括一底部支撑绝缘层，其中该底部支撑绝缘层的侧壁与该刻蚀溶液阻挡层接触，该刻蚀溶液阻挡层包括与该底部支撑绝缘层的粘着性良好的导电材料，且该底部支撑绝缘层的材料与该中间支撑绝缘层的材料相同。

5.如权利要求1所述的存储器装置，其特征在于，该多个刻蚀溶液阻挡层由单一材料所形成，且该多层绝缘结构包括一底部支撑绝缘层，其中该刻蚀溶液阻挡层包括与该底部支撑绝缘层的粘着性良好的导电材料，该多个刻蚀溶液阻挡层的顶表面不低于该底部支撑绝缘层的顶表面，且该底部支撑绝缘层的材料与该中间支撑绝缘层的材料相同。

6.如权利要求2所述的存储器装置，其特征在于，该第一凹陷区的深度大于该第三凹陷区的深度。

7.如权利要求1所述的存储器装置，其特征在于，该多个第一电极层的侧壁的厚度为5-40nm。

8.一种存储器装置的制造方法，其特征在于，包括：

形成一层间绝缘层于一基板上；

形成多个导电接触插塞于该层间绝缘层中；

形成一多层绝缘结构于该层间绝缘层上，该多层绝缘结构包括一中间支撑绝缘层；

形成多个引线孔于该多层绝缘结构中，其中该多个引线孔露出该多个导电接触插塞；

形成由导电材料构成的多个刻蚀溶液阻挡层于该多个引线孔的底部，其中该导电接触插塞的顶表面的面积小于该多个刻蚀溶液阻挡层的底表面的面积，且该导电接触插塞的顶表面完全地被该多个刻蚀溶液阻挡层的底表面所覆盖，其中该多个刻蚀溶液阻挡层的该导电材料包括钨或铜，且该多个刻蚀溶液阻挡层与该中间支撑绝缘层具有高刻蚀选择比；

顺应性地形成多个第一电极层于该多个刻蚀溶液阻挡层上，其中各该第一电极层定义出一第一凹陷区，其中该中间支撑绝缘层的侧壁与该多个第一电极层接触，且在该多个第一电极层的侧壁与该中间支撑绝缘层之间定义出一中空区；

在形成该多个第一电极层之后，部分地移除该中间支撑绝缘层，以在相邻的该多个第一电极层之间形成一第二凹陷区；

形成一介电层于该第一凹陷区、该第二凹陷区及该中空区的内侧侧壁上；以及

形成一第二电极层于该介电层上，且填满该第一凹陷区及该第二凹陷区的剩余空间。

9.如权利要求8所述的存储器装置的制造方法，其特征在于，形成该多个刻蚀溶液阻挡层于该引线孔的底部包括：

利用一导电阻挡材料填满该引线孔；以及

进行一回刻蚀工艺，以移除一部分的该导电阻挡材料，

其中该多个导电接触插塞各自包括一第一导电部件、一导电衬层、及一第二导电部件，该第一导电部件形成于该基板上，该导电衬层形成于该第一导电部件上並定义出一开口，且该第二导电部件填满该开口，其中该第一导电部件包括非金属的导电材料，该第二导电部件包括金属导电材料，

其中该多个第二电极层填满该中空区的剩余空间。

10.如权利要求8所述的存储器装置的制造方法，其特征在于，形成该多个刻蚀溶液阻挡层于该引线孔的底部包括：

顺应性地沉积一第一导电阻挡材料于该多层绝缘结构与该导电接触插塞上；

利用一第二导电阻挡材料填满该引线孔，其中该第二导电阻挡材料不同于该第一导电阻挡材料；以及

进行一回刻蚀工艺，以移除一部分的第一导电阻挡材料及该第二导电阻挡材料。

11.如权利要求10所述的存储器装置的制造方法，其特征在于，在该回刻蚀工艺中，该第一导电阻挡材料的刻蚀速率对该第二导电阻挡材料的刻蚀速率的比率为0.8-1.2。

12.如权利要求8所述的存储器装置的制造方法，其特征在于，该引线孔的一深宽比为20-80。

13.如权利要求8所述的存储器装置的制造方法，其特征在于，包括一底部支撑绝缘层，其中该底部支撑绝缘层的侧壁与该多个刻蚀溶液阻挡层接触，该多个刻蚀溶液阻挡层包括与该底部支撑绝缘层的粘着性良好的导电材料，且该底部支撑绝缘层的材料与该中间支撑绝缘层的材料相同。