KR20040037852A - 엠아이엠 구조의 커패시터를 갖는 반도체소자 및 그형성방법 - Google Patents

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Abstract

커패시터를 갖는 반도체 소자 및 그 형성방법을 제공한다. 이 소자는 반도체기판 상에 형성된 층간절연막을 구비한다. 층간절연막을 관통하여 반도체기판의 소정영역에 접속하는 매립콘텍플러그가 배치되고, 매립콘텍플러그의 상부면 상에 산화방지막 패턴이 배치된다. 산화방지막 패턴 상에 하부전극이 배치된다. 이때, 산화방지막 패턴의 상부면 및 하부전극의 하부면은 동일한 면적을 갖는다. 이로 인하여, 본 발명에 따른 커패시터의 하부전극은 종래의 그것에 비하여 넓은 표면적을 갖는다. 결과적으로, 본 발명에 따른 커패시터는 종래의 그것에 비하여 큰 정전용량을 갖는다.

Description

엠아이엠 구조의 커패시터를 갖는 반도체소자 및 그 형성방법{Semiconductor device having capacitors of Metal-Insulator-Metal structure and Method of forming the same}
본 발명은 반도체 소자의 및 그 형성방법에 관한 것으로, 특히, 엠아이엠 구조의 커패시터를 갖는 반도체 소자 및 그 형성방법에 관한 것이다.
반도체 소자 중 커패시터는 통상적으로, 하부전극, 상부전극 및 하부 전극및 상부 전극 사이에 개재된 유전막으로 구성된다. 커패시터는 전하를 축적한다. 이로 인하여, 커패시터는 반도체 기억소자의 데이타 저장부로서 많이 사용되고 있다. 반도체 기억소자 중 디램 소자는 데이타의 입출력을 관할하는 1개의 트랜지스터 및 데이타를 저장하는 1개의 커패시터로 구성된다.
반도체 소자의 고집적화 경향에 따라, 커패시터의 정전용량이 감소하고 있다. 이를 해결하기 위한 방안으로 커패시터의 유전막을 일반적인 ONO막(Oxide-Nitride-Oxide)에 비하여 고유전율을 갖는 고유전막으로 형성하는 방법이 제안된 바 있다. 하지만, 고유전막을 사용할 경우, 고유전막 및 하부전극이 반응하여 누설전류등의 커패시터 특성을 열화시킬 수 있다. 이에 대한 방안으로 MIM(Metal-Insulator-Metal) 구조를 갖는 커패시터(이하 MIM 커패시터 라고함)가 제안 된 바 있다. MIM 커패시터는 하부전극 및 상부전극을 금속막, 특히 귀금속막으로 형성한다. 이로 인하여, 커패시터의 누설전류를 최소화할 수 있다. MIM 커패시터는 강유전체 기억소자의 단위 셀을 구성하기도 한다. 강유전체 기억 소자의 단위 셀은 디램 단위 셀과 유사하게 1개의 트랜지스터 및 1개의 커패시터로 구성된다. 차이점으로는 강유전체 기억소자의 커패시터는 유전막을 강유전체막으로 형성한다. 이로 인하여, 강유전체 기억소자는 디램 기억소자와 달리, 외부에서 전원공급이 중단될지라도 데이타가 소실되지 않는 비휘발성 특성을 갖는다. 강유전체막은 전기장 항에서 분극된 후 전기장이 제거된 후에도 분극 현상이 유지되는 분극 이력 특성을 갖는다. 이로 인해, 강유전체막을 사용하는 커패시터는 전원이 차단될지라도 저장된 데이타가 소실되지 않는다.
한편, 상기 MIM 커패시터를 갖는 반도체소자를 형성할때, 통상적으로 하부전극과 하부전극 하부의 콘텍플러그 사이에 산화방지막 패턴을 형성할 수 있다. 산화방지막 패턴은 고유전막 또는 강유전체막을 결정화하는 열공정에 의하여 하부전극 또는 콘텍플러그가 산화되어 접촉저항이 증가하는 것을 최소화한다.
도 1 및 도 2는 종래의 MIM 커패시터의 하부전극을 형성하는 방법을 설명하기 위한 단면도들이고, 도 3은 종래의 MIM 커패시터의 하부전극을 형성하는 다른 방법을 설명하기 위한 단면도이다.
도 1 및 도2를 참조하면, 반도체기판(1) 상에 하부 층간절연막(2)을 형성하고, 상기 하부 층간절연막(2)을 관통하여 상기 반도체기판(1)의 소정영역과 접속하는 매립콘텍플러그들(3)을 형성한다. 상기 매립 콘텍플러그(3)의 상부면을 덮는 산화방지막 패턴(4)을 형성한다. 상기 산화방지막 패턴(4)을 갖는 반도체기판 전면에 상부 층간절연막(5)을 형성하고, 상기 상부 층간절연막(5)을 패터닝하여 상기 산화방지막 패턴(4)의 소정영역을 노출시키는 하부전극홀(6)을 형성한다. 상기 하부전극홀(6) 내부를 포함하는 반도체기판(1) 전면에 하부전극막(7)을 형성하고, 상기 하부전극막(7) 상에 상기 하부전극홀(6)을 채우는 희생절연막(8)을 형성한다. 상기 하부전극막(7)은 금속막으로 형성한다. 상기 희생절연막(8) 및 하부전극막(7)을 상기 상부 층간절연막(5)이 노출될때가지 평탄화하여 상기 하부전극홀(6) 내에 적층된 하부전극(7a) 및 희생절연막 패턴(8a)을 형성한다.
상술한 종래 기술에서, 상기 산화방지막 패턴(4)은 인접한 산화방지막 패턴(4)과 디자인룰 상 최소간격으로 이격되고, 상기 하부 전극홀(6)은 상기 산화방지막 패턴(4)의 상부면을 모두 노출시키지 않는다. 상기 하부 전극홀(6)이 상기 산화방지막 패턴(4)의 상부면을 모두 노출시키지 않는 것은 상기 하부 전극홀(6)과 상기 산화방지막 패턴(4)간의 정렬 마진(10) 때문이다. 즉, 상기 산화방지막 패턴(4)의 상부면은 상기 하부 전극(7a)의 상부면 면적에 상기 정렬 마진(10)을 합한 면적을 갖는다. 이로 인하여, 상기 하부전극(7a)의 표면적은 상기 산화방지막 패턴(4)이 없을 경우의 하부전극에 비하여 적은 표면적을 갖을 수 있다.
도 3에서는 종래의 하부전극 및 산화방지막 패턴을 형성하는 다른 방법을 보여준다.
도 3을 참조하면, 반도체기판(1) 상에 형성된 하부 층간절연막(2)을 관통하여 상기 반도체기판(1)의 소정영역과 접속하는 매립콘텍플러그(3)를 형성하고, 상기 매립콘텍플러그(3)를 갖는 반도체기판(1) 전면에 상부 층간절연막(5)을 형성한다. 상기 상부 층간절연막(5)을 패터닝하여 상기 매립 콘텍플러그(3)의 상부면을 노출시키는 하부전극홀(6)을 형성한다. 상기 하부전극홀(6) 내부를 포함하는 반도체기판(1) 전면에 콘포말한 산화방지막(미도시함) 및 하부전극막(미도시함)을 차례로 형성하고, 상기 하부전극막 상에 상기 하부전극홀(6)을 채우는 희생절연막(미도시함)을 형성한다. 상기 희생절연막, 상기 하부전극막 및 상기 산화방지막을 상기 상부 층간절연막(5)이 노출될때까지 평탄화하여 상기 하부전극홀(6) 내부에 차례로 적층된 산화방지막 패턴(4b), 하부전극(7a) 및 희생절연막 패턴(8a)을 형성한다.
상술한 다른 종래 기술에서는, 상기 산화방지막 패턴(4b)이 상기 하부전극(7a)의 하부면 및 측벽에도 형성된다. 이 경우에도, 상기 하부전극(7a)의표면적은 상기 산화방지막 패턴(4b)이 없을 경우에 비하여 표면적이 줄어들 수 있다. 이는 상기 하부전극(7a)의 측벽에 상기 산화방지막 패턴(4b)이 형성됨으로써, 상기 하부전극(7a)의 크기가 줄어들기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 종래의 하부 전극 보다 표면적이 넓은 하부 전극을 갖는 MIM 커패시터를 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 종래의 하부전극 보다 표면적이 넓은 하부전극을 갖는 MIM 커패시터를 갖는 반도체 소자의 형성방법을 제공하는 데 있다.
도 1 및 도 2는 종래의 엠아이엠 커패시터의 하부전극을 형성하는 방법을 설명하기 위한 단면도들이다.
도 3은 종래의 엠아이엠 커패시터의 하부전극을 형성하는 다른 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 엠아이엠 커패시터를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 엠아이엠 커패시터를 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
상술한 기술적 과제를 해결하기 위한 MIM 커패시터를 갖는 반도체 소자 및 그 형성방법을 제공한다. 이 소자는 반도체기판 상에 형성된 층간절연막을 포함한다. 상기 층간절연막을 관통하여 상기 반도체기판의 소정영역에 접속하는 매립콘텍플러그가 배치되고, 상기 매립콘텍플러그의 상부면 상에 산화방지막 패턴이 배치된다. 상기 산화방지막 패턴 상에 하부전극이 배치된다. 이때, 상기 산화방지막 패턴의 상부면 및 상기 하부전극의 하부면은 동일한 면적을 갖는다.
구체적으로, 상기 하부전극의 외부측벽 및 상기 산화방지막 패턴의 측벽은 동일한 일직선 상에 배치되는 것이 바람직하다. 상기 하부전극 상에 상부전극이 배치되고, 상기 상부전극 및 상기 하부전극 사이에 유전막이 개재되는 것이 바람직하다. 상기 유전막은 일반적인 유전막으로 사용되는 ONO(Oxide-Nitride-Oxide)막에비하여 높은 유전율을 갖는 고유전막으로 이루어질 수 있다. 이와는 다르게, 상기 유전막은 강유전체막으로 이루어질 수 있다.
본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 형성방법은 반도체기판 상에 차례로 적층된 산화방지막 패턴 및 캐핑막 패턴을 형성하는 단계를 포함한다. 상기 캐핑막 패턴을 갖는 반도체기판에 상기 캐핑막 패턴에 대하여 식각선택비를 갖는 몰드절연막을 형성하고, 상기 몰드절연막을 상기 캐핑막 패턴이 노출될때까지 평탄화시킨다. 상기 노출된 캐핑막 패턴을 식각하여 상기 산화방지막 패턴 상부면의 전면을 노출시키는 하부전극홀을 형성하고, 상기 하부전극홀 내에 하부전극을 형성한다. 이때, 상기 캐핑막 패턴은 상기 산화방지막 패턴에 대하여 식각선택비를 갖는 물질막으로 형성한다.
구체적으로, 상기 캐핑막 패턴은 실리콘질화막으로 형성하는 것이 바람직하다. 상기 하부전극을 형성한 후에, 상기 몰드절연막을 식각하여 제거하는 단계 및 상기 상부전극의 표면상에 유전막 및 상부전극을 차례로 형성하는 단계를 더 포함하는 것이 바람직하다. 상기 유전막은 일반적인 유전막으로 사용되는 ONO막에 비하여 고유전율을 갖는 고유전막으로 형성할 수 있다. 이와는 달리, 상기 유전막은 강유전체막으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 바람직한 실시예에 따른 엠아이엠 커패시터를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 4를 참조하면, 반도체 기판(101) 상에 층간절연막(104) 및 식각방지막(105)이 차례로 배치되고, 상기 식각방지막(105) 및 상기 층간절연막(104)을 연속적으로 관통하여 상기 반도체기판(101)의 소정영역과 접촉하는 매립콘텍플러그(107)가 배치된다. 상기 식각방지막(105)은 생략될 수 있다. 상기 층간절연막(104)은 일반적인 층간절연막으로 사용되는 실리콘산화막으로 이루어질 수 있다. 상기 매립콘텍플러그(107)는 도전막, 예컨대, 도핑된 폴리실리콘막 또는 텅스텐막으로 이루어질 수 있다. 상기 식각방지막(105)은 상기 층간절연막(104)에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘질화막으로 이루어질 수 있다.
상기 매립콘텍플러그(107) 상에 산화방지막 패턴(110a)이 배치되고, 상기 산화방지막 패턴(110a) 상에 하부전극(117a)이 배치된다. 상기 산화방지막 패턴(110a) 하부면의 소정영역은 상기 매립콘텍플러그(107)의 상부면과 전기적으로 접속한다. 상기 산화방지막 패턴(110a)의 상부면 및 상기 하부전극(117a)의 하부면은 동일한 면적을 갖는다. 다시 말해서, 상기 산화방지막 패턴(110a) 상부면의 전면과 상기 하부전극(117a) 하부면의 전면이 접촉하며, 전기적으로 접속된다. 상기 하부전극(117a)은 실린더형일 수 있다. 상기 하부전극(117a)의 외부측벽은 상기 산화방지막 패턴(110a)의 측벽과 동일한 일직선상에 배치되는 것이 바람직하다. 이로 인하여, 상기 하부전극(117a)은 종래의 하부전극에 비하여 넓은 표면적을 가질 수 있다. 결과적으로, 상기 하부전극(117a)을 갖는 커패시터는 종래의 하부전극을 갖는 커패시터에 비하여 큰 정전용량을 가질 수 있다.
상기 산화방지막 패턴(110a)은 산화공정에 대한 내성을 갖는 도전막, 예컨대, 도전성 금속질화막으로 이루어지는 것이 바람직하다. 상기 도전성 금속질화막은 TiN, TaN, TiAlN, WN등으로 이루어질 수 있다. 상기 하부전극(117a)은 도전막, 예컨대, 귀금속막(noble metal layer) 및 귀금속을 함유하는 도전성 화합물질막 중 선택된 적어도 하나로 이루어지는 것이 바람직하다. 상기 귀금속막은 예컨대, 팔라디움(Pd; Palladium)막, 루세니움(Ru; ruthenium)막, 플라티늄(Pt; Platinum)막 또는 이리디움(Ir; Iridium)막등으로 이루어질 수 있으며, 상기 귀금속을 함유하는 도전성화합물질막은 예컨대, 이리디움 이산화막(IrO2)으로 이루어질 수 있다.
상기 하부전극(117a)의 표면 상부에 상부전극(122)이 배치되고, 상기 하부전극(117a) 및 상기 상부전극(122) 사이에 유전막(120)이 개재된다. 상기 하부전극(117a), 상기 유전막(120) 및 상기 상부전극(122)은 커패시터를 구성한다.
상기 상부전극(122)은 도전막, 예컨대, 귀금속막(noble metal layer) 및 귀금속을 함유하는 도전성 화합물질막 중 선택된 적어도 하나로 이루어지는 것이 바람직하다. 상기 귀금속막은 예컨대, 팔라디움(Pd; Palladium)막, 루세니움(Ru; ruthenium)막, 플라티늄(Pt; Platinum)막 또는 이리디움(Ir; Iridium)막등으로 이루어질 수 있으며, 상기 귀금속을 함유하는 도전성화합물질막은 예컨대, 이리디움 이산화막(IrO2)으로 이루어질 수 있다.
상기 유전막(120)은 일반적인 유전막으로 사용되는 ONO(Oxide-Nitride-Oxide)막에 비하여 고유전율을 갖는 고유전막으로 이루어질 수 있다. 예를 들면, 알루미늄 산화막(Al2O3) 또는 하프늄 산화막(HfO2) 등으로 이루어질 수 있다. 상기 고유전막을 갖는 커패시터는 디램기억소자의 단위 셀을 구성하는 커패시터로 사용되는 것이 바람직하다. 이와는 다르게, 상기 유전막(120)은 강유전체막으로 이루어질 수 있다. 상기 강유전체막은 PZT, SBT, BLT 또는 강유전물질이 조합된 복합층 등으로 이루어질 수 있다. 상기 강유전체막을 갖는 커패시터는 강유전체 기억소자의 단위 셀을 구성하는 커패시터로 사용되는 것이 바람직하다.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 엠아이엠 커패시터를 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 반도체기판(1)에 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 소자분리막(102)은 트렌치 소자분리막으로 형성할 수 있다. 상기 활성영역에 불순물이온들을 선택적으로 주입하여 불순물확산층(103)을 형성한다. 상기 불순물확산층(103)은 트랜지스터(미도시함)의 소오스/드레인 영역일 수 있다.상기 불순물확산층(103)을 갖는 반도체기판(101)에 층간절연막(104) 및 식각방지막(105)을 차례로 형성한다. 상기 층간절연막(104)은 일반적인 층간절연막으로 형성하는 실리콘산화막으로 형성할 수 있다. 상기 식각방지막(105)은 일반적인 층간절연막으로 사용되는 실리콘산화막에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘질화막으로 형성할 수 있다. 상기 식각방지막(105) 및 상기 층간절연막(104)을 연속적으로 관통하여 상기 불순물확산층(103)의 소정영역과 전기적으로 접속하는 매립콘텍플러그(107)를 형성한다. 상기 매립콘텍플러그(107)은 도전막, 예컨대, 도핑된 폴리실리콘막 또는 텅스텐막으로 형성할 수 있다. 상기 매립콘텍플러그(107)를 갖는 반도체기판(101) 전면에 산화방지막(110) 및 캐핑막(112)을 차례로 형성한다. 상기 산화방지막(110)은 산화에 대한 내성이 강한 도전막, 예컨대, 도전성 금속질화막으로 형성하는 것이 바람직하다. 상기 도전성 금속질화막은 TiN, TaN, TiAlN 및 WN등으로 형성할 수 있다. 상기 캐핑막(112)은 상기 산화방지막(110)에 대한 식각선택비를 갖는 물질막으로 형성한다. 예를 들면, 실리콘질화막으로 형성할 수 있다.
도 6 및 도 7을 참조하면, 상기 캐핑막(112) 및 상기 산화방지막(110)을 연속적으로 패터닝하여 차례로 적층된 산화방지막 패턴(110a) 및 캐핑막 패턴(112)을 형성한다. 상기 산화방지막 패턴(110a)은 상기 매립콘텍플러그(107)의 상부면을 덮는다. 즉, 상기 산화방지막 패턴(110a)은 상기 매립콘텍플러그(107)와 전기적으로 접속한다. 상기 산화방지막 패턴(110a)은 이웃하는 산화방지막 패턴(110a)과 디자인룰에 의한 최소 간격으로 형성할 수 있다. 상기 캐핑막 패턴(112) 및 상기 산화방지막 패턴(110a)을 갖는 반도체기판 전면에 몰드절연막(114)을 형성한다. 상기 몰드절연막(114)은 상기 캐핑막 패턴(112a)에 대하여 식각선택비를 갖는 절연막으로 형성한다. 이에 더하여, 상기 몰드절연막(114)은 상기 산화방지막 패턴(110a) 및 상기 식각방지막(105)에 대한 식각선택비를 갖는 것이 바람직하다. 상기 몰드절연막(114)은 예컨대, 실리콘산화막으로 형성하는 것이 바람직하다.
상기 몰드절연막(114)을 상기 캐핑막 패턴(112a)이 노출될때까지 평탄화시킨다. 상기 평탄화공정은 에치백(etch back) 공정 또는 화학적기계적 연마공정으로 진행할 수 있다.
도 8 및 도 9를 참조하면, 상기 노출된 캐핑막 패턴(112a)을 상기 산화방지막 패턴(110a)이 노출될때가지 식각하여 제거한다. 이때, 자기정렬된 하부전극홀(115)이 형성된다. 즉, 상기 캐핑막 패턴(112a)이 위치하던 영역이 상기 캐핑막 패턴(112a)이 제거됨으로써, 상기 하부전극홀(115)이 형성된다. 상기 하부전극홀(115)의 측벽은 상기 몰드절연막(114)이며, 상기 하부전극홀(115)은 상기 산화방지막 패턴(110a) 상부면의 전면을 노출시킨다.
상기 하부전극홀(115)을 갖는 반도체기판(101)에 콘포말한 하부전극막(117)을 형성하고, 상기 하부전극막(117) 상에 상기 하부전극홀(115)을 채우는 희생절연막(119)을 형성한다. 상기 하부전극막(117)은 도전막, 예컨대, 귀금속막(noble metal layer) 및 귀금속을 함유하는 도전성 화합물질막 중 선택된 적어도 하나로 형성하는 것이 바람직하다. 상기 귀금속막은 예컨대, 팔라디움(Pd; Palladium)막, 루세니움(Ru; ruthenium)막, 플라티늄(Pt; Platinum)막 또는 이리디움(Ir;Iridium)막등으로 형성할 수 있으며, 상기 귀금속을 함유하는 도전성화합물질막은 예컨대, 이리디움 이산화막(IrO2)으로 형성할 수 있다. 상기 희생절연막(119)은 일반적인 층간절연막으로 사용되는 실리콘산화막으로 형성할 수 있다.
상기 희생절연막(119) 및 상기 하부전극막(117)을 상기 몰드절연막(114)이 노출될때까지 평탄화시키어 상기 하부전극홀(115) 내에 차례로 적층된 하부전극(117a) 및 희생절연막 패턴(119a)을 형성한다. 이때, 상기 하부전극(117a)의 하부면은 상기 하부전극홀(115)에 기인하여 상기 산화방지막 패턴(110a) 상부면의 전면과 접촉한다. 다시 말해서, 상기 하부전극(117a)의 하부면과 상기 산화방지막 패턴(110a)의 상부면은 동일한 면적을 갖는다. 이로 인하여, 상기 하부전극(117a)은 종래의 하부전극에 비하여 넓은 표면적을 갖게 된다. 결과적으로, 상기 하부전극(117a)을 갖는 커패시터의 정전용량이 증가한다.
도 10을 참조하면, 상기 희생절연막 패턴(119a) 및 상기 평탄화된 몰드절연막(114)을 등방성식각, 예컨대, 습식식각공정으로 식각하여 상기 식각방지막(105)을 노출시킨다. 이때, 상기 하부전극(117a)의 내부 및 외부 측벽이 노출된다.
상기 식각방지막(105)이 노출된 반도체기판(101) 전면에 콘포말한 유전막(120)을 형성하고, 상기 유전막(120) 상에 상부전극(122)을 형성한다. 상기 하부전극(117a), 상기 유전막(120) 및 상기 상부전극(122)은 커패시터를 구성한다.
상기 유전막(120)은 일반적으로 유전막으로 사용되는 ONO(Oxide-Nitride-Oxide)막에 비하여 고유전율을 갖는 고유전막으로 형성할 수 있다. 예를 들면, 알루미늄 산화막(Al2O3) 또는 하프늄 산화막(HfO2) 등으로 형성할 수 있다. 이때, 상기 고유전막을 갖는 커패시터는 디램기억소자의 단위 셀을 구성하는 커패시터로 형성될 수 있다. 이와는 달리, 상기 유전막(120)은 강유전체막으로 형성할 수 있다. 상기 강유전체막은 PZT, SBT, BLT 또는 강유전물질이 조합된 복합층 등으로 형성할 수 있다. 이때에는 상기 강유전체막을 갖는 커패시터는 강유전체 기억소자의 단위 셀을 구성하는 커패시터로 형성될 수 있다.
상기 상부전극(122)은 도전막, 예컨대, 귀금속막(noble metal layer) 및 귀금속을 함유하는 도전성 화합물질막 중 선택된 적어도 하나로 형성하는 것이 바람직하다. 상기 귀금속막은 예컨대, 팔라디움(Pd; Palladium)막, 루세니움(Ru; ruthenium)막, 플라티늄(Pt; Platinum)막 또는 이리디움(Ir; Iridium)막등으로 형성할 수 있으며, 상기 귀금속을 함유하는 도전성화합물질막은 예컨대, 이리디움 이산화막(IrO2)으로 형성할 수 있다.
본 발명에 따르면, 반도체기판 상에 형성된 하부전극의 하부면과 상기 하부전극 및 상기 반도체기판 사이에 개재된 산화방지막 패턴의 상부면이 동일한 면적을 갖고, 접촉한다. 이로 인하여, 상기 하부전극은 종래의 하부전극에 비하여 넓은 표면적을 갖는다. 결과적으로, 본 발명에 따른 커패시터는 종래의 커패시터에 비하여 큰 정전용량을 갖는다.

Claims (19)

  1. 반도체기판 상에 형성된 층간절연막;
    상기 층간절연막을 관통하여 상기 반도체기판의 소정영역에 접속되는 매립콘텍 플러그;
    상기 매립콘텍플러그의 상부면 상에 배치된 산화방지막 패턴;
    상기 산화방지막 패턴 상에 배치된 하부 전극을 포함하되, 상기 산화방지막 패턴의 상부면 및 상기 하부 전극의 하부면은 동일한 면적을 갖는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 산화방지막 패턴은 도전성 금속질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 하부 전극은 귀금속(noble metal)막 또는 귀금속을 포함하는 도전성 화합물질막 중 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 하부전극의 외부측벽 및 상기 산화방지막 패턴의 측벽은 동일한 일직선상에 배치되는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 하부 전극 상부에 배치된 상부전극; 및
    상기 하부전극 및 상부 전극 사이에 개재된 유전막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 유전막은 일반적인 유전막으로 사용되는 ONO(Oxide-Nitride-Oxide)막에 비하여 높은 유전율을 갖는 고유전막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 유전막은 강유전체막으로 이루어지는 것을 특징으로 하는 반도체소자.
  8. 제 5 항에 있어서,
    상기 상부전극은 귀금속(noble metal)막 또는 귀금속을 포함하는 도전성 화합물질막 중 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
  9. 반도체기판 상에 차례로 적층된 산화방지막 패턴 및 캐핑막 패턴을 형성하는단계;
    상기 캐핑막 패턴을 갖는 반도체기판에 상기 캐핑막 패턴에 대하여 식각선택비를 갖는 몰드절연막을 형성하는 단계;
    상기 몰드절연막을 상기 캐핑막 패턴이 노출될때까지 평탄화하는 단계;
    상기 노출된 캐핑막 패턴을 식각하여 상기 산화방지막 패턴 상부면의 전면을 노출시키는 하부전극홀을 형성하는 단계; 및
    상기 하부 전극홀 내에 하부전극을 형성하는 단계를 포함하되, 상기 캐핑막 패턴은 상기 산화방지막 패턴에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  10. 제 9 항에 있어서,
    상기 산화방지막 패턴 및 캐핑절연막 패턴을 형성하기 전에,
    상기 반도체기판에 층간절연막 및 식각방지막을 형성하는 단계;
    상기 식각방지막 및 상기 층간절연막을 관통하여 상기 반도체기판의 소정영역과 접촉하는 매립콘텍플러그를 형성하는 단계를 더 포함하되, 상기 매립 콘텍플러그의 상부면은 상기 산화방지막 패턴 하부면의 소정영역과 접촉하고, 상기 식각방지막은 상기 몰드절연막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  11. 제 9 항에 있어서,
    상기 산화방지막 패턴은 도전성 금속질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 제 9 항에 있어서,
    상기 캐핑막 패턴은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  13. 제 9 항에 있어서,
    상기 몰드절연막은 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  14. 제 9 항에 있어서,
    상기 하부 전극을 형성하는 단계는,
    상기 하부 전극홀 내부를 포함하는 반도체기판 전면에 콘포말하게 하부전극막을 형성하는 단계;
    상기 하부 전극막 상에 상기 하부전극홀을 채우는 희생절연막을 형성하는 단계;
    상기 희생절연막 및 상기 하부전극막을 상기 몰드절연막이 노출될때까지 평탄화하여 상기 하부전극홀 내에 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  15. 제 9 항에 있어서,
    상기 하부전극은 귀금속(noble metal)막 또는 귀금속을 함유하는 도전성 화합물질막 중 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  16. 제 9 항에 있어서,
    상기 하부전극을 형성한 후에,
    상기 몰드절연막을 식각하여 제거하는 단계; 및
    상기 하부전극의 표면상에 유전막 및 상부 전극을 차례로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  17. 제 16 항에 있어서,
    상기 유전막은 일반적인 유전막으로 형성되는 ONO(Oxide-Nitride-Oxide)막에 비하여 높은 유전율을 갖는 고유전막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  18. 제 16 항에 있어서,
    상기 유전막은 강유전체막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  19. 제 16 항에 있어서,
    상기 상부전극은 귀금속(noble metal)막 또는 귀금속을 함유하는 도전성 화합물질막 중 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875316A (zh) * 2018-08-31 2020-03-10 华邦电子股份有限公司 存储器装置及其制造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510527B1 (ko) * 2003-05-01 2005-08-26 삼성전자주식회사 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법
DE102004044678B4 (de) * 2004-09-09 2006-08-31 Infineon Technologies Ag Verfahren zum Herstellen eines Kondensators
JP4916168B2 (ja) * 2004-12-28 2012-04-11 株式会社ハイニックスセミコンダクター シリンダ構造のキャパシタを有する半導体メモリ装置の製造方法
KR100780611B1 (ko) * 2004-12-28 2007-11-29 주식회사 하이닉스반도체 비정질카본을 이용한 반도체메모리장치의 캐패시터 제조방법
KR100639219B1 (ko) * 2005-05-27 2006-10-30 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100722988B1 (ko) * 2005-08-25 2007-05-30 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
KR100795363B1 (ko) * 2006-11-24 2008-01-17 삼성전자주식회사 반도체 소자의 도전성 배선 및 이의 형성방법과 이를구비하는 플래시 메모리 장치 및 이의 제조 방법
US20090085085A1 (en) * 2007-10-01 2009-04-02 James Chyi Lai Dram cell with capacitor in the metal layer
US10923502B2 (en) 2019-01-16 2021-02-16 Sandisk Technologies Llc Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same
KR20200101762A (ko) * 2019-02-20 2020-08-28 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20220037053A (ko) * 2020-09-17 2022-03-24 삼성전자주식회사 내부 보호층 및 외부 보호층을 포함하는 하부 전극을 갖는 반도체 소자
US11877436B2 (en) 2021-09-27 2024-01-16 Nanya Technology Corporation Semiconductor device and method for fabricating the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0738068A (ja) * 1993-06-28 1995-02-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5563762A (en) * 1994-11-28 1996-10-08 Northern Telecom Limited Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit
US5959319A (en) * 1995-04-18 1999-09-28 Nippon Steel Corporation Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same
KR100213218B1 (ko) * 1996-11-18 1999-08-02 윤종용 강유전 커패시터의 제조방법
JPH10313102A (ja) * 1997-05-12 1998-11-24 Nec Corp 半導体装置及びその製造方法
US6090697A (en) * 1997-06-30 2000-07-18 Texas Instruments Incorporated Etchstop for integrated circuits
TW367616B (en) * 1998-02-06 1999-08-21 United Microelectronics Corp Manufacturing method for cylindrical capacitor
KR100532383B1 (ko) * 1998-05-26 2006-01-27 삼성전자주식회사 고유전막을 사용하는 반도체장치의 커패시터 제조방법
US6117725A (en) * 1999-08-11 2000-09-12 Taiwan Semiconductor Manufacturing Company Method for making cost-effective embedded DRAM structures compatible with logic circuit processing
JP2001060672A (ja) * 1999-08-20 2001-03-06 Mitsubishi Electric Corp エッチング方法およびエッチングマスク
JP3676958B2 (ja) * 1999-12-28 2005-07-27 株式会社日立製作所 半導体集積回路装置の製造方法
CA2343853A1 (en) * 2000-04-14 2001-10-14 Muga Mochizuki Semiconductor device, ink tank provided with such semiconductor device, ink jet cartridge, ink jet recording apparatus, method for manufacturing such semiconductor device, and communication system, method for controlling pressure, memory element, security system of ink jet recording apparatus
KR20020002599A (ko) * 2000-06-30 2002-01-10 박종섭 플러그의 산화를 효과적으로 방지할 수 있는 반도체메모리 소자 및 그 제조 방법
JP2002289810A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置およびその製造方法
US6452229B1 (en) * 2002-02-21 2002-09-17 Advanced Micro Devices, Inc. Ultra-thin fully depleted SOI device with T-shaped gate and method of fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875316A (zh) * 2018-08-31 2020-03-10 华邦电子股份有限公司 存储器装置及其制造方法
CN110875316B (zh) * 2018-08-31 2023-08-08 华邦电子股份有限公司 存储器装置及其制造方法

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US20040108536A1 (en) 2004-06-10
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