KR100213218B1 - 강유전 커패시터의 제조방법 - Google Patents
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Abstract
본 발명은 강유전 커패시터의 제조 방법을 개시한다.
이는, 트랜지스터가 형성된 반도체 기판 상에 층간 절연층을 형성하는 단계; 상기 트랜지스터중 소오스 영역이 노출되도록 상기 층간 절연층을 패터닝하여 콘택 홀을 형성하는 단계; 상기 콘택 홀이 형성된 반도체 기판 전면에 불순물이 도핑된 다결정 실리콘을 증착한 후 상기 층간 절연층이 드러날때까지 에치백(etch back)함으로써 상기 콘택홀을 메우는 플러그를 형성하는 단계; 상기 반도체 기판 상에 고융점 금속 화합물을 증착하여 장벽층을 형성하는 단계; 상기 장벽층이 형성된 반도체 기판을 플라즈마 처리하는 단계; 상기 플라즈마 처리된 반도체 기판에 RTA(Rapid Thermal Annealing)를 실시하는 단계; 상기 장벽층 상에 도전 물질을 증착하여 하부 전극을 형성하는 단계; 상기 하부 전극/장벽층을 상기 플러그 상부에서 상기 플러그보다 크게 남겨지도록 패터닝하는 단계; 상기 하부 전극 상에 강유전 물질을 증착하여 유전막을 형성하는 단계; 및 상기 유전막 상에 도전 물질을 증착하여 상부 전극을 형성하는 단계로 이루어진다. 즉, 고융점 금속을 증착한 후 플라즈마 처리 및 RTA 공정을 추가함으로써 이후 후속되는 고온 열처리 공정시 장벽층의 막질 특성을 그대로 유지하여 하부 전극의 구성 물질인 백금의 실리사이드화 및 플러그의 구성 물질인 실리콘의 산화를 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 강유전 물질을 사용하여 형성한 유전막을 산소 분위기에서 열처리할 때 장벽층의 막질 특성을 그대로 유지하는 강유전 커패시터의 제조 방법에 관한 것이다.
최근 박막 형성 기술의 진보에 의하여 강유전체막을 이용한 불휘발성 메모리 장치에 대한 연구가 활발해지고 있다. 강유전체 메모리 장치는 강유전체막의 분극 반전 특성 및 그 잔류 분극을 이용한 것으로서 고속으로 읽기(read)/쓰기(write) 동작이 가능한 장점을 가지고 있다.
강유전체막의 분극 반전은 쌍극자(dipole)의 회전에 의한 것이기 때문에 다른 불휘발성 메모리, 예컨대 EEPROM(Electrically Erasable Programmable Read-Only Memory) 또는 플래시(flash) 메모리 장치와 비교하여 동작 속도가 104∼105 배 정도 빠르다. 또한 미세화 및 최적 설계를 통하여 쓰기 동작 속도가 수 백 내지 수 십 nsec 범위로 DRAM(Dynamic Random Access Memory)에 필적하는 고속성의 실현이 가능하다. 그리고 분극 반전에 필요한 전압도 2∼5V로서 충분하기 때문에 쓰기 동작에 10∼12V 정도의 높은 전압이 요구되는 EEPROM 또는 플래시 메모리 장치와 달리 저전압 단일 전원으로 동작이 가능한 장점이 있다.
도 1은 종래의 강유전 커패시터를 나타낸다.
도면 참조 번호 1은 반도체 기판을, 3은 층간 절연층을, 4는 콘택 홀을, 5는 플러그(Plug)를, 7은 장벽층(barrier layer)을, 9는 하부 전극을, 11은 유전막을, 13은 상부 전극을 각각 나타낸다.
트랜지스터(도시하지 않음)가 형성된 반도체 기판(1)상에 절연 물질을 증착한 후 상기 트랜지스터의 소오스 영역이 노출되도록 패터닝하여 콘택 홀(4) 및 층간 절연층(3)을 형성하는 공정과 상기 콘택 홀(4)이 형성된 반도체 기판(1)전면에 불순물이 도핑된 다결정 실리콘을 증착한 후 상기 층간 절연층(3)이 드러날때까지 에치백(etch back)함으로써 상기 콘택홀(4)을 메우는 플러그(5)를 형성하는 공정을 진행한다.
이어서 상기 반도체 기판(1) 상에 고융점 금속 화합물과 도전 물질을 차례로 증착한 후 상기 플러그(5) 상부에서 상기 플러그(5)보다 크게 남겨지도록 패터닝함으로써 하부 전극(9)/장벽층(7)을 형성하는 공정, 상기 하부 전극(9) 상에 강유전 물질을 증착한 후 열처리하여 유전막(11)을 형성하는 공정 그리고 상기 유전막(11) 상에 상부 전극(13)을 형성하는 공정을 차례로 진행한다.
상기 하부 전극(9)은 내열성 금속인 백금(Pt)을 사용하여 형성한다.
상기 유전막(11)은 (BaSr)TiO3(이하 BST라 칭함)를 사용하여 솔-겔(Sol-Gel)방법, 스퍼터링(sputtering) 또는 MOCVD(Metal Organics CVD) 방법으로 형성하는데, 상기 BST이외에 Pb(Zr,Ti)O3, SrBi2Ta2O9, SrBi2TaNbO9, Bi4Ti3O12 등이 있다.
상기 장벽층(7)은 TiSi2.4 타겟(Target) 및 질소(N2) 가스를 사용하여 반응성 스퍼터링(Reactive sputtering)을 실시함으로써 그 구성 물질이 TiSi2.4N이 된다.
상기 장벽층(7)은 이후 후속되는 고온 공정, 즉 상기 유전막(11)의 특성을 향상시키기 위해 산소 분위기 및 600℃ 이상의 고온에서 열처리하는 공정을 실시할때 산소의 확산으로 인해 상기 플러그(5)의 구성 물질인 실리콘이 산화되고 상기 하부 전극(9)의 구성 물질인 백금이 상기 실리콘과 반응하여 실리사이드를 형성하는 것을 방지하기 위한 것이다.
도 2는 도 1의 강유전 커패시터를 제조하는 공정 중 열처리 공정을 실시한 후 관찰한 장벽층의 표면(a) 및 단면(b)을 나타낸다.
TiSi2.4N은 증착시 비정질(amorphous) 구조를 갖는데, 이러한 장벽층 상에 하부 전극과 유전막을 형성한 후 산소 분위기에서 열처리하면 상기 장벽층의 구성 물질인 티타늄(Ti)이 산화되고 또다른 구성 물질인 질소(N)는 결합이 끊어져 막의 외부로 빠져나오게되는 아웃가싱(outgasing) 현상이 나타나서 상기 장벽층의 표면이 나빠지는 현상이 나타난다.
본 발명이 이루고자 하는 기술적 과제는, 상기의 문제점을 해결하기 위한 강유전 커패시터의 제조 방법을 제공하는데 있다.
도 1은 종래의 강유전 커패시터를 나타낸다.
도 2는 도 1의 강유전 커패시터를 제조하는 공정 중 열처리 공정을 실시한 후 관찰한 장벽층의 표면(a) 및 단면(b)을 나타낸다.
도 3a 내지 도 3c는 본 발명에 의한 강유전 커패시터의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 4는 도 3a 내지 도 3c의 공정 후 관찰한 장벽층의 표면(a) 및 단면(b)을 나타낸다.
상기 과제를 이루기 위하여 본 발명은, 트랜지스터가 형성된 반도체 기판 상에 층간 절연층을 형성하는 단계; 상기 트랜지스터중 소오스 영역이 노출되도록 상기 층간 절연층을 패터닝하여 콘택 홀을 형성하는 단계; 상기 콘택 홀이 형성된 반도체 기판 전면에 불순물이 도핑된 다결정 실리콘을 증착한 후 상기 층간 절연층이 드러날때까지 에치백(etch back)함으로써 상기 콘택홀을 메우는 플러그를 형성하는 단계; 상기 반도체 기판 상에 고융점 금속 화합물을 증착하여 장벽층을 형성하는 단계; 상기 장벽층이 형성된 반도체 기판을 플라즈마 처리하는 단계; 상기 플라즈마 처리된 반도체 기판에 RTA(Rapid Thermal Annealing)를 실시하는 단계; 상기 장벽층 상에 도전 물질을 증착하여 하부 전극을 형성하는 단계; 상기 하부 전극/장벽층을 상기 플러그 상부에서 상기 플러그보다 크게 남겨지도록 패터닝하는 단계; 상기 하부 전극 상에 강유전 물질을 증착하여 유전막을 형성하는 단계; 및 상기 유전막 상에 도전 물질을 증착하여 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전 커패시터의 제조 방법을 제공한다.
상기 플라즈마 처리시에는 암모니아(NH3)가스를 사용하고 상기 RTA는 800℃ 온도 이상에서 실시하는 것이 바람직하다.
상기 고융점 금속 화합물은 WBN과 같은 삼원계 고융점 금속 화합물 또는 고융점 금속에 실리콘(Si)과 질소(N)를 포함하는 화합물, 즉 TiSi2.4N, TiSiN, TaSiN, WSiN인 것이 바람직하다.
상기 강유전 물질을 증착한 후 질소(N2) 분위기에서 열처리하는 단계를 추가하는 것이 바람직하다.
따라서 본 발명에 의한 강유전 커패시터의 제조 방법은, 고융점 금속을 증착한 후 플라즈마 처리 및 RTA 공정을 추가함으로써 이후 후속되는 고온 열처리 공정시 장벽층의 막질 특성을 그대로 유지하여 하부 전극의 구성 물질인 백금의 실리사이드화 및 플러그의 구성 물질인 실리콘의 산화를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3c는 본 발명에 의한 강유전 커패시터의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 21은 반도체 기판을, 23은 층간 절연층을, 24는 콘택 홀을, 25는 플러그(Plug)를, 27은 장벽층(barrier layer)을, 29는 하부 전극을, 31은 유전막을, 33은 상부 전극을 각각 나타낸다.
도 3a를 참조하면, 트랜지스터(도시하지 않음)가 형성된 반도체 기판(21)상에 절연 물질을 증착한 후 상기 트랜지스터의 소오스 영역이 노출되도록 패터닝하여 콘택 홀(24) 및 층간 절연층(23)을 형성하는 공정, 상기 콘택 홀(24)이 형성된 반도체 기판(21)전면에 불순물이 도핑된 다결정 실리콘을 증착한 후 상기 층간 절연층(23)이 드러날때까지 에치백(etch back)함으로써 상기 콘택홀(24)을 메우는 플러그(25)를 형성하는 공정을 차례로 진행한다.
상기 플러그(25)는 이후 후속 공정에서 형성하는 장벽층이 단차 도포성이 불량한 것을 보상하기 위한 것으로, 상기 소오스 영역의 불순물과 동일한 형의 불순물이 도핑된 다결정 실리콘을 사용하여 형성한다.
도 3b를 참조하면, 상기 반도체 기판(21) 상에 고융점 금속 화합물을 증착하여 제 1 물질층(후속 공정에서 장벽층(27)으로 패터닝됨)을 형성하는 공정, 상기 제 1 물질층이 형성된 반도체 기판(21)을 플라즈마 처리하는 공정, 싱기 플라즈마 처리된 반도체 기판(21)에 RTA(Rapid Thermal Annealing)를 실시하는 공정, 상기 제 1 물질층 상에 도전 물질을 증착하여 제 2 물질층을 형성하는 공정 그리고 상기 제 1/2 물질층을 상기 플러그(25) 상부에서 상기 플러그(25)보다 크게 남겨지도록 패터닝함으로써 하부 전극(29)/장벽층(27)을 형성하는 공정을 차례로 진행한다.
상기 장벽층(27)은 TiSi2.4 타겟(Target) 및 질소(N2) 가스를 사용하여 반응성 스퍼터링(Reactive sputtering)을 실시함으로써 그 구성 물질이 TiSi2.4N이 된다. 상기 장벽층(27)은 TiSi2.4N 이외에 WBN과 같은 삼원계 고융점 금속 화합물 또는 고융점 금속에 실리콘(Si)과 질소(N)를 포함하는 화합물, 예컨대 TiSiN, TaSiN, WSiN로 형성할 수 있다.
상기 플라즈마 처리 공정은 암모니아(NH3) 가스 분위기에서 실시하고 상기 RTA 공정은 800℃ 이상의 온도에서 실시하는데, 이는 상기 장벽층(27)의 구성 물질인 실리콘(Si)과 질소(N)간의 결합을 더욱 강하게하는 역할을 한다.
상기 장벽층(27)은 이후 후속되는 고온 열처리 공정시 플러그(25)의 구성 물질인 실리콘이 산화되는 현상과 외부 확산(Out-diffusion)되어 하부 전극의 구성 물질인 백금을 실리사이드화하는 현상을 방지하기 위한 것이다.
상기 하부 전극(29)은 내열성 금속인 백금(Pt)을 사용하여 형성한다.
도 3c를 참조하면, 상기 하부 전극(29) 상에 강유전 물질을 증착한 후 열처리하여 유전막(31)을 형성하는 공정, 상기 유전막(31) 상에 상부 전극(33)을 형성하는 공정을 차례로 진행한다.
상기 열처리 공정은 질소(N2) 분위기 및 700℃ 온도에서 30분간 실시한다.
상기 유전막(31)은 (BaSr)TiO3(이하 BST라 칭함)를 사용하여 솔-겔(Sol-Gel)방법, 스퍼터링(sputtering) 또는 MOCVD(Metal Organics CVD) 방법으로 형성하는데, 상기 BST이외에 Pb(Zr,Ti)O3, SrBi2Ta2O9, SrBi2TaNbO9, Bi4Ti3O12 등이 있다.
도 4는 도 3a 내지 도 3c의 공정 후 관찰한 장벽층의 표면(a) 및 단면(b)을 나타낸다.
TiSi2.4N 증착 후 플라즈마 처리 및 RTA 공정을 추가함으로써 이후 열처리 공정을 실시하여도 장벽층의 특성이 그대로 유지되어 그 표면의 특성이 양호함을 알 수 있다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 강유전 커패시터의 제조 방법은, 고융점 금속을 증착한 후 플라즈마 처리 및 RTA 공정을 추가함으로써 이후 후속되는 고온 열처리 공정시 장벽층의 막질 특성을 그대로 유지하여 하부 전극의 구성 물질인 백금의 실리사이드화 및 플러그의 구성 물질인 실리콘의 산화를 방지할 수 있다.
Claims (7)
- 트랜지스터가 형성된 반도체 기판 상에 층간 절연층을 형성하는 단계;상기 트랜지스터중 소오스 영역이 노출되도록 상기 층간 절연층을 패터닝하여 콘택 홀을 형성하는 단계;상기 콘택 홀이 형성된 반도체 기판 전면에 불순물이 도핑된 다결정 실리콘을 증착한 후 상기 층간 절연층이 드러날때까지 에치백(etch back)함으로써 상기 콘택홀을 메우는 플러그를 형성하는 단계;상기 반도체 기판 상에 고융점 금속 화합물을 증착하여 장벽층을 형성하는 단계;상기 장벽층이 형성된 반도체 기판을 플라즈마 처리하는 단계;상기 플라즈마 처리된 반도체 기판에 RTA(Rapid Thermal Annealing)를 실시하는 단계;상기 장벽층 상에 도전 물질을 증착하여 하부 전극을 형성하는 단계;상기 하부 전극/장벽층을 상기 플러그 상부에서 상기 플러그보다 크게 남겨지도록 패터닝하는 단계;상기 하부 전극 상에 강유전 물질을 증착하여 유전막을 형성하는 단계; 및상기 유전막 상에 도전 물질을 증착하여 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전 커패시터의 제조 방법.
- 제 1 항에 있어서, 상기 RTA는 800℃ 온도 이상에서 실시하는 것을 특징으로하는 강유전 커패시터의 제조 방법.
- 제 1 항에 있어서, 상기 플라즈마 처리는 암모니아(NH3)가스를 사용하는 것을 특징으로하는 강유전 커패시터의 제조 방법.
- 제 1 항에 있어서, 상기 고융점 금속 화합물은 WBN과 같은 삼원계 고융점 금속 화합물인 것을 특징으로하는 강유전 커패시터의 제조 방법.
- 제 1 항에 있어서, 상기 고융점 금속 화합물은 고융점 금속에 실리콘(Si)과 질소(N)를 포함하는 화합물인 것을 특징으로하는 강유전 커패시터의 제조 방법.
- 제 5 항에 있어서, 상기 고융점 금속 화합물은 TiSi2.4N, TiSiN, TaSiN, WSiN인 것을 특징으로하는 강유전 커패시터의 제조 방법.
- 제 1 항에 있어서, 상기 강유전 물질을 증착한 후 질소(N2) 분위기에서 열처리하는 것을 특징으로하는 강유전 커패시터의 제조 방법.
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