KR100543420B1 - 확산장벽을 갖는 초고집적도 기억소자용 커패시터의하부전극 구조와 커패시터의 하부전극 형성방법 및커패시터의 형성방법 - Google Patents

확산장벽을 갖는 초고집적도 기억소자용 커패시터의하부전극 구조와 커패시터의 하부전극 형성방법 및커패시터의 형성방법 Download PDF

Info

Publication number
KR100543420B1
KR100543420B1 KR1020030020231A KR20030020231A KR100543420B1 KR 100543420 B1 KR100543420 B1 KR 100543420B1 KR 1020030020231 A KR1020030020231 A KR 1020030020231A KR 20030020231 A KR20030020231 A KR 20030020231A KR 100543420 B1 KR100543420 B1 KR 100543420B1
Authority
KR
South Korea
Prior art keywords
chromium
titanium nitride
dielectric
lower electrode
capacitor
Prior art date
Application number
KR1020030020231A
Other languages
English (en)
Other versions
KR20040085529A (ko
Inventor
김지영
박노헌
Original Assignee
김지영
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김지영 filed Critical 김지영
Priority to KR1020030020231A priority Critical patent/KR100543420B1/ko
Publication of KR20040085529A publication Critical patent/KR20040085529A/ko
Application granted granted Critical
Publication of KR100543420B1 publication Critical patent/KR100543420B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 강유전체 혹은 고유전체를 사용한 초고집적도 기억소자에서 패스 트랜지스터와 커패시터를 전기적으로 연결하는 하부전극에 확산방지막으로서 CrTiN 박막을 구비한 경우 고온 산화 열처리 공정 후에도 강유전체 박막, 하부전극, 실리콘 플러그가 우수한 물성 및 전기적 특성을 가질 수 있는 초고집적도 기억소자용 캐퍼시터의 하부전극 구조와 이를 이용한 하부전극 형성방법 및 커패시터의 형성방법에 관한 것이다.
본 발명은 커패시터의 하부전극 구조에 있어서, 상기 접촉 플러그 상부에 접촉저항을 줄이기 위하여 형성되는 TiSix과, 상기 TiSix 상부에 형성되어 커패시터의 유전체에 대한 고온 열처리시에 접촉 플러그로 산소 및 크롬이 확산되는 것을 방지하기 위하여 CrxTi1-xN/TiN으로 이루어진 제1확산 방지막과, 상기 Crx Ti1-xN과 커패시터의 Pt 하부전극 사이에 생성되어 상기 유전체에 대한 고온 열처리시에 CrxTi1-xN으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하기 위한 제2확산 방지막을 구비한 것을 특징으로 한다.
커패시터 하부전극, 유전체 결정화, 고온 열처리, 유전체 특성열화

Description

확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조와 커패시터의 하부전극 형성방법 및 커패시터의 형성방법{Lower Electrode Structure of Capacitor Having Diffusion Barrier for ULSI Memory and Method for Forming Lower Electrode Structure of Capacitor and Capacitor}
도 1은 일반적인 COB 구조의 반도체 기억소자에 대한 단면도,
도 2는 도 1에서 CrTiN/TiN의 확산방지막을 구비한 경우 유전체에 대한 고온 열처리후에 원소의 농도변화를 오제이(Auger) 스펙트로미터에 의해 측정한 그래프,
도 3은 도 1에서 CrTiN/TiN의 확산방지막을 구비한 경우 고온 열처리 후에 강유전 커패시터의 조직단면사진,
도 4는 도 1에서 CrTiN/TiN의 확산방지막을 구비한 경우 고온 열처리 후에 강유전 커패시터의 전계에 따른 분극값을 나타내는 그래프,
도 5a 내지 도 5c는 본 발명의 바람직한 제1실시예에 따른 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조를 형성하는 공정 단면도,
도 6a 내지 도 6c는 본 발명의 바람직한 제2실시예에 따른 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조를 형성하는 공정 단면도,
도 7a 내지 도 7c는 본 발명의 바람직한 제3실시예에 따른 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조를 형성하는 공정 단면도,
도 8a 내지 도 8c는 본 발명의 바람직한 제4실시예에 따른 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조를 형성하는 공정 단면도,
도 9는 도 8c의 커패시터를 열처리한 후에 커패시터의 조직단면 사진,
도 10은 본 발명의 바람직한 실시예에 따른 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 단면도이다.
* 도면의 주요부분에 대한 부호설명 *
21 ; 접촉 플러그 22 ; 타이타늄실리사이드막
23 ; 타이타늄질화막 24 ; 크롬타이타늄질화막
25,25a ; 하부전극 26 ; 유전체
27 ; 상부전극 28,29 ; 층간 절연층
30,30a,31 ; 크롬 확산 방지막 30b,30c ; CrO2
C; 커패시터 T ; 패스 트랜지스터
본 발명은 확산장벽을 갖는 초고집적도 기억소자용 캐퍼시터의 하부전극 구조와 커패시터의 하부전극 형성방법에 관한 것으로, 특히 강유전체 혹은 고유전체를 사용한 초고집적도 기억소자에서 패스 트랜지스터(pass transistor)와 커패시터를 전기적으로 연결하는 하부전극에 확산방지막으로서 CrTiN 박막을 구비한 경우 고온 산화 열처리 공정 후에도 강유전체 박막, 하부전극, 실리콘 플러그가 우수한 물성 및 전기적 특성을 가질 수 있는 초고집적도 기억소자용 캐퍼시터의 하부전극 구조와 이를 이용한 하부전극 형성방법 및 커패시터의 형성방법에 관한 것이다.
반도체 기억소자는 전원공급이 차단되면 반도체 기억 소자 내에 저장되었던 정보도 동시에 소멸하는 휘발성 기억소자와 전원공급이 차단되어도 정보가 존속하는 비휘발성 기억소자로 분류되어진다. 저장매체의 대용량화에 따른 새로운 고유전물질에 대한 관심과 함께 이를 이용한 기억소자 개발이 활발히 진행되고 있는 가운데, 휘발성 및 비휘발성 기억소자에 적용하고자 큰 유전상수를 갖는 상유전체, 또는 강유전체 물질이 실질적인 반도체 기억소자에 적용되고 있다.
이러한 고유전 물질에는 기존의 휘발성 디램(DRAM: Dynamic Random Access Memory)에 사용되었던 저유전물질을 대체하기 위한 타이타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), BST((Bax,Sr1-x)TiO3)의 고유전 물질과, 강유전체로서 비휘발성 기억소자에 사용되는 큰 유전상수를 갖는 PZT(Pb(Zrx,Ti1-x)O3), SBT(SrBi 2Ta2O9) 등이 있다.
일반적으로, PZT(PbZrxTi1-xO3)를 비롯한 페로브스카이트(Perovskite)형 강유전체(Ferroelectric) 재료는 우수한 압전성, 초전성, 강유전성을 나타내기 때문에 여러 소자에 이용되어 왔다.
이러한 기억소자 중 비휘발성 기억소자는 휴대용 전자기기에 빠질 수 없는 중요한 소자로서, 특히 강유전체의 분극 특성을 이용하여 정보를 저장하는 FRAM(Ferroelectric Random Access Memory)은 기존의 플래쉬 메모리 소자 보다 단일 전원전압에서 빠른 읽기/쓰기 속도, 동작, 횟수 등의 장점을 갖는다는 점에 차세대 대용량 고집적 비휘발성 기억소자로 개발되고 있다.
이러한 고유전체 기억소자는 기존의 DRAM 제조공정과 유사하며, 고집적화를 위한 2T-2C (2개 트랜지스터에 2개의 커패시터 구조) 또는 1T-1C (1개의 트랜지스터에 1개의 커패시터 구조)의 기억소자 구조를 갖고, 공정 설계상에서 COB (Capacitor Over Bit-line, Capacitor On Bit-line) 구조를 적용함으로 집적도를 크게 향상시킬 수 있다는 이점이 있다.
이 경우에 커패시터는 하부전극이 패스 트랜지스터(pass transistor)의 소스/드레인(source/drain)과 연결되어야 하며, 이와 같은 전기적 연결을 하기 위하여 일반적으로 다결정 실리콘(Poly-Si) 혹은 텅스텐(W) 접촉 플러그(Plug)를 사용하며, 그 위에 하부전극을 형성하고 다시 그 위에 강유전체 박막과 상부전극을 형성하여 커패시터를 제작한다.
이하에 도 1을 참고하여 종래의 COB 구조의 초고집적도 기억소자에 대하여 상세하게 설명한다.
도 1을 참고하면, 초고집적도 기억소자에서 COB 구조는 실리콘 기판(1)에 MOS 구조의 패스 트랜지스터(T)를 형성하는 주지된 트랜지스터 형성 공정 이후에, 패스 트랜지스터(T)의 드레인(4)과 커패시터(C)를 연결하는 다결정 실리콘 접촉 플러그(5)를 형성한다. 그후 다결정 실리콘 접촉 플러그(5)와의 접촉저항을 줄이기 위하여 질소분위기의 급속 열처리를 통하여 형성시킨 타이타늄 실리사이드(TiSix)(6), 확신 방지막(7), 커패시터의 하부전극(8), 유전체층(9), 상부전극(10)의 순서로 커패시터(C)를 형성하고, 끝으로 층간절연층(11)을 형성하게 된다.
상기 기판(1)의 하부에 위치한 패스 트랜지스터(T)는 게이트(2)와 소오스 영역(4b)이 워드라인과 비트라인(3)에 연결되고, 드레인 영역(4a)이 커패시터(C)에 연결되어 커패시터(C)의 동작을 제어하는 역할을 한다.
특히, 커패시터(C)의 하부전극(8) 위에 형성되는 유전체층(9)으로서 고유전체 혹은 강유전체 박막층의 경우에는 보다 우수한 박막의 특성을 얻기 위하여 증착공정 혹은 증착공정 이후에 고온 산화분위기에서 증착된 박막을 결정화시키는 열처리 공정을 행하여야 한다.
그런데 이러한 고온의 산화공정이 진행되면, 트랜지스터(T)와의 연결을 위한 다결정 실리콘 접촉 플러그(5)와 Pt 하부전극(8) 간에는 계면반응 생성물에 의한 특성저하로 접촉저항 증가를 초래하게 되거나 또는 고온에서의 산소 혹은 실리콘 등의 물질 확산으로 인한 하부전극(8)과 다결정 실리콘 접촉 플러그(5) 사이의 원하지 않는 부도체 산화막의 형성으로 인하여 궁극적인 고유전체의 특성을 얻지 못하게 된다. 따라서, 이러한 현상을 억제하기 위하여 접촉 플러그(5)와 하부전극(8) 사이에 확산 방지막을 형성하여 접촉 플러그(5)의 변질 및 하부전극(8)의 특성 저하를 방지하는 것이 요구되고 있다.
종래의 확산 방지막(7)으로는 전도성 산화막과 질화물 방지막이 사용되고 있 다. 상기 전도성 산화막으로는 이리듐산화막(IrO2), 루테늄산화막(RuO2), 로듐산화막(RhOx) 등이 있는데, 커패시터의 하부전극과 확산 방지막으로서의 역할을 동시에 수행할 수 있다는 이점이 있는 반면에 열처리 온도가 증가할수록 표면의 거칠기가 상당히 커진다는 단점을 갖고 있으며, 이리듐산화막의 경우 식각이 어렵다는 점 등의 문제가 있다.
또한, 질화물 방지막으로는 타이타늄질화막(TiN), 탄탈륨질화막(TaN), 타이타늄알루미늄질화막(TiAlN; 미합중국 특허 제5,856,704호 참조), 타이타늄크롬질화막(TiCrN; 한국공개특허공보 제2000-15240호 참조) 등이 사용되고 있다.
상기 전도성이 좋은 타이타늄질화막(TiN)이 가장 보편적인 확산 방지막으로 사용되고 있지만 600℃ 이상의 고온 열처리에서는 타이타늄질화막(TiN)이 타이타늄(Ti)의 산화물을 형성하여 전도성을 상실하며, 타이타늄알루미늄질화막(TiAlN)이나 타이타늄크롬질화막(TiCrN)의 경우는 타이타늄질화막(TiN)과 비교하여 고온에서 개선된 안정성을 보이기는 하나, 실리콘(Si)과의 반응문제로 인하여 확산 방지막으로는 부적합성을 보이며 실질적인 반도체 소자 집적 공정상에서 적용되는 고온에서의 장시간 걸친 열처리 공정에는 적용이 불가능하다는 문제점을 갖고 있다.
따라서, 이러한 문제점들을 효율적으로 해결하는 방안으로서 이들의 장점 만을 살리는 CrTiN/TiN의 복합 구조를 갖는 확산 방지막(12)(도 1의 우측에 도시된 구조)이 본 발명자에 의해 제시되었다(특허출원 10-2001-0058860 참조).
상기한 바와 같이 다양한 전도성 방지막들이 제시되어 왔지만, 기존의 확산 방지막들은 600℃ 이상의 장시간 고온 열처리 공정에서는 산소 확산에 의한 산화 방지막 자체의 산화와 그에 따른 다결정 실리콘의 산화로 접촉저항의 급격한 증가와 더불어 전기전도성을 상실하게 되는 문제로 인하여 실질적인 고집적화에 적용하기 어려웠었다.
또한, 상기 특허출원 10-2001-0058860과 같이 고온에서의 산화 문제를 해결하기 위해 CrTiN/TiN의 이중 구조 확산 방지막(12)을 삽입한 Pt/CrTiN/TiN/Poly-Si의 구조에서는 하부전극(Pt)(13)으로의 Cr 확산이 크게 문제시되지 않았으나, 하부전극(13)의 상부에 유전체층(14)으로서 강유전체를 증착한 후 고온의 산소 열처리를 진행하면, 도 2 및 도 3와 같이 Cr이 PZT, SBT 등의 강유전체층(14)까지 확산해 들어가 강유전체의 성질을 저하시키는 동시에 누설전류 특성을 크게 악화시키는 것을 알 수 있다.
그 결과 도 4의 강유전 분극특성 그래프와 같이 CrTiN/TiN의 확산방지막을 구비한 경우 고온 열처리후에 강유전 커패시터는 거의 강유전 특성을 상실하여 강유전체 커패시터 셀 동작이 불가능하게 되므로 정보기억 능력도 상실하게 된다.
이와 같이, 기존의 산화 방지막에 대한 다양한 기술 개발은 실리콘 플러그 및 산화 방지막 등의 하부전극 시스템의 산화에 의한 특성열화방지를 위한 기술개발에만 주안점을 두었고, 강유전체 박막의 특성 열화 방지는 미흡하였다.
따라서 본 발명은 이러한 종래기술의 문제점을 감안하여 안출된 것으로, 그 목적은 강유전체 혹은 고유전체를 사용한 초고집적도 기억소자에서 패스 트랜지스터와 커패시터를 전기적으로 연결하는 하부전극의 하부에 확산 방지막으로서 CrTiN/TiN 박막을 구비한 경우 고온 산화 열처리 공정 후에도 강유전체 박막, 하부전극, 실리콘 플러그가 우수한 물성 및 전기적 특성을 가질 수 있는 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조 및 커패시터의 하부전극 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은 커패시터의 하부전극 하부에 확산 방지막으로서 CrTiN/TiN 박막을 구비한 경우 간단한 프리-어닐링(pre-annealing) 공정의 추가에 의해 고온 산화 열처리 시에 Cr의 유전체로의 확산을 방지할 수 있는 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조와 이를 이용한 커패시터의 하부전극 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 커패시터의 하부전극 하부에 확산 방지막으로서 CrTiN/TiN 박막을 구비한 경우 하부전극과 확산 방지막 사이에 추가로 확산장벽을 추가함에 의해 고온 산화 열처리 시에 Cr의 유전체로의 확산을 방지할 수 있는 초고집적도 기억소자용 커패시터의 하부전극 구조와 이를 이용한 커패시터의 하부전극 형성방법을 제공하는 데 있다.
상기한 목적을 달성하기 위하여, 본 발명의 제1특징에 따르면 본 발명은 COB 구조의 초고집적도 기억소자에서 패스 트랜지스터와 강유전체 혹은 고유전체를 사용한 커패시터를 전기적으로 연결하는 다결정 실리콘 접촉 플러그에 대한 산소 및 크롬의 확산을 방지하기 위하여 크롬타이타늄질화막(CrxTi1-xN)/타이타늄질화막(TiN)으로 이루어진 제1확산 방지막을 구비한 커패시터의 하부전극 구조에 있어서, 상기 제1확산 방지막을 프리-어닐링 처리함에 따라 크롬타이타늄질화막과 Pt 하부전극 사이에 생성되어 상기 강유전체 혹은 고유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하기 위한 제2확산 방지막을 구비한 것을 특징으로 하는 커패시터의 하부전극 구조를 제공한다.
본 발명의 제2특징에 따르면, 본 발명은 패스 트랜지스터와 트랜지스터의 상부에 위치한 커패시터를 다결정 실리콘 접촉 플러그를 사용하여 전기적으로 연결하기 위한 커패시터의 하부전극 구조에 있어서, 상기 다결정 실리콘 접촉 플러그 상부에 접촉저항을 줄이기 위하여 형성되는 타이타늄실리사이드막(TiSix)과, 상기 타이타늄실리사이드막 상부에 형성되어 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 산소 및 크롬이 확산되는 것을 방지하기 위하여 크롬타이타늄질화막(CrxTi1-xN)/타이타늄질화막(TiN)으로 이루어진 제1확산 방지막과, 상기 크롬타이타늄질화막과 커패시터의 Pt 하부전극 사이에 생성되어 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하기 위한 제2확산 방지막을 구비한 것을 특징으로 하는 커패시터의 하부전극 구조를 제공한다.
또한, 상기 커패시터의 하부전극 구조에서는 제2확산 방지막의 상부에 형성 되어 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 유전체로 크롬이 확산되는 것을 방지하기 위한 제3확산 방지막을 더 포함할 수 있다.
본 발명의 제3특징에 따르면, 본 발명은 패스 트랜지스터와 트랜지스터의 상부에 위치한 커패시터를 다결정 실리콘 접촉 플러그를 사용하여 전기적으로 연결하기 위한 커패시터의 하부전극 구조에 있어서, 상기 다결정 실리콘 접촉 플러그 상부에 형성되어 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 산소 및 크롬이 확산되는 것을 방지하기 위하여 크롬타이타늄질화막(CrxTi1-xN)/타이타늄질화막(TiN)으로 이루어진 제1확산 방지막과, 상기 제1확산 방지막의 크롬타이타늄질화막 상부에 형성되어 열처리시에 크롬이 도전성 산화물을 형성하도록 촉매역할을 하는 Pt 박막층과, 상기 Pt 박막층의 열처리에 따라 Pt 박막층의 상부면과 하부면에 각각 생성되어 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하기 위한 제2확산 방지막을 구비한 것을 특징으로 하는 커패시터의 하부전극 구조를 제공한다.
상기 제2확산 방지막은 제1확산 방지막을 프리-어닐링 처리함에 따라 크롬타이타늄질화막으로부터 확산된 크롬의 산화물인 CrO2 막으로 이루어진다.
본 발명의 제4특징에 따르면, 본 발명은 패스 트랜지스터와 트랜지스터의 상부에 위치한 커패시터를 다결정 실리콘 접촉 플러그를 사용하여 전기적으로 연결하기 위한 커패시터의 하부전극 구조에 있어서, 상기 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 산소 및 크롬이 확산되는 것을 방지하기 위하여 크롬타이타늄질화막(CrxTi1-xN)/타이타늄질화막(TiN)으로 이루어진 제1확산 방지막과, 상기 제1확산 방지막의 크롬타이타늄질화막 상부에 형성되어 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 유전체로 크롬이 확산되는 것을 방지하기 위한 제2확산 방지막과, 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 확산되는 크롬에 의해 제2확산 방지막과 커패시터의 Pt 하부전극 사이에 생성되는 CrO2 막으로 구성되는 것을 특징으로 하는 커패시터의 하부전극 구조를 제공한다.
상기 제2확산 방지막은 이리듐(Ir), 루테늄(Ru), 이리듐산화물(IrO2) 및 루테늄산화물(RuO2) 중 어느 하나로 이루어진다.
본 발명의 제5특징에 따르면, 본 발명은 다결정 실리콘 접촉 플러그를 통하여 하측의 패스 트랜지스터와 연결되는 커패시터의 하부전극 형성방법에 있어서, 상기 다결정 실리콘 접촉 플러그 상부에 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 크롬이 확산되는 것을 방지하기 위한 타이타늄질화막(TiN)과, 상기 타이타늄질화막의 상부에 다결정 실리콘 접촉 플러그로 산소가 확산되는 것을 방지하기 위한 크롬타이타늄질화막(CrxTi1-xN)을 순차적으로 형성하는 단계와, 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하도록 프리-어닐링 처리에 의 해 상기 크롬타이타늄질화막의 표면에 CrO2 막을 형성하는 단계와, 상기 CrO2 막의 상부에 Pt 하부전극을 형성하는 단계로 구성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법을 제공한다.
본 발명의 제6특징에 따르면, 본 발명은 다결정 실리콘 접촉 플러그를 통하여 하측의 패스 트랜지스터와 연결되는 커패시터의 하부전극 형성방법에 있어서, 상기 다결정 실리콘 접촉 플러그 상부에 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 크롬이 확산되는 것을 방지하기 위한 타이타늄질화막(TiN)과, 상기 타이타늄질화막의 상부에 다결정 실리콘 접촉 플러그로 산소가 확산되는 것을 방지하기 위한 크롬타이타늄질화막(CrxTi1-xN)을 순차적으로 형성하는 단계와, 상기 크롬타이타늄질화막 상부에 형성되어 프리-어닐링시에 크롬이 도전성 산화물을 형성하도록 촉매역할을 하는 박막의 Pt층을 형성하는 단계와, 상기 Pt층을 프리-어닐링 처리하여 Pt 박막층의 상부면과 하부면에 각각 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하기 위한 CrO2 막을 형성하는 단계와, 상기 CrO2 막의 상부에 Pt 하부전극을 형성하는 단계로 구성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법을 제공한다.
본 발명의 제7특징에 따르면, 본 발명은 다결정 실리콘 접촉 플러그를 통하여 하측의 패스 트랜지스터와 연결되는 커패시터의 하부전극 형성방법에 있어서, 상기 다결정 실리콘 접촉 플러그 상부에 커패시터의 유전체에 대한 고온 열처리시 에 다결정 실리콘 접촉 플러그로 크롬이 확산되는 것을 방지하기 위한 타이타늄질화막(TiN)과, 상기 타이타늄질화막의 상부에 다결정 실리콘 접촉 플러그로 산소가 확산되는 것을 방지하기 위한 크롬타이타늄질화막(CrxTi1-xN)을 순차적으로 형성하는 단계와, 상기 크롬타이타늄질화막 상부에 Pt 하부전극을 형성하는 단계와, 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하도록 상기 Pt 하부전극을 프리-어닐링 처리하여 Pt 하부전극 내부에 CrO2 막을 형성하는 단계로 구성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법을 제공한다.
본 발명의 제8특징에 따르면, 본 발명은 다결정 실리콘 접촉 플러그를 통하여 하측의 패스 트랜지스터와 연결되는 커패시터의 하부전극 형성방법에 있어서, 상기 다결정 실리콘 접촉 플러그 상부에 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 크롬이 확산되는 것을 방지하기 위한 타이타늄질화막(TiN)과, 상기 타이타늄질화막의 상부에 다결정 실리콘 접촉 플러그로 산소가 확산되는 것을 방지하기 위한 크롬타이타늄질화막(CrxTi1-xN)을 순차적으로 형성하는 단계와, 상기 크롬타이타늄질화막 상부에 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 유전체로 Cr이 확산되는 것을 방지하기 위한 Cr 확산 방지막을 형성하는 단계와, 상기 Cr 확산 방지막 상부에 Pt 하부전극을 형성하는 단계로 구성되며, 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 확산되는 Cr에 의해 Cr 확산 방지막 하부에 CrO2 막이 생성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법을 제공한다.
상기 CrO2 막은 5~20nm 두께로 형성되는 것이 바람직하며, 상기 유전체는 TiO2, Ta2O5, PZT(Pb,(Zrx,Ti1-x)O3 ), SBT(SrxBiyTa2O9), BST((Bax,Sr 1-x)TiO3), PLZT(Pb1-y,Lay(Zrx,Ti1-x)O3), BT(Bi4Ti3 O12) 및 ST(SrTiO3) 중 어느 하나로 이루어진다.
상기한 바와같이 본 발명에서는 강유전체 혹은 고유전체를 사용한 초고집적도 기억소자에서 패스 트랜지스터와 커패시터를 전기적으로 연결하는 다결정 실리콘 접촉 플러그에 대한 산소의 확산을 방지하기 위하여 CrTiN/TiN 박막으로 이루어진 제1확산 방지막을 구비하고, CrTiN으로부터 Cr의 유전체에 대한 확산을 방지할 수 있는 제2확산 방지막을 구비함에 의해 고온 산화 열처리 공정 후에도 강유전체 박막, 하부전극, 실리콘 플러그가 우수한 물성 및 전기적 특성을 가질 수 있게 되었다.
(실시예)
이하에 상기한 본 발명을 바람직한 실시예가 도시된 첨부도면을 참고하여 더욱 상세하게 설명한다.
첨부된 도 5a 내지 도 5c는 본 발명의 바람직한 제1실시예에 따른 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조를 나타낸 공정 단면도이다.
본 발명에 따른 커패시터의 하부전극 구조는 먼저 초고집적도 기억소자를 형성하기 위하여 패스 트랜지스터로서 역할을 하는 모스(MOS: Metal Oxide Semiconductor) 트랜지스터 형성 공정을 진행하고, 그후 COB 구조를 형성하기 위해서 후술하는 도 10과 같이 접촉 플러그(21)를 다결정 실리콘을 사용하여 층간 절연층(29)에 형성한다.
그후 다결정 실리콘의 접촉 플러그(21)와의 접촉저항을 줄이기 위해 타이타늄을 증착한 후, 진공상태의 질소분위기에서 700℃ 급속 열처리를 하여 타이타늄실리사이드(22)를 30~50nm 두께로 형성시킨다.
이어서, 반응성 스퍼터링(reactive sputtering)으로 타이타늄질화막(23)과 크롬타이타늄질화막(24)을 각각 10~50nm 두께로 이중으로 형성하여 이중 확산 방지막을 형성한다(도 5a).
상기 타이타늄질화막(23)과 크롬타이타늄질화막(24)으로 이루어진 이중 확산 방지막은 600℃ 이상의 장시간 고온 열처리 공정에서도 내 산화성이 우수한 방지막으로서 다결정 실리콘의 접촉 플러그(21)와 하부전극 사이의 산화 문제를 해결한다.
이어서, 상기 이중 확산 방지막 중 크롬타이타늄질화막(24)에서 커패시터로 Cr의 확산을 방지하기 위한 확산장벽을 형성하기 위해 프리-어닐링(Pre-annealing) 처리를 수행하여 도 5b와 같이 크롬타이타늄질화막(24) 표면에 Cr 확산 방지막(30)을 5~20nm, 바람직하게는 10nm 내외의 두께로 형성한다.
이 경우 상기 프리-어닐링의 열처리의 온도는 300℃-800℃의 구간에서 행하여지며, 열처리 시의 분위기는 산화분위기, 감압분위기, 상압의 대기, 및 질소 분 위기 및 환원 분위기 등의 다양한 분위기에서 행하여 질 수 있다. 열처리 장비로는 일반적인 관상로와 급속열처리로(RTA; Rapid Thermal Annealer)에서 행할 수 있으며, 관상로의 경우에는 5분에서 2시간 사이의 열처리가 행하여지며, 급속 열처리의 경우에는 10초에서 5분 사이의 열처리가 행하여질 수 있다.
이와 같이 본 발명의 프리-어닐링 조건은 엄격한 조건을 요구하지 않으며, 주지된 어떤 종류의 방법으로도 진행 가능하며, 열처리 조건에 있어서도 온도변수와 시간변수의 2가지 변수 조합에 따라 결정되므로 다양한 조건이 가능하다.
상기 프리-어닐링의 바람직한 조건은 예를들어, 급속 열처리(RTA) 방법으로 700℃, O2 분위기에서 약 2분간 실시하거나, 관상로(Furnace)에서 O2 또는 N 2 분위기에서 온도 550℃∼850℃ 사이에서 30분 내지 60분간 실시하거나, 또는 대기(atmosphere) 중에서 15분 내지 60분간 실시할 수 있다.
상기 프리-어닐링에 의해 Cr 확산 방지막(30)을 형성한 후 도 5c와 같이 Pt의 하부전극(25), PZT와 같은 유전체(26), Pt의 상부전극(27)을 순차적으로 형성하여 커패시터를 완성하게 된다.
그후 PZT 박막의 증착공정 혹은 증착공정 이후에 고온 산화분위기에서 증착된 박막을 결정화시키는 열처리 공정을 진행하는 경우 상기와 같이 프리-어닐링에 의해 미리 형성된 Cr 확산 방지막(30)은 전도성 산화물로서 Cr의 강유전체 박막으로의 확산(diffusion)을 미리 방지하는 역할을 하기 때문에 우수한 강유전체 특성을 가질 수 있게 된다.
도 6a 내지 도 6c는 본 발명의 바람직한 제2실시예에 따른 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조를 형성하는 공정 단면도이다.
먼저 상기 제1실시예와 같이 패스 트랜지스터로서 역할을 하는 모스(MOS) 트랜지스터를 형성하고, 그후 COB 구조를 형성하기 위해 접촉 플러그(21), 타이타늄실리사이드(22)를 형성한 후, 타이타늄질화막(23) 및 크롬타이타늄질화막(24)으로 이루어진 이중 확산 방지막을 형성한다.
그후 크롬타이타늄질화막(24)에서 커패시터로 Cr의 확산을 방지하기 위한 확산장벽을 형성하기 위해 제2실시예에서는 도 6a와 같이 크롬타이타늄질화막(24)의 상부에 예를들어, 10nm 이하의 얇은 Pt 하부전극(25a)을 미리 증착한다. 이 경우 상기 얇은 Pt 하부전극(25a)은 열처리시에 크롬타이타늄질화막(24)으로부터 확산되는 Cr의 산화시에 부도체인 Cr2O3 대신에 도전성 산화물인 CrO2를 형성하도록 유도하는 촉매 역할을 한다.
그 후, 상기 프리-어닐링과 유사한 열처리를 진행하면, 도 6b와 같이 박막의 Pt 하부전극(25a)의 계면을 통한 Cr의 확산을 미리 야기시킴에 의해 열처리를 통하여 5~20nm 두께의 Cr 확산 방지막(30a)이 크롬타이타늄질화막(24)과 하부전극(25a)의 표면에 각각 생성된다.
이어서, Cr의 확산에 좀 더 안정적인 하부전극(Pt)을 100~2000㎚의 두께로 증착시키면 도 6c와 같은 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조가 얻어진다.
따라서, 미리 형성된 Cr 확산 방지막(30a)은 전도성 산화물로서 Cr의 강유전체 박막으로의 확산을 방지하는 역할을 하기 때문에 후속 공정에서 고온 산화분위기의 열처리 공정을 진행할지라도 강유전체는 이에 영향을 받지 않는다.
도 7a 내지 도 7c는 본 발명의 바람직한 제3실시예에 따른 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조를 형성하는 공정 단면도이다.
제3실시예는 상기 제1 및 제2 실시예와 유사하게 먼저 패스 트랜지스터로서 역할을 하는 모스(MOS) 트랜지스터를 형성하고, 그후 COB 구조를 형성하기 위해 접촉 플러그(21), 타이타늄실리사이드(22)를 형성한 후, 타이타늄질화막(23) 및 크롬타이타늄질화막(24)으로 이루어진 이중 확산 방지막을 형성한다(도 7a).
그후 크롬타이타늄질화막(24)에서 커패시터로 Cr의 확산을 방지하기 위해 제3실시예에서는 크롬타이타늄질화막(24)의 상부에 예를들어, Pt 하부전극(25b)을 100~2000㎚의 두께로 증착한 후, 미리 산화분위기의 열처리를 진행하면, 도 7b와 같이 크롬타이타늄질화막(24)으로부터 Cr이 확산에 의해 Pt 하부전극(25b)으로 진입하면서 산화되어 CrO2(30b)를 형성하게 된다.
그 결과 후속하여 PZT와 같은 유전체(26)를 형성하고 고온 산화분위기의 열처리 공정을 진행할지라도 열처리시에 크롬타이타늄질화막(24)으로부터 확산에 의해 유전체(26)까지 도달할 수 있는 Cr은 이미 전처리에 의해 산화되었으므로 유전체는 이에 영향을 받지 않는다.
도 8a 내지 도 8c는 본 발명의 바람직한 제4실시예에 따른 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조를 형성하는 공정 단면도이다.
상기와 마찬가지로 제4실시예도 먼저 패스 트랜지스터로서 역할을 하는 모스(MOS) 트랜지스터를 형성하고, 그후 COB 구조를 형성하기 위해 접촉 플러그(21), 타이타늄실리사이드(22)를 형성한 후, 타이타늄질화막(23) 및 크롬타이타늄질화막(24)으로 이루어진 이중 확산 방지막을 형성한다(도 8a).
그후 크롬타이타늄질화막(24)에서 커패시터로 Cr의 확산을 방지하기 위해 제4실시예에서는 크롬타이타늄질화막(24)의 상부에 예를들어, 이리듐(Ir), 루테늄(Ru)과 그의 산화물인 이리듐산화물(IrO2) 및 루테늄산화물(RuO2) 중 어느 하나로 이루어진 Cr 확산 방지막(31)을 1nm 내지 100nm 두께로 형성한다.
이어서, Pt의 하부전극(25), 유전체(26)를 형성하고 결정화를 위한 고온산화 열처리를 진행하면, 크롬타이타늄질화막(24)에서 커패시터로 확산되는 Cr은 상기 Cr 확산 방지막(31)에 의해 차단되어 산화됨에 따라 크롬타이타늄질화막(24)과 Cr 확산 방지막(31) 사이에 CrO2막(30c)이 형성되며, 유전체(26)는 이에 영향을 받지 않는다.
도 9는 도 8a 내지 도 8c에 따라 얻어진 제4실시예의 커패시터를 열처리한 후에 커패시터의 조직단면 사진을 나타낸 것으로, Cr이 Cr 확산 방지막(31)에 의해 차단되어 유전체(26)에 영향을 미치지 못하고 크롬타이타늄질화막(24)과 Cr 확산 방지막(31) 사이에 CrO2막(30c)이 형성된 것을 알 수 있다.
상기한 바와 같이 본 발명의 제1 내지 제4 실시예에 따른 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 하부전극 구조는 고온 산화분위기에서의 전도성 보전과 Cr의 확산을 방지하여 고유전체 물질의 안정성을 갖는 고집적 반도체 기억소자 실현 기술을 제공하게 된다.
도 10은 본 발명의 바람직한 실시예에 따른 확산장벽을 갖는 초고집적도 기억소자용 커패시터의 단면도이다.
도 10에 도시된 커패시터는 상기한 제1 내지 제4 실시예의 확산장벽 기술을 종합하여 구현된 구조이다.
본 발명에 따른 커패시터는 먼저 모스(MOS) 트랜지스터 형성 공정이후 COB 구조를 형성하기 위해서 다결정 실리콘으로 이루어진 접촉 플러그(21)를 층간 절연층(29)에 형성한다.
그후 다결정 실리콘의 접촉 플러그(21)와의 접촉저항을 줄이기 위해 타이타늄을 증착한 후, 진공상태의 질소분위기에서 급속 열처리를 하여 타이타늄실리사이드(22)를 30~50nm 두께로 형성시킨다.
이어서, 반응성 스퍼터링으로 타이타늄질화막(23)과 크롬타이타늄질화막(24)을 각각 10~50nm 두께로 이중으로 형성하여 이중 확산 방지막을 형성한다.
이어서, 상기 이중 확산 방지막 중 크롬타이타늄질화막(24)에서 커패시터로 Cr의 확산을 방지하기 위한 확산장벽을 형성하기 위해 제1실시예와 같은 프리-어닐링(Pre-annealing) 처리를 수행하여 크롬타이타늄질화막(24) 표면에 Cr 확산 방지막(30)을 5~20nm, 바람직하게는 10nm 내외의 두께로 형성한다.
그후 제2실시예와 같이 Cr 확산 방지막(30)의 상부에 10nm 이하의 얇은 Pt 하부전극(25a)을 스토퍼(stopper)로서 증착한 다음 하부전극(25a)에 대한 2차 열처리를 진행하여, Cr 확산 방지막(30a)을 형성한다.
이어서, 제4실시예와 같이 전도성 산화물인 이리듐산화막(IrO2) 또는 루테늄산화막(RuO2)으로 이루어진 Cr 확산 방지막(31)을 상기 Cr 확산 방지막(30a) 위에 형성하여, 후속된 고온 열처리 공정시에 CrO2의 형성을 돕고 Cr의 확산을 방지하도록 형성한다.
그 후, Pt를 사용하여 하부전극(25)을 증착하고, 고유전율의 유전체(26)를 증착한다. 상기 고유전율의 유전체(26)로는 TiO2, Ta2O5, PZT(Pb,(Zr x,Ti1-x)O3), SBT(SrxBiyTa2O9), BST((Bax,Sr1-x )TiO3), PLZT(Pb1-y,Lay(Zrx,Ti1-x)O 3), BT(Bi4Ti3O12), ST(SrTiO3) 중 어느 하나를 사용할 수 있다.
그 후 상기 고유전체의 특성을 얻기 위하여 산소분위기에서의 고온(550∼850℃) 열처리를 실시한다.
이후 상부전극(17)으로 Pt를 증착하여 커패시터를 완성한 후 층간 절연층(28)을 채운다.
상기와 같이 구성된 본 발명의 커패시터 구조에서는 이중 확산 방지막에서의 크롬타이타늄질화막의 조성을 알비에스(RBS: Rutherford Backscattering Spectrometry) 분석을 통하여 볼 때 CrxTi1-xN(0.7<x<0.9)을 갖고 있었다.
상기한 바와 같이 본 발명의 커패시터와 패스 트랜지스터 사이의 연결구조는 다결정 실리콘을 접촉 플러그(21)로 채용할 때 전도성이 우수하며 크롬의 확산을 차단하는 타이타늄질화막(23)과 고온 산화분위기에 강한 타이타늄크롬질화막(24)의 채용으로 다결정 실리콘에 대한 복합 확산 방지막으로서 우수한 메카니즘을 형성한다.
즉, 커패시터(C)의 하부전극(25)으로 Pt를 채용하는 경우 산소의 투과성이 높은 결정립을 통하여 고온 산화분위기에서 산소(O2)가 하부의 확산 방지막까지 확산해 들어갈 때, 산소는 크롬타이타늄질화막(24) 내에 있는 빠른 확산정도를 보이는 크롬(Cr)과 만나 산화를 직접적으로 막아주는 극박막을 자발적으로 형성하게 되며, 또한 크롬타이타늄질화막(24) 자체의 문제인 크롬의 다결정 실리콘으로의 확산은 타이타늄질화막(23)에 의해 차단된다.
또한 상기 타이타늄크롬질화막(CrTiN)(24)/타이타늄질화막(TiN)(23)의 형성에 따른 커패시터(C)의 유전체(26)에 대한 크롬의 확산은 상기한 제1 내지 제4 실시예 중의 어느 하나 또는 이들의 조합으로 이루어지는 크롬 확산 방지막 구조에 의해 크롬의 확산이 차단된다.
즉, 제1실시예와 같이 프리-어닐링 공정으로 전도성 산화물인 CrO2를 미리 형성하여 Cr의 고유전체로의 확산을 방지하거나, 제2실시예와 같이 얇은 하부전극(Pt)을 미리 증착시킨 후 열처리를 통하여 Pt 하부전극층의 계면을 통한 Cr의 확산을 미리 야기시켜 열처리시 생성되는 CrO2 박막을 만든 후, Cr의 확산에 좀 더 안정적인 하부전극(Pt)을 증착시키거나, 또는 제3실시예와 같이 이중 방지막의 생성 후 하부전극(Pt)층을 증착하여 미리 산화분위기의 열처리를 시행하여 고유전체(PZT)로의 Cr의 확산이 이루어지지 않도록 하거나, 제4실시예와 같이 이리듐(Ir), 루테늄(Ru)과 그의 산화물 전극인 이리듐산화물(IrO2), 루테늄산화물(RuO2)을 하부전극과 확산 방지막 사이에 삽입을 통하여 Cr의 확산을 방지하는 방법으로 고온의 산소 열처리시 CrTiN 박막에서 형성되는 전도성 산화물(CrO2)을 미리 형성시킴에 의해 고유전체(PZT)로의 Cr의 확산을 방지하게 된다.
그 결과 기존의 확산 방지막으로는 실질적인 고집적화의 구현이 불가능했던 것에 비해 상기 발명의 확산 방지막을 추가함에 의해 고유전 물질을 이용한 커패시터 형성이 가능하게 되고 따라서, 고집적 대용량의 휘발성, 비휘발성 기억소자로서 초고집적도회로(ULSI : Ultra Large Scale Integration)에 활용할 수 있는 효과를 기대할 수 있게 되었다.
상기한 바와같이 본 발명에서는 강유전체 혹은 고유전체를 사용한 초고집적도 기억소자에서 패스 트랜지스터와 커패시터를 전기적으로 연결하는 다결정 실리콘 접촉 플러그에 대한 산소의 확산을 방지하기 위하여 CrTiN/TiN 박막으로 이루어진 제1확산 방지막을 구비하고, CrTiN으로부터 Cr의 유전체에 대한 확산을 방지할 수 있는 제2확산 방지막을 구비함에 의해 고온 산화 열처리 공정 후에도 강유전체 박막, 하부전극, 실리콘 플러그가 우수한 물성 및 전기적 특성을 가질 수 있게 되었다.
이상에서는 본 발명을 특정의 바람직한 실시예를 예를들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변경과 수정이 가능할 것이다.

Claims (17)

  1. 삭제
  2. 패스 트랜지스터와 트랜지스터의 상부에 위치한 커패시터를 다결정 실리콘 접촉 플러그를 사용하여 전기적으로 연결하기 위한 커패시터의 하부전극 구조에 있어서,
    상기 다결정 실리콘 접촉 플러그 상부에 접촉저항을 줄이기 위하여 형성되는 타이타늄실리사이드막(TiSix)과,
    상기 타이타늄실리사이드막 상부에 형성되어 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 산소 및 크롬이 확산되는 것을 방지하기 위하여 크롬타이타늄질화막(CrxTi1-xN)/타이타늄질화막(TiN)으로 이루어진 제1확산 방지막과,
    상기 크롬타이타늄질화막과 커패시터의 Pt 하부전극 사이에 제1확산 방지막을 프리-어닐링 처리함에 따라 크롬타이타늄질화막으로부터 확산된 크롬의 산화물로서 생성되어 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하기 위한 제2확산 방지막과,
    상기 제2확산 방지막의 상부에 형성되어 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 유전체로 크롬이 확산되는 것을 방지하기 위한 제3확산 방지막과,
    상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 확산되는 크롬에 의해 제3확산 방지막 하부에 생성되는 CrO2 막과,
    상기 CrO2 막의 상부에 형성되는 Pt 하부전극을 구비한 것을 특징으로 하는 커패시터의 하부전극 구조.
  3. 패스 트랜지스터와 트랜지스터의 상부에 위치한 커패시터를 다결정 실리콘 접촉 플러그를 사용하여 전기적으로 연결하기 위한 커패시터의 하부전극 구조에 있어서,
    상기 다결정 실리콘 접촉 플러그 상부에 형성되어 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 산소 및 크롬이 확산되는 것을 방지하기 위하여 크롬타이타늄질화막(CrxTi1-xN)/타이타늄질화막(TiN)으로 이루어진 제1확산 방지막과,
    상기 제1확산 방지막의 크롬타이타늄질화막 상부에 형성되어 프리-어닐링시에 Cr이 도전성 산화물을 형성하도록 촉매역할을 하는 Pt 박막층과,
    상기 Pt 박막층의 프리-어닐링에 따라 Pt 박막층의 상부면과 하부면에 각각 생성되어 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하기 위한 제2확산 방지막과,
    상기 제2확산 방지막의 상부에 형성되는 Pt 하부전극을 구비한 것을 특징으로 하는 커패시터의 하부전극 구조.
  4. 패스 트랜지스터와 트랜지스터의 상부에 위치한 커패시터를 다결정 실리콘 접촉 플러그를 사용하여 전기적으로 연결하기 위한 커패시터의 하부전극 구조에 있어서,
    상기 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 산소 및 크롬이 확산되는 것을 방지하기 위하여 크롬타이타늄질화막(CrxTi1-xN)/타이타늄질화막(TiN)으로 이루어진 제1확산 방지막과,
    상기 제1확산 방지막의 크롬타이타늄질화막 상부에 이리듐(Ir), 루테늄(Ru), 이리듐산화물(IrO2) 및 루테늄산화물(RuO2) 중 어느 하나로 이루어진 재료로 형성되어 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 유전체로 크롬이 확산되는 것을 방지하기 위한 제2확산 방지막과,
    상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 확산되는 크롬에 의해 제2확산 방지막과 커패시터의 Pt 하부전극 사이에 생성되는 CrO2 막과,
    상기 CrO2 막의 상부에 형성되는 Pt 하부전극으로 구성되는 것을 특징으로 하는 커패시터의 하부전극 구조.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 다결정 실리콘 접촉 플러그를 통하여 하측의 패스 트랜지스터와 연결되는 커패시터의 하부전극 형성방법에 있어서,
    상기 다결정 실리콘 접촉 플러그 상부에 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 크롬이 확산되는 것을 방지하기 위한 타이타늄질화막(TiN)과, 상기 타이타늄질화막의 상부에 다결정 실리콘 접촉 플러그로 산소가 확산되는 것을 방지하기 위한 크롬타이타늄질화막(CrxTi1-xN)을 순차적으로 형성하는 단계와,
    상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하도록 프리-어닐링 처리에 의해 상기 크롬타이타늄질화막의 표면에 CrO2 막을 형성하는 단계와,
    상기 CrO2 막의 상부에 Pt 하부전극을 형성하는 단계로 구성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  9. 다결정 실리콘 접촉 플러그를 통하여 하측의 패스 트랜지스터와 연결되는 커패시터의 하부전극 형성방법에 있어서,
    상기 다결정 실리콘 접촉 플러그 상부에 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 크롬이 확산되는 것을 방지하기 위한 타이타늄질화막(TiN)과, 상기 타이타늄질화막의 상부에 다결정 실리콘 접촉 플러그로 산소가 확산되는 것을 방지하기 위한 크롬타이타늄질화막(CrxTi1-xN)을 순차적으로 형성하는 단계와,
    상기 크롬타이타늄질화막 상부에 형성되어 프리-어닐링시에 크롬이 도전성 산화물을 형성하도록 촉매역할을 하는 박막의 Pt층을 형성하는 단계와,
    상기 Pt층을 프리-어닐링 처리하여 Pt 박막층의 상부면과 하부면에 각각 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하기 위한 CrO2 막을 형성하는 단계와,
    상기 CrO2 막의 상부에 Pt 하부전극을 형성하는 단계로 구성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  10. 다결정 실리콘 접촉 플러그를 통하여 하측의 패스 트랜지스터와 연결되는 커패시터의 하부전극 형성방법에 있어서,
    상기 다결정 실리콘 접촉 플러그 상부에 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 크롬이 확산되는 것을 방지하기 위한 타이타늄질화막(TiN)과, 상기 타이타늄질화막의 상부에 다결정 실리콘 접촉 플러그로 산소가 확산되는 것을 방지하기 위한 크롬타이타늄질화막(CrxTi1-xN)을 순차적으로 형성하는 단계와,
    상기 크롬타이타늄질화막 상부에 Pt 하부전극을 형성하는 단계와,
    상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하도록 상기 Pt 하부전극을 프리-어닐링 처리하여 Pt 하부전극 내부에 CrO2 막을 형성하는 단계로 구성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  11. 다결정 실리콘 접촉 플러그를 통하여 하측의 패스 트랜지스터와 연결되는 커패시터의 하부전극 형성방법에 있어서,
    상기 다결정 실리콘 접촉 플러그 상부에 커패시터의 유전체에 대한 고온 열 처리시에 다결정 실리콘 접촉 플러그로 크롬이 확산되는 것을 방지하기 위한 타이타늄질화막(TiN)과, 상기 타이타늄질화막의 상부에 다결정 실리콘 접촉 플러그로 산소가 확산되는 것을 방지하기 위한 크롬타이타늄질화막(CrxTi1-xN)을 순차적으로 형성하는 단계와,
    상기 크롬타이타늄질화막 상부에 상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 유전체로 Cr이 확산되는 것을 방지하기 위한 Cr 확산 방지막을 형성하는 단계와,
    상기 Cr 확산 방지막 상부에 Pt 하부전극을 형성하는 단계로 구성되며,
    상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 확산되는 Cr에 의해 Cr 확산 방지막 하부에 CrO2 막이 생성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  12. 제8항 내지 제10항 중 어느 한 항에 있어서, 상기 CrO2 막은 5~20nm 두께로 형성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  13. 제8항 내지 제10항 중 어느 한 항에 있어서, 상기 Pt 하부전극을 형성하기 전에 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 유전체로 크롬이 확산되는 것을 방지하기 위한 Cr 확산 방지막을 형성하는 단계를 더 포함하며,
    상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 확산되는 크롬에 의해 Cr 확산 방지막 하부에 CrO2 막이 생성되는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  14. 제8항 내지 제11항 중 어느 한 항에 있어서, 상기 유전체는 TiO2, Ta2O5 , PZT(Pb,(Zrx,Ti1-x)O3), SBT(SrxBiyTa2 O9), BST((Bax,Sr1-x)TiO3), PLZT(Pb1-y,Lay(Zrx,Ti1-x)O3), BT(Bi4Ti3 O12) 및 ST(SrTiO3) 중 어느 하나로 이루어진 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  15. 제11항에 있어서, 상기 Cr 확산 방지막은 이리듐(Ir), 루테늄(Ru), 이리듐산화물(IrO2) 및 루테늄산화물(RuO2) 중 어느 하나로 이루어진 것을 특징으로 하는 커패시터의 하부전극 형성방법.
  16. 다결정 실리콘 접촉 플러그를 통하여 하측의 패스 트랜지스터와 연결되는 커패시터의 형성방법에 있어서,
    상기 다결정 실리콘 접촉 플러그 상부에 커패시터의 유전체에 대한 고온 열처리시에 다결정 실리콘 접촉 플러그로 크롬이 확산되는 것을 방지하기 위한 타이타늄질화막(TiN)과, 상기 타이타늄질화막의 상부에 다결정 실리콘 접촉 플러그로 산소가 확산되는 것을 방지하기 위한 크롬타이타늄질화막을 순차적으로 형성하는 단계와,
    상기 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 Pt 하부전극을 통하여 유전체로 크롬이 확산되는 것을 방지하도록 프리-어닐링 처리에 의해 상기 크롬타이타늄질화막의 표면에 제1Cr 확산 방지막을 형성하는 단계와,
    상기 제1Cr 확산 방지막 상부에 Pt 하부전극을 형성하는 단계와,
    상기 Pt 하부전극 상부에 유전체를 형성하는 단계와,
    상기 유전체를 결정화시키기 위하여 고온 산화분위기에서 열처리하는 단계와,
    상기 유전체의 상부에 상부전극을 형성하는 단계로 구성되는 것을 특징으로 하는 커패시터의 형성방법.
  17. 제16항에 있어서, 상기 제1Cr 확산 방지막의 상부에 유전체에 대한 고온 열처리시에 크롬타이타늄질화막으로부터 유전체로 크롬이 확산되는 것을 방지하기 위한 제2Cr 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터의 형성방법.
KR1020030020231A 2003-03-31 2003-03-31 확산장벽을 갖는 초고집적도 기억소자용 커패시터의하부전극 구조와 커패시터의 하부전극 형성방법 및커패시터의 형성방법 KR100543420B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030020231A KR100543420B1 (ko) 2003-03-31 2003-03-31 확산장벽을 갖는 초고집적도 기억소자용 커패시터의하부전극 구조와 커패시터의 하부전극 형성방법 및커패시터의 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030020231A KR100543420B1 (ko) 2003-03-31 2003-03-31 확산장벽을 갖는 초고집적도 기억소자용 커패시터의하부전극 구조와 커패시터의 하부전극 형성방법 및커패시터의 형성방법

Publications (2)

Publication Number Publication Date
KR20040085529A KR20040085529A (ko) 2004-10-08
KR100543420B1 true KR100543420B1 (ko) 2006-01-20

Family

ID=37368508

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030020231A KR100543420B1 (ko) 2003-03-31 2003-03-31 확산장벽을 갖는 초고집적도 기억소자용 커패시터의하부전극 구조와 커패시터의 하부전극 형성방법 및커패시터의 형성방법

Country Status (1)

Country Link
KR (1) KR100543420B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100960013B1 (ko) 2008-07-24 2010-05-28 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
KR101984873B1 (ko) 2012-05-07 2019-06-03 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102614117B1 (ko) * 2021-11-05 2023-12-13 서울과학기술대학교 산학협력단 반도체 소자용 커패시터, 반도체 소자용 커패시터의 제조 방법, 및 디램 소자

Also Published As

Publication number Publication date
KR20040085529A (ko) 2004-10-08

Similar Documents

Publication Publication Date Title
KR100583703B1 (ko) 집적회로캐패시터
EP0860868B1 (en) Method for treating a dielectric used in semiconductor devices
US6180974B1 (en) Semiconductor storage device having a capacitor electrode formed of at least a platinum-rhodium oxide
KR19990030200A (ko) 커패시터와 ｍｏｓ 트랜지스터를 갖는 반도체 기억소자
US7459361B2 (en) Semiconductor device with ferroelectric capacitor and fabrication method thereof
US6727156B2 (en) Semiconductor device including ferroelectric capacitor and method of manufacturing the same
US6847074B2 (en) Semiconductor memory device
US6495412B1 (en) Semiconductor device having a ferroelectric capacitor and a fabrication process thereof
JP2002334970A (ja) 半導体装置の製造方法
KR100543420B1 (ko) 확산장벽을 갖는 초고집적도 기억소자용 커패시터의하부전극 구조와 커패시터의 하부전극 형성방법 및커패시터의 형성방법
CN100421236C (zh) 半导体装置及其制造方法
JP2000503725A (ja) 誘電率εの高い誘電体層または強誘電体層の製造方法
US6747302B2 (en) FeRAM having BLT ferroelectric layer and method for forming the same
JPH10173149A (ja) 半導体装置およびその製造方法
JP2000156473A (ja) 半導体装置およびその製造方法、キャパシタの製造方法
KR100442709B1 (ko) 이종 질화물의 이중 방지막을 갖는 커패시터 및 그의 전극형성 방법
JP4289843B2 (ja) 半導体素子のキャパシタ製造方法
JP5007723B2 (ja) キャパシタを含む半導体装置及びその製造方法
KR100448233B1 (ko) 텅스텐 플러그를 구비한 강유전체 캐패시터 제조방법
KR100448242B1 (ko) 반도체 소자의 캐패시터 상부전극 제조방법
US20030203567A1 (en) Method of fabricating capacitor with two step annealing in semiconductor device
KR100390845B1 (ko) 반도체 소자의 강유전체 캐패시터 및 그 형성방법
KR100362182B1 (ko) 강유전체 메모리 소자의 제조 방법
KR100517907B1 (ko) 반도체 소자의 강유전체 캐패시터 제조방법
KR100576355B1 (ko) 2단계 급속 열처리를 이용한 강유전체 메모리 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee