JP2000156473A

JP2000156473A - 半導体装置およびその製造方法、キャパシタの製造方法

Info

Publication number: JP2000156473A
Application number: JP11241478A
Authority: JP
Inventors: Sha Shu; 莎朱; Hideyuki Noshiro; 英之能代; Kazuaki Takai; 一章高井; Hideaki Yamauchi; 英彰山内
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-09-18
Filing date: 1999-08-27
Publication date: 2000-06-06

Abstract

(57)【要約】【課題】強誘電体あるいは高誘電体キャパシタを有す
る半導体装置の製造方法において、強誘電体膜あるいは
高誘電体膜の特性を向上させ、リーク電流を低減する。【解決手段】強誘電体膜上に形成される上側電極を、
酸化雰囲気中で形成する。また、強誘電体膜あるいは高
誘電体膜の結晶化工程を、最初に不活性雰囲気中におけ
る熱処理により、次に酸化雰囲気中における熱処理によ
り行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に強誘電体薄膜を使った半導体記憶装置の製造
方法に関する。いわゆるＤＲＡＭあるいはＳＲＡＭ等の
半導体記憶装置はコンピュータを始めとする情報処理装
置において高速主記憶装置として広く使われているが、
これらは揮発性の記憶装置であり、電源をオフにすると
記憶された情報は失われてしまう。これに対し、従来よ
りプログラムやデータを格納する大容量補助記憶装置と
して不揮発性の磁気ディスク装置が使われている。

【０００２】しかし、磁気ディスク装置は大型で機械的
に脆弱であり、消費電力も大きく、さらに情報を読み書
きする際のアクセス速度が遅い欠点を有している。これ
に対し、最近では不揮発性補助記憶装置として、フロー
ティングゲート電極に情報を電荷の形で蓄積するＥＥＰ
ＲＯＭあるいはフラッシュメモリが使われていることが
多くなっている。特にフラッシュメモリはＤＲＡＭと同
様なセル構成を有するため大きな集積密度に形成しやす
く、磁気ディスク装置に匹敵する大容量記憶装置として
期待されている。

【０００３】一方、ＥＥＰＲＯＭやフラッシュメモリで
は、情報の書き込みがトンネル絶縁膜を介してのフロー
ティングゲート電極へのホットエレクトロンの注入によ
ってなされるため、必然的に書き込みに時間がかかり、
また情報の書き込みおよび消去を繰り返すとトンネル絶
縁膜が劣化してしまう問題が生じていた。トンネル絶縁
膜が劣化してしまうと書き込みあるいは消去動作が不安
定になってしまう。

【０００４】これに対し、情報を強誘電体膜の自発分極
の形で記憶する強誘電体メモリ装置（以下ＦｅＲＡＭと
記す）が提案されている。かかるＦｅＲＡＭでは個々の
メモリセルトランジスタがＤＲＡＭの場合と同様に単一
のＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘
電体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）あるいはＰ
ＬＺＴ（Ｐｂ（Ｚｒ，Ｔｉ，Ｌａ）Ｏ₃）等の強誘電体
に置き換えた構成を有しており、高い集積密度での集積
が可能である。また、ＦｅＲＡＭは電界の印加により強
誘電体キャパシタの自発分極を制御するため、書き込み
をホットエレクトロンの注入によって行なうＥＥＰＲＯ
Ｍやフラッシュメモリに比べて書き込み速度が１０００
倍あるいはそれ以上速くなり、また消費電力が約１／１
０に低減される有利な特徴を有している。さらにトンネ
ル酸化膜を使う必要がないため寿命も長く、フラッシュ
メモリの１０万倍の書き換え回数を確保できると考えら
れる。

【０００５】現在実現されているＦｅＲＡＭは１μｍ前
後の比較的緩い設計ルールで設計されているものが多い
が、集積回路上においてサブミクロンまで微細化された
最近の高速ＣＭＯＳ論理回路との混載が可能なように、
ＦｅＲＡＭの微細化をさらに進めることが研究されてい
る。

【０００６】

【従来の技術】図１は従来のＦｅＲＡＭ１０の構成を示
す。図１を参照するに、ＦｅＲＡＭ１０はｐ型Ｓｉ基板
１１上に形成され、前記Ｓｉ基板１１表面にはフィール
ド酸化膜１２により活性領域が画成される。前記活性領
域中には図示を省略したゲート酸化膜を介してメモリセ
ルトランジスタのゲート電極１３がＦｅＲＡＭのワード
線に対応して形成され、さらに前記基板１１中には前記
ゲート電極１３の両側にｎ⁺型の拡散領域１１Ａ_、１１
Ｂが、それぞれメモリセルトランジスタのソース領域お
よびドレイン領域として形成される。また、前記基板１
１中には前記拡散領域１１Ａと１１Ｂとの間にチャネル
領域が形成される。

【０００７】前記ゲート電極１３は前記Ｓｉ基板１１の
表面を前記活性領域において覆うＣＶＤ酸化膜１４によ
り覆われ、さらに前記ＣＶＤ酸化膜１４は平坦化層間絶
縁膜１５により覆われる。前記層間絶縁膜１５中には前
記拡散領域１１Ｂを露出するコンタクトホール１５Ａが
形成され、前記コンタクトホール１５Ａはポリシリコン
あるいはＷＳｉよりなるプラグ１６により充填される。

【０００８】さらに、前記層間絶縁膜１５上には前記プ
ラグ１６の露出部を覆うようにＴｉ／ＴｉＮ構造の密着
膜１７が形成され、前記密着膜１７上にＰｔ等よりなる
下側電極１８が形成される。さらに前記下側電極１８上
にはＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）あるいはＰＬＺ
Ｔ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃）よりなる強誘
電体膜１９が形成され、前記強誘電体膜１９上にはＰｔ
等よりなる上側電極２０が形成される。

【０００９】前記下側電極１８，強誘電体膜１９および
上側電極２０よりなる強誘電体キャパシタの側壁面はＣ
ＶＤ酸化膜２１により覆われ、さらに前記強誘電体キャ
パシタの全体は層間絶縁膜２２により覆われる。前記層
間絶縁膜２２中には前記拡散領域２２Ａを露出するコン
タクトホール２２Ａが形成され、前記層間絶縁膜２２上
には前記コンタクトホール２２Ａにおいて前記拡散領域
２２ＡとコンタクトするＡｌあるいはＡｌ合金よりなる
ビット線パターン２３が形成される。

【００１０】図２は図１のＦｅＲＡＭ１０において前記
強誘電体膜１９として使われるＰＬＺＴの自発分極特性
を示す。図２を参照するに、図１のＦｅＲＡＭ１０にお
いて前記下側電極１８と上側電極２０との間に所定の書
き込み電圧を印加することにより、前記強誘電体膜１９
を構成するＰＬＺＴ膜中の自発分極が反転し、所望の二
値情報が前記強誘電体膜１９中に書き込まれる。また、
図１のＦｅＲＡＭ１０において書き込まれた二値情報を
読み出すには前記ワード線、すなわちゲート電極１３を
活性化し、前記チャネル領域を通って前記ビット線電極
２３に現れる電圧を検出する。図２のヒステリシスルー
プにおいて電界強度がゼロにおける幅２Ｐｒ、すなわち
残留分極の値が大きいほどＦｅＲＡＭ１０による情報の
保持が確実になされる。また書き込みに要する電界の値
も減少する傾向にあり、その結果ＦｅＲＡＭ１０の低電
力駆動が可能になる。換言すると、図１のＦｅＲＡＭ１
０では強誘電体膜１９の残留分極２Ｐｒの値を最大化す
ることが望ましい。

【００１１】また、図１に示す強誘電体膜１９を使った
半導体メモリ装置はそのままＤＲＡＭとしても使用可能
である。この場合、強誘電体膜１９の誘電率が非常に大
きいため、キャパシタを特殊な形状としなくても十分な
キャパシタ容量が確保でき、その結果半導体メモリ装置
を微細化することができる。

【００１２】

【発明が解決しようとする課題】ところで、このような
強誘電体キャパシタを形成するに当たっては、前記強誘
電体膜１９の結晶化工程と上部電極２０の形成工程が非
常に重要である。強誘電体膜１９の結晶化工程を行なわ
ないと、強誘電体キャパシタに所望の特性は得られな
い。

【００１３】従来より、かかる強誘電体キャパシタの形
成では、最初にＴｉ／ＴｉＮ構造の密着層１７およびＰ
ｔよりなる下側電極１８が、前記層間絶縁膜１５上に還
元雰囲気中、あるいは不活性雰囲気中でのスパッタリン
グにより順次形成され、次いで前記下側電極１８上にＰ
ＺＴよりなる強誘電体膜１９が、スパッタリングにより
形成される。前記下側電極１８を還元雰囲気あるいは不
活性雰囲気中で形成することにより、下側電極１８の酸
化、および酸化に伴う抵抗値の増加の問題が回避され
る。

【００１４】次に、前記強誘電体膜１９は酸化雰囲気
中、典型的には７００〜８００°Ｃの温度で熱処理さ
れ、形成されたＰＺＴ膜が結晶化される。その際、前記
強誘電体膜１９を酸化雰囲気中で熱処理することによ
り、強誘電体膜１９中において酸素が膜１９から下側電
極１８に拡散することに伴って形成される酸素欠損が補
償され、強誘電体膜１９は、図２に示すヒステリシス幅
２Ｐｒが大きい優れたヒステリシス特性を示す。

【００１５】前記強誘電体膜１９の形成の後、膜１９上
には前記上側電極２０が、Ｐｔ膜の堆積により形成され
る。その際、前記上側電極２０の堆積は前記電極２０を
構成するＰｔが酸化しないようにＡｒ等の不活性雰囲気
中で行われていた。しかし、このように上側電極２０を
前記強誘電体膜１９上に不活性雰囲気中において形成し
た場合には、前記強誘電体膜１９から酸素が上側電極２
０により引き抜かれるのを完全に抑止することができ
ず、その結果、得られる強誘電体キャパシタの特性が劣
化するのが避けられない。

【００１６】より具体的には、前記上側電極２０の形成
に伴い、前記強誘電体膜１９を構成するＰＺＴから酸素
が電極２０に引き抜かれ、膜１９中に酸素欠損が形成さ
れる。また、かかる酸素欠損に電極２０からＰｔが拡散
し、その結果生じるＰｔと酸素の相互拡散の結果として
強誘電体膜１９において疲労特性や保持特性等に様々な
劣化が生じてしまう。

【００１７】そこで、本発明は上記の課題を解決した新
規で有用な強誘電体キャパシタを有する半導体装置およ
びその製造方法を提供することを概括的課題とする。本
発明のより具体的な課題は、電極の形成に伴う特性の劣
化を回避できる強誘電体キャパシタおよびその製造方
法、さらにかかる強誘電体キャパシタを有する半導体装
置およびその製造方法を提供することにある。

【００１８】

【課題を解決するための手段】本発明は上記の課題を、
請求項１に記載したように、強誘電体キャパシタを有す
る半導体装置の製造方法において、下側電極を形成する
工程と、前記下側電極上にペロブスカイト型構造を有す
る強誘電体膜を堆積する工程と、前記強誘電体膜を酸化
雰囲気中において熱処理し、結晶化する工程と、前記結
晶化工程の後、前記強誘電体膜上に上側電極を形成する
工程とよりなり、前記上側電極を形成する工程におい
て、前記上側電極は酸化雰囲気中で形成されることを特
徴とする半導体装置の製造方法により、または請求項２
に記載したように、前記上側電極を形成する工程は、Ｐ
ｔ，Ｉｒ，Ｒｕ，ＩｒＯ₂あるいはＲｕＯ ₂を前記強誘
電体膜上にスパッタリングにより形成する工程を含むこ
とを特徴とする請求項１記載の半導体装置の製造方法に
より、または請求項３に記載したように、前記ペロブス
カイト型構造の強誘電体膜は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃
または（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃よりなること
を特徴とする請求項１または２記載の半導体装置の製造
方法により、または請求項４に記載したように、キャパ
シタを有する半導体装置の製造方法において、下側電極
を形成する工程と、前記下側電極上にペロブスカイト型
構造を有する誘電体膜を堆積する工程と、前記誘電体膜
を不活性雰囲気中において熱処理し、結晶化する工程
と、前記誘電体膜を、前記不活性雰囲気中の熱処理工程
の後、酸化雰囲気中において熱処理する工程と、前記酸
化雰囲気中における熱処理工程の後、前記誘電体膜上に
上側電極を形成する工程とよりなることを特徴とする半
導体装置の製造方法により、または請求項５に記載した
ように、前記不活性雰囲気中での熱処理工程は、４００
〜９００°Ｃの範囲の温度において実行されることを特
徴とする請求項４記載の半導体装置の製造方法により、
または請求項６に記載したように、前記ペロブスカイト
型構造の誘電体膜は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃，（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）₃，（Ｂａ，Ｓｒ）Ｔｉ
Ｏ₃，（Ｓｒ，Ｂａ）ＴｉＯ₃，ＳｒＴｉＯ₃よりなる
群から選ばれることを特徴とする請求項４または５記載
の半導体装置の製造方法により、または請求項７に記載
したように、前記上側電極を形成する工程は、酸化雰囲
気中で実行されることを特徴とする請求項４〜６のう
ち、いずれか一項記載の半導体装置の製造方法により、
または請求項８に記載したように、基板と、前記基板上
に形成されたメモリセルトランジスタと、前記基板上に
形成され、前記メモリセルトランジスタ中の拡散領域と
電気的にコンタクトするメモリセルキャパシタとよりな
る半導体記憶装置において、前記メモリセルキャパシタ
は前記拡散領域と電気的にコンタクトする下側電極と、
前記下側電極上に形成されたペロブスカイト型構造を有
する誘電体キャパシタ膜と、前記誘電体キャパシタ膜上
に形成された、Ｐｔよりなる上側電極とよりなり、前記
上側電極は、前記上側電極を実質的に不活性雰囲気中で
形成した場合に前記上側電極が示すスパッタエッチング
速度よりも、実質的に低いスパッタエッチング速度を示
すことを特徴とする半導体記憶装置により、または請求
項９に記載したように、前記上側電極のスパッタエッチ
ング速度は、前記上側電極を実質的に不活性雰囲気中で
形成した場合に前記上側電極が示すスパッタエッチング
速度より約１割低いスパッタエッチング速度を示すこと
を特徴とする請求項８記載の半導体記憶装置により、ま
たは請求項１０に記載したように、キャパシタを有する
半導体装置の製造方法において、下側電極を形成する工
程と、前記下側電極上に高誘電体膜を堆積する工程と、
前記高誘電体膜を不活性雰囲気中において熱処理し、結
晶化する工程と、前記高誘電体膜を、前記不活性雰囲気
中の熱処理工程の後、酸化雰囲気中において熱処理する
工程と、前記酸化雰囲気中における熱処理工程の後、前
記高誘電体膜上に上側電極を形成する工程とよりなり、
前記酸化雰囲気中における熱処理は、前記下側電極が実
質的に酸化しないような温度で実行されることを特徴と
する半導体装置の製造方法により、または請求項１１に
記載したように、さらに、前記結晶化工程に先立って、
前記高誘電体膜を、酸化雰囲気中において、前記下側電
極が酸化しないような温度で熱処理する工程を含むこと
を特徴とする請求項１０記載の半導体装置の製造方法に
より、または請求項１２に記載したように、前記高誘電
体膜は、（Ｂａ，Ｓｒ）ＴｉＯ₃，Ｔａ₂Ｏ₅，ＳｒＴ
ｉＯ₃，（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃，（Ｐｂ，Ｌａ）
（Ｚｒ，Ｔｉ）Ｏ₃よりなる群より選択されることを特
徴とする請求項１０または１１記載の半導体装置の製造
方法により、または請求項１３に記載したように、前記
下側電極は、Ｐｒ，Ｒｕ，Ｉｒ，ＩｒＯ₂，ＲｕＯ₂，
ＳｒＲｕＯ₃，ＷＮよりなる群より選択されることを特
徴とする請求項１０〜１２のうち、いずれか一項記載の
半導体装置の製造方法により、または請求項１４に記載
したように、下側電極を形成する工程と、前記下側電極
上にペロブスカイト型構造を有する誘電体膜を堆積する
工程と、前記誘電体膜を不活性雰囲気中に保持し、熱処
理温度まで昇温する工程と、前記誘電体膜を前記熱処理
温度に保持し、前記不活性雰囲気を酸化雰囲気に切替え
る工程と、前記誘電体膜を、前記酸化雰囲気中において
熱処理する工程と、前記酸化雰囲気中における熱処理工
程の後、前記誘電体膜上に上側電極を形成する工程とよ
りなることを特徴とするキャパシタの製造方法により、
解決する。

【００１９】［作用］本発明によれば、半導体メモリ装
置において強誘電体キャパシタを形成する際に、上部電
極を酸化雰囲気中で形成することにより、形成される強
誘電体キャパシタの疲労特性、保持特性、すりこみ特性
および耐はがれ性を著しく向上させることができる。

【００２０】また本発明によれば、ＰＺＴやＰＬＺＴ等
のペロブスカイト型の強誘電体膜を最初に不活性雰囲気
中で熱処理し、次いで酸化雰囲気中で熱処理することに
より、膜中の結晶方位を＜１１１＞方向に整列させるこ
とができ、残留分極２Ｐｒの値を最大化できる。また、
前記ペロブスカイト型の強誘電体膜あるいはＢＳＴ，Ｓ
ＢＴ，ＳＴＯ等の高誘電体膜の結晶化を、最初に不活性
雰囲気中で行なうことにより、下側電極が緻密化し、下
側電極と誘電体膜との境界面におけるＰｔとＯの相互拡
散が抑制される。これに伴い、誘電体膜中の欠陥をキャ
リアとするキャパシタ中のリーク電流が実質的に低減さ
れる。また前記酸化雰囲気中での熱処理を行なうことに
より、強誘電体膜中の酸素欠損が補償される。

【００２１】また本発明によれば、前記酸化雰囲気中で
の熱処理を、不活性雰囲気中での熱処理とは別に、高誘
電体キャパシタの下側電極が酸化しないような温度で実
行することにより、下側電極の酸化、およびこれに伴う
欠陥の発生が回避される。また、酸化雰囲気中での熱処
理を不活性雰囲気中での熱処理と切り離して行なうこと
により、前記不活性雰囲気中での熱処理を高い温度で行
なうことが可能になり、高誘電体膜の誘電率が最大化さ
れる。

【００２２】

【発明の実施の形態】［第１実施例］図３（Ａ），
（Ｂ）は本発明の第１実施例による強誘電体キャパシタ
３０の製造工程を示す。図３（Ａ）を参照するに、Ｓｉ
基板３１上にはＳｉＯ₂膜３２が熱酸化により約２００
ｎｍの厚さに形成されており、前記ＳｉＯ₂膜３２上に
はＴｉ膜とＰｔ膜とを順次積層したＰｔ／Ｔｉ構造の下
側電極層３３が、表１に示す条件で、スパッタリングに
より形成される。

【００２３】

【表１】次に、前記下側電極層３３上にＰＬＺＴ膜３４がスパッ
タリングにより、表２に示す条件で堆積される。

【００２４】

【表２】さらに、形成されたＰＬＺＴ膜３４を、図４に示すよう
に最初にＡｒ等の不活性雰囲気中で、次いでＯ₂雰囲気
中において、それぞれ６５０°Ｃおよび７５０°Ｃの温
度で急速熱処理し、結晶化を行なう。その際、後程説明
するように、前記ＰＬＺＴ膜３４を最初に不活性雰囲気
中において結晶化することにより、下側電極３３を構成
するＰｔ膜が緻密化し、電極３３とＰＬＺＴ膜３４との
間の境界面近傍におけるＰｔとＯの相互拡散が抑制され
る。また結晶化の結果、前記ＰＬＺＴ膜３４中におい
て、ＰＬＺＴの結晶は望ましい＜１１１＞方向に配向す
る。さらに前記ＰＬＺＴ膜３４の結晶化を酸素雰囲気中
において行なうことにより、ＰＬＺＴ結晶格子中の酸素
欠陥が補充される。

【００２５】次に、前記結晶化したＰＬＺＴ膜３４上に
Ｐｔよりなる上側電極層３５を、表３に示す酸素を含む
条件下でのスパッタリングにより堆積する。

【００２６】

【表３】前記上側電極３５のスパッタリングを表３に示すように
酸素を含む条件下で行なうことにより、前記ＰＬＺＴ膜
３４と上側電極３５との境界面におけるＰＬＺＴ膜３４
から上側電極３５へのＯの引き抜きが抑制され、また上
側電極３５が緻密化する。これにより、ＰＬＺＴ膜３４
の残留分極２Ｐｒは最大化する。

【００２７】次に、図３（Ｂ）の工程において、前記上
側電極層３５、ＰＬＺＴ膜３４および下側電極層３３を
表４に示す条件でスパッタエッチングし、下側電極パタ
ーン３３Ａ，キャパシタ絶縁膜パターン３４Ａおよび上
側電極パターン３５Ａをそれぞれ下側電極層３３、ＰＬ
ＺＴ膜３４および上側電極層３５に対応して形成する。

【００２８】

【表４】表５は、このようにして得られた強誘電体キャパシタ３
０の残留分極２Ｐｒとリーク電流を、従来の方法で形成
した強誘電体キャパシタと比較して示す。

【００２９】

【表５】ただし、表５中、従来の強誘電体キャパシタは前記強誘
電体キャパシタ３０と同様な構成を有するが、強誘電体
膜３４が酸化雰囲気中における急速熱処理（７５０°
Ｃ，６０秒間）により結晶化され、また上側電極層３５
がＡｒ雰囲気中におけるスパッタにより形成されている
点で異なる。

【００３０】表５を参照するに、強誘電体膜３４Ａの残
留分極は結晶化直後の段階で従来の値の２倍以上に増加
しており、また前記上側電極３５を酸化雰囲気中で形成
することにより、その値がさらに増加することがわか
る。また、表５よりわかるように、リーク電流の値も従
来の強誘電体キャパシタの１／１０００程度まで減少し
ていることがわかる。

【００３１】図５は、このようにして得られた強誘電体
キャパシタ３０の疲労特性を、従来のものと比較して示
す。ただし、従来の強誘電体キャパシタでは、表５の従
来の強誘電体キャパシタと同様に、強誘電体膜３４が酸
化雰囲気中において結晶化され、また上側電極層３５が
Ａｒ雰囲気中でのスパッタにより形成されている。図５
を参照するに、従来の方法によるキャパシタでは、残留
分極２Ｐｒの値は電圧印加サイクルの開始と同時に略直
線的に低下を始めるのに対し、前記強誘電体膜３４を図
４に示す２段階熱処理工程により結晶化させた場合に
は、残留分極２Ｐｒの劣化は、少なくとも１万回程度の
電圧印加サイクル数では生じないことがわかる。さら
に、本実施例に示すように、前記上側電極を酸化雰囲気
中において形成することにより、電圧印加サイクル数が
１００万回を超えても強誘電体キャパシタは十分に大き
い残留分極を示すことがわかる。

【００３２】図６は、本実施例の強誘電体キャパシタ３
０の保持特性を、従来のものと比較して示す。ただし、
従来の強誘電体キャパシタでは、表５の従来の強誘電体
キャパシタと同様に、強誘電体膜３４が酸化雰囲気中に
おいて結晶化され、また上側電極層３５がＡｒ雰囲気中
でのスパッタにより形成されている。図６を参照する
に、従来の方法によるキャパシタでは、残留分極２Ｐｒ
の値は１５０°Ｃでの熱処理の開始と同時に略直線的に
低下を始めるのに対し、強誘電体膜３４を図４の２段階
熱処理工程により結晶化させた場合には、１０時間の保
持でも残留分極２Ｐｒの値は約４０で、減少率はごくわ
ずかである。また、本実施例におけるように前記上側電
極層３５を酸化雰囲気中で形成した場合には、残留分極
２Ｐｒの値はさらに大きく、しかも熱処理時間によって
はほとんど減少しないことがわかる。

【００３３】図７は、本実施例の強誘電体キャパシタ３
０のすりこみ特性を、従来のものと比較して示す。ただ
し、従来の強誘電体キャパシタでは、表５の従来の強誘
電体キャパシタと同様に、強誘電体膜３４が酸化雰囲気
中において結晶化され、また上側電極層３５がＡｒ雰囲
気中でのスパッタにより形成されている。図７を参照す
るに、従来の方法によるキャパシタでは、残留分極２Ｐ
ｒの値は非常に小さく、また１５０°Ｃでの熱処理の開
始と同時に略直線的に低下を始める。また、強誘電体膜
３４を図４の２段階熱処理工程により結晶化させた場合
にも、残留分極２Ｐｒの値は約４０から時間と共に略直
線的に減少するのに対し、本実施例におけるように前記
上側電極層３５を酸化雰囲気中で形成した場合には、残
留分極２Ｐｒの値は約５０程度で、熱処理時間によって
はほとんど減少しないことがわかる。

【００３４】図８（Ａ），（Ｂ）は、図４の２段階結晶
化熱処理工程を行なったＰＬＺＴ膜３４のＸ線回折パタ
ーンを、従来の酸化雰囲気中で結晶化熱処理工程を行な
ったＰＬＺＴ膜のＸ線回折パターンと比較して示す。た
だし、図８（Ａ）は従来の結晶化熱処理を行なったＰＬ
ＺＴ膜のＸ線回折パターンを、また図８（Ｂ）は上記２
段階結晶化熱処理工程を行なったＰＬＺＴ膜のＸ線回折
パターンを示す。

【００３５】図８（Ａ）を参照するに、従来の結晶化熱
処理を行なったＰＬＺＴ膜では顕著な（１００）面によ
る回折ピークが観測されるのに対し、図４の２段階結晶
化熱処理を行なったＰＬＺＴ膜では（１００）面による
反射がほとんどゼロになっていることがわかる。これに
伴い、図８（Ａ）の回折パターンでは非常に弱かった
（１１１）面の反射が図８（Ｂ）の回折パターンでは高
くなっており、強誘電体キャパシタ３０においてはＰＬ
ＺＴ膜３４中において、ＰＬＺＴ結晶が＜１１１＞方向
に選択的に配向していることが示される。

【００３６】図９は、前記従来の酸化雰囲気中で結晶化
熱処理工程を行なったＰＬＺＴ膜を有する強誘電体キャ
パシタのＡｕｇｅｒ分析の結果を、また図１０は図３
（Ｂ）の強誘電体キャパシタ３０のＡｕｇｅｒ分析の結
果を示す。図９を参照するに、ＰＬＺＴ膜３４に直接に
従来の酸化雰囲気中での結晶化熱処理工程を行なった場
合には、下側電極層３３中に実質的な量のＯが拡散によ
り侵入し、また前記ＰＬＺＴ膜３４に実質的な量のＰｔ
が拡散により侵入していることがわかる。これに対し、
図１０を参照するに、前記ＰＬＺＴ膜３４の結晶化熱処
理を行なう際に、図４の２段階熱処理を行なった場合に
は、前記ＰＬＺＴ膜３４と下側電極層３３との界面にお
けるＰｔとＯの相互拡散が効果的に抑制されていること
がわかる。これは、前記２段階結晶化熱処理工程の最初
の熱処理工程を不活性雰囲気中において行なうことによ
り、下側電極層３３が緻密化することによるものと考え
られる。

【００３７】ところで、図９，１０のＡｕｇｅｒ分析結
果によると、前記強誘電体キャパシタ３０の上側電極層
３５をスパッタエッチングしてその下のＰＬＺＴ膜３４
を露出するのに要する時間が、図１０に示すように前記
上側電極層３５を酸化雰囲気中において形成した場合の
方が、Ａｒ雰囲気中で形成した場合よりも長くなる傾向
が認められた。これは、前記上側電極層３５を酸化雰囲
気中において形成した場合、Ａｒ雰囲気中で形成するよ
りも緻密化することを示唆している。

【００３８】そこで、前記上側電極層３５の酸化雰囲気
中での形成による緻密化の現象を確認する実験を行なっ
た。図１１（Ａ）は、前記上側電極層３５を表３に示す
酸化雰囲気中におけるスパッタリングにより１３０ｎｍ
の厚さに形成した場合の強誘電体キャパシタ３０の断面
構造を、また図１１（Ｂ）は図１１（Ａ）の構造に対し
て行なったＡｕｇｅｒ分析の結果を示す。

【００３９】図１１（Ｂ）より、Ａｕｇｅｒ分析により
厚さが１３０ｎｍの上側電極層３５をスパッタエッチン
グするのに１７．５分間の時間が必要であることがわか
る。この場合、前記上側電極層３５のスパッタエッチン
グ速度は７．４３ｎｍ／ｍｉｎとなる。これに対し、図
１２（Ａ）は、前記上側電極層３５をＡｒ雰囲気中にお
けるスパッタリングにより１００ｎｍの厚さに形成した
場合の強誘電体キャパシタの断面構造を、また図１２
（Ｂ）は図１２（Ａ）の構造に対して行なったＡｕｇｅ
ｒ分析の結果を示す。

【００４０】図１２（Ｂ）より、Ａｕｇｅｒ分析により
厚さが１００ｎｍの上側電極層３５をスパッタエッチン
グするのに１２．５分間の時間が必要であることがわか
る。この場合、前記上側電極層３５のスパッタエッチン
グ速度は８．０ｎｍ／ｍｉｎとなり、前記電極層３５を
酸化雰囲気中で形成した場合よりも約１割程度大きくな
っている。換言すると、前記上側電極層３５を酸化雰囲
気中において形成することにより電極層３５は緻密化
し、エッチング速度が約１割程度減少する。このこと
は、先に図９，１０で説明した上側電極層３５の酸化雰
囲気中での形成に伴う緻密化の現象を確認するものであ
る。

【００４１】なお、本実施例による強誘電体キャパシタ
の製造方法は、強誘電体膜３４としてＰＺＴあるいはＰ
ＬＺＴを使ったものに限定されるものではなく、ＢＳＴ
（ＢａＳｒＴｉＯ₃），ＳＢＴ（ＳｒＴｉＯ₃）あるい
はＳＴＯ（ＳｒＴｉＯ₃）を使うことも可能である。た
だし、ＢＳＴ，ＳＢＴあるいはＳＴＯを使った場合には
キュリー温度が低いため、キャパシタは高誘電体キャパ
シタとなる。

【００４２】また、前記上側電極３５を形成する際の酸
化雰囲気はＯ₂雰囲気に限定されるものではなく、
Ｏ₃，ＮＯあるいはＮＯ₂雰囲気であってもよい。さら
に、図４に示す前記強誘電体膜３４を結晶化する２段階
熱処理工程は、不活性雰囲気中での熱処理工程も酸化雰
囲気中での熱処理工程も、４００〜９００°Ｃの範囲の
温度で実行することができる。

【００４３】さらに、前記下側電極層３３および上側電
極層３５において、ＰｔのかわりにＩｒ，Ｒｕ，ＩｒＯ
₂あるいはＲｕＯ₂を使うことも可能である。［第２実施例］次に、本発明の第２実施例による強誘電
体キャパシタの製造工程を説明する。本実施例において
も図３（Ａ）に示す積層構造体が、基板３１を覆うＳｉ
Ｏ₂膜３２上に下側電極層３３，ＰＬＺＴ膜３４および
上側電極層３５を先と同様に積層することにより形成さ
れ、さらに図３（Ｂ）の工程で前記上側電極層３５，Ｐ
ＬＺＴ膜３４および下側電極層３３を表４に説明した条
件でパターニングすることによりキャパシタが形成され
るが、本実施例では前記ＰＬＺＴ膜３４を堆積するスパ
ッタ工程を、表６に示す条件で行ない、さらに結晶化熱
処理工程を図４に示す２段階工程ではなく７５０°Ｃ，
酸素雰囲気中において６０秒間実行することにより行な
う。

【００４４】

【表６】表７は、かかるＰＬＺＴ膜３４の結晶化を酸化雰囲気中
で行なった場合の強誘電体キャパシタの残留分極２Ｐ
ｒ，リーク電流、飽和電圧Ｖ（９０），および上側電極
パターン３５Ａのはがれ状態を、従来の上側電極層３５
を不活性雰囲気中で形成したキャパシタと比較して示
す。ただし、飽和電圧Ｖ（９０）は、強誘電体膜３４の
分極を飽和分極の９０％にするのに必要な印加電圧を表
す。

【００４５】

【表７】表７を参照するに、本実施例による強誘電体キャパシタ
も従来の強誘電体キャパシタも残留分極２Ｐｒおよび飽
和電圧の値はたいして変わらないが、リーク電流の値は
特に＋５．０Ｖの電圧を印加した場合に１００分の１程
度まで減少することがわかる。また表４の条件でのエッ
チングの後、従来のキャパシタでは上側電極パターン３
５Ａがはがれてしまうのに対し、本実施例による強誘電
体キャパシタではかかる上側電極パターン３５Ａのはが
れは観察されなかった。

【００４６】［第３実施例］図１３（Ａ）〜１５（Ｈ）
は本発明の第３実施例によるＦｅＲＡＭの製造工程を示
す図である。図１３（Ａ）を参照するに、ｐ−型Ｓｉ基
板５１上にはフィールド酸化膜５２によりメモリセル領
域が形成される。さらに、前記Ｓｉ基板５１上にはゲー
ト絶縁膜５３が前記メモリセル領域を覆うように形成さ
れ、ゲート電極５４が前記ゲート絶縁膜５３上に、通常
のＭＯＳトランジスタと同様に形成される。ゲート電極
５４はメモリセル領域を横断するワード線の一部を構成
する。さらに、基板５１中には、前記ゲート電極５４の
両側にｎ型の拡散領域５５，５６が、ゲート電極５４を
自己整合マスクに使って形成される。

【００４７】ＭＯＳトランジスタがこのようにして形成
された後、前記基板５１上にはゲート電極５４を覆うよ
うにＳｉＯ₂膜５７が形成され、前記ＳｉＯ₂膜５７中
には周知のフォトリソグラフィー法により、前記拡散領
域５５を露出するコンタクトホールが形成される。さら
に、前記コンタクトホールの形成の後、前記ＳｉＯ₂膜
５７上にはＷＳｉ膜が前記コンタクトホールを含むよう
に堆積され、その結果前記ＷＳｉ膜は前記コンタクトホ
ールにおいて前記拡散領域５５とコンタクトする。この
ＷＳｉ膜をパターニングすることにより、図１３（Ａ）
に示すビット線電極５８が形成される。

【００４８】次に、図１３（Ｂ）の工程において、典型
的にはＳｉＯ₂よりなる層間絶縁膜５９が図１３（Ａ）
の構造上に堆積され、例えばＣＭＰ（化学機械研磨）法
を使った平坦化の後、前記層間絶縁膜５９中に拡散領域
５６を露出する深いコンタクトホール６０が、高解像度
フォトリソグラフィーにより形成される。次に、図１３
（Ｃ）の工程において、図１３（Ｂ）の構造上に、Ｐに
よりｎ⁺型にドープされたポリシリコン膜６１が、ＣＶ
Ｄ法により、前記ポリシリコンＳｉ膜６１が前記コンタ
クトホール６０を充填するように堆積され、さらに図１
４（Ｄ）の工程において前記ポリシリコン膜６１をドラ
イエッチングにより層間絶縁膜５９の表面が露出するま
でエッチバックすることにより、前記コンタクトホール
をポリシリコンプラグ６２が充填した構造が得られる。

【００４９】図１４（Ｄ）の工程では、さらに前記層間
絶縁膜５９上にＴｉ膜（図示せず）が前記ポリシリコン
プラグ６２を覆うように形成され、さらにその上にＰ
ｔ，ＩｒあるいはＩｒＯ₂を含む導体膜６３が、スパッ
タリングにより、例えば表１に示す条件で形成される。
次に図１４（Ｅ）の工程で、前記導体膜６３上にＰＺＴ
あるいはＰＬＺＴよりなる強誘電体膜６４が、表２に示
す条件のスパッタにより形成される。堆積された強誘電
体膜６４は図４の２段階熱処理工程により、あるいは酸
化雰囲気中、典型的には約７５０°Ｃで急速加熱処理す
ることにより結晶化され、強誘電体膜６４中に形成され
やすい酸素欠陥が解消される。

【００５０】次に、図１４（Ｆ）の工程において、前記
ＰＺＴ膜６４およびその下の導体膜６３は表４に示す条
件でプラズマエッチングを行なうことにより所望のパタ
ーンにパターニングされ、その結果、強誘電体キャパシ
タを構成する下側電極６５およびキャパシタ絶縁膜６６
が形成される。次に、図１５（Ｇ）の工程で、図１４
（Ｆ）の構造上に前記キャパシタ絶縁膜６６を覆うよう
にＳｉＯ₂膜６７がＣＶＤ法により堆積され、さらに前
記ＳｉＯ ₂膜６７中に前記キャパシタ絶縁膜６６を露出
するコンタクトホール６８が形成される。さらに、図１
５（Ｈ）の工程において、前記ＳｉＯ₂膜６７上に露出
したキャパシタ絶縁膜６６を覆うようにＰｔパターン６
９が、表３に示す酸化条件下でスパッタリングを行なう
ことにより強誘電体キャパシタの上側電極として形成さ
れ、さらに図１５（Ｉ）の工程において、前記ＳｉＯ₂
膜６７上に前記上側電極６９を覆うように層間絶縁膜７
０が形成される。また、前記層間絶縁膜７０上には配線
パターン７１が形成される。

【００５１】本実施例によるＦｅＲＡＭでは、前記上側
電極６９を酸化雰囲気中で形成することにより電極６９
が緻密化し、キャパシタ絶縁膜６６との間におけるＯと
Ｐｔの相互拡散が抑止され、大きな残留分極２Ｐｒが強
誘電体キャパシタに得られる。また、前記キャパシタ絶
縁膜６６の結晶化を図４に示す２段階熱処理工程に従っ
て行なうことにより、下側電極パターン６５が緻密化
し、キャパシタ絶縁膜６６と下側電極パターン６５との
間のＯとＰｔの相互拡散が効果的に抑止される。また、
前記２段階熱処理工程の結果、前記強誘電体キャパシタ
絶縁膜６６中において結晶粒が実質的に＜１１１＞方向
に配向し、その結果前記キャパシタ絶縁膜６６は、Ｆｅ
ＲＡＭとして望ましい大きな自発分極を示す。

【００５２】また、本実施例においてキャパシタ絶縁膜
６９としてＢＳＴ，ＳＢＴ，あるいはＳＴＯを使った場
合には、半導体装置はＤＲＡＭとなる。［第４実施例］図１６は、本発明の第４実施例による高
誘電体キャパシタ８０の構成を、また図１７は前記高誘
電体キャパシタ８０の製造工程を示す。

【００５３】図１６を参照するに、前記高誘電体キャパ
シタ８０はＳｉ基板８１上にＴｉ密着膜８２とＴｉＮ拡
散障壁膜８３とを介して形成されており、下側Ｒｕ電極
８４と、その上のＢＳＴ膜８５と、前記ＢＳＴ膜８５上
に形成された上側Ｐｔ電極８６とよりなる。図１６のＳ
ｉ基板８１としては、例えば５％ＨＦ水溶液により表面
の自然酸化膜を除去した（１００）面を有するＳｉウェ
ハを使い、前記Ｓｉ基板８１上には前記Ｔｉ膜８２およ
びＴｉＮ膜８３が、３５０°Ｃの基板温度におけるＤＣ
マグネトロンスパッタリングにより、それぞれ３０ｎｍ
および５０ｎｍの厚さに順次形成されている。

【００５４】さらに前記ＴｉＮ膜８３上には、図１７の
工程１において前記Ｒｕ電極８４がＤＣマグネトロンス
パッタリングにより、前記Ｔｉ膜８２あるいはＴｉＮ膜
８３を形成するのと同様な条件下で約５００ｎｍの厚さ
に形成され、さらに工程２において前記Ｒｕ電極８４上
に、前記ＢＳＴ膜８５が、テトライソプロポキシチタン
（Ｔｉ［ｉ−ＯＣ₃Ｈ₇］₄），ビステトラメチルヘプ
タンジオナトストロンチウム−テトラエンアダクト（Ｓ
ｒ［ＴＨＤ］₂−ｔｅｔｒａｅｎｅ），およびビステト
ラメチルヘプタンジオナトバリウム−テトラエンアダク
ト（Ｂａ［ＴＨＤ］₂−ｔｅｔｒａｅｎｅ）を原料と
し、Ａｒをキャリアガス、Ｏ₂を酸化ガスとしたＣＶＤ
法により、５Ｔｏｒｒの全圧下、基板温度を４５０°
Ｃ，酸素分圧を２．５Ｔｏｒｒに設定して、約６０ｎｍ
の厚さに形成される。上記の条件において、前記ＢＳＴ
膜８５は約１ｎｍ／ｍｉｎの堆積速度で成長する。

【００５５】前記ＢＳＴ膜８５が形成された後、工程３
において、前記ＢＳＴ膜８５は、その下のＲｕ電極８４
と共に、５ＴｏｒｒのＡｒ雰囲気中、５５０°Ｃで１０
分間結晶化熱処理される。さらに前記結晶化熱処理工程
３の後、図１７の工程４において前記ＢＳＴ膜８５は、
大気中、４００°Ｃの温度で１０分間熱処理され、前記
膜８５中に形成された酸素欠損が補償される。さらに、
前記工程４の後、工程５においてマスクを使ったＤＣマ
グネトロンスパッタリングにより前記ＢＳＴ膜８５上に
Ｐｔ膜が１００ｎｍの厚さに堆積され、前記上側Ｐｔ電
極８６が形成される。工程５では、さらにこのようにし
て得られた上側Ｐｔ電極８６をマスクに前記ＢＳＴ膜８
５を５％ＨＦ水溶液中でウェットエッチングし、下側Ｒ
ｕ電極電極８４を露出させる。さらに、このようにして
得られた高誘電体キャパシタ８０について、工程６にお
いて後程説明する電気特性の測定が行なわれる。

【００５６】次に、前記工程６における電気特性の測定
の後、工程７において前記高誘電体キャパシタ８０は大
気中において４００°Ｃで１０分間熱処理され、さらに
工程８において電気特性の測定が再びなされた。図１８
は、図１７の工程６における電気特性、特にリーク電流
の測定結果を示す。

【００５７】図１８を参照するに、ＢＳＴ膜８５として
工程２で形成されたＣＶＤ−ＢＳＴ膜をそのまま使った
場合（試料Ａ）、あるいは結晶化工程３，酸化工程４の
いずれか一方だけを行なったＢＳＴ膜を使った場合（試
料Ｂ，Ｃ）には前記高誘電体キャパシタ８０には実質的
なリーク電流が生じるのに対し、前記結晶化工程３およ
び酸化工程４の双方を行なったＢＳＴ膜を使った場合
（試料Ｄ）には、高誘電体キャパシタのリーク電流が著
しく減少することがわかる。

【００５８】図１９は、前記試料Ａ〜Ｄに対してさらに
工程７の酸化熱処理工程を行なった試料Ａ’〜Ｄ’につ
いて行なった、工程８の電気特性測定結果を示す。図１
９を参照するに、前記上側電極８６を形成した後で酸化
熱処理工程を行なうことにより、リーク電流はいずれの
試料Ａ’〜Ｄ’においても顕著に減少するが、特に試料
Ｄについて工程８の酸化熱処理工程を行なった場合にリ
ーク電流低減の効果が顕著に表れる。

【００５９】さらに、図２０は図１６の高誘電体キャパ
シタ８０を形成条件を多少変更して形成した場合のリー
ク電流特性（図１７の試料Ａに対応）を、図２１は図２
０のキャパシタにおいてＢＳＴ膜８５に図１７の工程３
の結晶化熱処理をＮ₂雰囲気中での７００°Ｃの急速熱
処理工程（ＲＴＮ）により行なった場合のリーク電流特
性（図１７の試料Ｂに対応）を、また図２２は図２０の
キャパシタにおいて、前記ＢＳＴ膜８５に図１７の工程
３の結晶化熱処理を、Ｎ₂雰囲気中での様々な温度の急
速熱処理により行い、さらに酸化雰囲気中での熱処理を
行なった場合のリーク電流特性（図１７の試料Ｄに対
応）を示す。

【００６０】図２０〜２２、特に図２２よりわかるよう
に、前記ＢＳＴ膜８５を５００〜７００°ＣのＲＴＮに
より行なった場合、キャパシタ８０は正電圧が印加され
た場合でも負電圧が印加された場合でも、印加電圧の絶
対値が約１Ｖ以内であれば、リーク電流は１×１０^-8〜
１×１０^-9Ａ／ｃｍ^-2程度に抑制されるのがわかる。一
方、図２３は図１６の高誘電体キャパシタ８０のキャパ
シタ絶縁膜８５の比誘電率と、前記図１７の結晶化熱処
理工程３の温度との関係を示す。

【００６１】図２３より、キャパシタ絶縁膜８５の比誘
電率εは、前記結晶化熱処理温度が約５５０〜６５０°
Ｃの範囲にある場合に最大になることがわかる。図１６
の高誘電体キャパシタを、図１５（Ｉ）のＦｅＲＡＭに
おいて強誘電体キャパシタの代わりに使うことにより、
ＤＲＡＭを形成することができる。かかる高誘電体キャ
パシタを使ったＤＲＡＭは微細化しても十分なキャパシ
タ容量が確保されるため、２５０Ｍｂｉｔあるいは１Ｇ
ｂｉｔの超大容量ＤＲＡＭの製造に有効である。［第５実施例］次に、本発明の第５実施例による高誘電
体キャパシタの製造方法について説明する。

【００６２】本実施例による高誘電体キャパシタは、図
１６の高誘電体キャパシタにおいて前記Ｔｉ膜８２およ
びＴｉＮ膜８３の代わりにＴａ膜を使い、前記Ｒｕ下側
電極８４の代わりにＰｔ電極を使ったった以外には実質
的に同一の構成を有し、図１７と類似した図２４の工程
により形成される。そこで以下の説明では、先に説明し
た部分に対応する部分には同一の参照符号を付し、説明
を省略する。

【００６３】その際、本実施例では前記下側Ｐｔ電極の
酸化を最小化するために、図１７の工程４、すなわち酸
化性雰囲気中での熱処理工程に対応する工程を、前記下
側電極８４が酸化しないような条件で行なう。より具体
的には、図２４の工程１１において前記Ｓｉ基板８１上
に、それぞれ符号８２および８４で示す前記Ｔａ膜およ
び下側Ｐｔ電極を、基板温度５００°ＣでのＤＣスパッ
タリングにより、いずれも３０ｎｍの厚さに形成する。
さらに、前記図２４の工程１２ににおいて、前記下側Ｐ
ｔ電極８４上に前記ＢＳＴ膜８５を、基板温度を４００
°Ｃに設定してのＲＦスパッタリングにより、約５０ｎ
ｍの厚さに形成する。

【００６４】本実施例では、さらに図２４の工程１３に
おいて、このようにして得られた構造を常圧の不活性雰
囲気、例えばＮ₂雰囲気中において、昇温速度を１００
°Ｃ／ｍｉｎに設定して約７００°Ｃまで急速加熱し、
６０秒間保持することにより、前記ＢＳＴ膜８５を結晶
化する（ＲＴＮ処理）。結晶化の後、本実施例では、さ
らに図２４の工程１４において、先の工程１３の急速加
熱処理工程を終わった試料を石英炉心管を有する拡散炉
中に導入し、常圧でＯ₂１００％の酸素雰囲気中、４０
０°Ｃで３０分間保持することにより、前記急速加熱処
理工程において前記ＢＳＴ膜８５中に生じた酸素欠損を
補償する。その際、前記基板温度は工程１４における酸
化雰囲気中での熱処理によっても前記下側電極８４が実
質的に酸化されないような温度に設定される。

【００６５】さらに本実施例では前記酸素欠損の補償処
理工程１４の後、図２４の工程１５において前記ＢＳＴ
膜８５上に半径が０．１ｍｍの開口部を形成されたメタ
ルマスクが形成され、さらに続く工程１６において前記
メタルマスクを介してＰｔ電極８６が、前記ＢＳＴ膜８
５上に形成される。図２５は、このようにして形成され
た高誘電体キャパシタのリーク電流特性を示す。ただし
図２５中、工程１１〜１６の全ての工程を経て形成され
た、すなわち工程１３の不活性雰囲気中での結晶化熱処
理および工程１４の酸素欠損補償熱処理を行なったキャ
パシタ（２ｓｔｅｐ）の特性を◆で、また工程１４を飛
ばして形成された、すなわち工程１３の不活性雰囲気中
での結晶化熱処理のみを行なったキャパシタ（ＲＴＮ）
の特性を□で、さらに工程１３および１４を飛ばして形
成された、すなわち前記ＢＳＴ膜８５に対して何らの熱
処理も行なわなかったキャパシタ（ａｓ−ｄｅｐｏ）の
特性を×で示す。

【００６６】図２５を参照するに、×で示す熱処理を行
なわなかったキャパシタに比べて、□で示す結晶化熱処
理のみを行なったキャパシタではリーク電流特性が劣化
するが、◆で示す酸素欠損補償熱処理を行なったキャパ
シタでは、リーク電流特性の回復が生じているのがわか
る。図２５のリーク電流特性のみを見ると、×で示した
熱処理を省略したキャパシタも優れたリーク電流特性を
示すが、図２６に示すＢＳＴ膜８５の比誘電率を見る
と、前記熱処理を省略したキャパシタ（ａｓ−ｄｅｐ
ｏ）の比誘電率は５０以下で非常に低く、これはＢＳＴ
膜８５が十分に結晶化していないことを明らかに示して
いる。

【００６７】図２６を参照するに、前記熱処理を省略し
たキャパシタに比べてＢＳＴ膜８５の結晶化熱処理を行
なったキャパシタ（ＲＴＮ）、および前記結晶化熱処理
に加えて酸素欠損補償熱処理を行なったキャパシタ（２
ｓｔｅｐ）では、ＢＳＴ膜８５の比誘電率が大きく増大
し、ほぼ２００に達することがわかる。さらに図２７
は、前記結晶化熱処理および酸素欠損補償熱処理を行な
ったキャパシタ（２ｓｔｅｐ）において、前記結晶化熱
処理温度を変化させて前記ＢＳＴ膜８５の比誘電率を測
定した結果を示す。

【００６８】図２７を参照するに、結晶化熱処理温度が
５００°Ｃだと得られるＢＳＴ膜８５の比誘電率は５０
程度に過ぎないが、結晶化熱処理温度を５５０°Ｃに設
定すると比誘電率の値は２００近くまで急増する。さら
に結晶化熱処理温度が６５０°Ｃを越え７００°Ｃに達
すると、前記比誘電率の値は減少を始める。さらに図２
８は、図２７の試料のうち結晶化熱処理温度を６００°
Ｃに設定した場合と７００°Ｃに設定した場合につい
て、リーク電流特性を比較して示す。

【００６９】図２８を参照するに、結晶化熱処理温度を
６００°Ｃに設定した場合の方が、結晶化熱処理温度を
７００°Ｃに設定した場合よりも正電圧印加時における
リーク電流特性が向上しているのがわかる。以上の結果
を総合すると、Ｐｔ電極８４上にＢＳＴ膜８５を有する
高誘電体キャパシタにおいて、結晶化熱処理をＮ₂雰囲
気中、５５０°Ｃ以上７００°Ｃ未満、好ましくは６５
０°Ｃ以下の範囲の温度で行ない、さらに酸素欠損補償
熱処理を４００°Ｃ程度の温度で行なうことにより、比
誘電率特性の向上とリーク電流特性の向上とを、同時に
達成できることがわかる。［第６実施例］次に、本発明の第６実施例による高誘電
体キャパシタの製造方法について説明する。

【００７０】本実施例による高誘電体キャパシタは、図
１６の高誘電体キャパシタと実質的に同一の構成を有
し、図１７の工程と類似した図２９の工程により形成さ
れる。そこで以下の説明では、先に説明した部分に対応
する部分には同一の参照符号を付し、説明を省略する。
本実施例では前記下側Ｒｕ電極８４の酸化を最小化する
ために、図１７の工程４、すなわち酸化性雰囲気中での
熱処理工程に対応する工程を、前記下側電極８４が酸化
しないような条件で行なう。

【００７１】より具体的には、図２９の工程２１におい
て前記Ｓｉ基板８１上に、前記Ｔｉ膜８２，ＴｉＮ膜８
３および下側Ｒｕ電極を、基板温度３００°ＣでのＤＣ
スパッタリングにより、それぞれ２０ｎｍ，５０ｎｍお
よび５００ｎｍの厚さに形成する。さらに、前記図２９
の工程２２ににおいて、前記下側Ｒｕ電極８４上に前記
ＢＳＴ膜８５を、基板温度を４００°Ｃに設定してのＲ
Ｆスパッタリングにより、約３０ｎｍの厚さに形成す
る。

【００７２】本実施例では、さらに図２９の工程２３に
おいて、このようにして得られた構造を常圧の不活性雰
囲気、例えばＮ₂雰囲気中において、昇温速度を１００
°Ｃ／ｍｉｎに設定して約６００°Ｃまで急速加熱し、
６０秒間保持することにより、前記ＢＳＴ膜８５を結晶
化する（ＲＴＮ処理）。結晶化の後、本実施例では、さ
らに図２９の工程２４ににおいて、先の工程２３の急速
加熱処理工程を終わった試料を石英炉心管を有する拡散
炉中に導入し、常圧でＯ₂１００％の酸素雰囲気中、４
００°Ｃで３０分間保持することにより、前記急速加熱
処理工程において前記ＢＳＴ膜８５中に生じた酸素欠損
を補償する。その際、前記基板温度は工程２４における
酸化雰囲気中での熱処理によっても前記下側電極８４が
実質的に酸化されないような温度に設定される。

【００７３】さらに本実施例では前記酸素欠損の補償処
理工程２４の後、図２９の工程２５において前記ＢＳＴ
膜８５上に半径が０．１ｍｍの開口部を形成されたメタ
ルマスクが形成され、さらに続く工程２６において前記
メタルマスクを介してＰｔ電極８６が、前記ＢＳＴ膜８
５上に形成される。図３０は、このようにして形成され
た高誘電体キャパシタのリーク電流特性を示す。

【００７４】図３０を参照するに、本実施例による高誘
電体キャパシタは、Ｐｔを下側電極８４として使った先
の実施例の高誘電体キャパシタと同様な、優れたリーク
電流特性を有するのがわかる。すなわち、本実施例にお
いて下側電極８４の材質をＰｔからＲｕに変更しても、
リーク電流の増加は観察されない。本実施例における高
誘電体キャパシタにおいて、前記ＢＳＴ膜８５は先の実
施例の場合よりもさらに大きい約２５０の比誘電率を示
した。

【００７５】これに対し、従来のように工程２３の結晶
化熱処理と工程２４の酸素欠損補償熱処理とを一括し
て、酸化雰囲気中における４５０°Ｃを越える温度での
高温熱処理を行なった場合には、前記Ｒｕ下側電極８
４、あるいはその下のＴｉＮ膜８３、さらにＴｉ膜８４
がＢＳＴ膜８５から拡散した酸素により酸化され、面荒
れが生じたり、あるいはバリア層としての機能が損なわ
れ、前記ＴｉＮ膜８３を横切る元素の相互拡散が生じた
り、さらには下側電極８４と上側電極８６との間に短絡
が生じたりする問題が発生する。さらに、前記バリア層
８３が酸化されてしまうと、前記下側電極８４とその下
のメモリセルトランジスタとの導通が不良になるおそれ
がある。

【００７６】これに対し、本実施例、および先に説明し
た実施例では、前記結晶化熱処理工程と酸素欠損補償熱
処理工程とを分離し、特に酸素欠損補償熱処理工程を、
前記下側電極あるいはその下のＴｉＮバリア層、さらに
はその下のＴｉ密着層の酸化が生じないような低温にお
いて実行することにより、上記従来の問題点を解決す
る。本実施例では、結晶化熱処理工程は不活性雰囲気中
で行なわれるため、下側電極が酸化されることはない。
これはまた、本発明では結晶化熱処理工程と酸素欠損補
償熱処理工程とが分離されたため、前記ＢＳＴ膜８５を
前記下側電極の酸化のおそれなく結晶化させることが可
能になり、ＢＳＴ膜８５の比誘電率を最大化することが
可能になることを意味する。

【００７７】図３１〜３３は、本実施例による高誘電体
キャパシタにおいて、前記ＢＳＴ膜８５の厚さを３０ｎ
ｍに設定し、前記工程２３における結晶化熱処理の時間
を様々に変化させた場合のリーク電流特性を示す。ただ
し、図３１においては工程２４の酸素欠損補償熱処理時
間を、全ての試料に対して１０分間、図３２においては
工程２４の酸素欠損補償熱処理時間を、全ての試料に対
して２０分間、さらに図３３においては工程２４の酸素
欠損補償熱処理時間を、全ての試料に対して３０分間と
している。

【００７８】図３１〜３３を参照するに、結晶化熱処理
時間を５秒間とし、酸素補償熱処理時間を１０分間とし
た試料（図３１中×で示す）では、リーク電流がやや増
加するが、それ以外の試料ではリーク電流特性はほぼ一
定であり、良好な特性が得られているのがわかる。特
に、結晶化熱処理時間を３０秒とし、酸素欠損補償熱処
理時間を３０分とした試料が、最も優れたリーク電流特
性を示す。

【００７９】なお、図示はしていないが、結晶化熱処理
を９０秒間以上とし、酸素欠損補償熱処理を６０分とし
た試料では、前記結晶化熱処理時間を３０秒、酸素欠損
補償熱処理時間を３０分とした試料よりもリーク電流が
増大するの観察された。図３４は、本実施例による高誘
電体キャパシタにおいて、結晶化熱処理時間を様々に変
化させた場合における、前記ＢＳＴ膜８５の比誘電率の
値を示す。

【００８０】図３４を参照するに、前記結晶化熱処理時
間が５秒間の試料では、おそらく結晶化が不十分なため
比誘電率としてやや小さな値が得られるが、熱処理時間
を１０秒間以上にすると比誘電率はほぼ一定になり、ま
た酸素欠損補償熱処理時間を変化させても殆ど変化しな
いことが確認された。［第７実施例］次に、本発明の第７実施例による高誘電
体キャパシタの製造方法について説明する。

【００８１】本実施例による高誘電体キャパシタは、図
１６の高誘電体キャパシタと実質的に同一の構成を有
し、図１７の工程と類似した図３５の工程により形成さ
れる。そこで以下の説明では、先に説明した部分に対応
する部分には同一の参照符号を付し、説明を省略する。
図３５を参照するに、工程３１において前記Ｓｉ基板８
１上に、前記Ｔｉ膜８２，ＴｉＮ膜８３および下側Ｒｕ
電極を、基板温度３００°ＣでのＤＣスパッタリングに
より、それぞれ２０ｎｍ，５０ｎｍおよび５００ｎｍの
厚さに形成する。さらに、前記図３５の工程３２ににお
いて、前記下側Ｒｕ電極８４上に前記ＢＳＴ膜８５を、
基板温度を４００°Ｃに設定してのＲＦスパッタリング
により、約３０ｎｍの厚さに形成する。

【００８２】本実施例では、さらに図３５の工程３３に
おいて、このようにして得られた構造を石英炉心管を有
する拡散炉中に導入し、常圧でＯ₂１００％の酸素雰囲
気中、４００°Ｃで３０分間保持することにより、前記
ＢＳＴ膜８５中に前記堆積工程３２において生じた酸素
欠損を補償する。その際、前記基板温度は工程３３にお
ける酸化雰囲気中での熱処理によっても前記下側電極８
４が実質的に酸化されないような温度に設定される。

【００８３】さらに図３５の工程３４において、工程３
３の酸素欠損補償熱処理を済ませた試料を常圧の不活性
雰囲気、例えばＮ₂雰囲気中において、昇温速度を１０
０°Ｃ／ｍｉｎに設定して約６００°Ｃまで急速加熱
し、６０秒間保持することにより、前記ＢＳＴ膜８５を
結晶化する（ＲＴＮ処理）。結晶化の後、本実施例で
は、さらに図３５の工程３５において、先の工程３４の
急速加熱処理工程を終わった試料を再び前記石英炉心管
を有する拡散炉中に導入し、常圧でＯ₂１００％の酸素
雰囲気中、４００°Ｃで３０分間保持することにより、
前記急速加熱処理工程において前記ＢＳＴ膜８５中に生
じた酸素欠損を補償する。その際、前記基板温度は工程
３５における酸化雰囲気中での熱処理によっても前記下
側電極８４が実質的に酸化されないような温度に設定さ
れる。

【００８４】さらに本実施例では前記酸素欠損の補償処
理工程３５の後、図３５の工程３６において前記ＢＳＴ
膜８５上に半径が０．１ｍｍの開口部を形成されたメタ
ルマスクが形成され、さらに続く工程３７において前記
メタルマスクを介してＰｔ電極８６が、前記ＢＳＴ膜８
５上に形成される。図３６は、図３５の工程３１〜３７
により形成された本実施例による高誘電体キャパシタの
リーク電流特性を、図３５の工程のうち、工程３３を飛
ばして形成した高誘電体キャパシタのリーク電流特性と
比較して示す。ただし図３６中、本実施例による高誘電
体キャパシタ（図中、「３ｓｔｅｐ」と示す）のリーク
電流を●で、また前記工程３３を飛ばした高誘電体キャ
パシタ（図中、「２ｓｔｅｐ」と示す）のリーク電流を
×で示す。図３６中、前記工程３３を飛ばした高誘電体
キャパシタは、図２９の工程で形成された先の実施例の
高誘電体キャパシタに相当する。

【００８５】図３６を参照するに、このように結晶化熱
処理工程の前に酸素欠損補償熱処理を行なった試料のリ
ーク電流特性は、かかる結晶化熱処理工程前の酸素欠損
補償熱処理工程を省略した試料と殆ど同じであることが
わかる。一方、図３７は、図３５の工程３１〜３７によ
り形成された本実施例による高誘電体キャパシタにおけ
るＢＳＴ膜８５の比誘電率を、図３５の工程のうち、工
程３３を飛ばして形成した高誘電体キャパシタ中のＢＳ
Ｔ膜８５の比誘電率と比較して示す。ただし図３６中、
本実施例による高誘電体キャパシタ（図中、「３ｓｔｅ
ｐ」と示す）のＢＳＴ膜８５の比誘電率を●で、また前
記工程３３を飛ばした高誘電体キャパシタ（図中、「２
ｓｔｅｐ」と示す）のＢＳＴ膜８５の比誘電率を×で示
す。図３６中、前記工程３３を飛ばした高誘電体キャパ
シタは、図２９の工程で形成された先の実施例の高誘電
体キャパシタに相当する。

【００８６】図３７を参照するに、本実施例による高誘
電体キャパシタでは、ＢＳＴ膜８５の比誘電率が、先の
実施例の場合に比べて５〜１０％程度向上した。このよ
うに、結晶化熱処理工程に先立って酸素欠損補償熱処理
を行なうことにより、リーク電流特性はほとんど変化し
ないものの、ＢＳＴ膜８５の比誘電率を向上させること
が可能である。［第８実施例］次に、本発明の第８実施例による高誘電
体キャパシタの製造方法について説明する。

【００８７】本実施例による高誘電体キャパシタは、図
１６の高誘電体キャパシタと実質的に同一の構成を有
し、図１７の工程と類似した図３８の工程により形成さ
れる。そこで以下の説明では、先に説明した部分に対応
する部分には同一の参照符号を付し、説明を省略する。
図３８を参照するに、工程４１において前記Ｓｉ基板８
１上に、前記Ｔｉ膜８２，ＴｉＮ膜８３および下側Ｒｕ
電極を、基板温度３００°ＣでのＤＣスパッタリングに
より、それぞれ２０ｎｍ，５０ｎｍおよび５００ｎｍの
厚さに形成する。さらに、前記図３８の工程４２ににお
いて、前記下側Ｒｕ電極８４上に前記ＢＳＴ膜８５を、
基板温度を４００°Ｃに設定してのＲＦスパッタリング
により、約３０ｎｍの厚さに形成する。

【００８８】本実施例では、さらに図３８の工程４３に
おいて、前記工程４２で堆積されたＢＳＴ膜８５を、
０．５Ｔｏｒｒの減圧Ｎ₂雰囲気中、４００°Ｃの温度
で３０分間熱処理し、結晶化させる。結晶化の後、本実
施例では、さらに図３８の工程４４において、先の工程
４３の急速加熱処理工程を終わった試料を石英炉心管を
有する拡散炉中に導入し、常圧でＯ₂１００％の酸素雰
囲気中、４００°Ｃで３０分間保持することにより、前
記急速加熱処理工程において前記ＢＳＴ膜８５中に生じ
た酸素欠損を補償する。その際、前記基板温度は工程４
４における酸化雰囲気中での熱処理によっても前記下側
電極８４が実質的に酸化されないような温度に設定され
る。

【００８９】さらに本実施例では前記酸素欠損の補償処
理工程４４の後、図３８の工程４５において前記ＢＳＴ
膜８５上に半径が０．１ｍｍの開口部を形成されたメタ
ルマスクが形成され、さらに続く工程４６において前記
メタルマスクを介してＰｔ電極８６が、前記ＢＳＴ膜８
５上に形成される。図３９は、図３８の工程４１〜４６
により形成された本実施例による高誘電体キャパシタの
リーク電流特性を、図３８の工程において酸素欠損補償
熱処理工程４４を省略して形成した高誘電体キャパシタ
のリーク電流特性と比較して示す図である。ただし図３
９中、図３８の工程４１〜４６により形成された本実施
例による高誘電体キャパシタのリーク電流特性を●で、
また前記図３８の工程において酸素欠損補償熱処理工程
４４を省略して形成した高誘電体キャパシタのリーク電
流特性を×で示す。

【００９０】図３９を参照するに、ＢＳＴ膜８５をこの
ように減圧下で結晶化させた場合でも、前記工程４４に
おいて酸素欠損熱処理を下側電極が酸化しないような温
度範囲で行なうことにより、高誘電体キャパシタのリー
ク電流特性を向上させることができることがわかる。な
お、このようにして形成された本実施例による高誘電体
キャパシタでは、工程４１〜４６により形成した場合で
も、また工程４４を省略した場合でも、前記ＢＳＴ膜８
５は約２００の比誘電率を有することが確認された。

【００９１】以上の各実施例において、前記下側電極８
４は先に説明したＰｔあるいはＲｕに限定されるもので
はなく、Ｉｒ，ＩｒＯ₂，ＲｕＯ₂，ＳｒＲｕＯ₃，Ｗ
Ｎ等を使うことも可能である。同様に、上側電極８６も
Ｐｔに限定されるものではなく、Ｒｕ，Ｉｒ，Ｉｒ
Ｏ₂，ＲｕＯ₂，ＳｒＲｕＯ₃，ＷＮ，ＴｉＮ等を使う
こともできる。さらに、前記高誘電体膜８５も前記ＢＳ
Ｔに限定されるものではなく、Ｔａ₂Ｏ₅，ＳＴＯ，あ
るいはＰＺＴ，ＰＬＺＴ，ＳＢＴを使うこともできる。［第９実施例］次に、本発明の第９実施例による強誘電
体キャパシタの製造方法について、図４０を参照しなが
ら説明する。ただし、本実施例による強誘電体キャパシ
タは、先に図３（Ａ），（Ｂ）で説明した強誘電体キャ
パシタと実質的に同じ構成を有する。従って、先に説明
した部分には同一の参照符号を付し、説明を省略する。

【００９２】図４０を参照するに、工程５１において、
本実施例においても図３（Ａ）に示すように、ＳｉＯ₂
膜３２により覆われたＳｉ基板３１上にＰｔ／Ｔｉ構造
の下側電極３３が、表１に示す条件で形成され、さらに
工程５２において、前記下側電極３３上にＰＬＺＴ膜３
４が表２に示す条件で形成される。本実施例では、さら
に工程５３において、前記ＰＬＺＴ膜３４が図４１に示
す温度制御プログラムに従って熱処理される。

【００９３】より具体的に説明すると、工程５３の第１
段階Ａにおいて、前記ＰＬＺＴ３４膜はＡｒ雰囲気中に
おいて７５０°Ｃまで急速加熱され、次に第２段階Ｂに
おいて酸化雰囲気中、７５０°Ｃで６０秒間保持され
る。さらに、前記第２段階Ｂに続く第３段階Ｃにおい
て、基板温度が室温まで降下される。例えば、前記第１
段階Ａでは、基板温度を１００°Ｃ／ｍｉｎ、あるいは
それ以上の速度で昇温する。

【００９４】図４１の温度制御プログラムでは、第１段
階Ａでは熱処理が不活性雰囲気中でなされるため前記下
側電極３３が酸化されることはなく、しかも７５０°Ｃ
前後の高温に曝されるため前記下側電極３３中に再結晶
による緻密化が生じ、その結果、前記第２段階で熱処理
雰囲気が酸化雰囲気に切り替わっても、前記下側電極３
３が酸化することはほとんどない。

【００９５】図４２（Ａ），（Ｂ）は、図４１の熱処理
を酸化雰囲気中、および図４１に示すように不活性雰囲
気と酸化雰囲気を切替えてで行なった場合の、前記下側
電極３３中におけるＯの分布を、Ａｕｇｅｒスペクトル
分析により求めた結果を示す。このうち、図４２（Ａ）
は、図４１の熱処理を酸化雰囲気中のみにおいて行なっ
た場合を、図４２（Ｂ）は図４１の熱処理を図示したよ
うに昇温中は不活性雰囲気中で、保持中は酸化雰囲気中
で行なった場合を示す。

【００９６】図４２（Ａ），（Ｂ）を参照するに、熱処
理を酸化雰囲気で行なった図４２（Ａ）の場合には、前
記下側電極３３中に実質的な量のＯとＴｉが含まれる
が、図４２（Ｂ）に示す本実施例の場合には、下側電極
３３中に含まれるＯとＴｉの量が実質的に減少すること
がわかる。これは、図４１に示す熱処理において、前記
第１段階Ａの熱処理を不活性雰囲気中で行なうことによ
り、下側電極３３が実質的に緻密化していることを示し
ている。

【００９７】ふたたび図４０に戻って、前記工程５３の
後、工程５４において前記ＰＬＺＴ膜３４上には上側Ｐ
ｔ電極３５が酸化雰囲気中、先の表３に示す条件でスパ
ッタリングを行なうことで形成され、さらに工程５５に
おいて前記上側Ｐｔ電極３５およびＰＬＺＴ膜３４を先
の表４に示す条件でプラズマエッチングされ、図３
（Ｂ）に示すのと実質的に同じ構造の強誘電体キャパシ
タが得られる。

【００９８】図４３（Ａ）および４３（Ｂ）は、先の図
４０の工程５３において、第１段階Ａの熱処理と第２段
階Ｂの熱処理をいずれも酸化雰囲気中において行なった
場合と、図４１に示すように第１段階Ａの熱処理を不活
性雰囲気中で行ない、第２段階Ｂの熱処理を酸化雰囲気
中において行なった場合の、得られたＰＬＺＴ膜３４の
Ｘ線回折パターンを示す。

【００９９】図４３（Ａ），４３（Ｂ）を参照するに、
前記第１段階Ａおよび第２段階Ｂの熱処理をいずれも酸
化雰囲気中で行なった場合には、ＰＬＺＴの（１１１）
ピークの高さは（１００）ピークの高さに比べて低く、
大部分の結晶が＜１００＞方向に配向していることがわ
かる。これに対し、本実施例のように工程５３の熱処理
において、前記第１段階Ａの熱処理を不活性雰囲気中で
行ない、前記第２段階Ｂの熱処理を酸化雰囲気中で行な
った場合には、図４３（Ｂ）に示すようにＰＬＺＴの
（１１１）ピークが（１００）ピークよりもはるかに高
くなり、前記ＰＬＺＴ膜３４中においてＰＬＺＴ結晶が
主として＜１１１＞方向に配向していることがわかる。
ＰＬＺＴ膜３４が＜１１１＞方向に配向することによ
り、本実施例による強誘電体キャパシタは残留分極の値
が最大化される。

【０１００】なお、本実施例においても、前記強誘電体
膜３４はＰＬＺＴに限定されるものではなく、ＰＺＴあ
るいはその他のペロブスカイト型構造を有する強誘電体
あるいは高誘電体結晶であってもよい。さらに、前記下
側電極はＴｉ膜上にスパッタされたＰｔ膜に限定される
ものではなく、Ｒｕ，Ｉｒ等の耐熱金属、さらにはＲｕ
Ｏ₂，ＩｒＯ₂等の導電性酸化物であってもよい。

【０１０１】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。

【０１０２】

【発明の効果】請求項１〜３，８〜９記載の本発明の特
徴によれば、強誘電体キャパシタを有する半導体装置の
製造において、前記強誘電体キャパシタの上側電極を酸
化雰囲気中で形成することにより、上側電極が緻密化
し、強誘電体キャパシタの特性を大きく向上させること
ができる。

【０１０３】請求項４〜７記載の本発明の特徴によれ
ば、さらにペロブスカイト型強誘電体あるいは高誘電体
キャパシタ中の誘電体膜を結晶化する工程を、最初に不
活性雰囲気下で熱処理し、次いで酸化雰囲気中において
熱処理することにより、誘電体膜と下側電極との界面に
おける元素の相互拡散を抑止でき、キャパシタのリーク
電流を著しく低減させることができる。また強誘電体膜
では膜中の結晶方位が所望の方向に揃うため、残留分極
の大きさが最大化される。

【０１０４】また請求項１０〜１３記載の本発明によれ
ば、前記酸化雰囲気中での熱処理を、不活性雰囲気中で
の熱処理とは別に、高誘電体キャパシタの下側電極が酸
化しないような温度で実行することにより、下側電極の
酸化、およびこれに伴う欠陥の発生が回避される。ま
た、酸化雰囲気中での熱処理を不活性雰囲気中での熱処
理と切り離して行なうことにより、前記不活性雰囲気中
での熱処理を高い温度で行なうことが可能になり、高誘
電体膜の誘電率が最大化される。

【０１０５】さらに、請求項１４記載の本発明の特徴に
よれば、強誘電体膜を熱処理する際に、不活性雰囲気中
で熱処理温度まで急速に昇温させることで下側電極が緻
密化し、その結果その後で酸化雰囲気中で結晶化処理を
行なっても、下側電極の酸化が最小限に抑制される。ま
た、このように熱処理された強誘電体膜は＜１１１＞方
向に結晶が配向し、その結果残留分極の値が最大にな
る。

【図面の簡単な説明】

【図１】従来の強誘電体キャパシタを備えた半導体装置
の構成を示す図である。

【図２】強誘電体の分極特性を示す図である。

【図３】（Ａ），（Ｂ）は本発明の第１実施例および第
２実施例による強誘電体キャパシタの製造工程を示す図
である。

【図４】本発明第１実施例による強誘電体キャパシタの
キャパシタ絶縁膜を結晶化する熱処理工程を示す図であ
る。

【図５】本発明第１実施例による強誘電体キャパシタの
電気特性を示す図（その１）である。

【図６】本発明第１実施例による強誘電体キャパシタの
電気特性を示す図（その２）である。

【図７】本発明第１実施例による強誘電体キャパシタの
電気特性を示す図（その３）である。

【図８】（Ａ），（Ｂ）は、本発明第１実施例による強
誘電体キャパシタのキャパシタ絶縁膜のＸ線回折パター
ンを、従来の方法で作製した強誘電体キャパシタのキャ
パシタ絶縁膜のＸ線回折パターンと比較して示す図であ
る。

【図９】従来の方法で作製した強誘電体キャパシタ内に
おける、Ａｕｇｅｒ分析で求めた元素分布を示す図であ
る。

【図１０】本発明第１実施例による強誘電体キャパシタ
内における、Ａｕｇｅｒ分析で求めた元素分布を示す図
である。

【図１１】（Ａ），（Ｂ）は、本発明第１実施例による
強誘電体キャパシタの断面構造とＡｕｇｅｒ分析で求め
た元素分布を示す図である。

【図１２】（Ａ），（Ｂ）は、従来の方法で作製した強
誘電体キャパシタの断面構造とＡｕｇｅｒ分析で求めた
元素分布を示す図である。

【図１３】（Ａ）〜（Ｃ）は本発明の第３実施例による
強誘電体キャパシタを有する半導体装置の製造工程を示
す図（その１）である。

【図１４】（Ｄ）〜（Ｆ）は本発明の第３実施例による
強誘電体キャパシタを有する半導体装置の製造工程を示
す図（その２）である。

【図１５】（Ｇ）〜（Ｉ）は本発明の第３実施例による
強誘電体キャパシタを有する半導体装置の製造工程を示
す図（その３）である。

【図１６】本発明の第４実施例による高誘電体キャパシ
タの構成を示す図である。

【図１７】図１６の高誘電体キャパシタの製造工程を示
す図である。

【図１８】図１６の高誘電体キャパシタの特性を示す図
（その１）である。

【図１９】図１６の高誘電体キャパシタの特性を示す図
（その２）である。

【図２０】図１６の高誘電体キャパシタの特性を示す図
（その３）である。

【図２１】図１６の高誘電体キャパシタの特性を示す図
（その４）である。

【図２２】図１６の高誘電体キャパシタの特性を示す図
（その５）である。

【図２３】図１６の高誘電体キャパシタの比誘電率と結
晶化熱処理温度との関係を示す図である。

【図２４】本発明の第５実施例による高誘電体キャパシ
タの製造工程を示す図である。

【図２５】図２４の工程で製造された高誘電体キャパシ
タのリーク電流特性を示す図である。

【図２６】図２４の工程で製造された高誘電体キャパシ
タの比誘電率と結晶化熱処理との関係を示す図である。

【図２７】図２４の工程で製造された高誘電体キャパシ
タの比誘電率と結晶化熱処理温度との関係を示す図であ
る。

【図２８】図２４の工程で製造された高誘電体キャパシ
タのリーク電流特性を示す別の図である。

【図２９】本発明の第６実施例による高誘電体キャパシ
タの製造工程を示す図である。

【図３０】図２９の工程で製造される高誘電体キャパシ
タのリーク電流特性を示す図である。

【図３１】図２９の工程で製造される高誘電体キャパシ
タのリーク電流特性を示す別の図である。

【図３２】図２９の工程で製造される高誘電体キャパシ
タのリーク電流特性を示すさらに別の図である。

【図３３】図２９の工程で製造される高誘電体キャパシ
タのリーク電流特性を示すさらに別の図である。

【図３４】図２９の工程で製造される高誘電体キャパシ
タの比誘電率を示す図である。

【図３５】本発明の第７実施例による高誘電体キャパシ
タの製造工程を示す図である。

【図３６】図３５の工程で製造された高誘電体キャパシ
タのリーク電流特性を示す図である。

【図３７】図３５の工程で製造された高誘電体キャパシ
タの比誘電率と結晶化熱処理温度との関係を示す図であ
る。

【図３８】本発明の第８実施例による高誘電体キャパシ
タの製造工程を示す図である。

【図３９】図３８の工程で製造された高誘電体キャパシ
タのリーク電流特性を示す図である。

【図４０】本発明の第９実施例による強誘電体キャパシ
タの製造工程を示す図である。

【図４１】図４０中の熱処理工程における温度制御プロ
グラムを示す図である。

【図４２】（Ａ），（Ｂ）は、図４０の工程で製造され
た強誘電体キャパシタにおける下側電極中の元素分布
を、従来の方法で製造された強誘電体キャパシタのもの
と比較して示す図である。

【図４３】（Ａ），（Ｂ）は、図４０の工程で製造され
た強誘電体キャパシタにおける強誘電体膜のＸ線回折パ
ターンを、従来の方法で製造された強誘電体キャパシタ
のものと比較して示す図である。

【符号の説明】

１１，３１，５１基板３０強誘電体キャパシタ３２ＳｉＯ₂膜３３下側電極層３３Ａ下側電極パターン３４強誘電体膜３５上側電極層３５Ａ上側電極パターン５２フィールド酸化膜５３ゲート絶縁膜５４ゲート電極５５，５６拡散領域５７ＣＶＤ絶縁膜５８ビット線電極５９，７０層間絶縁膜６０コンタクトホール６１ポリシリコン膜６２ポリシリコンプラグ６３Ｐｔ／Ｔｉ膜６４ＰＬＺＴ膜６５下側電極６６強誘電体膜６７絶縁膜６８コンタクトホール６９上側電極７１配線パターン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者高井一章神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者山内英彰神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】強誘電体キャパシタを有する半導体装置
の製造方法において、下側電極を形成する工程と、前記下側電極上にペロブスカイト型構造を有する強誘電
体膜を堆積する工程と、前記強誘電体膜を酸化雰囲気中において熱処理し、結晶
化する工程と、前記結晶化工程の後、前記強誘電体膜上に上側電極を形
成する工程とよりなり、前記上側電極を形成する工程において、前記上側電極は
酸化雰囲気中で形成されることを特徴とする半導体装置
の製造方法。
【請求項２】前記上側電極を形成する工程は、Ｐｔ，
Ｉｒ，Ｒｕ，ＩｒＯ ₂あるいはＲｕＯ₂を前記強誘電体
膜上にスパッタリングにより形成する工程を含むことを
特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】前記ペロブスカイト型構造の強誘電体膜
は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃または（Ｐｂ，Ｌａ）Ｚ
ｒ，Ｔｉ）Ｏ₃よりなることを特徴とする請求項１また
は２記載の半導体装置の製造方法。
【請求項４】キャパシタを有する半導体装置の製造方
法において、下側電極を形成する工程と、前記下側電極上にペロブスカイト型構造を有する誘電体
膜を堆積する工程と、前記誘電体膜を不活性雰囲気中において熱処理し、結晶
化する工程と、前記誘電体膜を、前記不活性雰囲気中の熱処理工程の
後、酸化雰囲気中において熱処理する工程と、前記酸化雰囲気中における熱処理工程の後、前記誘電体
膜上に上側電極を形成する工程とよりなることを特徴と
する半導体装置の製造方法。
【請求項５】前記不活性雰囲気中での熱処理工程は、
４００〜９００°Ｃの範囲の温度において実行されるこ
とを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】前記ペロブスカイト型構造の誘電体膜
は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃，（Ｐｂ，Ｌａ）（Ｚｒ，
Ｔｉ）₃，（Ｂａ，Ｓｒ）ＴｉＯ₃，（Ｓｒ，Ｂａ）Ｔ
ｉＯ₃，ＳｒＴｉＯ₃よりなる群から選ばれることを特
徴とする請求項４または５記載の半導体装置の製造方
法。
【請求項７】前記上側電極を形成する工程は、酸化雰
囲気中で実行されることを特徴とする請求項４〜６のう
ち、いずれか一項記載の半導体装置の製造方法。
【請求項８】基板と、前記基板上に形成されたメモリ
セルトランジスタと、前記基板上に形成され、前記メモ
リセルトランジスタ中の拡散領域と電気的にコンタクト
するメモリセルキャパシタとよりなる半導体記憶装置に
おいて、前記メモリセルキャパシタは前記拡散領域と電気的にコ
ンタクトする下側電極と、前記下側電極上に形成された
ペロブスカイト型構造を有する誘電体キャパシタ膜と、
前記誘電体キャパシタ膜上に形成された、Ｐｔよりなる
上側電極とよりなり、前記上側電極は、前記上側電極を実質的に不活性雰囲気
中で形成した場合に前記上側電極が示すスパッタエッチ
ング速度よりも、実質的に低いスパッタエッチング速度
を示すことを特徴とする半導体記憶装置。
【請求項９】前記上側電極のスパッタエッチング速度
は、前記上側電極を実質的に不活性雰囲気中で形成した
場合に前記上側電極が示すスパッタエッチング速度より
約１割低いスパッタエッチング速度を示すことを特徴と
する請求項８記載の半導体記憶装置。
【請求項１０】キャパシタを有する半導体装置の製造
方法において、下側電極を形成する工程と、前記下側電極上に高誘電体膜を堆積する工程と、前記高誘電体膜を不活性雰囲気中において熱処理し、結
晶化する工程と、前記高誘電体膜を、前記不活性雰囲気中の熱処理工程の
後、酸化雰囲気中において熱処理する工程と、前記酸化雰囲気中における熱処理工程の後、前記高誘電
体膜上に上側電極を形成する工程とよりなり、前記酸化雰囲気中における熱処理は、前記下側電極が実
質的に酸化しないような温度で実行されることを特徴と
する半導体装置の製造方法。
【請求項１１】さらに、前記結晶化工程に先立って、
前記高誘電体膜を、酸化雰囲気中において、前記下側電
極が酸化しないような温度で熱処理する工程を含むこと
を特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】前記高誘電体膜は、（Ｂａ，Ｓｒ）Ｔ
ｉＯ₃，Ｔａ₂Ｏ₅，ＳｒＴｉＯ₃，Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ₃，（Ｐｂ，Ｌａ）（Ｚｒ，Ｔａ）Ｏ₃よりなる
群より選択されることを特徴とする請求項１０または１
１記載の半導体装置の製造方法。
【請求項１３】前記下側電極は、Ｐｔ，Ｒｕ，Ｉｒ，
ＩｒＯ₂，ＲｕＯ₂，ＳｒＲｕＯ₃，ＷＮよりなる群よ
り選択されることを特徴とする請求項１０〜１２のう
ち、いずれか一項記載の半導体装置の製造方法。
【請求項１４】下側電極を形成する工程と、前記下側電極上にペロブスカイト型構造を有する誘電体
膜を堆積する工程と、前記誘電体膜を不活性雰囲気中に保持し、熱処理温度ま
で昇温する工程と、前記誘電体膜を前記熱処理温度に保持し、前記不活性雰
囲気を酸化雰囲気に切替える工程と、前記誘電体膜を、前記酸化雰囲気中において熱処理する
工程と、前記酸化雰囲気中における熱処理工程の後、前記誘電体
膜上に上側電極を形成する工程とよりなることを特徴と
するキャパシタの製造方法。