KR100362184B1 - 반도체 소자의 강유전체 캐패시터 형성방법 - Google Patents
반도체 소자의 강유전체 캐패시터 형성방법 Download PDFInfo
- Publication number
- KR100362184B1 KR100362184B1 KR1020000074483A KR20000074483A KR100362184B1 KR 100362184 B1 KR100362184 B1 KR 100362184B1 KR 1020000074483 A KR1020000074483 A KR 1020000074483A KR 20000074483 A KR20000074483 A KR 20000074483A KR 100362184 B1 KR100362184 B1 KR 100362184B1
- Authority
- KR
- South Korea
- Prior art keywords
- ferroelectric capacitor
- forming
- heat treatment
- lanthanum
- bismuth
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 50
- 239000003990 capacitor Substances 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 30
- 238000010438 heat treatment Methods 0.000 claims abstract description 29
- KLBQHAQKKVXWCI-UHFFFAOYSA-N bismuth lanthanum(3+) oxygen(2-) titanium(4+) Chemical compound [O--].[O--].[O--].[O--].[O--].[Ti+4].[La+3].[Bi+3] KLBQHAQKKVXWCI-UHFFFAOYSA-N 0.000 claims abstract description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000001301 oxygen Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 238000009832 plasma treatment Methods 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 10
- 239000002904 solvent Substances 0.000 claims abstract description 7
- 239000007788 liquid Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000005416 organic matter Substances 0.000 claims abstract description 5
- 230000006911 nucleation Effects 0.000 claims abstract description 3
- 238000010899 nucleation Methods 0.000 claims abstract description 3
- 239000012298 atmosphere Substances 0.000 claims description 5
- 239000010408 film Substances 0.000 abstract description 19
- 239000010409 thin film Substances 0.000 abstract description 9
- 239000010936 titanium Substances 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000003989 dielectric material Substances 0.000 abstract 1
- 239000000126 substance Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910018509 Al—N Inorganic materials 0.000 description 1
- 229910007991 Si-N Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910006294 Si—N Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000003595 mist Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000678 plasma activation Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
- H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Plasma & Fusion (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 (BixLay)Ti3O12(이하, BLT라 함) 박막을 유전체로 사용하는 강유전체 캐패시터 형성 공정에 관한 것이며, BLT를 강유전체 박막으로 사용하는데 따르는 열적부담을 줄일 수 있는 반도체 소자의 강유전체 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명은 강유전체 캐패시터 형성방법에 있어서, 하부전극용 전도막이 형성된 기판 상에 액상의 비스무스-란탄-티타늄 산화막을 도포하는 제1 단계; 베이크 공정을 실시하여 상기 비스무스-란탄-티타늄 산화막을 박막화하는 제2 단계; 산소 플라즈마 처리를 실시하여 상기 비스무스-란탄-티타늄 산화막의 금속 원소 및 용매와 결합된 유기물을 제거하고 핵 생성을 유도하는 제3 단계; 상기 비스무스-란탄-티타늄 산화막에 대해 페로브스카이트 구조화 열처리 및 결정립 성장 열처리를 수행하는 제4 단계; 및 상기 비스무스-란탄-티타늄 산화막 상에 상부전극용 전도막을 형성하는 제5 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 박막을 유전체로 사용하는 강유전체 캐패시터 형성 공정에 관한 것이며, 더 자세히는 (BixLay)Ti3O12(이하, BLT라 함) 박막을 유전체로 사용하는 강유전체 캐패시터 형성 공정에 관한것이다.
강유전체 물질은 높은 유전상수(dielectric constant), 분극현상의 비휘발성(nonvolatile)으로 인해 반도체 메모리에 응용되어 DRAM(dynamic random access memory)의 고직접화(1Gb 이상) 및 새로운 형태의 비휘발성 반도체 메모리(FeRAM)의 구현에 필요한 물질로 등장하였다.
강유전체 캐패시터는 기판과의 연결 방식에 따라 NPP(non-plug poly) 구조와 PP(Plug Poly) 구조로 구분할 수 있다. 우선, NPP 구조의 강유전체 캐패시터는 모스 트랜지스터의 접합과 상부 전극이 금속배선에 의해 접속되어 상부 전극이 스토리지 노드 역할을 하며 하부 전극이 셀 플레이트 노드 역할을 한다. 반면, PP 구조의 강유전체 캐패시터는 모스 트랜지스터의 접합과 하부 전극이 폴리실리콘 플러그에 의하여 접속되어 하부 전극이 스토리지 노드 역할을 하게 되며, 상부 전극이 셀 플레이트 노드 역할을 수행하게 된다. 소자의 집적도 측면을 고려하면, NPP 구조의 강유전체 캐패시터보다는 PP 구조의 강유전체 캐패시터를 채택하는 것이 바람직하지만, PP 구조를 채용하는데는 공정상의 어려움이 따른다. 즉, 유전체 및 상/하부 전극 형성시 또는 후속 열처리 등의 고온 공정을 거치면서 산소가 확산되어 폴리실리콘 플러그 상부에 유전율이 낮은 실리콘산화막(SiO2)을 생성하게 되는데, 이 경우 외부에서 가해준 전압의 대부분이 유전율이 낮은 실리콘산화막에 걸리게 되어 소자 작동에 있어서 치명적인 결함으로 작용하게 되는 문제점이 있다.
한편, 대표적인 강유전체 물질로는 (Sr,Bi)Ta2O9(이하, SBT라 함),Pb(ZrxTix-1)O3(이하, PZT라 함) 등이 있으며, 최근에는 비스무스-레이어드 페로브스카이트(Bi-layered perovskite) 구조를 가지는 BLT에 대한 연구가 활발히 진행되고 있다. BLT는 기존 강유전체의 단점이었던 피로(Fatigue) 현상(정보를 읽고 지우는 과정을 일정 횟수이상 반복할 때 저장된 정보를 잃는 등 성능이 저하되는 현상)을 극복할 수 있는 신소재 강유전체로 각광 받고 있다.
한편, BLT는 액체 상태의 BLT 케미칼 소오스를 스핀-온(spin-on) 방식으로 기판에 도포하고, 베이크 공정을 통해 박막화 과정을 거친 후, 결정화를 위한 열처리를 실시하는 공정을 통해 형성하고 있다. 베이크 공정은 액체 상태의 BLT 케미칼 소오스에 함유된 용매(solvent)를 증발시키고 금속 원소와 결합된 저온 유기물을 제거하기 위한 것으로, 통상적으로 일정 두께의 박막을 얻기 위해서는 케미칼 소오스의 1, 2차 도포를 실시하고 있기 때문에 도포 후 각각 1, 2차 베이크를 실시하고 있다. 한편, 결정화를 위한 열처리는 급속열처리(RTA)와 전기로열처리(furnace anneal)로 나누어 진행하고 있는 바, 급속열처리는 금속 원소 및 용매와 강한 결합을 이루고 있는 유기물을 완전히 제거하고 결정 핵을 생성하며 산화를 이루기 위한 것이며, 전기로열처리는 결정 핵을 결정립으로 성장시키기 위한 것이다.
여기서, 급속열처리는 700℃ 이상의 온도에서, 전기로열처리는 650℃ 이상의 온도에서 실시하기 때문에 일정 정도 이상의 분극값을 얻기 위해서는 열적부담(thermal budget)이 증가하는 문제점이 있었다. 이러한 열적부담의 증가는 전술한 바와 같은 PP 구조의 실리콘산화물 발생 문제를 악화시켜 소자의 열화를 초래한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, BLT를 강유전체 박막으로 사용하는데 따르는 열적부담을 줄일 수 있는 반도체 소자의 강유전체 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 강유전체 캐패시터 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
18 : 하부전극
19 : BLT막
20 : 상부전극
상기의 기술적 과제를 해결하기 위하여 본 발명은, 강유전체 캐패시터 형성방법에 있어서, 하부전극용 전도막이 형성된 기판 상에 액상의 비스무스-란탄-티타늄 산화막을 도포하는 제1 단계; 베이크 공정을 실시하여 상기 비스무스-란탄-티타늄 산화막을 박막화하는 제2 단계; 산소 플라즈마 처리를 실시하여 상기 비스무스-란탄-티타늄 산화막의 금속 원소 및 용매와 결합된 유기물을 제거하고 핵 생성을 유도하는 제3 단계; 상기 비스무스-란탄-티타늄 산화막에 대해 페로브스카이트 구조화 열처리 및 결정립 성장 열처리를 수행하는 제4 단계; 및 상기 비스무스-란탄-티타늄 산화막 상에 상부전극용 전도막을 형성하는 제5 단계를 포함하여 이루어진다.
바람직하게, 상기 산소 플라즈마 처리는, 플라즈마 소오스로 O2, N2O, H2O, H2O2, O3중 적어도 어느 하나를 사용하여 수행한다.
바람직하게, 상기 산소 플라즈마 처리는, 25∼500W 범위의 플라즈마 파워와, 0.1mTorr∼10Torr 범위의 작업 압력과, 200∼500℃의 웨이퍼 온도를 사용하여 수행한다.
바람직하게, 상기 페로브스카이트 구조화 열처리는 급속열처리 방식으로 수행한다.
바람직하게, 상기 결정립 성장 열처리는 전기로열처리 방식으로 수행한다.
바람직하게, 상기 페로브스카이트 구조화 열처리는, N2, NH3, O2, N2O, O2+N2중 적어도 어느 하나를 포함하는 분위기에서 50∼300℃/초의 승온 속도로 525∼575℃까지 승온시켜 수행한다.
바람직하게, 상기 결정립 성장 열처리는, O2, N2O, O2+N2중 적어도 어느 하나를 포함하는 분위기에서 500∼650℃ 범위의 온도로 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1 내지 도 3은 본 발명의 일 실시예에 따른 강유전체 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 발명의 일 실시예에 따른 강유전체 캐패시터 형성 공정은, 우선 도 1에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11), 워드라인(12), 비트라인(14) 등을 형성하고, 그 결과물로 형성된 층간절연막(13, 15)를 선택 식각하여 하부전극 콘택홀을 형성한 다음, 콘택홀 내에 폴리실리콘 플러그(16) 및 실리사이드/장벽금속층(17)을 형성하고, 하부전극(18)을 형성한다. 여기서, 실리사이드는 저항성 접촉(ohmic contact)을 위한 것으로 Ti 실리사이드를 사용하는 것이 바람직하며, 장벽금속층으로는 Ti-Al-N, Ti-Si-N 등을 사용한다. 또한, 하부전극(18)으로는 Ir, IrOx, Ru, RuOx, Pt, W, WN, TiN 등의 물질을 사용하며, 그 증착법으로는 MOCVD, PVD, PECVD법 등을 이용할 수 있다.
다음으로, 도 2에 도시된 바와 같이 하부전극(18)이 형성된 전체 구조 상부에 BLT막(19)을 도포하고, 베이크 공정을 실시한 다음, 산소 플라즈마 처리를 수행한다. 계속하여, 급속열처리 공정 및 전기로열처리 공정을 수행한다.
이 과정을 보다 자세히 살펴본다.
우선, 1차 BLT 도포를 실시하고, 약 160℃ 온도로 1차 베이크를 실시하고, 다시 2차 BLT 도포를 실시하고, 약 260℃ 온도로 2차 베이크를 실시한다. 이상의 과정을 통해 BLT 케미칼 소오스 내의 용매를 제거하여 박막화하고, 금속 원소와 약하게 결합된 저온 유기물을 제거한다. 이때, 도포된 BLT 내의 Bi와 La의 조성비는 Bi가 3.25∼3.35 원자농도, La가 0.80∼0.90 원자농도가 되도록 하며, 스핀-온 방식, MOD(metal organic decomposition) 방식, LSMCD(liquid source mist chemical deposition) 등의 도포 방식을 사용한다.
다음으로, 산소 플라즈마 처리를 실시하는데, 이때 반응원으로는 O2, N2O, H2O, H2O2, O3등의 산화 가스를 사용하고, 25∼500W 범위의 플라즈마 파워와, 0.1mTorr∼10Torr 범위의 작업 압력과, 200∼500℃의 웨이퍼 온도를 사용하여 수행한다. 이와 같은 산소 플라즈마 처리를 통해 박막의 산화를 이룸은 물론, 플라즈마 활성화 에너지를 이용하여 금속 원소 및 용매와 강하게 결합된 유기물을 완전히 제거하고, 결정 핵의 생성 및 성장을 유도한다.
계속하여, 급속열처리를 실시한다. 급속열처리는 N2, NH3, O2, N2O, O2+N2분위기에서 수행하며, 50∼300℃/초의 승온 속도(ramp-up rate)로 525∼575℃까지 승온시킨다. 이와 같은 급속열처리를 통해 BLT 박막 내에 비스무스-레이어드 페로브스카이트 구조가 형성된다.
다음으로, 전기로열처리를 실시한다. 전기로열처리는 500∼650℃의 O2, N2O, O2+N2분위기(상압)에서 수행하며, 이와 같은 전기로열처리를 통해 결정립을 성장시킬 수 있다.
이어서, 도 3에 도시된 바와 같이 상부전극(20)을 형성한다. 여기서, 상부전극(20)으로는 Ir, IrOx, Ru, RuOx, Pt, W, WN, TiN 등의 물질을 사용하며, 그 증착법으로는 MOCVD, PVD, PECVD법 등을 이용할 수 있다.
상기와 같은 공정을 실시하는 경우, 베이크 공정 후 급속열처리 공정 전에 산소 플라즈마 처리를 더 추가함에 따라 후속 급속열처리 및 전기로열처리 온도를 낮출 수 있어 소자에 가해지는 열적부담을 줄일 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 PP 구조의 캐패시터를 형성하는 경우를 일례로 들어 설명하였으나, 본 발명은 NPP 구조의 캐패시터를 형성하는 경우에도 적용할 수 있다.
전술한 본 발명은 BLT 박막을 유전체로 사용하는 캐패시터 형성 공정에 의해 유발되는 열적부담을 줄이는 효과가 있으며, 이로 인하여 소자의 신뢰도 및 수율을 향상시키는 효과를 기대할 수 있다.
Claims (7)
- 강유전체 캐패시터 형성방법에 있어서,하부전극용 전도막이 형성된 기판 상에 액상의 비스무스-란탄-티타늄 산화막을 도포하는 제1 단계;베이크 공정을 실시하여 상기 비스무스-란탄-티타늄 산화막을 박막화하는 제2 단계;산소 플라즈마 처리를 실시하여 상기 비스무스-란탄-티타늄 산화막의 금속 원소 및 용매와 결합된 유기물을 제거하고 핵 생성을 유도하는 제3 단계;상기 비스무스-란탄-티타늄 산화막에 대해 페로브스카이트 구조화 열처리 및 결정립 성장 열처리를 수행하는 제4 단계; 및상기 비스무스-란탄-티타늄 산화막 상에 상부전극용 전도막을 형성하는 제5 단계를 포함하여 이루어진 반도체 소자의 강유전체 캐패시터 형성방법.
- 제1항에 있어서,상기 산소 플라즈마 처리는,플라즈마 소오스로 O2, N2O, H2O, H2O2, O3중 적어도 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
- 제2항에 있어서,상기 산소 플라즈마 처리는,25∼500W 범위의 플라즈마 파워와, 0.1mTorr∼10Torr 범위의 작업 압력과, 200∼500℃의 웨이퍼 온도를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
- 제2항 또는 제3항에 있어서,상기 페로브스카이트 구조화 열처리는 급속열처리 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
- 제2항 또는 제3항에 있어서,상기 결정립 성장 열처리는 전기로열처리 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
- 제4항에 있어서,상기 페로브스카이트 구조화 열처리는,N2, NH3, O2, N2O, O2+N2중 적어도 어느 하나를 포함하는 분위기에서 50∼300℃/초의 승온 속도로 525∼575℃까지 승온시켜 수행하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
- 제5항에 있어서,상기 결정립 성장 열처리는,O2, N2O, O2+N2중 적어도 어느 하나를 포함하는 분위기에서 500∼650℃ 범위의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000074483A KR100362184B1 (ko) | 2000-12-08 | 2000-12-08 | 반도체 소자의 강유전체 캐패시터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000074483A KR100362184B1 (ko) | 2000-12-08 | 2000-12-08 | 반도체 소자의 강유전체 캐패시터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020045158A KR20020045158A (ko) | 2002-06-19 |
| KR100362184B1 true KR100362184B1 (ko) | 2002-11-23 |
Family
ID=27680450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000074483A KR100362184B1 (ko) | 2000-12-08 | 2000-12-08 | 반도체 소자의 강유전체 캐패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100362184B1 (ko) |
-
2000
- 2000-12-08 KR KR1020000074483A patent/KR100362184B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020045158A (ko) | 2002-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10223865A (ja) | 集積回路構造の製造方法および集積回路 | |
| US20020117700A1 (en) | Amorphous iridium oxide barrier layer and electrodes in ferroelectric capacitors | |
| KR100382719B1 (ko) | 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조방법 | |
| JP2003218325A (ja) | 強誘電体膜形成方法及び半導体装置製造方法 | |
| JP2001237402A (ja) | 構造化された金属酸化物含有層および半導体構造素子の製造方法 | |
| JP2000503725A (ja) | 誘電率εの高い誘電体層または強誘電体層の製造方法 | |
| JP4296375B2 (ja) | 強誘電体メモリ素子の製造方法および強誘電体メモリ装置 | |
| KR100213218B1 (ko) | 강유전 커패시터의 제조방법 | |
| KR100399075B1 (ko) | 반도체 소자의 강유전체 캐패시터 형성방법 | |
| KR100362184B1 (ko) | 반도체 소자의 강유전체 캐패시터 형성방법 | |
| JP4289843B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| KR100362185B1 (ko) | 반도체 소자의 강유전체 캐패시터 형성방법 | |
| KR100388467B1 (ko) | 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법 | |
| KR100388465B1 (ko) | 루테늄 하부전극을 갖는 강유전체 캐패시터 및 그 형성방법 | |
| KR100390845B1 (ko) | 반도체 소자의 강유전체 캐패시터 및 그 형성방법 | |
| KR100390844B1 (ko) | 반도체 소자의 강유전체 캐패시터 및 그 형성방법 | |
| KR100384869B1 (ko) | 캐패시터의 제조 방법 | |
| KR100384847B1 (ko) | 캐패시터의 제조 방법 | |
| KR100388466B1 (ko) | 루테늄 하부전극을 갖는 강유전체 캐패시터 및 그 형성방법 | |
| KR20040059436A (ko) | 강유전체 메모리 소자의 제조 방법 | |
| KR100362182B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
| KR100772707B1 (ko) | 강유전체 메모리 소자의 캐패시터 및 그 제조방법 | |
| KR100472724B1 (ko) | 분극특성을 향상시킨 강유전체 캐패시터 제조방법 | |
| JP2011129719A (ja) | 半導体装置およびその製造方法 | |
| JP2002151659A (ja) | 半導体装置、及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101025 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |