KR100384847B1 - 캐패시터의 제조 방법 - Google Patents

Abstract

본 발명은 고온산화분위기에서도 잘 견디며 접촉저항도 우수한 캐패시터의 제조 방법에 관한 것으로, 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 패터닝하여 플러그 영역을 노출시키는 단계, 상기 노출된 영역에 매립되는 플러그를 형성하는 단계, 상기 플러그를 포함한 층간절연막상에 접착층을 형성하는 단계, 열처리를 통해 상기 접착층과 상기 플러그의 반응을 유도하여 상기 접착층과 상기 플러그가 접하는 경계면에 실리사이드막을 형성하는 단계, 상기 실리사이드막 및 상기 열처리시 미반응된 접착층을 포함한 전면에 산소확산방지막, 하부전극, 유전막, 상부전극을 순차적으로 형성하는 단계, 및 상기 상부전극, 유전막, 하부전극, 산소확산방지막 및 상기 접착층을 선택적으로 패터닝하여 상기 접착층을 최하부층으로 하는 다층박막을 형성하는 단계를 포함하여 이루어진다. 본 발명은 실리사이드막 형성후 미반응된 접착층을 하부 층간절연막 및 하부전극의 접착층으로 사용하므로써 고온산화분위기에서도 잘 견뎌 열안정성이 우수한 캐패시터를 구현할 수 있다.

Description

캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR}

본 발명은 캐패시터의 제조 방법에 관한 것으로, 특히 고온 산화 분위기에서도 잘 견디며 접촉저항도 우수한 하부전극을 구비하는 캐패시터의 제조 방법에 관한 것이다.

일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 FeRAM(Ferroelectric Random Access Memory) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.

이러한 FeRAM 소자의 축전물질로는 SrBi₂Ta₂O₉(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O₃(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.

FeRAM 소자에서 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 Sr_xBi_y(Ta_iNb_j)₂O₉(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.

한편, 상술한 강유전체 박막들은 증착후 강유전성을 지니도록 필수적으로 고온 열처리를 실시하는데, 고밀도 FeRAM 소자를 구현하기 위해서는 DRAM과 같은 폴리실리콘 플러그(Polysilicon Plug) 구조를 실현해야 한다. 따라서, 고온 산화분위기에서 안정한 폴리실리콘 플러그 및 하부전극 구조를 개발하는 것이 고밀도 FeRAM을 구현하는데 가장 중요한 기술 중 하나이다.

도 1은 종래기술에 따른 폴리실리콘플러그 구조를 갖는 캐패시터를 도시한 도면으로서, p형 폴리실리콘/TiSi₂/TiN/Pt(13/14/15/16)의 적층 구조를 가지나, 이러한 구조는 열적으로 매우 불안정하여 500℃ 이상의 열처리 온도를 견딜 수 없는 문제점이 있다. 미설명 도면부호 11은 반도체기판, 12는 층간절연막, 17은 유전막, 18은 상부전극을 나타내며, TiN은 산소확산을 방지하는 확산방지막이다.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 산소 방지특성이 우수한 이리듐을 확산방지막으로 이용하여 고온 산화분위기에서도 열적으로 안정한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 폴리실리콘플러그 구조를 갖는 캐패시터를 도시한 도면,

도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면.

*도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 층간절연막

23 : p형 폴리실리콘 플러그 24 : 티타늄막

24a : 미반응 티타늄막 25 : 티타늄실리사이드막

26 : 산소확산방지막 27 : 하부전극

28 : 강유전체 박막 29 : 상부전극

상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 패터닝하여 플러그 영역을 노출시키는 단계, 상기 노출된 영역에 매립되는 플러그를 형성하는 단계, 상기 플러그를 포함한 층간절연막상에 접착층을 형성하는 단계, 열처리를 통해 상기 접착층과 상기 플러그의 반응을 유도하여 상기 접착층과 상기 플러그가 접하는 경계면에 실리사이드막을 형성하는 단계, 상기 실리사이드막 및 상기 열처리시 미반응된 접착층을 포함한 전면에 산소확산방지막, 하부전극, 유전막, 상부전극을 순차적으로 형성하는 단계, 및 상기 상부전극, 유전막, 하부전극, 산소확산방지막 및 상기 접착층을 선택적으로 패터닝하여 상기 접착층을 최하부층으로 하는 다층박막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

바람직하게, 상기 접착층은 티타늄 또는 탄탈륨 중 어느 하나를 이용하며, 상기 확산방지막은 이리듐 또는 루테늄 중 어느 하나를 이용하되, 화학적기상증착법, 물리적기상증착법 또는 ECD 중 어느 한 방법을 이용하여 50Å∼2000Å의 두께로 형성되는 것을 특징으로 한다.

바람직하게, 상기 하부전극은 루테늄, 이리듐, 이리듐산화막 또는 루테늄산화막 중 어느 하나의 박막을 이용하되, 화학적기상증착법, 물리적기상증착법, ECD 중 어느 한 방법을 이용하여 50Å∼5000Å의 두께로 형성되는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면이다.

도 2a에 도시된 바와 같이, 소정 공정, 즉 트랜지스터 제조 공정이 완료된 반도체기판(21)상에 층간절연막(22)을 형성한 다음, 층간절연막(22)을 선택적으로 패터닝하여 후속 플러그 영역을 오픈시킨다. 오픈된 플러그영역을 포함한 층간절연막(22)상에 p형 폴리실리콘을 형성한 다음, 에치백(Etchback) 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 p형 폴리실리콘 플러그(23)을 형성한다.

p형 폴리실리콘 플러그(23)이 형성된 층간절연막(22)상에 접착층(Glue layer)으로서 티타늄막(Ti)(24)을 50Å∼500Å의 두께로 형성한다. 이 때, 티타늄막(24)외에 탄타륨(Ta)을 형성할 수 있다.

도 2b에 도시된 바와 같이, 통상적인 급속열처리(RTP) 또는 노(Furnace) 공정을 실시하여 p형 폴리실리콘 플러그(23)상에 티타늄실리사이드막(TiSi₂)(25)을 형성한다. 이 때, 티타늄실리사이드막(25)은 p형 폴리실리콘 플러그(23)의 실리콘과 티타늄막(24)의 티타늄이 반응하여 형성되며, 실리사이드반응을 위한 열처리는 500℃∼700℃의 온도와 N₂, Ar, He, Ne 또는 Kr 중 어느 한 가스의 분위기하에서 5초∼1시간 동안 실시된다. 여기서, 미반응 티타늄막(24a)는 제거하지 않고 후속 하부전극과의 접착층으로 이용한다.

도 2c에 도시된 바와 같이, 미반응 티타늄막(24a)을 포함한 전면에 산소확산방지막(26)으로서 이리듐(Ir) 또는 루테늄(Ru) 중 어느 하나의 박막을 50Å∼2000Å의 두께로 형성한다. 이 때, 산소확산방지막(26)은 화학적기상증착법(CVD), 물리적기상증착법(PVD) 또는 ECD(Electro-Chemically Deposition) 중 어느 한 방법을 이용하여 형성된다. 산소확산방지막(26)을 열처리하는 경우, 300℃∼700℃의 비교적 저온에서 실시하며, 열처리 공정을 생략할 수 도 있다.

계속해서, 산소확산방지막(26)상에 하부전극(27)으로서 루테늄, 이리듐, 이리듐산화막(IrO_x) 또는 루테늄산화막(RuO_x) 중 어느 하나의 박막을 50Å∼5000Å의 두께로 형성한다. 이 때, 하부전극(27)은 화학적기상증착법(CVD), 물리적기상증착법(PVD), ECD 중 어느 한 방법을 이용하여 형성되며, 후속 열처리시 300℃∼700℃의 비교적 저온에서 실시한다.

하부전극(27)상에 강유전체박막(28)으로서 SBT, SBTN, PZT 또는 BLT 중 어느 한 강유전체 박막을 50Å∼5000Å의 두께로 형성한다. 이 때, 강유전체 박막(28)은 화학적기상증착법(CVD), 물리적기상증착법(PVD), LSMCD(Liquid Source Misted Chemical Deposition), 스핀온 MOD(Spin on Metal Organic Deposition) 중 어느 한 방법을 이용하여 형성되며, 강유전체 박막(28)의 유전성을 확보하기 위한 후속 열처리는 O₂, N₂, Ar, O₃, He, Ne 또는 Kr 중 어느 한 가스의 분위기에서 400℃∼700℃로 10분∼5시간동안 실시된다.

강유전체 박막(28)상에 상부전극(29)으로서 Pt, Ir, Ru 또는 Pd 중 어느 하나의 박막을 50Å∼5000Å의 두께로 형성한다.

통상의 사진 및 식각 공정을 이용하여 캐패시터 구조를 형성하되, 하나의 마스크 또는 두 개의 마스크를 이용하여 선택적으로 패터닝한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명의 캐패시터의 제조 방법은 이리듐을 산소확산방지막으로 사용하고 미반응 티타늄을 티타늄실리사이드와 이리듐의 접착층으로 사용하므로써 고온산화분위기에서도 잘 견뎌 열안정성이 우수하며 접촉저항도 우수한 캐패시터를 제조 할 수 있는 효과가 있다.

Claims (10)

1. 캐패시터의 제조 방법에 있어서,

   반도체기판상에 층간절연막을 형성하는 단계;

   상기 층간절연막을 선택적으로 패터닝하여 플러그 영역을 노출시키는 단계;

   상기 노출된 영역에 매립되는 플러그를 형성하는 단계;

   상기 플러그를 포함한 층간절연막상에 접착층을 형성하는 단계;

   열처리를 통해 상기 접착층과 상기 플러그의 반응을 유도하여 상기 접착층과 상기 플러그가 접하는 경계면에 실리사이드막을 형성하는 단계;

   상기 실리사이드막 및 상기 열처리시 미반응된 접착층을 포함한 전면에 산소확산방지막, 하부전극, 유전막, 상부전극을 순차적으로 형성하는 단계; 및

   상기 상부전극, 유전막, 하부전극, 산소확산방지막 및 상기 접착층을 선택적으로 패터닝하여 상기 접착층을 최하부층으로 하는 다층박막을 형성하는 단계

   를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
2. 제 1 항에 있어서,

   상기 접착층은 티타늄 또는 탄탈륨 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
3. 제 1 항에 있어서,

   상기 실리사이드막을 형성하는 단계는,

   노 또는 급속열처리 중 어느 한 방법을 이용하되, 500℃∼700℃에서 N₂, Ar, He, Ne 또는 Kr 중 어느 한 가스의 분위기로 5초∼1시간동안 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
4. 제 1 항에 있어서,

   상기 산소확산방지막은 이리듐 또는 루테늄 중 어느 하나를 이용하되, 화학적기상증착법, 물리적기상증착법 또는 ECD 중 어느 한 방법을 이용하여 50Å∼2000Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
5. 제 1 항에 있어서,

   상기 산소확산방지막 형성후 300℃∼700℃에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
6. 제 1 항에 있어서,

   상기 하부전극은 루테늄, 이리듐, 이리듐산화막 또는 루테늄산화막 중 어느 하나의 박막을 이용하되, 화학적기상증착법, 물리적기상증착법, ECD 중 어느 한 방법을 이용하여 50Å∼5000Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
7. 제 1 항에 있어서,

   상기 하부전극 형성후 300℃∼700℃에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
8. 제 1 항에 있어서,

   상기 유전막은 SBT, SBTN, PZT 또는 BLT 중 어느 한 강유전체 박막을 이용하되, 화학적기상증착법, 물리적기상증착법, LSMCD 또는 스핀온 MOD 중 어느 한 방법을 이용하여 50Å∼5000Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
9. 제 1 항에 있어서,

   상기 유전막 형성후, O₂, N₂, Ar, O₃, He, Ne 또는 Kr 중 어느 한 가스의 분위기에서 400℃∼700℃로 10분∼5시간동안 열처리하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
10. 제 1 항에 있어서,

    상기 상부전극은 Pt, Ir, Ru 또는 Pd 중 어느 하나의 박막을 이용하되, 50Å∼5000Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.