KR20020011479A - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
반도체소자의 금속배선방법은, 종래 텅스텐층의 표면에 형성시키는 접착층의 증착공정을 생략하고, 콘택홀에 바로 WNx를 증착한 후, 화학기상증착법으로 텅스텐(W)을 증착하여 열처리하여 금속배선을 형성하는 반도체공정에 관한 것이다.
본 발명은 실리콘기판에 절연층을 증착하고 상기 금속배선을 위한 콘택홀을 형성하는 제1단계; 상기 형성된 콘택홀 및 절연층의 표면에 질화텅스텐(WNx)층을 형성하는 제2단계; 상기 형성된 질화텅스텐층의 표면에 상기 콘택홀이 매립되도록 텅스텐(W)층을 형성하는 제3단계; 및, 상기 기판과 콘택되고 있는 콘택홀내부의 물질구조가 소정구조로 변화되도록 열처리를 수행하는 제4단계를 포함한 공정들에 의하여 달성된다.
따라서 본 발명은 상기 금속배선의 형성공정 중 콘택홀에 바로 WNx를 증착한 후 화학기상증착법으로 텅스텐(W)을 증착하여 열처리함으로써, 콘택저항 및 누설전류를 감소시켜 반도체소자의 신뢰성을 향상시키는 효과를 제공한다.
Description
본 발명은 반도체소자의 금속배선공정에 관한 것으로, 자세하게는 종래 텅스텐층의 표면에 형성시키는 접착층의 증착공정을 생략하고, 콘택홀에 바로 WNx를 증착한 후, 화학기상증착법으로 텅스텐(W)을 증착하여 열처리함으로써, 콘택저항 및 누설전류를 감소시키기 위한, 반도체소자의 금속배선방법에 관한 것이다.
통상적으로 반도체 소자에서 금속배선은 알루미늄이나 텅스텐금속을 사용하고 있다. 이 중 텅스텐의 증착은 화학기상증착(CVD)방법을 많이 이용하고 있으며, 이는 콘택공정에서 층덮힘이나 매립시에 매우 유용하다.
종래 반도체소자의 메탈-1 공정은, 먼저 콘택홀에 티타늄(Ti) 및 질화티타늄(TiN)을 스퍼터링하여 접착층을 증착한 다음, 급속열처리를 실시한다. 이 후, WF6를 SiH4또는 수소로 환원시켜 텅스텐을 생성하고, 화학기상증착(CVD)법에 따라 이 텅스텐을 금속배선으로 증착시킨다. 이 단계에서 급속열처리 과정 중 티탄늄실리사이드(TiSi2)가 형성되는 데, 이 티탄늄실리사이드(TiSi2)는 콘택저항을 감소시키는 효과가 있다.
그러나, 전술한 종래 반도체소자의 금속배선방법은 다음과 같은 문제점이 있다.
전술한 바와 같이, 티탄늄실리사이드(TiSi2)는 콘택저항을 감소시키는 효과가 있으나, 콘택의 접합깊이가 감소하면서 누설전류를 크게 하는 요인으로 작용한다. 또한 콘택바닥에서 WF6의 침투에 의해 접합층이 파괴되는 문제점이 생긴다.
따라서 전술한 문제점을 해결하기 위한 본 발명의 목적은, 텅스텐층의 표면에 형성시키는 접착층의 증착공정을 생략하고, 콘택홀에 바로 WNx를 증착한 후 화학기상증착법으로 텅스텐(W)을 증착하여 열처리함으로써, 콘택저항 및 누설전류를 감소시키기 위한, 반도체소자의 금속배선방법을 제공하는 데 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체소자의 금속배선방법을 설명하기 위한 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 실리콘기판 2 : 절연층
3 : WNx층 4 : 텅스텐층
5 : WSi2층 6 : WN층
본 발명에 따른 반도체소자의 금속배선방법은, 반도체 소자의 금속배선에 있어서,
실리콘기판에 절연층을 증착하고 상기 금속배선을 위한 콘택홀을 형성하는 제1단계; 상기 형성된 콘택홀 및 절연층의 표면에 질화텅스텐(WNx)층을 형성하는 제2단계; 상기 형성된 질화텅스텐층의 표면에 상기 콘택홀이 매립되도록 텅스텐(W)층을 형성하는 제3단계; 및, 상기 기판과 콘택되고 있는 콘택홀내부의 물질구조가 소정구조로 변화되도록 열처리를 수행하는 제4단계를 포함한다.
이하 도면들을 참조하여 본 발명의 바람직한 실시예를 자세히 설명한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체소자의 금속배선방법을 설명하기 위한 공정도이다.
도 1a에 도시한 바와 같이, 본 실시예에서는 먼저 실리콘기판(1) 상부에 절연층(2)을 증착한다. 그리고 패턴 및 식각공정을 통하여 금속배선의 콘택을 위한 콘택홀(2h)을 형성한 다음 콘택홀(2h) 내부를 세정(cleaning)한다. 이후 도시한 바와 같이, 물리기상증착(PVD)방법으로 50∼1000Å정도 두께로, 0.3<x<0.9가 되도록 WNx층(3)을 형성한다.
이 후 도 1b와 같이, 1000∼10000Å 정도 두께로 텅스텐층(4)을 증착하여 콘택홀(2h)을 매립하고 배선을 위한 금속을 형성한다.
이 후 질소분위기나 질소 및 수소분위기에서 약 600∼900℃의 온도로 약 10∼10000초 동안 급속열처리(RTA; Rapid Thermal Annealing)를 수행한다. 이 과정에 의해 도 1c에 도시한 바와 같이, 콘택홀(2h)내부는 실리콘기판(1) 상부로부터 WSi2층(5), WN층(6)이 형성되어, 콘택 및 금속배선이 실시된 본 발명에 따른 금속배선이 완성된다.
전술한 바와 같이, 본 발명은 텅스텐층의 표면에 형성시키는 접착층의 증착공정을 생략하고, 콘택홀에 바로 WNx를 증착한 후 화학기상증착법으로 텅스텐(W)을 증착하여 열처리함으로써, 콘택저항 및 누설전류를 감소시키는 효과가 있다.
Claims (8)
- 반도체 소자의 금속배선에 있어서,실리콘기판에 절연층을 증착하고 상기 금속배선을 위한 콘택홀을 형성하는 제1단계;상기 형성된 콘택홀 및 절연층의 표면에 질화텅스텐(WNx)층을 형성하는 제2단계;상기 형성된 질화텅스텐층의 표면에 상기 콘택홀이 매립되도록 텅스텐(W)층을 형성하는 제3단계; 및,상기 기판과 콘택되고 있는 콘택홀내부의 물질구조가 소정구조로 변화되도록 열처리를 수행하는 제4단계를 포함하는 것을 특징으로 하는, 반도체소자의 금속배선방법.
- 제 1항에 있어서, 상기 제1단계는,상기 형성된 콘택홀 내부를 세정하는 단계를 더 포함하는 것을 특징으로 하는, 반도체소자의 금속배선방법.
- 제 1항에 있어서, 상기 제2단계는,상기 질화텅스텐(WNx)층은 0.3<x<0.9인 것을 특징으로 하는, 반도체소자의금속배선방법.
- 제 1항 또는 제3항에 있어서, 상기 제2단계는,상기 질화텅스텐(WNx)층은 물리기상증착(PVD)방법에 의해 약 50∼1000Å정도 두께로 형성시키는 것을 특징으로 하는, 반도체소자의 금속배선방법.
- 제 1항에 있어서, 상기 제3단계는,상기 텅스텐층을 약 1000∼10000Å 정도 두께로 형성시키는 것을 특징으로 하는, 반도체소자의 금속배선방법.
- 제 1항에 있어서, 상기 제4단계는,상기 열처리에 의해 변화된 물질구조가 상기 실리콘기판 상부로부터 WSi2층과, WN층으로 각각 변화하여 형성되는 것을 특징으로 하는, 반도체소자의 금속배선방법.
- 제 1항에 있어서, 상기 제4단계는,약 600∼900℃의 온도에서 약 10∼10000초 동안 급속열처리(RTA)를 실시하는 것을 특징으로 하는, 반도체소자의 금속배선방법.
- 제 1항에 있어서, 상기 제4단계는,질소 및/또는 수소 분위기에서 실시하는 것을 특징으로 하는, 반도체소자의 금속배선방법.
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