KR20070063805A - 반도체 소자의 비트라인 형성방법 - Google Patents

반도체 소자의 비트라인 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 비트라인 형성방법을 개시한다. 개시된 본 발명의 방법은, 게이트 및 접합 영역을 형성된 실리콘 기판의 전면 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각해서 상기 게이트 및 접합 영역을 각각 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 층간절연막 상에 오믹 콘택용 막과 베리어막을 차례로 형성하는 단계 및 상기 콘택홀이 매립하도록 기판 전면 상에 배선용 W막을 형성하는 단계를 포함하는 반도체 소자의 비트라인 형성방법에 있어서, 상기 오믹 콘택용 막은 ALD방식에 따라 W막으로 형성하는 단계와, 상기 베리어막은 ALD 방식에 따라 WNx막으로 형성하는 것을 특징으로 한다.

Description

반도체 소자의 비트라인 형성방법{Method for forming bit line of semiconductor device}
도 1은 종래 기술에 따른 텅스텐을 이용한 비트라인 형성방법을 설명하기 위한 단면도.
도 2는 종래 기술에 따라 형성된 비트라인을 나타낸 사진.
도 3는 미세구조에 따른 물질의 확산 속도를 보여주는 개략적인 그림.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 비트라인 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11: 실리콘 기판 12: 게이트
13: 접합 영역 14: 층간절연막
15: 콘택홀 16: 글루막인 W막
17: 오믹 콘택용 막인 W막 18: 베리어막인 WNx막
19: 배선용 W막 20: 비트라인
A: 게이트절연막 B: 도전막
C: 하드마스크막
본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 보다 상세하게는, 비트라인 높이를 감소할 수 있는 반도체 소자의 비트라인 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 내에서 데이터의 입·출력 경로를 제공하는 비트라인은 텅스텐(W) 등의 저저항, 고융점 금속을 비트라인의 재질로 이용하는 기술이 진행되고 있다. 상기 텅스텐과 같은 고융점 금속은 기존의 비트라인 재질인 텅스텐실리사이드(WSix)에 비해 상대적으로 낮은 비저항을 갖기 때문에, 상기 고융점 금속 재질의 비트라인은 고집적 소자에서 요구하는 동작 속도를 만족시킬 수 있다.
도 1은 종래의 따른 텅스텐을 이용한 비트라인 형성방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
먼저, 게이트절연막(a), 도전막(b) 및 하드마스크막(c)로 이루어진 게이트(2) 및 접합 영역(3)이 형성된 실리콘 기판(1)을 마련한 후, 상기 기판 전면 상에 층간절연막(4)을 증착한다. 그런다음, 상기 층간절연막(4)을 식각하여 게이트(2) 및 접합 영역(3)을 노출시키는 콘택홀(5)을 형성한다.
다음으로, 콘택저항을 감소시키기 위해 상기 콘택홀을 포함한 층간절연막(4) 상에 티타늄막(이하, Ti막, 6)을 증착한 후, 후속의 배선용 텅스텐막의 접착력을 개선하기 위해, 상기 제1Ti막(6) 상에 제1티타늄질화막(이하, 제1TiN막, 7)을 증착 한다. 이어서, 상기 기판 전면에 급속열처리(Rapid Thermal Anneal)을 수행한다.
계속해서, 상기 제1TiN막(7) 상에 제2티타늄질화막(이하, 제2TiN막, 8)을 형성한다. 여기서, 상기 제2TiN막(8)을 형성하는 이유는, 상기 급속열처리 공정시 제1TiN막(7)에 미세한 균열이 발생하여 후속 텅스텐 증착시 텅스텐 소스가스인 WF6이 제1TiN막(7)의 균열이 뚫고 들어가 Ti막(6) 및 실리콘 기판(1)과 반응하여 다양한 결함을 야기할 수 있기 때문이다. 따라서, 상기 제1TiN막(7)에 발생한 미세한 균열을 차단하기 위해 제1TiN막(7) 상에 제2TiN막(8)을 형성한다.
이어서, 상기 콘택홀(5)을 완전히 매립시킬 수 있을 정도의 충분한 두께로 텅스텐막(9)을 증착한다. 그런다음, 상기 텅스텐막(9), 제2TiN막(8), 그리고, 제1TiN막(7) 및 Ti막(6)을 식각하여 비트라인(10)을 형성한다.
그러나, 전술한 바와 같은 종래의 텅스텐을 이용한 비트라인 형성방법은 다음과 같은 문제점이 있다.
전술한 바와 같이, 베리어막(barrier layer)으로 사용하는 물질은 화학적, 열적으로 매우 안정적이며 상대적으로 낮은 비저항을 가지고 있는 TiN막을 사용하고 있다. 한편, 베리어막으로 TiN막을 2번에 걸쳐 증착하게 되는데, 그 이유는, 상기 TiN막이 주상정 구조로 증착되기 때문에 열처리 과정을 통해 열화된 TiN막의 베리어막 특성을 보완하기 위함이다. 따라서, 베리어막으로 TiN막은 2번에 걸쳐 사용하게 됨에 따라 베리어막이 매우 두껍게 증착되어 전체 비트라인의 두께를 증가시키며, 비트라인 형성공정을 복잡하게 만드는 원인이 된다.
결과적으로, 종래의 비트라인 형성방법을 상기와 같은 공정으로 진행하게 되 면, 비트라인의 높이가 높아지게 되어, 후속 비트라인 식각 공정시 라인이 쓰러지거나 끊어지는 문제등이 발생하게 된다. 또한, 비트라인의 높이가 높음으로 인하여 후속 비트라인간을 절연막으로 매립할 때 절연막의 매립이 불량해서 보이드(void) 생성 없이 매립하기가 어려우며, 게다가, 비트라인 높이가 높아짐에 따라 비트라인간에 발생하는 캐패시턴스가 커지게 되어 소자 특성을 열화시킬 수 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 비트라인 높이를 감소시킬 수 있는 반도체 소자의 비트라인 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 공정 단순화를 이룰 수 있는 반도체 소자의 비트라인 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 게이트 및 접합 영역을 형성된 실리콘 기판의 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각해서 상기 게이트 및 접합 영역을 각각 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 층간절연막 상에 오믹 콘택용 막과 베리어막을 차례로 형성하는 단계; 및 상기 콘택홀이 매립하도록 기판 전면 상에 배선용 W막을 형성하는 단계;를 포함하는 반도체 소자의 비트라인 형성방법에 있어서, 상기 오믹 콘택용 막은 ALD방식에 따라 W막으로 형성하는 단계와, 상기 베리어막은 ALD 방식에 따라 WNx막으로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법을 제공 한다.
여기서, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 오믹 콘택용 막을 형성하는 단계 전, 막의 접착력을 위해 상기 콘택홀의 상면과 측면의 일부 상에 글루막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 글루막은 PVD 방식에 따라 W막으로 10∼100Å 두께로 형성하는 것을 특징으로 한다.
상기 오믹콘택용 막은 10∼100Å 두께로 형성하는 하는 것을 특징으로 한다.
상기 오믹콘택용 막은 WF6과 B2H6 가스를 사용하여 형성하는 하는 것을 특징으로 하며, 또는, 상기 오믹콘택용 막은 WF6 가스와 보론 화합물, 알킬 화합물 및 실란 화합물로 구성된 그룹으로 선택되는 어느 하나를 사용하여 형성하는 하는 것을 특징으로 한다.
상기 베리어막은 50∼200Å 두께로 형성하는 것을 특징으로 한다.
상기 베리어막은 WF6과 B2H6 및 NH3 가스를 사용하여 형성하는 것을 특징으로 하며, 또는, 상기 베리어막은 WF6 가스와 보론 화합물, 알킬 화합물 및 실란 화합물로 구성된 그룹으로 선택되는 어느 하나의 화합물 및 N2H4 또는 NH3를 사용하여 형성하는 것을 특징으로 한다.
상기 오믹콘택용 막과 베리어막은 인-시튜(in-situ)로 온도를 200∼400℃로, 압력을 1∼40Torr로 하는 조건하에서 형성하는 것을 특징으로 한다.
상기 베리어막을 형성하는 단계 후, 그리고, 상기 배선용 W막을 형성하는 단계 전, 상기 기판 결과물에 대해 열처리를 수행하거나, 또는, 상기 배선용 W막을 형성하는 단계 후, 상기 기판 결과물에 대해 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 한다.
여기서, 상기 열처리는 600∼850℃의 온도에서 10∼60초 동안 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 비트라인 형성시 오믹 콘택용 막(omic contact layer)과 베리어막(barrier layer)을 ALD 방식에 따라 텅스텐막(W막)과 텅스텐질화막(WNx막)으로 사용한다.
이렇게 하면, 종래에 베리어막으로 TiN막을 2번에 걸쳐 증착하는 대신에 베리어막으로 비정질(amorphous) 또는 비정질에 가까운(amorphous-like) WNx막으로 증착함으로써, 베리어막의 높이를 감소할 수 있다. 따라서, 상기 베리어막의 높이 감소로 인해 비트라인의 전체 높이를 감소시킬 수 있어 소자의 리프레쉬 특성을 향상시킬 수 있다. 또한, 오믹 콘택용 막과 베리어막을 인 -시튜(in-situ)로 가스만 바꾸어서 연속적으로 증착함에 따라 공정 스탭과 공정 시간을 단축시켜 비용을 절감할 수 있다.
도 3는 미세구조에 따른 물질의 확산 속도를 보여주는 개략적인 그림으로써, 비정질의 구조로 된 물질의 확산이 느린것을 알 수 있다.
또한, 상기 오믹 콘택용 막 형성 전에 글루막(glue layer)을 형성함으로써, 상기 WNx막의 접착력이 좋아지게 되어 후속 배선용 텅스텐막 형성시 배선용 텅스텐막(W막)이 리프팅(lifting)되는 현상을 방지할 수 있다.
자세하게, 도 4a 내지 도 4c를 본 발명에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 게이트절연막(A), 도전막(B) 및 하드마스크막(C)으로 이루어진 게이트(12) 및 접합 영역(13)을 형성한 실리콘 기판(11)을 마련한다. 그런다음, 상기 기판 전면 상에 층간절연막(14)을 형성한 후, 상기 층간절연막(14)을 식각해서 상기 게이트(12) 및 접합 영역(13)을 각각 노출시키는 콘택홀(15)을 형성한다.
다음으로, 막의 접착력을 위해 상기 콘택홀의 상면과 측면의 일부 상에 10∼100Å 두께로 글루막(16)을 증착한다. 여기서, 상기 글루막(16)은 PVD(Physical Vapor Deposion) 방식에 따라 텅스텐막(W막)으로 증착한다. 한편, 후속 오믹 콘택용 막 증착시, 상기 오믹 콘택용 막의 증착 조건에 따라 글루막을 증착하지 않을 수 있다.
여기서, 상기 콘택홀에 글루막으로 PVD 방식에 따라 W막을 증착함으로써, 후속 베리어막 증착시 접찹력이 향상되어 후속 배선용 W막이 리프팅(lifting)되는 현상을 방지할 수 있다. 이때, 상기 PVD 방식에 따른 글루막은 PVD의 열악한 계단도포성으로 인해 콘택홀 내부에는 증착되지 않으며, 콘택홀 상단의 측면 일부분과 층간절연막 상에만 증착된다.
도 4b를 참조하면, 상기 글루막인 W막(16) 상에 오믹 콘택용 막으로써, ALD(Atomic Layer Deposition)방식에 따라 10∼100Å 두께로 텅스텐막(W막, 17)으로 증착한다. 여기서, 상기 오믹콘택용 W막(17)은 WF6과 B2H6 가스를 사용하여 증착하거나, 또는, WF6 가스와 보론 화합물(borane derivatives), 알킬 화합물(alkyl derivatives) 또는 실란 화합물(silane derivatives) 중에서 선택하여 증착한다.
그런다음, 상기 오믹콘택용 막인 W막(17) 상에 베리어막으로써, ALD(Atom Layer Deposition)방식에 따라 50∼200Å 두께로 텅스텐질화막(WNx막 ,18)으로 증착한다. 여기서, 상기 베리어막인 WNx막(18)은 WF6과 B2H6 및 NH3 가스를 사용하여 증착하거나, 또는, WF6 가스와 보론 화합물(borane derivatives), 알킬 화합물(alkyl derivatives) 또는 실란 화합물(silane derivatives) 중에서 선택하고, 아울러, N2H4 또는 NH3를 사용하여 증착한다.
또한, 상기 오믹콘택용 막인 W막(17)과 베리어막인 WNx막(18)은 인-시튜(in-situ)로 온도를 200∼400℃로, 압력을 1∼40Torr로 하면서 증착한다.
여기서, 본 발명은 오믹 콘택용 막을 ALD 방식에 따라 W막으로 사용한 후에, 베리어막을 ALD 방식에 따라 WNx막을 사용함으로써, 종래에서의 베리어막의 두께보다 낮은 두께를 갖는 베리어막을 형성할 수 있다. 결과적으로, 비트라인의 전체 두께가 감소하는 효과를 볼 수 있다.
또한, 본 발명은 상기 오믹콘택용 막인 W막과 베리어막인 Wx막을 인-시튜(in-situ)로 가스만 바꾸어서 연속 층작함에 따라 공정 스탭과 공정 시간을 단축시켜 비용을 절감시킬 수 있다.
도 4c를 참조하면, 상기 기판 결과물에 대해 열처리를 수행한다. 여기서, 상 기 열처리는 600∼850℃의 온도에서 10∼60초 동안 수행한다. 그런다음, 상기 콘택홀이 매립하도록 기판 전면 상에 배선용 텅스텐막(W막, 19)을 CVD(Chemical Vapor Deposition) 방식에 따라 WF6와 H2 및 SiH4 가스를 사용하여 400∼1000Å 두께로 증착한다. 한편, 상기 열처리는 상기 배선용 W막을 증착한 후에 수행할 수 있다.
다음으로, 상기 배선용 W막(19), 베리어막인 WNx막(18), 오믹콘택용 막인 W막(17) 및 글루막인 W막(16)을 식각하여 본 발명에 따른 비트라인(20)을 형성한다.
한편, 도시하지는 않았으나, 상기와 같은 본 발명을 게이트 형성방법에 이용할 수 있다.
여기서, 본 발명을 이용한 게이트 형성방법을 간략하게 설명하면, 기판 상에 게이트절연막, 폴리실리콘막, 텅스텐막 및 하드마스크막을 차례로 증착한 후, 이를 식각하여 게이트를 형성한다.
이때, 상기 텅스텐막의 증착은, 본 발명을 이용하여, 상기 폴리실리콘막 상에 ALD 방식에 따라 오믹콘택용 막인 W막과 베리어막인 WNx막을 인-시튜로 증착한 후, 상기 베리어막인 WNx막 상에 마지막으로 CVD 방식에 따라 배선용 W막을 증착함으로써, 게이트 텅스텐막의 증착을 완성할 수 있다.
이상에서와 같이, 본 발명은 비트라인 형성시 베리어막(barrier layer)을 WNx막으로 사용함으로써, 종래의 베리어막 보다 낮은 두께를 갖는 베리어막을 형성할 수 있다. 따라서, 낮은 두께의 베리어막으로 인해 비트라인의 전체 두께를 감소시킬 수 있으며, 이로 인해, 비트라인의 기생 캐패시턴스를 감소시킬 수 있고, 소 자의 리프레쉬 특성을 향상시킬 수 있다.
또한, 본 발명은 공정 스탭과 공정 시간을 단축시킬 수 있으므로 비용 절감의 효과를 얻을 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (12)

  1. 게이트 및 접합 영역을 형성된 실리콘 기판의 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각해서 상기 게이트 및 접합 영역을 각각 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 층간절연막 상에 오믹 콘택용 막과 베리어막을 차례로 형성하는 단계; 및 상기 콘택홀이 매립하도록 기판 전면 상에 배선용 W막을 형성하는 단계;를 포함하는 반도체 소자의 비트라인 형성방법에 있어서,
    상기 오믹 콘택용 막은 ALD방식에 따라 W막으로 형성하는 단계와, 상기 베리어막은 ALD 방식에 따라 WNx막으로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  2. 제 1 항에 있어서, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 오믹 콘택용 막을 형성하는 단계 전, 막의 접착력을 위해 상기 콘택홀의 상면과 측면의 일부 상에 글루막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  3. 제 2 항에 있어서, 상기 글루막은 PVD 방식에 따라 W막으로 10∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  4. 제 1 항에 있어서, 상기 오믹콘택용 막은 10∼100Å 두께로 형성하는 하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  5. 제 1 항에 있어서, 상기 오믹콘택용 막은 WF6과 B2H6 가스를 사용하여 형성하는 하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  6. 제 1 항에 있어서, 상기 오믹콘택용 막은 WF6 가스와 보론 화합물, 알킬 화합물 및 실란 화합물로 구성된 그룹으로 선택되는 어느 하나를 사용하여 형성하는 하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  7. 제 1 항에 있어서, 상기 베리어막은 50∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  8. 제 1 항에 있어서, 상기 베리어막은 WF6과 B2H6 및 NH3 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  9. 제 1 항에 있어서, 상기 베리어막은 WF6 가스와 보론 화합물, 알킬 화합물 및 실란 화합물로 구성된 그룹으로 선택되는 어느 하나의 화합물 및 N2H4 또는 NH3를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  10. 제 1 항에 있어서, 상기 오믹콘택용 막과 베리어막은 인-시튜(in-situ)로 온도를 200∼400℃로, 압력을 1∼40Torr로 하는 조건하에서 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  11. 제 1 항에 있어서, 상기 베리어막을 형성하는 단계 후, 그리고, 상기 배선용 W막을 형성하는 단계 전, 상기 기판 결과물에 대해 열처리를 수행하거나, 또는, 상기 배선용 W막을 형성하는 단계 후, 상기 기판 결과물에 대해 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  12. 제 11 항에 있어서, 상기 열처리는 600∼850℃의 온도에서 10∼60초 동안 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
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