KR20070003058A - 반도체 소자의 금속배선 형성방법 - Google Patents
반도체 소자의 금속배선 형성방법 Download PDFInfo
- Publication number
- KR20070003058A KR20070003058A KR1020050058787A KR20050058787A KR20070003058A KR 20070003058 A KR20070003058 A KR 20070003058A KR 1020050058787 A KR1020050058787 A KR 1020050058787A KR 20050058787 A KR20050058787 A KR 20050058787A KR 20070003058 A KR20070003058 A KR 20070003058A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- titanium
- forming
- semiconductor substrate
- tisi2
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000000034 method Methods 0.000 title claims abstract description 79
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 28
- 239000002184 metal Substances 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 239000010410 layer Substances 0.000 claims abstract description 26
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 20
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 15
- 239000010937 tungsten Substances 0.000 claims abstract description 15
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 88
- 239000010936 titanium Substances 0.000 claims description 84
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 42
- 229910052719 titanium Inorganic materials 0.000 claims description 42
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 26
- 238000010438 heat treatment Methods 0.000 claims description 20
- 239000013078 crystal Substances 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 11
- 238000000231 atomic layer deposition Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 claims 2
- 230000008569 process Effects 0.000 abstract description 16
- 230000004888 barrier function Effects 0.000 abstract description 13
- 229910008479 TiSi2 Inorganic materials 0.000 abstract 3
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 abstract 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
- H01L21/76864—Thermal treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 소자의 금속배선 형성방법은, 반도체 기판 상에 층간절연막을 형성하는 단계; 층간절연막을 선택적으로 제거하여 반도체 기판의 소정영역을 노출시키는 컨택홀을 형성하는 단계; 컨택홀 및 반도체 기판 전면에 플라즈마 화학기상증착방법을 이용하여 비정질의 티타늄실리사이드(TiSi₂)막을 포함하는 티타늄(Ti)막을 형성하는 단계; 티타늄(Ti)막 위에 티타늄나이트라이드(TiN)막을 형성하는 단계; 반도체 기판에 급속열처리를 실시하여 비정질의 티타늄실리사이드(TiSi₂)막을 결정 구조의 티타늄실리사이드(TiSi₂)막으로 형성하는 단계; 및 컨택홀 및 반도체 기판을 매립하도록 텅스텐(W)막을 형성하는 단계를 포함한다.
컨택저항, 티타늄실리사이드막, PECVD
Description
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 나타내보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
400 : 반도체 기판 410 : 층간절연막
430 : 티타늄막 440 : 비정질 티타늄실리사이드막
450 : 티타늄나이트라이드막 460 : 결정구조의 티타늄실리사이드막
470 : 텅스텐막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도 체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 금속 배선 콘택의 크기가 감소하면서 정전용량 확보를 위한 캐패시터의 높이 또한 증가하여 비트라인과 캐패시터를 연결하는 콘택홀의 종횡비(aspect ratio)가 급격히 증가하고 있다. 한편, 디램(DRAM) 소자에 있어서, 비트라인과 캐패시터를 연결하는 금속배선을 텅스텐(W)으로 형성하는 경우, 상기 비트라인 및 캐패시터 각각과 금속배선을 연결하는 금속배선 콘택에는 금속방지막을 형성하는 것이 필요하다. 금속방지막 형성시, 반도체 소자가 고집적화함에 따라 종래에는 스퍼터링에 의한 물리기상증착(PVD; Physical vapor deposition)방법을 이용하였으나, 최근에는 화학기상증착(CVD; Chemical Vapor Deposition) 방법을 이용하고 있다. 화학기상증착방법을 이용할 경우, 매립특성이 우수하여 종횡비(aspect ratio)가 큰 콘택홀(contact hole)을 보다 효과적으로 채울 수 있기 때문이다.
도 1 내지 도 2는 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 나타내보인 도면들이다.
먼저 도 1을 참조하면, 도면에 도시하지는 않았지만, 반도체 기판(100)의 활성영역에 소정의 공정을 진행하여 게이트 전극을 형성하고, 게이트 전극의 활성영역에 불순물이 주입된 소스/드레인 영역을 가지는 트랜지스터를 형성한다.
그리고 트랜지스터 상부에 형성될 배선을 전기적으로 층간 절연하고자 반도체 기판(100) 전면에 층간절연막(110)을 형성한다. 계속해서 층간절연막(110) 위에 반도체 기판(100)의 활성영역이 선택적으로 개방되는 마스크막 패턴(도시하지 않 음)을 형성한다. 다음에 마스크막 패턴을 식각마스크로 층간절연막(110)을 식각하여 반도체 기판(100)의 표면이 노출되는 컨택홀(120)을 형성한다.
다음에 도 2를 참조하면, 컨택홀(120) 및 반도체 기판(100) 전면에 티타늄(Ti)막(130)을 증착한다. 여기서 티타늄(Ti)막(130)은 플라즈마 화학기상증착(PECVD; Plasma enhanced chemical vapor deposition)방법을 이용하여 소스 가스로서 사염화티타늄(TiCl₄) 및 수소(H₂)의 혼합가스를 공급하고, 적절한 RF파워를 인가하여 형성할 수 있다. 그런데, 종래 스퍼터링에 의해 티타늄(Ti)막(130)을 증착할 경우, 컨택홀(120) 및 반도체 기판(100) 전면에 티타늄(Ti)막(130)을 증착하여 컨택홀(120) 하부와 반도체 기판(100)의 실리콘(Si)을 접촉하게 한 다음 급속열처리(RTA; Rapid thermal anneal)를 통해 티타늄실리사이드(TiSi₂)막(140)을 형성하였으나, 플라즈마 화학기상증착(PECVD)방법은 비교적 높은 증착 온도 때문에 티타늄(Ti)막(130) 증착과 동시에 컨택홀(120) 하부에 티타늄실리사이드(TiSi₂)막(140)이 형성된다.
그러나 이 경우, 티타늄실리사이드(TiSi₂)막(140)은 결정구조를 갖고 있어 반도체 기판(100) 상에 존재하는 붕소(B)가 도 3에 도시된 바와 같이, 상기 티타늄실리사이드(TiSi₂)막(140)의 그레인 바운더리(grain boundary)를 통하여 외부로 쉽게 유출되어 컨택 저항이 증가하는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 금속방지막 형성방법을 개선하여 컨택 저항이 증가하는 것을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 제거하여 상기 반도체 기판의 소정영역을 노출시키는 컨택홀을 형성하는 단계; 상기 컨택홀 및 반도체 기판 전면에 플라즈마 화학기상증착방법을 이용하여 비정질의 티타늄실리사이드(TiSi₂)막을 포함하는 티타늄(Ti)막을 형성하는 단계; 상기 티타늄(Ti)막 위에 티타늄나이트라이드(TiN)막을 형성하는 단계; 상기 반도체 기판에 급속열처리를 실시하여 상기 비정질의 티타늄실리사이드(TiSi₂)막을 결정 구조의 티타늄실리사이드(TiSi₂)막으로 형성하는 단계; 및 상기 컨택홀 및 반도체 기판을 매립하도록 텅스텐(W)막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 400-600℃의 온도에서 상기 플라즈마 화학기상증착방법을 진행하여 상기 컨택홀 내의 상기 반도체 기판과 인접하는 영역에 비정질의 티타늄실리사이드(TiSi₂)막을 포함하는 티타늄(Ti)막을 형성하는 것이 바람직하다.
상기 티타늄나이트라이드(TiN)막은 순차적 가스공급 증착(SFD)방법 또는 원자층 증착(ALD) 방법 가운데 하나를 이용하여 형성할 수 있다.
상기 티타늄나이트라이드(TiN)막을 형성시, 450-600℃의 온도로 유지하는 것이 바람직하다.
상기 결정 구조의 티타늄실리사이드(TiSi₂)막으로 형성하는 단계에서는, 5- 10초의 시간 안에 800-1000℃의 온도까지 가열하는 플래시 급속열처리 방법을 이용하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 제거하여 상기 반도체 기판의 소정영역을 노출시키는 컨택홀을 형성하는 단계; 플라즈마 화학기상증착방법을 통해 상기 컨택홀 및 반도체 기판 전면에 티타늄(Ti)막을 형성하되, 상기 티타늄(Ti)막과 반도체 기판의 계면에서는 티타늄실리사이드(TiSi₂)막이 생기지 않도록 형성하는 단계; 상기 티타늄(Ti)막 위에 티타늄나이트라이드(TiN)막을 형성하는 단계; 상기 반도체 기판에 급속열처리를 실시하여 반도체 기판과 인접하는 티타늄(Ti)막 하부에 결정 구조의 티타늄실리사이드(TiSi₂)막을 형성하는 단계; 및 상기 컨택홀 및 반도체 기판을 매립하도록 텅스텐(W)막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 티타늄(Ti)막을 형성하는 단계에서는, 400-600℃의 온도를 유지하면서 플라즈마 화학기상증착방법을 이용하여 티타늄(Ti)막과 반도체 기판의 계면에서는 티타늄실리사이드(TiSi₂)막이 생기지 않도록 형성하는 것이 바람직하다.
상기 티타늄나이트라이드(TiN)막을 형성시, 450-600℃의 온도를 유지하여 형성하는 것이 바람직하다.
상기 결정 구조의 티타늄실리사이드(TiSi₂)막으로 형성하는 단계에서는, 5-10초의 시간 안에 800-1000℃의 온도까지 가열하는 플래시 급속열처리 방법을 이용 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도면에 도시하지는 않았지만, 반도체 기판(400)의 활성영역에 소정의 공정을 진행하여 게이트 전극을 형성하고, 게이트 전극의 활성영역에 불순물이 주입된 소스/드레인 영역을 가지는 트랜지스터를 형성한다.
다음에 도 4a를 참조하면, 트랜지스터 상부에 형성될 배선을 전기적으로 절연하고자 반도체 기판(400) 전면에 층간절연막(410)을 형성한다. 계속해서 층간절연막(410) 위에 반도체 기판(400)의 활성영역이 선택적으로 개방되는 마스크막 패턴(도시하지 않음)을 형성한다. 다음에 마스크막 패턴을 식각마스크로 층간절연막(410)을 식각하여 반도체 기판(400)의 표면을 노출시키는 컨택홀(420)을 형성하고 마스크막 패턴은 제거한다. 그리고 컨택홀(420) 하부에 생성되는 자연 산화막(도시하지 않음)을 제거하기 위한 세정공정을 진행한다.
다음에 도 4b를 참조하면, 컨택홀(420) 및 반도체 기판(400) 전면에 플라즈 마 화학 기상증착(PECVD)방법을 이용하여 반도체 기판(400)과 인접하는 컨택홀(420) 하부에 비정질의 티타늄실리사이드(TiSi₂)막(440)을 포함하는 티타늄(Ti)막(430)을 형성한다.
이를 위하여 먼저 도 4a의 반도체 기판(400)을 플라즈마 장비 내에 로딩한 후에 질소(N₂) 및 아르곤(Ar) 분위기에서 소스가스로서 사염화티타늄(TiCl₄) 및 수소(H₂)의 혼합가스를 공급하고, 적절한 소스파워를 인가하여 챔버 내에 플라즈마를 형성한다. 다음에 플라즈마 상태로 여기된 이온들이 웨이퍼에 흡착되어 화학 반응하도록 적절한 바이어스 파워를 인가함으로써 티타늄(Ti)막(430)이 컨택홀(420) 및 반도체 기판(400)에 증착되도록 한다. 이때, 종래 기술에서는 비교적 높은 증착 온도로 인해 티타늄(Ti)막(430)이 증착하는 동시에 컨택홀(420) 하부에 결정구조의 티타늄실리사이드(TiSi₂)막이 형성되어 반도체 기판(400) 상에 존재하는 붕소(B)가 상기 티타늄실리사이드(TiSi₂)막의 그레인 바운더리(grain boundary)를 통하여 외부로 쉽게 유출되었다. 따라서 이를 방지하기 위해 증착온도를 통상적으로 사용하는 온도보다 더 낮게, 예를 들어 400-600℃의 온도를 유지하여 컨택홀(420) 하부에 비정질(amorphous phase)의 티타늄실리사이드(TiSi₂)막(440)을 포함하는 티타늄(Ti)막(430)이 형성되도록 한다.
다음에 도 4c를 참조하면, 티타늄(Ti)막(430) 위에 티타늄나이트라이드(TiN)막(450)을 형성한다. 티타늄나이트라이드(TiN)막(450)은 후속 공정에서 상기 티타늄(Ti)막(430)의 일부가 결정 구조의 티타늄실리사이드(TiSi₂)막으로 변환할 경우, 반도체 기판(400)의 내부에 존재하는 붕소(B)가 외부로 유출하는 것을 방지하 는 배리어 역할을 한다. 또한, 상기 티타늄(Ti)막(430)이 후속 공정에서 텅스텐(W)막과 반응하는 것을 방지한다. 이때, 티타늄나이트라이드(TiN)(450)막은 순차적 가스공급 증착(SFD; Sequential flow deposition)방법 또는 원자층 증착(ALD; Atomic layer deposition)방법을 이용하여 치밀하게(dense) 형성하여 배리어 특성을 향상할 수 있다. 또한, 티타늄나이트라이드(TiN)(450)막의 형성시, 상기 티타늄(Ti)(430)막 하부에 위치하는 비정질의 티타늄실리사이드(TiSi₂)막(440)이 결정구조로 변환하는 것을 방지하기 위해 450-600℃로 증착온도를 유지한다. 이때, 티타늄(Ti)막(430)과 티타늄나이트라이드(TiN)막(450)은 인-시튜(in-situ)로 진행할 수 있다.
다음에 도 4d를 참조하면, 티타늄나이트라이드(TiN)막(450)이 형성된 반도체 기판(400)에 급속열처리(RTA; Rapid thermal annealing)공정을 수행한다. 급속열처리 공정은 질소(N₂)가스를 포함하는 어닐링가스를 공급하면서 5-10초의 짧은 시간 안에 800-1000℃의 온도까지 순간적으로 가열하는 플래시 급속열처리(Flash RTA)방법을 이용하여 수행할 수 있다. 그러면, 컨택홀(420) 하부에 형성된 비정질의 티타늄실리사이드(TiSi₂)막(440)은 플래시 급속열처리 공정으로 상전이(phase transition)가 발생하면서 결정 구조의 티타늄실리사이드(TiSi₂)막(460), 즉, 낮은 컨택저항을 갖으면서 열역학적으로 안정한 C54상을 갖는 티타늄실리사이드(TiSi₂)막(460)으로 변화한다. 이때 짧은 시간동안 순간적으로 가열하는 방식인 플래시 급속열처리 방법을 사용할 경우, 높은 온도에서 결정 구조의 티타늄실리사이드(TiSi₂)막(460)으로 변화하면서, 반도체 기판(400) 상에 존재하는 붕소(B)가 상기 티타늄실리사이드(TiSi₂)막(460)의 그레인 바운더리(grain boundary)를 통하여 외부로 쉽게 유출하는 것을 억제할 수 있다. 또한, 급속열처리에 의해 결정 구조의 티타늄실리사이드(TiSi₂)막(460)으로 변화할 때, 치밀하게 형성된 티타늄나이트라이드(TiN)막(450)이 붕소(B)의 외부 유출을 억제하는 배리어 역할을 한다.
다음에 도 4e를 참조하면, 컨택홀(420) 및 결정질 구조의 티타늄실리사이드(TiSi₂)막(460)을 포함하는 반도체 기판(400)을 매립하도록 텅스텐(W)막(470)을 형성한다. 텅스텐(W)막(470)은 화학적기상증착(CVD; Chemical vapor deposition)방법을 이용하여 형성할 수 있다.
다음에 도면에 도시하지는 않았지만, 텅스텐(W)막(470) 위에 하드마스크용 나이트라이드막 및 반사방지막을 형성한 후, 소정의 공정을 거쳐 비트라인을 형성한다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 나타내보인 도면들이다.
먼저, 도 4a에 도시한 바와 같이, 소정의 공정을 진행하여 트랜지스터가 형성되어 있는 반도체 기판(400)에 상기 트랜지스터 상부에 형성될 배선을 전기적으로 절연하는 층간절연막(410)을 형성하고, 층간절연막(410)을 선택적으로 식각하여 반도체 기판(400)의 표면을 노출시키는 컨택홀(420)을 형성한다.
다음에 도 5a를 참조하면, 컨택홀(420) 및 반도체 기판(400) 전면에 플라즈마 화학 기상증착(PECVD)방법을 이용하여 티타늄(Ti)막(430)을 형성한다. 이를 위하여 반도체 기판(400)을 플라즈마 장비 내에 로딩한 후에 질소(N₂) 및 아르곤 (Ar) 분위기에서 소스가스로서 사염화티타늄(TiCl₄) 및 수소(H₂)의 혼합가스를 공급하고, 적절한 소스파워를 인가하여 챔버 내에 플라즈마를 형성한다. 다음에 플라즈마 상태로 여기된 이온들이 웨이퍼에 흡착되어 화학 반응하도록 적절한 바이어스 파워를 인가함으로써 티타늄(Ti)막(430)이 컨택홀(420) 및 반도체 기판(400)에 증착되도록 한다. 이때, 종래 기술에서는 비교적 높은 증착 온도로 인해 티타늄(Ti)막(430)이 증착하는 동시에 컨택홀 하부에 결정구조의 티타늄실리사이드(TiSi₂)막(140, 도 2참조)이 형성되어 반도체 기판(400) 상에 존재하는 붕소(B)가 상기 티타늄실리사이드(TiSi₂)막(140, 도 2참조)의 그레인 바운더리(grain boundary)를 통하여 외부로 쉽게 유출되었다. 따라서 이를 방지하기 위해 증착온도를 통상적으로 사용하는 온도보다 더 낮게, 예를 들어 400-600℃의 온도를 유지하여 반도체 기판(400)과 인접하는 영역에 티타늄실리사이드(TiSi₂)막이 형성되지 않도록 티타늄(Ti)막(430)을 형성한다.
다음에 도 5b를 참조하면, 티타늄(Ti)막(430) 위에 티타늄나이트라이드(TiN)막(450)을 형성한다. 티타늄나이트라이드(TiN)막(450)은 후속 공정에서 상기 티타늄(Ti)막(430)의 일부가 결정 구조의 티타늄실리사이드(TiSi₂)막으로 변환할 경우, 반도체 기판(400)의 내부에 존재하는 붕소(B)가 외부로 유출하는 것을 방지하는 배리어 역할을 한다. 또한, 상기 티타늄(Ti)막(430)이 후속 공정에서 텅스텐(W)막과 반응하는 것을 방지한다. 이때, 티타늄나이트라이드(TiN)(450)막은 순차적 가스공급 증착(SFD; Sequential flow deposition)방법 또는 원자층 증착(ALD; Atomic layer deposition)방법을 이용하여 치밀하게(dense) 형성하여 배리어 특성을 향상 할 수 있다. 또한, 티타늄나이트라이드(TiN)막(450)의 형성시, 상기 티타늄(Ti)막(430)이 결정구조의 티타늄실리사이드(TiSi₂)막으로 변환하는 것을 방지하기 위해 450-600℃로 증착온도를 유지한다. 이때, 티타늄(Ti)막(430)과 티타늄나이트라이드(TiN)막(450)은 인-시튜(in-situ)로 진행할 수 있다.
다음에 도 5c를 참조하면, 티타늄나이트라이드(TiN)막(450)이 형성된 반도체 기판(400)에 급속열처리(RTA; Rapid thermal annealing)공정을 수행한다. 급속열처리 공정은 질소(N₂)가스를 포함하는 어닐링가스를 공급하면서 5-10초의 짧은 시간 안에 800-1000℃의 온도까지 순간적으로 가열하는 플래시 급속열처리(Flash RTA)방법을 이용하여 수행할 수 있다. 그러면, 반도체 기판(400)과 접하고 있는 티타늄(Ti)막(430)의 하부영역이 결정 구조의 티타늄실리사이드(TiSi₂)막(480), 즉, 낮은 컨택저항을 갖으면서 열역학적으로 안정한 C54상을 갖는 티타늄실리사이드(TiSi₂)막(480)으로 변화한다. 이때 짧은 시간동안 순간적으로 가열하는 방식인 플래시 급속열처리 방법을 사용할 경우, 높은 온도에서 결정 구조의 티타늄실리사이드(TiSi₂)막(480)으로 변화하면서, 반도체 기판(400) 상에 존재하는 붕소(B)가 상기 티타늄실리사이드(TiSi₂)막(480)의 그레인 바운더리(grain boundary)를 통하여 외부로 쉽게 유출하는 것을 억제할 수 있다. 또한, 급속열처리에 의해 결정 구조의 티타늄실리사이드(TiSi₂)막(480)으로 변화할 때, 치밀하게 형성된 티타늄나이트라이드(TiN)막(450)이 붕소(B)의 외부 유출을 억제하는 배리어 역할을 한다. 이에 따라 붕소(B)가 외부로 유출되면서 컨택저항이 증가하는 것을 방지할 수 있다.
다음에 도 5d를 참조하면, 컨택홀(420) 및 티타늄나이트라이드(TiN)막(450) 을 포함하는 반도체 기판(400)을 매립하도록 텅스텐(W)막(490)을 형성한다. 텅스텐(W)막(490)은 화학적기상증착(CVD; Chemical vapor deposition)방법을 이용하여 형성할 수 있다.
다음에 도면에 도시하지는 않았지만, 텅스텐(W)막 위에 하드마스크용 나이트라이드막 및 반사방지막을 형성한 후, 소정의 공정을 거쳐 비트라인을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
예를 들어, 상술한 실시예에서는 낮은 온도에서 플라즈마 화학기상 증착방법을 이용하여 금속방지막을 형성하여 반도체 기판 상에 존재하는 불순물의 외부유출을 방지하는 방법에 대하여 기술하였으나, 상기 낮은온도에서 플라즈마 화학기상 증착방법을 이용하는 방법은 통상의 다른 방법을 통하여 불순물의 외부유출을 방지하는 경우에도 이용할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 금속배선 형성방법에 의하면, 금속방지막을 상대적으로 낮은 온도에서 형성함으로써 반도체 기판의 내부에 존재하는 불순물이 외부로 유출하여 컨택저항이 증가하는 것을 억제할 수 있다. 또한, 급속열처리 공정에서 열역학적으로 안정한 상태의 금속방지막으로 변환함으로써 낮은 컨택저항을 확보할 수 있다.
Claims (9)
- 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 선택적으로 제거하여 상기 반도체 기판의 소정영역을 노출시키는 컨택홀을 형성하는 단계;상기 컨택홀 및 반도체 기판 전면에 플라즈마 화학기상증착방법을 이용하여 비정질의 티타늄실리사이드(TiSi₂)막을 포함하는 티타늄(Ti)막을 형성하는 단계;상기 티타늄(Ti)막 위에 티타늄나이트라이드(TiN)막을 형성하는 단계;상기 반도체 기판에 급속열처리를 실시하여 상기 비정질의 티타늄실리사이드(TiSi₂)막을 결정 구조의 티타늄실리사이드(TiSi₂)막으로 형성하는 단계; 및상기 컨택홀 및 반도체 기판을 매립하도록 텅스텐(W)막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서,400-600℃의 온도에서 상기 플라즈마 화학기상증착방법을 진행하여 상기 컨택홀 내의 상기 반도체 기판과 인접하는 영역에 비정질의 티타늄실리사이드(TiSi₂)막을 포함하는 티타늄(Ti)막을 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서,상기 티타늄나이트라이드(TiN)막은 순차적 가스공급 증착(SFD)방법 또는 원자층 증착(ALD) 방법 가운데 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제3항에 있어서,상기 티타늄나이트라이드(TiN)막을 형성시, 450-600℃의 온도로 유지하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서,상기 결정 구조의 티타늄실리사이드(TiSi₂)막으로 형성하는 단계에서는, 5-10초의 시간 안에 800-1000℃의 온도까지 가열하는 플래시 급속열처리 방법을 이용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 선택적으로 제거하여 상기 반도체 기판의 소정영역을 노출시키는 컨택홀을 형성하는 단계;플라즈마 화학기상증착방법을 통해 상기 컨택홀 및 반도체 기판 전면에 티타늄(Ti)막을 형성하되, 상기 티타늄(Ti)막과 반도체 기판의 계면에서는 티타늄실리사이드(TiSi₂)막이 생기지 않도록 형성하는 단계;상기 티타늄(Ti)막 위에 티타늄나이트라이드(TiN)막을 형성하는 단계;상기 반도체 기판에 급속열처리를 실시하여 반도체 기판과 인접하는 티타늄(Ti)막 하부에 결정 구조의 티타늄실리사이드(TiSi₂)막을 형성하는 단계; 및상기 컨택홀 및 반도체 기판을 매립하도록 텅스텐(W)막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제6항에 있어서,상기 티타늄(Ti)막을 형성하는 단계에서는, 400-600℃의 온도를 유지하면서 플라즈마 화학기상증착방법을 이용하여 티타늄(Ti)막과 반도체 기판의 계면에서는 티타늄실리사이드(TiSi₂)막이 생기지 않도록 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제6항에 있어서,상기 티타늄나이트라이드(TiN)막을 형성시, 450-600℃의 온도를 유지하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제6항에 있어서,상기 결정 구조의 티타늄실리사이드(TiSi₂)막으로 형성하는 단계에서는, 5-10초의 시간 안에 800-1000℃의 온도까지 가열하는 플래시 급속열처리 방법을 이용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058787A KR20070003058A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 금속배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058787A KR20070003058A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 금속배선 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070003058A true KR20070003058A (ko) | 2007-01-05 |
Family
ID=37869961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058787A KR20070003058A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070003058A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100880302B1 (ko) * | 2007-03-14 | 2009-01-28 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| KR20160119438A (ko) | 2014-08-07 | 2016-10-13 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 접촉 구조물 및 그 형성방법 |
| WO2018098059A1 (en) * | 2016-11-23 | 2018-05-31 | Applied Materials, Inc. | Deposition of metal films |
-
2005
- 2005-06-30 KR KR1020050058787A patent/KR20070003058A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100880302B1 (ko) * | 2007-03-14 | 2009-01-28 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| KR20160119438A (ko) | 2014-08-07 | 2016-10-13 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 접촉 구조물 및 그 형성방법 |
| US9831183B2 (en) | 2014-08-07 | 2017-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact structure and method of forming |
| US10269713B2 (en) | 2014-08-07 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact structure and method of forming |
| US10756017B2 (en) | 2014-08-07 | 2020-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact structure and method of forming |
| WO2018098059A1 (en) * | 2016-11-23 | 2018-05-31 | Applied Materials, Inc. | Deposition of metal films |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7390743B2 (en) | Methods for forming a structured tungsten layer and forming a semiconductor device using the same | |
| US6927163B2 (en) | Method and apparatus for manufacturing a barrier layer of semiconductor device | |
| US7189641B2 (en) | Methods of fabricating tungsten contacts with tungsten nitride barrier layers in semiconductor devices, tungsten contacts with tungsten nitride barrier layers | |
| US10727119B2 (en) | Process integration approach of selective tungsten via fill | |
| US7709376B2 (en) | Method for fabricating semiconductor device and semiconductor device | |
| US20050158990A1 (en) | Methods of forming metal wiring layers for semiconductor devices | |
| US6465348B1 (en) | Method of fabricating an MOCVD titanium nitride layer utilizing a pulsed plasma treatment to remove impurities | |
| KR100459717B1 (ko) | 반도체 소자의 금속 콘택 형성 방법 | |
| US7259092B2 (en) | Semiconductor device and method for fabricating the same | |
| KR20070003058A (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100788602B1 (ko) | 반도체 소자 및 그 금속 배선 형성 방법 | |
| KR100564426B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100422596B1 (ko) | 캐패시터의 제조 방법 | |
| KR20080102681A (ko) | 실리사이드 형성 방법, 이 방법의 실시에 적합한 박막 형성장치 및 이 장치를 이용한 박막 형성 방법 | |
| US20060078690A1 (en) | Plasma chemical vapor deposition methods | |
| KR20090074561A (ko) | 반도체소자의 컨택 형성방법 | |
| KR100517353B1 (ko) | 반도체 소자의 장벽금속층 형성방법 | |
| KR20000027391A (ko) | 텅스텐질화막 전극을 갖는 캐패시터 형성 방법 | |
| KR100359784B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| US20080070405A1 (en) | Methods of forming metal wiring layers for semiconductor devices | |
| KR100364804B1 (ko) | 반도체 소자의 제조방법 | |
| KR100693878B1 (ko) | 낮은 저항을 갖는 반도체 장치 및 그 제조 방법 | |
| KR20040086858A (ko) | 반도체소자의 비트라인 형성방법 | |
| KR100702780B1 (ko) | 반도체 장치의 배선 형성방법 | |
| JP4106513B2 (ja) | 半導体素子のキャパシタ製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |