KR20080102681A - 실리사이드 형성 방법, 이 방법의 실시에 적합한 박막 형성장치 및 이 장치를 이용한 박막 형성 방법 - Google Patents

실리사이드 형성 방법, 이 방법의 실시에 적합한 박막 형성장치 및 이 장치를 이용한 박막 형성 방법 Download PDF

Info

Publication number
KR20080102681A
KR20080102681A KR1020070049410A KR20070049410A KR20080102681A KR 20080102681 A KR20080102681 A KR 20080102681A KR 1020070049410 A KR1020070049410 A KR 1020070049410A KR 20070049410 A KR20070049410 A KR 20070049410A KR 20080102681 A KR20080102681 A KR 20080102681A
Authority
KR
South Korea
Prior art keywords
substrate
silicide
chamber
degas
thin film
Prior art date
Application number
KR1020070049410A
Other languages
English (en)
Inventor
임홍주
최대준
이종석
Original Assignee
주식회사 아이피에스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아이피에스 filed Critical 주식회사 아이피에스
Priority to KR1020070049410A priority Critical patent/KR20080102681A/ko
Publication of KR20080102681A publication Critical patent/KR20080102681A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H01L21/67742—Mechanical parts of transfer devices

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Robotics (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

실리사이드 형성 방법, 이 방법의 실시에 적합한 박막 형성 장치 및 이 장치를 이용한 박막 형성 방법에 관한 것이다. 고속을 요구하는 반도체 소자의 경우 소자 내의 저항을 최소화하기 위해서 실리사이드 형성이 요구된다. 그러나 종래의 실리사이드 형성 방법은 기판 표면 상태에 의한 영향을 배제하기 어렵다. 본 발명에 따른 실리사이드 형성 방법에서는 디개스(degas) 단계를 도입한다. 이에 따라 기판 표면 상태가 실리사이드 형성에 최적화됨으로써 실리사이드 형성이 용이해진다. 본 발명에 따른 박막 형성 장치는 디개스 챔버와 공정 챔버를 구비한 것으로, 이러한 실리사이드뿐만 아니라 반도체 공정에 필요한 각종 박막 형성에 유용하다.

Description

실리사이드 형성 방법, 이 방법의 실시에 적합한 박막 형성 장치 및 이 장치를 이용한 박막 형성 방법 {Method of forming silicide, apparatus for forming thin film and method of forming thin film using the same}
도 1은 본 발명에 따른 실리사이드 형성 방법의 바람직한 일 실시예의 순서도이다.
도 2는 본 발명에 따른 박막 형성 장치의 개략도이다.
도 3a 및 도 3b는 본 발명에 따른 실리사이드 형성 방법의 구현예를 설명하기 위한 단면도들이다.
도 4a 및 도 4b는 본 발명에 따른 실리사이드 형성 방법의 다른 구현예를 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 설명>
10...박막 형성 장치 15...디개스 챔버
20...공정 챔버 25...로봇 암
30...트랜스퍼 챔버 35...반입 로드락 챔버
40...반출 로드락 챔버
본 발명은 박막 형성 방법 및 장치에 관한 것으로, 보다 상세하게는 저저항 요소로서 실리사이드(silicide)를 형성하는 방법 및 이 방법의 실시에 적합한 박막 형성 장치에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터 게이트의 CD(critical dimension)도 작아지고 있다. 이에 따라, 게이트 면적의 감소로 인하여 게이트의 저항이 증가하게 된다. 증가된 게이트 저항은 반도체 소자의 동작 스위칭 속도를 느리게 하는 문제 등을 유발한다.
CD가 작아진 게이트에서 게이트의 저항을 줄이기 위한 방법의 일례로서, 게이트에 실리사이드를 형성하는 기술이 있다. 잘 알려진 바와 같이, 실리사이드는 폴리실리콘 위에 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 코발트(Co), 니켈(Ni) 등의 금속을 스퍼터링 등의 물리적인 증착 방법으로 적층한 후, 열처리로서 RTA(Rapid Thermal Annealing)를 수행함으로써 형성하는 금속과 실리콘의 합금이다.
또한, 티타늄 실리사이드, 코발트 실리사이드 등 금속 실리사이드는 반도체 소자의 콘택 플러그(contact plug)에서의 접촉 저항을 감소시키기 위해 실리콘 기판에 형성된다. 그러나, 반도체 소자의 미세화에 따른 CD와 콘택부의 면적 감소에 따라 티타늄 실리사이드 형성이 점점 어려워지고 있으며, 코발트 실리사이드는 미세한 자연 산화막에 의해서도 표면 저항이 크게 영향받는 문제점이 있다.
또한, 실리사이드 형성을 위한 금속 증착 이전에 실리콘 기판 또는 폴리실리 콘 표면에 있는 자연 산화막을 반드시 제거해야 한다. 자연 산화막이 제거되지 않은 상태에서 실리사이드 형성을 위한 금속이 증착되면 열처리에 의한 실리사이드 형성 공정에서 이 자연 산화막이 확산 배리어(diffusion barrier)로 작용하여 실리사이드의 형성을 방해한다.
한편, 물리적인 증착 방법을 이용한 금속 증착과 열처리라는 2 단계에 의한 실리사이드 형성 대신에 화학적인 증착 방법으로 실리사이드 형태로 직접 증착하거나 실리콘 기판과의 반응으로 형성하는 방법이 사용되고 있다. 예컨대, PECVD를 이용하여 실리콘 기판에 티타늄을 증착하는 경우 실리콘 기판의 실리콘과 증착된 티타늄이 반응하여 티타늄 실리사이드가 형성된다.
그러나 최근에 디자인 룰(design rule)이 급격히 줄어들고 또한 열적 부담(thermal budget)의 문제로 인해 공정 온도도 점점 낮아지는 추세에서 기판의 표면 상태는 실리사이드 형성에 중요한 변수로 작용할 수 있다. 특히 저온에서 PECVD로 티타늄을 증착할 경우 자연 산화막 또는 수분이 티타늄 실리사이드의 형성을 방해할 수 있다.
현재는 PECVD로 티타늄을 증착하기 전에 불산(HF)으로 습식 세정(wet cleaning)하여 실리콘 및 폴리 실리콘 표면에 존재하는 자연 산화막을 제거한다. 그러나 습식 세정 후, 티타늄 증착 이전에 실리콘 기판이 다시 공기 중에 노출되기 때문에 실리콘 기판 표면에 자연 산화막이 다시 성장된다. 따라서, 공정간의 시간 지연 관리가 반드시 필요하게 된다. 특히 저온으로 갈수록 실리콘 기판의 표면 상태의 의존성은 더욱 커질 것으로 생각된다. 또한 콘택 공정에서는 수분이 더욱 많 이 남아 있을 것이므로 세심한 관리가 필요하다.
본 발명이 이루고자 하는 기술적 과제는 초고집적 반도체 소자에 필요한 균일하고 낮은 저항을 갖는 실리사이드를 형성하는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 실리사이드 형성에 적합한 박막 형성 장치를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 이러한 박막 형성 장치를 이용한 박막 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 실리사이드 형성 방법은, 기판을 전 열처리(pre-heating)함으로써 진행하는 디개스(degas) 단계, 및 상기 기판 상에 화학적인 증착 방법으로 실리사이드를 형성하는 단계를 포함한다.
여기서 말하는 화학적인 증착 방법이란 종래의 물리적인 증착 방법에 대비되는 것으로, 화학기상증착(CVD) 및 원자층증착(ALD)을 포함한다. 또한, 여기에는 열적인 방법뿐만 아니라 플라즈마를 이용한 방법인 PECVD 및 PEALD도 포함된다. 상기 실리사이드를 형성하는 데에 있어서, 실리콘 기판 위에 금속을 증착하여 기판의 실리콘과 증착된 금속을 반응시켜 금속 실리사이드를 형성하거나, 금속 소스와 실리콘 소스를 모두 기상으로 공급하여 소스간의 반응을 통해 금속 실리사이드를 증착할 수도 있다.
이 때, 상기 디개스 단계는 펌핑하는 상태에서 상기 기판으로부터 아웃개 싱(outgassing)되는 가스를 제거하는 것이거나, N2, H2, Ar 및 NH3 중 적어도 어느 하나의 가스를 공급하면서 진행하는 것일 수 있다.
그리고, 상기 디개스 단계는 100℃~450℃에서 진행하는 것일 수 있다. 더욱 바람직하게는 100℃~300℃에서 진행할 수 있다. 이 때, 상기 디개스 단계는 디개스 챔버에서 진행하고 상기 실리사이드 형성 단계는 상기 기판을 공정 챔버로 이송시켜 실리사이드를 형성하는 것일 수 있다. 그러할 경우, 상기 디개스 챔버에서 상기 공정 챔버로의 상기 기판 이송은 로봇 암을 이용하는 것이 바람직하며, 상기 디개스 챔버에서 상기 공정 챔버로의 상기 기판 이송시 상기 기판의 온도를 디개스 진행시 유지한 온도, 즉 100℃~450℃로 유지하는 것이 바람직하다.
본 발명에 따른 실리사이드 형성 방법에 있어서, 상기 실리사이드는 티타늄 실리사이드, 코발트 실리사이드 등 금속 실리사이드이며, 상기 금속 실리사이드 형성을 위해 CVD 또는 PECVD, ALD 또는 PEALD의 증착 방법을 이용할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 박막 형성 장치는, 기판을 전 열처리하는 디개스 챔버, 기판 상에 화학적인 증착 방법으로 성막하는 장소를 제공하는 공정 챔버, 및 상기 디개스 챔버 및 공정 챔버와 인접하게 배치되며 기판 이송에 사용되는 로봇 암을 구비하는 트랜스퍼 챔버를 포함한다.
여기서, 상기 로봇 암은 히터를 포함하는 것이 바람직하다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 박막 형성 방법은, 로봇 암에 히터가 포함된 본 발명에 따른 박막 형성 장치를 이용한 박막 형성 방법으로서, 디개스 챔버에서 기판에 대한 디개스 수행 후 로봇 암을 이용하여 상기 기판을 공정 챔버로 이송시켜 박막을 형성하되, 상기 디개스 챔버에서 상기 공정 챔버로의 상기 기판 이송시 상기 기판의 온도를 100℃~450℃로 유지하는 것을 특징으로 한다.
본 발명에 따르면, 초고집적 반도체 소자에 필요한 균일하고 낮은 저항을 갖는 실리사이드를 형성할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
도 1은 본 발명에 따른 실리사이드 형성 방법의 바람직한 일 실시예의 순서도이고, 도 2는 본 발명에 따른 박막 형성 장치의 개략도로서, 도 2에 도시한 장치는 도 1의 방법을 수행하는 데에 적합하다. 먼저 도 1을 참조하여 본 발명에 따른 실리사이드 형성 방법의 바람직한 일 실시예를 간략히 설명한 후 도 2의 박막 형성 장치를 더 참조하여 상세히 설명하기로 한다.
본 발명에 따른 실리사이드 형성 방법을 보면, 도 1에 도시한 바와 같이, 기판을 전 열처리(pre-heating)함으로써 디개스(degas) 단계를 진행한다(단계 s1). 단계 s1 전에 기판 전면을 불산(HF) 수용액으로 습식 세정하여 표면에 존재하는 자연 산화막을 제거하는 단계를 수행할 수 있다.
디개스 단계(s1)는 펌핑하는 상태에서 기판으로부터 아웃개싱(outgassing)되는 가스를 제거하는 것이거나, N2, H2, Ar 및 NH3 중 적어도 어느 하나의 가스를 공급하면서 진행하는 것일 수 있다. 그리고, 디개스 단계(s1)는 100℃~450℃에서 진행하는 것일 수 있다. 디개스 온도가 너무 낮은 경우에는 디개스의 효과가 불충분하며 디개스 온도가 너무 높은 경우에는 원하지 않은 상태 변화(예컨대 이미 형성한 배선의 열화 등)를 가져올 수 있다. 따라서, 기판의 표면 상태(실리콘 기판 상태인지, 절연막이나 배선 등이 형성된 상태인지) 및 후속 공정의 특성(예컨대, 공정 온도가 저온인지, 공정 온도가 고온인지) 등을 고려하여 디개스 온도를 정하도록 하며, 예컨대, 200℃의 온도에서 40초 정도의 디개스를 진행하거나, 300℃ 이상의 온도에서 300초 이상 디개스를 진행할 수도 있다. 디개스에 의하여, 기판 표면에서 수분 등의 불순물이 제거된다.
그런 다음, 디개스한 기판 상에 화학적인 증착 방법으로 실리사이드를 형성한다(단계 s2). 실리사이드는 티타늄 실리사이드, 코발트 실리사이드 등 금속 실리사이드이며, 상기 금속 실리사이드 형성을 위하여 CVD 또는 PECVD, ALD 또는 PEALD의 증착 방법을 이용할 수 있다. 예컨대, 티타늄 실리사이드 형성을 위해서는 CVD 또는 PECVD를, 코발트 실리사이드 형성을 위해서는 CVD 또는 ALD를 이용할 수 있다. 그리고, 실리콘 기판 상에 직접 금속을 증착하는 것에 의해 실리콘 기판으로부터의 실리콘과 증착된 금속을 반응시켜 금속 실리사이드를 형성할 수도 있고, 실리콘 소스 가스와 금속 소스 가스를 기상으로 공급하여 금속 실리사이드를 직접 증착 할 수도 있다.
이와 같이 본 발명에서는, 디개스 단계를 수행함으로써 기판 표면으로부터 수분 등의 불순물을 제거하여 표면 상태를 실리사이드 형성에 최적화된 상태로 유지함으로써, 화학적인 증착 방법으로 실리사이드를 쉽게 형성할 수 있다. 또한, 물리적인 증착 방법에 의한 금속 증착과 RTA라는 복잡한 공정 없이 간단한 방법에 의해 초고집적 반도체 소자에 필요한 균일하고 낮은 저항을 갖는 실리사이드를 형성할 수 있게 된다.
디개스 단계(s1)와 실리사이드 형성 단계(s2)는 하나의 챔버 안에서 순차적으로 진행될 수도 있지만, 디개스 단계(s1)의 온도와 압력, 실리사이드 형성 단계(s2)의 공정 온도와 압력이 서로 상이하므로, 도 2에 도시한 바와 같은 장치를 이용하여 디개스 단계(s1)와 실리사이드 형성 단계(s2)를 서로 다른 챔버 안에서 진행하는 것이 바람직하다.
이제 도 2를 참조하면, 도 2에 도시한 박막 형성 장치(10)는 디개스 챔버(15), 공정 챔버(20), 및 로봇 암(25)을 구비하는 트랜스퍼 챔버(30)를 포함한다. 또한, 멀티 챔버형의 공정 장비가 구비할 수 있는, 가공 전의 기판이 적재되는 반입 로드락 챔버(35)와 가공 후의 기판이 적재되는 반출 로드락 챔버(40)가 더 구비될 수 있다. 반입 로드락 챔버(35)는 기판의 환경을 대기압에서 진공 상태로, 반출 로드락 챔버(40)는 기판의 환경을 진공에서 대기압 상태로 바꾸는 기판의 중간 대기 장소이다.
디개스 챔버(15)는 반입 로드락 챔버(35)로부터 기판을 받아 기판을 소정 온 도로 전 열처리할 수 있는 히터가 구비된 전 열처리 전용의 챔버이다. 기판이 스테이지(미도시)에 장착되면 히터의 복사열 등을 이용해 기판을 가열하여 기판 표면에 존재하는 수분 등을 제거하게 된다. 히터는 예컨대 할로겐 램프 또는 자외선 램프이다. 또한, 디개스 챔버(15)에는 진공압형성장치(미도시)가 설치되어서, 펌핑으로 아웃개싱되는 가스를 뽑아내거나, 적절한 분위기 가스를 공급할 수 있도록 가스 공급 장치가 구비될 수 있다.
공정 챔버(20)는 디개스 챔버(15)로부터 디개스가 진행된 기판을 이송받아 그 기판 상에 화학적인 증착 방법, 예컨대 CVD, PECVD, ALD, PEALD 등으로 성막하는 장소를 제공하며, 히터를 이용해 소정의 공정 온도로 유지되는 것일 수 있다. 또한, 공정 챔버(20)에도 진공압형성장치(미도시)가 설치되어서 박막 형성과 같은 처리에 적합한 진공 상태로 유지되며, 박막 형성을 위한 반응 가스를 공급할 수 있도록 가스 공급 장치가 구비된다.
트랜스퍼 챔버(30)는 디개스 챔버(15) 및 공정 챔버(20)와 인접하게 배치되어 있으며, 진공압형성장치(미도시)가 설치되어서, 공정 챔버(20)의 진공압 손실을 적게 하기 위한 진공 상태로 유지된다.
트랜스퍼 챔버(30) 안에 구비된 로봇 암(25)은 기판 이송에 사용되는데, 구체적으로는 디개스 챔버(15)와 트랜스퍼 챔버(30) 사이, 공정 챔버(20)와 트랜스퍼 챔버(30) 사이에 설치된 슬릿(slit) 게이트(미도시)를 통하여 선택적으로 디개스 챔버(15) 또는 공정 챔버(20)로 기판을 로딩/언로딩한다.
고온에서 진행하는 반도체 공정은 일반적으로 기판이 고온의 공정 챔버에 안 착했을 때 전 열처리를 하게 되는데 이 때, 기판이 충분히 가열되기 위해서는 장시간 대기해야 하는 문제가 있다. 또한 차가운 기판이 고온의 공정 챔버 안의 스테이지에 안착했을 때 히터 파워가 급격히 증가하면서 히터에 손상(damage)을 줄 수 있다.
따라서, 본 발명에 따른 박막 형성 장치(10)는 전 열처리 전용의 디개스 챔버(15)를 두어 디개스 챔버(15)에서 소정 온도, 예컨대 100℃ 이상으로 기판 가열을 한 후, 가열된 기판을 로봇 암(25)을 이용해 공정 챔버(20)로 이송함으로써 공정 챔버(20)에서의 장시간 대기 및 히터 손상을 배제하는 효과가 있다.
한편, 디개스 챔버(15)에서 가열된 기판을 공정 챔버(20)로 이송하는 동안 트랜스퍼 챔버(30)에서 다시 온도가 낮아지게 되고 이렇게 온도가 낮은 기판이 공정 챔버(20)로 들어가면 낮은 온도를 높여주는 시간이 필요하게 될 우려가 있다. 또한, 기판 가열이 충분하지 못하면, 공정 챔버(20)에서 예컨대 실리콘 기판 상에 티타늄 증착시 티타늄 실리사이드 형성이 덜 될 수 있다. 특히 공정 챔버(20)에서 600℃ 이상의 고온 공정을 진행하는 경우 기판의 온도는 더욱 중요한 요인으로 작용한다.
따라서, 트랜스퍼 챔버(30) 자체를 별도로 가열하지 않더라도 로봇 암(25)은 히터(27)를 포함하게 구성하는 것이 바람직하다. 로봇 암(25) 자체가 가열되므로 기판 이송시 기판의 온도 저하를 억제하는 효과가 있다.
한편, 도 2에서는 반입 로드락 챔버 및 반출 로드락 챔버와 같이 한 쌍의 로드락 챔버를 구비하고 디개스 챔버가 하나, 공정 챔버가 하나인 경우를 예로 들어 설명하였으나, 로드락 챔버는 반입/반출 겸용으로 하나만 구비될 수도 있고, 디개스 챔버 및 공정 챔버는 둘 이상씩 구비될 수도 있다. 또한, 트랜스퍼 챔버가 두 개 이상이고 각각의 트랜스퍼 챔버에 하나 이상의 디개스 챔버와 공정 챔버가 연결되는 장치의 구성도 얼마든지 본 발명의 범위 내에서 가능하다.
다음에는 이러한 박막 형성 장치(10)를 이용하여 실리사이드를 형성하는 방법에 대하여 상세히 살펴본다.
작업자 또는 반입 로드락 챔버(35) 내부에 설치되는 자동 이송장치 등이 기판 카세트 또는 풉(FOUP : Front Open Unified Pod)과 같은 기판 캐리어 내에 적재된 기판을 반입 로드락 챔버(35)로 이송하게 된다. 반입 로드락 챔버(35)가 밀폐된 후 진공 상태에 도달하면, 기판이 트랜스퍼 챔버(30)에 구비된 로봇 암(25)으로 옮겨지고, 로봇 암(25)은 디개스 챔버(15)로 기판을 이송한다.
디개스 챔버(15) 내에 기판이 이송되면 슬릿 게이트가 밀폐된 후 진공 상태에서 디개스가 수행된다. 펌핑하는 상태에서 아웃개싱되는 가스를 제거하거나, N2, H2, Ar 또는 NH3와 같은 분위기 가스를 공급하면서 진행한다. 온도는 100℃~450℃에서 진행한다.
디개스 단계가 완료된 기판은 다시 로봇 암(25)에 의해 공정 챔버(20)로 이송된다. 이 때 로봇 암(25)의 히터(27)를 이용해 디개스 챔버(15)에서 가열된 기판 온도를 유지하면서 공정 챔버(20)로 이송하는 것이 바람직하며, 예컨대 기판의 온도를 100℃~450℃로 유지하는 것이 바람직하다. 공정 챔버(20) 내에 기판이 이송되 면 슬릿 게이트가 밀폐된 후 진공 상태에서 화학적인 증착 방법에 의해 실리사이드 형성이 수행된다.
예컨대, 실리콘 기판에 티타늄 실리사이드를 형성하는 경우에는 티타늄 소스 가스를 공급하여 CVD 또는 PECVD에 의하여 티타늄을 증착하는 것에 의해 실리콘 기판과 증착된 티타늄간의 반응으로 티타늄 실리사이드를 형성할 수가 있고, 코발트 실리사이드를 형성하는 경우에는 코발트 소스 가스를 공급하여 CVD 또는 ALD에 의하여 코발트를 증착하는 것에 의해 실리콘 기판과 증착된 코발트간의 반응으로 코발트 실리사이드를 형성할 수 있다. 이렇게 실리콘 기판 상에 실리사이드를 직접 형성하는 경우가 아니라면 금속 소스 가스와 함께 실리콘 소스 가스도 공급하여 금속 소스와 실리콘 소스간에 반응이 이루어지도록 한다.
실리사이드 형성이 완료된 기판은 다시 로봇 암(25)에 의해 역이송되어 반출 로드락 챔버(40)에 적재된다.
한편, 본 발명에 따른 박막 형성 장치(10)는 바람직하게는 실리사이드의 형성에 이용되지만, 기판의 표면 상태 등이 증착에 영향을 미치는 다른 종류의 박막 형성에도 유용하게 이용될 수 있다. 예컨대 이 박막은 절연막, 금속막, 금속의 질화막, 금속의 산화막 등일 수 있으며 일반적으로 반도체 소자의 제조 공정에서 성막이 되는 모든 종류의 박막이 이에 해당될 수 있다.
요약하면, 본 발명에 따른 박막 형성 장치(10)를 이용한 박막 형성 방법은, 디개스 챔버(15)에서 기판에 대한 디개스 수행 후 로봇 암(25)을 이용하여 기판을 공정 챔버(20)로 이송시켜 박막을 형성하되, 디개스 챔버(15)에서 공정 챔버(20)로 의 기판 이송시 로봇 암(25)에 포함된 히터(27)를 이용해 기판의 온도를 100℃~450℃로 유지하는 것을 특징으로 한다. 디개스 챔버(15)에서 가열된 기판의 온도를 유지하여 공정 챔버(20)에 이송함으로써, 공정 챔버(20)에서의 장시간 대기 및 히터 손상을 배제하는 효과가 있다.
도 3a 내지 도 3b는 본 발명에 따른 실리사이드 형성 방법의 구현예를 설명하기 위한 단면도들이다.
먼저, 도 3a와 같이, 기판(100) 상에 게이트 산화막(120)을 형성한 다음, 본 발명에 따른 실리사이드 형성 방법에서의 디개스 단계를 수행하여 불순물 등을 제거한다. 게이트 산화막(120)은 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 탄탈륨 산화막, 란타늄 산화막 등의 산화막을 CVD 또는 ALD 등의 방법으로 증착하여 형성할 수 있다.
그런 다음, 게이트 산화막(120) 상에 화학적인 증착 방법으로 실리사이드층(130)을 형성한다. 실리사이드층(130)은 코발트 실리사이드, 니켈 실리사이드 등을 CVD 또는 ALD의 방법으로 증착하여 형성할 수 있다. 이 경우는 게이트 산화막(120)이 존재하여 기판(100)으로부터 실리콘 소스가 제공되지 않으므로 코발트나 니켈과 같은 금속 소스 가스와 더불어 실리콘 소스 가스를 공급해야 한다. 디개스를 진행하였기 때문에 기판(100) 표면 상태, 더 정확하게는 게이트 산화막(120) 표면 상태가 실리사이드 형성에 최적화되어 있고, 이에 따라 실리사이드가 쉽게 형성이 된다. 실리사이드층(130)의 두께는 형성하려는 게이트의 CD나 높이 등을 고려하여 결정한다.
다음에, 실리사이드층(130) 상에 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각마스크로 하여 실리사이드층(130)을 식각함으로써 도 3b와 같이, 실리사이드로 이루어진 게이트(130')를 형성한다. 그런 다음, 감광막 패턴을 제거한다. 이와 같은 구현예에 의하면 실리사이드로 이루어진 게이트를 용이하게 형성하여 저항이 낮은 반도체 소자를 제조할 수 있다.
도 4a 및 도 4b는 본 발명에 따른 실리사이드 형성 방법의 다른 구현예를 설명하기 위한 단면도들이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 크기가 점점 축소(scale down)되고 있다. 이와 같이 트랜지스터가 축소되면 소오스/드레인 영역과 같은 활성영역의 접합 깊이 또한 얕게 형성하여야 트랜지스터의 전기적인 특성을 개선시킬 수 있다. 이렇게 얕은 활성영역 상에 콘택 플러그를 형성하고 후속 열공정을 거치면, 콘택 플러그 내의 금속 원자들이 활성영역 및 그 아래의 실리콘 기판 내부로 침투(penetrating)하는 접합 스파이킹(junction spiking) 현상이 발생하여 반도체 소자의 오동작을 유발한다. 따라서, 콘택 플러그와 활성영역 사이에 장벽금속막을 형성함으로써, 콘택 플러그 내의 금속 원자들이 활성영역 및 실리콘 기판으로 확산하는 현상을 억제시키는 방법이 널리 사용되고 있다. 이러한 장벽금속막으로서 티타늄막과 티타늄 질화막의 복합막을 많이 사용하고 있는데, 특히 티타늄막은 실리콘 기판의 실리콘 원자와 반응하여 저항이 낮은 티타늄 실리사이드층을 형성하며, 활성영역과 콘택 플러그가 오믹 콘택을 이루게 한다.
앞서 언급한 바와 같이 종래에는 물리적인 증착 방법으로 티타늄을 증착한 후에 RTA하여 티타늄막과 실리콘 기판의 계면에 티타늄 실리사이드를 형성하였다. 그러나, 반도체 소자의 집적도 증가에 따라 콘택홀의 어스펙트 비(aspect ratio)가 커지면서 단차도포성(step-coverage)이 취약한 물리적인 증착 방법 방식으로는 콘택홀의 바닥에 균일하게 티타늄을 증착하는 것이 어려워지게 되었다. 이 때문에, 본 발명에서와 같은 화학적인 증착 방법을 이용하는 실리사이드 형성 방법이 유리하다.
먼저 도 4a를 참조하면, 실리콘 기판(200) 상에 기판(200)의 활성영역(210)을 노출시키는 콘택홀(230)이 한정되도록 절연막 패턴(220)을 형성한다. 이어서, 절연막 패턴(220)이 형성된 결과물을 HF 수용액으로 습식 세정하여 활성영역(210)에 형성되어 있는 자연 산화막을 제거한다.
그런 다음, 디개스를 진행하고 나서 티타늄막(240)을 형성한다. 절연막 패턴(220)은 PSG, BPSG 또는 PE-TEOS일 수 있으며, 그 종류에 따라 아웃개싱되는 가스량이 각각 다르므로 적절한 디개스 조건을 확립해야 한다. 티타늄막(240)은 CVD 또는 PECVD에 의하여 티타늄을 증착하여 형성하며, CVD 또는 PECVD 공정은 티타늄 실리사이드가 형성되기에 충분한 고온에서 진행되므로, 티타늄의 증착과 동시에 증착된 티타늄과 기판(200)의 실리콘 원자와 반응하여 티타늄 실리사이드가 형성이 된다.
이에 따라, 티타늄막(240)과 기판(200)의 계면, 즉 활성영역(210) 상에 오믹 콘택층으로서 저항이 낮은 티타늄 실리사이드층(240a)이 형성된다. 일정 두께 이상의 티타늄막(240)을 형성하면 티타늄 실리사이드층(240a) 위로 티타늄막(240)이 유 지된다.
이와 같이 본 발명에 따르면, 특히 콘택부 면적이 작을수록 습식 세정 후 수분이 많이 남게 되는 콘택 공정에서도 디개스를 적용함으로써 기판 표면 의존성없이 실리사이드를 형성할 수 있다.
도 4b를 참조하면, 도 4a의 결과물을 질소 가스 분위기에서 어닐링한다. 이에 따라 절연막 패턴(220)의 상면과 콘택홀(230)의 내벽에 남아있는 티타늄막(240)으로부터 티타늄 질화막(240b)이 형성된다. 티타늄막(240)이 완전히 질화되지 않은 경우에는 도 4b에서와 같이 티타늄막(240)이 잔류하여 티타늄막(240)/티타늄 질화막(240b)이 장벽금속막으로서 기능한다. 만약, 티타늄막(240)이 전부 질화되는 경우에는 티타늄 질화막(240b)만이 장벽금속막으로서 기능할 것이다. 한편, 티타늄막(240)을 형성하기 위한 티타늄 소스를 그대로 유입시키면서 여기에 질소 소스로서 NH3 가스를 추가하여 CVD 방식으로 티타늄 질화막(240b)을 형성할 수도 있음은 물론이다. 후속적으로 콘택홀(230) 내에 텅스텐 등의 도전 물질을 매립하여 콘택 플러그(250)를 완성한다. 도전 물질의 증착 및 평탄화 과정에서 절연막 패턴(220) 상면의 장벽금속막 부분도 제거된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 바와 같이, 본 발명에 따른 실리사이드 형성 방법, 박막 형성 장치, 그리고 이것을 이용한 박막 형성 방법은 디개스와 화학적인 증착 방법(예컨대, CVD, PECVD, ALD, PEALD)의 새로운 조합이다.
본 발명에 따른 실리사이드 형성 방법에서는 공정 온도가 점점 낮아지는 추세에서 디개스를 이용하여 실리콘 기판의 표면 상태를 제어하여 실리사이드를 형성한다. 디개스 단계를 수행함으로써 화학적인 증착 방법으로 실리사이드를 쉽게 형성할 수 있다. 그리고, 물리적인 증착 방법을 이용한 금속 증착과 RTA라는 복잡한 공정을 거쳐야 하는 종래와 달리, 간단한 방법에 의해 초고집적 반도체 소자에 필요한 균일하고 낮은 저항을 갖는 실리사이드를 형성할 수 있다.
종래에는 자연 산화막을 제거하는 습식 세정 후, 금속 증착까지의 시간 지연 관리가 반드시 필요하나, 본 발명에 따르면 디개스를 도입하여 기판 표면 상태를 제어하므로 시간 지연 관리가 덜 엄격해진다. 또한, 습식 세정 후 수분이 많이 남게 되는 콘택 공정에서도 기판 표면 의존성없이 실리사이드를 형성할 수 있다.
뿐만 아니라, 본 발명에 따른 박막 형성 장치는 본 발명에 따른 실리사이드 형성 방법을 수행하는 데에 적합하지만, 기타 다른 종류의 박막 형성에도 유용하게 이용될 수 있다. 특히, 디개스 챔버에서 가열된 기판의 온도를 유지하여 공정 챔버에 이송함으로써, 공정 챔버에서의 장시간 대기 및 히터 손상을 배제하는 효과가 있다.

Claims (10)

  1. 기판을 전 열처리(pre-heating)함으로써 진행하는 디개스(degas) 단계; 및
    상기 기판 상에 화학적인 증착 방법으로 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 실리사이드 형성 방법.
  2. 제1항에 있어서, 상기 디개스 단계는 펌핑하는 상태에서 아웃개싱(outgassing)되는 가스를 제거하는 것을 특징으로 하는 실리사이드 형성 방법.
  3. 제1항에 있어서, 상기 디개스 단계는 N2, H2, Ar 및 NH3 중 적어도 어느 하나의 가스를 공급하면서 진행하는 것을 특징으로 하는 실리사이드 형성 방법.
  4. 제1항에 있어서, 상기 디개스 단계는 100℃~450℃에서 진행하는 것을 특징으로 하는 실리사이드 형성 방법.
  5. 제4항에 있어서, 상기 디개스 단계는 디개스 챔버에서 진행하고, 상기 실리사이드를 형성하는 단계는 상기 기판을 공정 챔버로 이송시켜 실리사이드를 형성하는 것을 특징으로 하는 실리사이드 형성 방법.
  6. 제5항에 있어서, 상기 디개스 챔버에서 상기 공정 챔버로의 상기 기판 이송은 로봇 암을 이용하는 것을 특징으로 하는 실리사이드 형성 방법.
  7. 제5항 또는 제6항에 있어서, 상기 디개스 챔버에서 상기 공정 챔버로의 상기 기판 이송시 상기 기판의 온도를 100℃~450℃로 유지하는 것을 특징으로 하는 실리사이드 형성 방법.
  8. 기판을 전 열처리하는 디개스(degas) 챔버;
    기판 상에 화학적인 증착 방법으로 성막하는 장소를 제공하는 공정 챔버; 및
    상기 디개스 챔버 및 공정 챔버와 인접하게 배치되며 기판 이송에 사용되는 로봇 암을 구비하는 트랜스퍼 챔버를 포함하는 것을 특징으로 하는 박막 형성 장치.
  9. 제8항에 있어서, 상기 로봇 암은 히터를 포함하는 것을 특징으로 하는 박막 형성 장치.
  10. 제9항 기재의 박막 형성 장치를 이용한 박막 형성 방법으로서,
    디개스 챔버에서 기판에 대한 디개스 수행 후 로봇 암을 이용하여 상기 기판을 공정 챔버로 이송시켜 박막을 형성하되, 상기 디개스 챔버에서 상기 공정 챔버 로의 상기 기판 이송시 상기 기판의 온도를 100℃~450℃로 유지하는 것을 특징으로 하는 박막 형성 방법.
KR1020070049410A 2007-05-21 2007-05-21 실리사이드 형성 방법, 이 방법의 실시에 적합한 박막 형성장치 및 이 장치를 이용한 박막 형성 방법 KR20080102681A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070049410A KR20080102681A (ko) 2007-05-21 2007-05-21 실리사이드 형성 방법, 이 방법의 실시에 적합한 박막 형성장치 및 이 장치를 이용한 박막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070049410A KR20080102681A (ko) 2007-05-21 2007-05-21 실리사이드 형성 방법, 이 방법의 실시에 적합한 박막 형성장치 및 이 장치를 이용한 박막 형성 방법

Publications (1)

Publication Number Publication Date
KR20080102681A true KR20080102681A (ko) 2008-11-26

Family

ID=40288322

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070049410A KR20080102681A (ko) 2007-05-21 2007-05-21 실리사이드 형성 방법, 이 방법의 실시에 적합한 박막 형성장치 및 이 장치를 이용한 박막 형성 방법

Country Status (1)

Country Link
KR (1) KR20080102681A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015048144A1 (en) * 2013-09-26 2015-04-02 Applied Materials, Inc Mixed-platform apparatus, systems, and methods for substrate processing
KR20150073724A (ko) * 2013-12-23 2015-07-01 주식회사 에스에프에이 스퍼터 시스템

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015048144A1 (en) * 2013-09-26 2015-04-02 Applied Materials, Inc Mixed-platform apparatus, systems, and methods for substrate processing
CN105580124A (zh) * 2013-09-26 2016-05-11 应用材料公司 用于基板处理的混合平台式设备、系统以及方法
US9717147B2 (en) 2013-09-26 2017-07-25 Applied Materials, Inc. Electronic device manufacturing system
TWI629739B (zh) * 2013-09-26 2018-07-11 應用材料股份有限公司 用於基板處理的混合平台式裝置、系統，以及方法
US10595415B2 (en) 2013-09-26 2020-03-17 Applied Materials, Inc. Electronic device manufacturing system
US11576264B2 (en) 2013-09-26 2023-02-07 Applied Materials, Inc. Electronic device manufacturing system
KR20150073724A (ko) * 2013-12-23 2015-07-01 주식회사 에스에프에이 스퍼터 시스템

Similar Documents

Publication Publication Date Title
US6878627B1 (en) Semiconductor device with cobalt silicide contacts and method of making the same
JP5358165B2 (ja) 半導体集積回路装置の製造方法
JP5579721B2 (ja) 金属シリサイド形成のための方法および装置
KR20070111979A (ko) 반도체 장치의 제조방법
US5953633A (en) Method for manufacturing self-aligned titanium salicide using two two-step rapid thermal annealing steps
US20110272279A1 (en) Apparatus for manufacturing semiconductor device and method for manufacturing semiconductor device by using the same
TW200939341A (en) Method of manufacturing semiconductor device
US6432805B1 (en) Co-deposition of nitrogen and metal for metal silicide formation
CN109671666B (zh) 用于beol互连的ald铜与高温pvd铜沉积的集成
US8294220B2 (en) Method for forming silicide contacts
KR100690923B1 (ko) 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 제조 방법
KR20040017655A (ko) 반도체 소자의 금속 콘택 형성 방법
KR20080102681A (ko) 실리사이드 형성 방법, 이 방법의 실시에 적합한 박막 형성장치 및 이 장치를 이용한 박막 형성 방법
US8236693B2 (en) Methods of forming silicides of different thicknesses on different structures
US20030186523A1 (en) Method for forming an improved metal silicide portion in a silicon-containing conductive region in an integrated circuit
US20210404056A1 (en) Ultra-thin films with transition metal dichalcogenides
US6773978B1 (en) Methods for improved metal gate fabrication
JPH1167688A (ja) シリサイド材料とその薄膜およびシリサイド薄膜の製造方法
KR20070003058A (ko) 반도체 소자의 금속배선 형성방법
CN104900662B (zh) 半导体器件及其形成方法
US6403478B1 (en) Low pre-heat pressure CVD TiN process
JP2001210713A (ja) エッチング方法、埋め込み方法及び配線層形成方法
US20040188240A1 (en) Process for in-situ nitridation of salicides
JP4368673B2 (ja) 成膜方法およびその成膜装置
KR100276876B1 (ko) 콘택 식각후 손실된 실리사이드 보상 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application