KR20070111979A - 반도체 장치의 제조방법 - Google Patents

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KR20070111979A
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semiconductor wafer
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타쿠야 후타세
히로시 도비마츠
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

[과제]
접속 구멍부분에 있어서 전기적 특성의 변동를 저감하는 것에 의해, 반도체장치의 신뢰성 및 제조 수율을 향상시키는 기술을 제공한다.
[해결 수단]
성막장치의 드라이 클리닝 처리용의 챔버(chamber)(57)에 구비된 웨이퍼 스테이지 (57a) 상에 반도체 웨이퍼(SW)를 놓아둔 후, 환원 가스를 공급해서 반도체 웨이퍼(SW)의 주면(主面) 위를 드라이 클리닝 처리하고, 계속해서 180도로 유지된 샤워 헤드(57c)에 의해 반도체 웨이퍼(SW)를 100에서부터 150도의 제1 온도에서 열처리한다. 이어서 반도체 웨이퍼(SW)를 챔버(57)로부터 열처리용의 챔버에 진공반송한 후, 그 챔버에 있어서 150부터 400도의 제2 온도에서 반도체 웨이퍼(SW)를 열처리함으로써, 반도체 웨이퍼(SW)의 주면 상에 잔류하는 생성물을 제거한다.
니켈 실리사이드, 정전 척(靜電 chuck)

Description

반도체 장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은, 본 발명의 실시형태 1인 CMOS 디바이스의 제조 공정을 나타내는 반도체기판의 요부(要部) 단면도이다.
도 2는, 도 1에 계속되는 CMOS 디바이스 제조 공정 중의 도 1과 같은 개소
(箇所)의 요부 단면도이다.
도 3은, 도 2에 계속되는 CMOS 디바이스 제조 공정 중의 도 1과 같은 개소의 요부 단면도이다.
도 4는, 도 3에 계속되는 CMOS 디바이스 제조 공정 중의 도 1과 같은 개소의 요부 단면도이다.
도 5(a)는, 도 4에 계속되는 CMOS 디바이스 제조 공정 중의 도 1과 같은 개소의 요부 단면도이며, 도 5(b)는 같은 도면(a)에 계속되는 CMOS 디바이스 제조 공정 중의 도 1과 같은 개소의 요부 단면도이다.
도 6은, 본 발명의 실시형태 1에 의한 배리어 메탈막의 성막 장치의 개략 평면도다.
도 7은, 본 발명의 실시형태 1에 의한 배리어 메탈막의 성막 공정도이다.
도 8은, 본 발명의 실시형태 1에 의한 배리어 메탈막의 성막 장치에 구비되는 드라이 클리닝 처리용 챔버의 개략 단면도이다.
도 9의, (a), (b) 및 (c)는, 각각 본 발명의 실시형태 1에 의한 배리어 메탈막의 성막 장치에 구비된 드라이 클리닝 처리용 챔버에 있어서 반도체 웨이퍼의 처리 공정을 설명하기 위한 챔버의 개략단면도이다.
도 10은, ｎMIS를 형성한 후에, 드라이 클리닝 처리 및 열처리를 반도체기판에 한 경우의 게이트 전극과 반도체기판 사이에 흐르는 전류와 열처리 온도와의 관계를 나타내는 그래프도이다.
도 11은, 도 5에 계속되는 CMOS 디바이스 제조 공정 중의 도 1과 같은 개소의 요부 단면도이다.
도 12는, 도 11에 계속되는 CMOS 디바이스 제조 공정 중의 도 1과 같은 개소의 요부 단면도이다.
도 13은, 도 12에 계속되는 CMOS 디바이스 제조 공정 중의 도 1과 같은 개소의 요부 단면도이다.
도 14는, 도 13에 계속되는 CMOS 디바이스 제조 공정 중의 도 1과 같은 개소의 요부 단면도이다.
도 15는, 본 발명의 실시형태 2에 의한 배리어 메탈막의 성막공정도다.
도 16의 (a), (b) 및 (c)는, 각각 본 발명의 실시형태 2에 의한 배리어 메탈막의 성막 장치에 구비된 드라이 클리닝 처리용 챔버에 있어서 반도체 웨이퍼의 처리 공정을 설명하기 위한 챔버의 개략단면도이다.
도 17의 (a), (b) 및 (c)는, 각각 본 발명의 실시형태 3에 의한 배리어 메탈막의 성막 장치에 구비된 드라이 클리닝 처리용 챔버의 개략단면도이다.
[부호의 설명]
1 반도체기판
4 소자분리영역
6 p형 웰
8 ｎ형 웰
9 게이트 절연막
10n, 10p 게이트 전극
11, 12, 16, 17 소스 드레인 확장영역
13 산화 실리콘막
15 사이드월(sidewall)
18 니켈 실리사이드층
19a 제1 절연막
19b 제2 절연막
20, 32 접속 구멍
21 티타늄막
22 질화 티타늄막
23 텅스텐막
24 스토퍼(STOPPER)절연막
25 절연막
26, 33 배선홈(配線溝)
27 배리어 메탈막
28 캡 절연막
29 층간 절연막
30 스토퍼절연막
31 절연막
34 배리어 메탈막
35 질화 실리콘막
36 산화 실리콘막
37 범프 하지(下地)전극
38 범프 전극
50 성막 장치
51a 제1 반송실
5lb 제2 반송실
52 게이트 밸브
53 로더(loader)
54 언로더(unloader)
55, 56, 57, 58, 59, 60, 61 챔버
57a 웨이퍼 스테이지
57b 웨이퍼 리프트 핀
57c, 57CH 샤워 헤드
57d 리모트 플라즈마(remote plasma) 발생 장치
57e 실링
57f 쉐도우링
57g 배기실
62a ,62b 반송용 로보트
M1, M2, M3, M4, M5, M6 배선
SW 반도체 웨이퍼
본 발명은, 반도체장치의 제조기술에 관한 것이며, 특히, 절연막에 열려진
접속 구멍의 내부에 금속막을 채워 넣는 반도체장치 제조 공정의 적용에 효과적인 기술에 관한 것이다.
일본특허공개 2003-324108호 공보(미국은 ＵＳＰ6864183)에는, 3불화 질소 가스, 불화 수소가스, 6불화 2탄소 가스, 4불화 탄소가스 및 6불화 유황가스로 구성되는 군으로부터 선택되는 적어도 1종 이상의 불화계 가스와 아르곤 가스의 혼합 가스를 이용해서 플라즈마 에칭을 행함으로써, 실리콘 기판 및 게이트 전극의 표면에 존재하는 자연 산화막을 제거하는 방법이 개시되어 있다(특허문헌1참조).
또한, 일본특허공개 2-256235호 공보(미국은 ＵＳＰ5030319)에는, 할로겐 원소를 포함하는 가스와 염기성 가스에 의해 할로겐 염을 생성하고, 이것을 피처치체(被處置體)의 산화막과 반응시킨다. 혹은 할로겐염 가스를 직접 산화막과 반응시켜서, 하지(下地)에 데미지를 입히지 않고 산화막을 선택적으로 에칭, 제거하는 방법이 개시되어 있다 (특허문헌2참조).
또한, 일본특허공개 3-116727호 공보에는, 표면에 산화막이 형성된 반도체기판을 불소 원자를 포함하는 가스에 노출시킨 후, 환원성 가스 혹은 불활성 가스 또는 진공 중에서 아닐(anneal) 처리함으로써, 해당 산화막을 제거하는 크리닝 방법이 개시되어 있다(특허문헌3 참조).
[특허문헌1]
특개 2003-324108호 공보
[특허문헌2]
특개평 2-256235호 공보
[특허문헌3]
특개평 3-116727호 공보
[발명이 해결하려고 하는 과제]
반도체장치의 고집적화가 진행함에 따라서, 전계효과 트랜지스터는 스케일링 법칙에 따라 미세화되어, 게이트나 소스·드레인과 배선을 잇기 위해서, 층간 절연막에 형성되는 접속 구멍(接續孔)에 있어서는 0.1㎛ 구경이 요구되고 있다. 그러나, 접속 구멍의 저부에 노출하는 도전 재료의 표면(예컨대 게이트를 구성하는 도전막, 소스·드레인을 구성하는 반도체영역, 혹은 상기 도전막이나 반도체 영역 상에 형성되는 실리사이드층 등의 표면)에는 자연 산화막이 형성되기 쉬우며, 상기 접속 구멍의 내부에 금속막을 매립할 때는, 양호한 도통을 가지기 위해서 자연 산화막을 제거해야 한다. 특히, 구경이 0.1㎛ 이하인 미세한 접속 구멍에서는, 접속 구멍 저부의 자연 산화막의 제거는 어렵고, 종래부터 여러 가지 클리닝 방법이나 처리장치 등이 제안되어 있다.
그런데, 접속 구멍의 저부에 형성되는 자연 산화막의 두께에는 변동이 있다.이 때문에, 본 발명자들은, 오버 에칭하는 일없이 접속 구멍 저부의 자연 산화막이나 불순물을 완전히 제거하는 방법으로서, 접속 구멍을 형성한 후에, 예컨대 HF가스와 NH3가스 또는 NF3가스와 NH3가스 등의 환원 가스를 이용한 드라이 클리닝 처리, 혹은 NF3가스와 NH3가스 또는 NF3가스와 H2가스 등의 환원가스를 포함하는 Ar가스의 반응성 플라즈마를 이용한 드라이 클리닝 처리를 행하고 있다.
그렇지만, 상기 드라이 클리닝 처리에 대해서는, 이하에 설명하는 여러 가지 기술적 과제가 존재한다.
드라이 클리닝 처치를 행한 접속 구멍의 저부 및 측면에는 규불화 암모늄((NH4)2SiF6)이 생성된다. 접속 구멍의 내부에는, 일반적으로 배리어 메탈막(예컨대 티타늄막 상에 질화 티타늄막을 겹쳐 쌓은 적층막)을 통해서 주(主) 도전재료가 되는 금속막이 매립되지만, 상기 생성물이 잔류하고 있으면, 접속 구멍의 저면에서는, 배리어 메탈막과 그 밑의 도전 재료와의 접촉 저항이 변동하며, 접속 구멍의 측면에서는, 배리어 메탈막이 벗겨지는 등의 문제가 생긴다.
그래서, 드라이 클리닝 처리를 행한 접속 구멍부분을 상기 생성물의 승화 온도인 100℃ 정도로 따뜻하게 함에 따라서 접속 구멍의 저면 및 측면으로부터 생성물을 제거하는 검토를 행했다. 그런데, 100℃ 정도의 온도에서 접속 구멍부분을 따뜻하게 해도 생성물을 완전히 승화시킬 수 있지 않으며, 상기 문제를 회피할 수는 없는 것이 명백해 졌다. 이것은, 접속 구멍의 저면 및 측면에 생성되는 생성물의 조성이 모두 ((NH4)2SiF6)가 아니라, ((NH4)2SiF6)로부터 아주 조금 어긋난 조성(비화학량론적 조성의 화합물, 이들도 혼란이 없을 때는 편의적으로 규불화 암모늄 또는 (((NH4)2SiF6)로 표시한다)도 포함되어 있고, 그 조성이 아주 조금 어긋난 생성물이 100℃ 정도의 온도에서는 승화하지 않으며 접속 구멍의 저면 및 측면에 잔류했기 때문이라고 생각된다.
본원의 하나의 발명의 목적은, 접속 구멍부분에 있어서의 전기적 특성의 변동를 저감함으로써, 반도체장치의 신뢰성 및 제조 수율을 향상시키는 기술을 제공하는 것에 있다.
본원의 상기 하나의 발명의 목적 및 그 밖의 목적 및 기타의 발명의 목적 및 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
[과제를 해결하기 위한 수단]
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명에 의한 반도체장치의 제조 방법은, 절연막에 개구(開口)한 접속 구멍의 내부에 배리어 메탈막을 형성하기 전에, 제1 챔버에 구비된 웨이퍼 스테이지 상에 반도체 웨이퍼를 놓아두는 공정과, 웨이퍼 스테이지의 상방에 설치된 샤워 헤드를 통해서 환원가스를 공급하고, 접속 구멍의 내부를 드라이 클리닝 처리하는 공정과, 샤워 헤드의 가열 온도를 이용한 100에서부터 150℃의 제1 온도에서 반도체 웨이퍼를 열처리하는 공정과, 반도체 웨이퍼를 제1 챔버로부터 제2 챔버로 반송하는 공정과, 제2 챔버에 있어서 150에서부터 400℃의 제2 온도에서 반도체 웨이퍼를 열처리하는 공정을 포함하는 것이다.
본 발명에 의한 반도체장치의 제조 방법은, 절연막에 개구(開口)한 접속 구멍의 내부에 배리어 메탈막을 형성하기 전에, 제1 챔버에 구비된 웨이퍼 스테이지 상에 반도체 웨이퍼를 놓아두는 공정과, 웨이퍼 스테이지의 상방에 설치된 샤워 헤드를 통해서 환원 가스를 공급하고, 접속 구멍의 내부를 드라이 크리닝 처리하는 공정과, 샤워 헤드의 가열 온도를 이용한 180에서부터 220℃의 제1 온도에서 반도체 웨이퍼를 열처리하는 공정을 포함하는 것이다.
본 발명에 의한 반도체장치의 제조 방법은, 절연막에 개구(開口)한 접속 구멍의 내부에 배리어 메탈막을 형성하기 전에, 제1 챔버에 구비된 웨이퍼 스테이지 상에 반도체 웨이퍼를 놓아두는 공정과, 웨이퍼 스테이지의 상방에 설치된 샤워 헤드를 통해서 환원 가스를 공급하고, 반도체 웨이퍼의 측면 및 이면을 드라이 클리닝 처리하는 일없이, 접속 구멍의 내부를 드라이 클리닝 처리하는 공정과, 반도체 웨이퍼를 제1 챔버로부터 제2 챔버로 반송하는 공정과, 제2 챔버에 있어서 150에서 부터 400℃의 제2 온도에서 반도체 웨이퍼를 열처리하는 공정을 포함하는 것이다.
본원에 개시된 상기 이외(유사한 것을 포함한다)의 발명의 개요를 항으로 나누어서 간결하게 나타낸다.
1. 절연막에 개구(開口)한 접속 구멍의 내부에 배리어 메탈막을 통해서 금속막을 매립하는 반도체장치의 제조 방법에 있어서, 상기 절연막에 상기 접속 구멍을 형성한 후, 상기 접속 구멍의 내부에 상기 배리어 메탈막을 퇴적(堆積)하기 전에 이하의 공정을 포함하는 반도체장치의 제조 방법 : (a) 제1 챔버에 구비된 웨이퍼 스테이지 상에 반도체 웨이퍼를 놓아두는 공정; (b) 상기 웨이퍼 스테이지의 상방에 설치된 샤워 헤드를 통해서 환원 가스를 공급하고, 상기 접속 구멍의 내부를 드라이 클리닝 처리하는 공정 (c); 상기 샤워 헤드의 가열 온도를 이용(샤워 헤드의 복사(輻射) 등)한 제1 온도에서 상기 반도체 웨이퍼에 대하여 제1 열처리하는 공정; (d) 상기 반도체 웨이퍼를 상기 제1 챔버로부터 제2 챔버로 반송하는 공정; (e) 상기 제2 챔버에 있어서, 상기 제1 온도보다도 높은 제2 온도에서 상기 반도체 웨이퍼에 대하여 제2 열처리하는 공정.
또, 본원에서는, 주로 배리어 메탈 형성 전의 접속 구멍 내(內) 세정 프로세스에 대해서 설명했지만, 본항 1, 8, 또는 11의 각 서브 패러그래프의 프로세스는, 그 밖의 웨이퍼 처리의 전처리(前處理)(드라이 세정)로서 적용할 수 있는 것은 말할 필요도 없다.
즉, 열처리 또는 각종의 막 형성 등의 웨이퍼 처리 전의 세정(예컨대 실리콘 표면의 자연 산화막을 비교적 저온(예컨대 섭씨 400도 이하)으로 승화, 증발 또는 기화하는 물질로 변환하는 처리)으로서 드라이 세정을 실행할 때에, 드라이 세정의 결과를 생성하고, 웨이퍼 표면(상면, 측면, 이면을 포함한다)에 퇴적(堆積), 결로(結露) 또는 응결한 세정 찌꺼기(세정 처리 생성물을 포함한다)를 드라이 세정 실과 동실에서, 세정 기구의 일부 또는 전부를 이용하고, 제1 온도(웨이퍼 상면 온도)에서 열처리함으로써 상기 세정 찌꺼기의 일부를 기화시켜서 제거한 후, 웨이퍼를 다른 처리실로 이동시키고, 거기에서 제1 온도보다도 높은 제2 온도(웨이퍼 상면온도)에서 열처리함으로써 잔류하는 찌꺼기를 기화시키는 것이다.
제1 열처리는 비교적 저온에서 가능하므로, 장치구조를 비교적 간단히 할 수 있고, 또 스루풋(throughput)을 확보할 수 있는 이점이 있다. 또한, 이 처리에 의해, 핸들링에 필요한 이면, 측면의 찌꺼기는 비교적 완전히(핸들링에 의한 오염의 전파를 회피하는 한도에서)제거할 수 있는 이점이 있다. 제2 열처리가 필요한 이유는, 생성물이 비화학량론적인 조성을 포함하면 기화 온도가 상승하는 경우가 있는 것 이외에, 복잡한 구조를 갖는 실제의 웨이퍼 상면에서는, 지형학적 특징에 의존하고, 실효적 기화 온도가 상승하는 경우가 있기 때문이다.
2. 상기 1 항기재의 반도체장치의 제조 방법에 있어서, 상기 제1 온도는 100이상 150℃ 미만이다.
3. 상기 1 항기재의 반도체장치의 제조 방법에 있어서, 상기 제2 온도는 150에서부터 400℃이다.
4. 상기 1 항기재의 반도체장치의 제조 방법에 있어서, 상기 제2 온도는 165에서부터 350℃이다.
5. 상기 1 항기재의 반도체장치의 제조 방법에 있어서, 상기 제2 온도는 180에서부터 220℃이다.
6. 상기 1 항기재의 반도체장치의 제조 방법에 있어서, 상기 제2 온도는 200℃이다.
7. 상기 1 항기재의 반도체장치의 제조 방법에 있어서, 상기 제1 챔버와 상기 제2 챔버 사이의 상기 반도체 웨이퍼의 반송은, 진공반송(眞空搬送)된다.
8. 절연막에 개구(開口)한 접속 구멍의 내부에 배리어 메탈막을 통해서 금속막을 매립하는 반도체장치의 제조 방법에 있어서, 상기 절연막에 상기 접속 구멍을 형성한 후, 상기 접속 구멍의 내부에 상기 배리어 메탈막을 퇴적(堆積)하기 전에 이하의 공정을 포함하는 반도체장치의 제조 방법 : (a) 제1 챔버에 구비된 웨이퍼 스테이지 상에 반도체 웨이퍼를 두는 공정; (b) 상기 웨이퍼 스테이지의 상방에 설치된 샤워 헤드를 통해서 환원 가스를 공급하고, 상기 반도체 웨이퍼의 주면 상의 상기 실리콘의 표면을 드라이 클리닝 처리하는 공정; (c) 상기 샤워 헤드의 가열 온도를 이용한 제1 온도에서 상기 반도체 웨이퍼에 대하여 제1 열처리하는 공정, 여기에서, 상기 샤워 헤드는 180℃보다도 높은 온도로 유지된다.
즉, 열처리 또는 각종의 막형성 등의 웨이퍼 처리 전의 세정(예컨대 실리콘 표면의 자연 산화막을 비교적 저온(예컨대 섭씨 400도 이하)에서 승화, 증발 또는 기화하는 물질로 변환하는 처리)으로서 드라이 세정을 실행할 때에, 드라이 세정의 결과를 생성하고, 웨이퍼 표면(상면, 측면, 이면을 포함한다)에 퇴적, 결로(結露) 또는 응결한 세정 찌꺼기(세정 처리 생성물을 포함한다)를 드라이 세정실과 동실
(同室)에서, 세정 기구의 일부 또는 전부를 이용하고, 충분히 높은 온도(웨이퍼 상면 온도)에서 열처리함으로써 상기 세정 찌꺼기의 거의 전부를 기화시켜서 제거하는 것이다.
이 경우는 일 회의 열처리로, 더군다나 동실(同室)에서 가능하므로, 장치의 처리실을 유효하게 이용할 수 있는 이점이 있다.
9. 상기 8 항 기재의 반도체장치의 제조 방법에 있어서, 상기 제1 온도는 180에서부터 220℃이다.
10. 상기 8 항 기재의 반도체장치의 제조 방법에 있어서, 상기 제1 온도는 200℃이다.
11. 절연막에 개구(開口)한 접속 구멍의 내부에 배리어 메탈막을 통해서 금속막을 매립하는 반도체장치의 제조 방법이며, 상기 절연막에 상기 접속 구멍을 형성한 후, 상기 접속 구멍의 내부에 상기 배리어 메탈막을 퇴적하기 전에 이하의 공정을 포함하는 반도체장치의 제조 방법: (a) 제1 챔버에 구비된 웨이퍼 스테이지 상에 반도체 웨이퍼를 놓아두는 공정; (b) 상기 웨이퍼 스테이지의 상방에 설치된 샤워 헤드를 통해서 환원 가스를 공급하고, 상기 접속 구멍의 내부를 드라이 클리닝 처리하는 공정; (c) 상기 반도체 웨이퍼를 상기 제1 챔버로부터 제2 챔버로 반송하는 공정; (d) 상기 제2 챔버에 있어서, 제2 온도에서 상기 반도체 웨이퍼를 열처리(상기 1 항의 제2 열처리에 대응)하는 공정, 여기에서, 상기 공정(b)에서는 상기 반도체 웨이퍼의 측면 및 이면에 상기 환원 가스가 공급되지 않는다.
즉, 열처리 또는 각종의 막 형성 등의 웨이퍼 처리 전의 세정(예컨대 실리콘 표면의 자연 산화막을 비교적 저온(예컨대 섭씨 400℃ 이하)에서 승화, 증발 또는 기화하는 물질로 변환하는 처리)으로서 드라이 세정을 실행할 때에, 드라이 세정의 결과를 생성하고, 웨이퍼 표면(이때 상면의 주변부, 측면, 이면에 퇴적물이 부착되지 않도록 해서 드라이 세정을 실행하는 것이 필요하다)에 퇴적, 결로(結露) 또는 응결한 세정 찌꺼기(세정 처리 생성물을 포함한다)를 드라이 세정실과 별실에서, 충분히 높은 온도(웨이퍼 상면온도)에서 열처리함으로써 상기 세정 찌꺼기의 거의 전부를 기화시켜서 제거하는 것이다.
12. 상기 11 항 기재의 반도체장치의 제조 방법에 있어서, 상기 제2 온도는 150에서부터 400℃이다.
13. 상기 11 항 기재의 반도체장치의 제조 방법에 있어서, 상기 제2 온도는 165에서부터 350℃이다.
14. 상기 11항 기재의 반도체장치의 제조 방법에 있어서, 상기 제2 온도는 180에서부터 220℃이다.
15. 상기 11항 기재의 반도체장치의 제조 방법에 있어서, 상기 제2 온도는 200℃이다.
16. 상기 11항 기재의 반도체장치의 제조 방법에 있어서, 상기 공정(b)은 이하의 공정을 포함한다 : (b1) 상기 웨이퍼 스테이지 상에 놓인 상기 반도체 웨이퍼의 주변부를 실링에 의해 누르는 공정.
17. 상기 11항 기재의 반도체장치의 제조 방법에 있어서, 상기 공정(b)은 이하의 공정을 포함한다 : (b1) 상기 반도체 웨이퍼를 정전 척에 의해 상기 웨이퍼 스테이지 상에 흡착하는 공정; (b2) 상기 반도체 웨이퍼의 주변부를 상기 반도체 웨이퍼와 접촉시키지 않고 쉐도우링에 의해 덮고, 상기 웨이퍼 스테이지의 주변부에서 불활성 가스를 유입시키는 공정.
18. 상기 11항 기재의 반도체장치의 제조 방법에 있어서, 상기 공정(b)는 이하의 공정을 포함한다 : (b1) 상기 웨이퍼 스테이지 상에 놓인 상기 반도체 웨이퍼의 주변부를 실링에 의해 누르는 공정; (b2) 상기 웨이퍼 스테이지의 이면측에서 불활성 가스를 유입시키는 공정.
19. 상기 11항 기재의 반도체장치의 제조 방법에 있어서, 상기 제1 챔버와 상기 제2 챔버와의 사이의 상기 반도체 웨이퍼의 반송은, 진공반송된다.
20. 상기 1, 8항 또는 11항 기재의 반도체장치의 제조 방법에 있어서, 상기 금속막은 텅스텐막이며, 상기 배리어 메탈막은 티타늄막 상에 질화 티타늄막을 겹쳐 쌓은 적층막,또는 질화 텅스텐막이다.
21. 상기 1, 8항 또는 11항 기재의 반도체장치의 제조 방법에 있어서, 상기 금속막은 동막(銅膜)이며, 상기 배리어 메탈막은 질화 티타늄막, 질화 탄탈막, 질화탄탈막상에 탄탈막을 겹쳐 쌓은 적층막, 또는 질화 탄탈막상에 루테늄(ruthenium)
막을 겹쳐 쌓은 적층막이다.
22. 상기 1, 8항 또는 11항 기재의 반도체장치의 제조 방법에 있어서, 상기 금속막은 알루미늄막이며, 상기 배리어 메탈막은 티타늄막 상에 질화 티타늄막을 겹쳐 쌓은 적층막, 또는 질화 텅스텐막이다.
[발명을 실시하기 위한 최선의 형태]
본 실시형태에 있어서, 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할해서 설명하지만, 특별히 명시했을 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 본 실시형태에 있어서, 요소의 수 등(개수, 수치, 량, 범위 등을 포함)을 언급할 경우, 특별히 명시했을 경우 및 원리적으로 분명히 특정한 수에 한정될 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이라도 이하여도 된다. 더욱이, 본 실시형태에 있어서, 그 구성 요소(요소스텝 등도 포함)는, 특별히 명시했을 경우 및 원리적으로 분명히 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아님은 말할 필요도 없다. 마찬가지로, 본 실시형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때
는, 특별히 명시했을 경우 및 원리적으로 분명한 것 같지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는, 상기수치 및 범위에 관해서도 같다.
또한, 본 실시형태에 있어서는, 전계효과 트랜지스터를 대표하는 MISFET
(Metal Insulator Semiconductor Field Effect Transistor)을 MIS로 약기(略記)하고, p 채널형의 MIS·FET를 pMIS로 약기하며, n 채널형의 MIS·FET를 ｎMIS로 약기한다. 또한, 편의적으로 MOS로 기재해도 비산화막을 제외하는 것은 아니다. 또한, 본 실시형태에 있어서, 웨이퍼라고 할 때는, Si(Silicon)단결정(單結晶) 웨이퍼를 주(主)로 하지만, 그것뿐 아니라,SOI(Silicon On Insulator)웨이퍼, 집적회로를 그 위에 형성하기 위한 절연막기판 등을 넓게 가리키는 것으로 한다. 그 형(形)도 원형 또는 거의 원형뿐만 아니라, 정사각형(正方形), 직사각형 등도 포함하는 것으로 한다. 또한, 실리콘막, 실리콘부, 실리콘부재 등이라고 할 때는, 분명한 것 같지 않을 때 또는 그렇지 않은 취지가 명시되어 있을 때를 제외하고, 순수한 실리콘뿐만 아니라, 불순물을 포함하는 것,SiGe 또는 SiGeC등의 실리콘을 주요한 성분의 하나로 하는 합금 등(인장(引張) 실리콘을 포함), 첨가물을 포함하는 경우를 포함하는 것은 말할 필요도 없다. 또한, 다결정 실리콘 등이라고 할 때도, 분명할 것 같지 않을 때 또는 그렇지 않은 취지가 명시되어 있을 때를 제외하고, 전형적인 경우뿐만 아니라, 어모퍼스(amorphous)실리콘 등도 포함하는 것은 말할 필요도 없다.
또한, 본 실시형태를 설명하기 위한 전체도면에 있어서, 동일기능을 갖는 것은 원칙으로서 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 이하, 본 발명의 실시형태를 도면에 근거해서 상세히 설명한다.
또한, 드라이 클리닝 기술에 관해서는, 이치노세(一之瀨) 등의 일본국특허출원 제2006-3704호(2006.1.11 출원), 일본국특허출원 제2006-12355호(2006.1.20 출원), 일본국특허출원 제2006-107780호(2006.4.10 출원)에 개시되어 있으므로, 그것과 중복하는 부분에 대해서는, 원칙적으로 반복하지 않는 것으로 한다.
(실시형태 1)
본 발명의 실시형태 1에 의한 CMOS(Complementary Metal Oxide Semiconduc
tor) 디바이스의 제조 방법을 도 1로부터 도 14를 이용해서 설명한다. 도 1로부터 도 5 및 도 11로부터 도 14는 CMOS 디바이스의 요부 단면도, 도 6은 배리어 메탈 성막 장치의 개략평면도, 도 7은 배리어 메탈막의 성막 공정도, 도 8은 배리어 메탈 성막 장치에 구비된 드라이 클리닝 처리용 챔버의 개략단면도, 도 9 (a), (b) 및 (c)는 각각 배리어 메탈 성막 장치에 구비된 드라이 클리닝 처리용 챔버에 있어서의 반도체 웨이퍼의 처리 공정을 설명하기 위한 챔버의 개략단면도, 도 10은 ｎMIS를 형성한 후에, 드라이 클리닝 처리 및 열처리를 반도체기판에 시행했을 경우의 게이트 전극과 반도체기판 사이에 흐르는 전류와 열처리 온도와의 관계를 나타내는 그래프도이다.
우선, 도 1에 도시한 바와 같이, 예컨대 p형의 단결정 (單結晶) 실리콘으로 이루어진 반도체기판(반도체 웨이퍼라고 칭하는 평면이며 대략 원형상(圓形狀)인 반도체의 박판(薄板))(1)을 준비한다. 다음으로, 반도체기판(1)의 주면(主面)에 소자분리영역(4)을 형성한다. 소자 분리영역(4)은, 반도체기판(1)을 에칭하여 깊이 0.35㎛의 홈을 형성하고, 계속해서 반도체기판(1)의 주면 상에 CVD(Chemical Vapor
Deposition)법에 의해 절연막, 예컨대 산화 실리콘막을 퇴적한 후, 홈 외부의 산화실리콘막을 CMP(Chemical Mechanical Polishing)법에 의해 제거함으로써 형성한다.
다음으로, 반도체기판(1)의 ｎMIS형성 영역에 p형 불순물, 예컨대 보론(B)을 이온 주입해서 p형 웰(6)을 형성하고, 반도체기판(1)의 pMIS형성 영역에 n형 불순물, 예컨대 ling(P)을 이온주입해서 n형 웰(8)을 형성한다. 후에, p형 웰(6) 또는 n형 웰(8)에 nMIS 또는 pMIS의 문턱치를 제어하기 위한 불순물을 이온 주입해도 좋다.
다음으로, 예컨대 불산 수용액을 이용한 습식 에칭(wet etching)에 의해 반 도체기판(1)의 표면을 세정한 후, 반도체기판(1)을 열산화하고, 예컨대 두께 5nm
의 게이트 절연막(9)을 반도체기판(1)의 표면(p형 웰(6) 및 n형 웰(8) 각각의 표면)에 형성한다.
다음으로, 도 2에 도시한 바와 같이, 게이트 절연막(9) 상에, 예컨대 두께 0.2㎛의 게이트 전극용의 도체막을 형성한 후, 레지스트 패턴을 마스크로 한 드라이 에칭에 의해 게이트 전극용의 도체막을 가공해서 도체막으로 이루어진 게이트 전극(10n, 10p)를 형성한다. 게이트 전극용의 도체막은, 예컨대 CVD법에 의해 형성된 다결정 실리콘막으로 구성되고, nMIS형성 영역에는 n형 불순물이 도입된 다결정 실리콘막으로 구성되는 게이트 전극(10n), pMIS형성 영역에는 p형 불순물이 도입된 다결정 실리콘막으로 이루어진 게이트 전극(10p)이 형성된다.
다음으로, p형 웰(6)에 n형 불순물, 예컨대 비소(As)을 이온 주입하고, nMIS의 게이트 전극(10n)에 대하여 자기정합적으로 상대적으로 저농도의 소스·드레인 확장 영역(11)을 형성한다. 마찬가지로, n형 웰(8)에 p형 불순물, 예컨대 불화보론
(BF)을 이온 주입하고, pMIS의 게이트 전극(10p)에 대하여 자기정합적으로 상대적으로 저농도인 소스·드레인 확장영역(12)을 형성한다. 상기 소스·드레인 확장영역(11, 12)의 깊이는, 예컨대 30nm 이다.
다음으로, 도 3 도시한 바와 같이, 반도체기판(1)의 주면 상에, 예컨대 두께 10nm의 산화 실리콘막(13)을 CVD법에 의해 퇴적한 후, 그 위에 산화 실리콘막 (13) 상에 질화 실리콘막을 CVD법에 의해 퇴적한다. 계속해서 질화 실리콘막을 RIE(Reac
tive Ion Etching)법에 의해 이방성(異方性) 에칭하고, nMIS의 게이트 전극(10n) 및 pMIS의 게이트 전극(10p) 각각의 측벽에 사이드월(15)을 형성한다. 그 후, p형 웰(6)에 n형 불순물, 예컨대 비소를 이온 주입하고, nMIS의 게이트 전극(10n) 및
사이드월(15)에 대하여 자기정합적으로 상대적으로 고농도인 소스·드레인 확산영역(16)을 형성한다. 마찬가지로, n형 웰(8)에 p형 불순물, 예컨대 불화 보론을 이온 주입하고, pMIS의 게이트 전극(10p) 및 사이드월(15)에 대하여 자기정합적으로 상대적으로 고농도인 소스·드레인 확산영역(17)을 형성한다. 상기 소스·드레인 확산영역(16,17)의 깊이는, 예컨대 50nm 이다.
다음으로, 살리사이드(salicide) 기술에 의해 nMIS의 게이트 전극(10n) 및 소스·드레인 확산영역(16)의 표면 및 pMIS 게이트 전극(10p) 및 소스·드레인 확산영역(17)의 표면에 저저항의 니켈 실리사이드(NiSi)층(18)을 형성한다. 또, 여기에서는 니켈 실리사이드층을 예시했지만, 다른 실리사이드층, 예컨대 티탄 실리사이드층 또는 코발트 실리사이드층 등을 형성해도 좋다. 니켈 실리사이드층(18)은, 예컨대 이하에 설명하는 방법에 의해 형성된다.
우선, 반도체기판(1)의 주면 상에 스퍼터링법에 의해 니켈막 및 질화 티타늄막을 순차 퇴적한다. 니켈막의 두께는, 예컨대 10nm, 질화 티타늄막의 두께는, 예컨대 15nm 이다. 질화 티타늄막은 니켈막의 산화를 방지하기 위해서 니켈막 상에 설치되어 있고, 질화 티타늄막을 대신하여 티타늄막을 이용해도 좋다. 계속해서 반도체기판(1)에 RTA(Rapid Thermal Anneal)법을 이용하고, 예컨대 온도 320℃의 열처리를 30초 실시함으로써, 니켈막과 nMIS의 게이트 전극(10n)을 구성하는 n형 다결정 실리콘막 및 니켈막과 nMIS의 소스·드레인 확산영역(16)이 형성된 반도체기 판(1)을 구성하는 단결정 실리콘을 선택적으로 반응시켜서 니켈 실리사이드층(18)을 형성한다. 마찬가지로, 니켈막과 pMIS의 게이트 전극(10p)을 구성하는 p형 다결정 실리콘막 및 니켈막과 pMIS의 소스·드레인 확산영역(17)이 형성된 반도체기판
(1)을 구성하는 단결정 실리콘을 선택적으로 반응시켜서 니켈 실리사이드층 (18)을 형성한다. 계속해서 황산을 이용한 습식 세정(wet cleaning), 또는 황산과 과산화 수소수를 이용한 습식 세정 등에 의해, 미반응의 니켈막 및 질화 티타늄막을 제거한 후, 반도체기판(1)에 RTA법을 이용하여, 예컨대 온도 550℃의 열처치를 30초 행함으로써, 니켈 실리사이드층(18)을 저저항화 한다.
다음으로, 도 4에 도시한 바와 같이, 반도체기판(1)의 주면 상에 CVD법에 의해 질화 실리콘막을 퇴적해서 제1 절연막(19a)을 형성한다. 계속해서 제1 절연막 (19a) 상에 플라즈마 CVD법에 의해 TEOS(Tetra Ethyl Ortho Silicate)막을 퇴적하여 제2 절연막(19b)을 형성하고, 제1 및 제2 절연막(19a, 19b)으로 이루어진 층간 절연막을 형성한다. 그 후, 제2 절연막(19b)의 표면을 CMP법에 의해 연마(硏磨)한다. 하지단차(下地段差)에 기인해서 제1 절연막(19a)의 표면에 요철(凹凸)형상이 형성되어 있어도, 제2 절연막(19b)의 표면을 CMP법에 의해 연마함으로써, 그 표면이 평탄화된 층간 절연막이 얻어진다.
다음으로, 레지스트 패턴을 마스크로 하여 제1 및 제2 절연막(19a, 19b)을
에칭하고, 접속 구멍(20)을 소정의 개소, 예컨대 nMIS의 게이트 전극(10n) 및 소스·드레인 확산영역(16), 및 pMIS의 게이트 전극(10p) 및 소스·드레인 확산영역 (17)의 상방에 위치하는 제1 및 제2 절연막(19a, 19b)에 형성한다. 접속 구멍(20) 의 구경은 0.1㎛ 이하, 예컨대 0.08㎛ 이다.
다음으로, 도 5(a)에 도시한 바와 같이, 접속 구멍(20)의 내부를 포함하는 반도체기판(1)의 주면 상에 티타늄막(21)을 퇴적하고, 그 위에 도 5(b)에 도시한 바와 같이, 티타늄막(21) 상에 질화 티타늄막(22)을 퇴적한다. 티타늄막(21)은 산소원자를 25at％까지 고용(固溶)가능하므로 니켈 실리사이드층(18) 표면의 환원재로서 이용되어, 니켈 실리사이드층(18)과의 접촉 저항을 저감하는 기능을 갖는다.또한, 질화 티타늄막(22)은 뒤의 공정에서 접속 구멍(20)의 내부에 매립되는 금속막의 구성 원자가 확산하는 것을 억제 또는 방지하는 기능을 갖는다. 또, 이하의 설명에 있어서는, 티타늄막(21) 상에 질화 티타늄막(22)을 겹쳐 쌓은 적층막을 배리어 메탈막이라고 하고, 접속 구멍 (20)의 내부에 매립되어서 주(主) 도전재료가 되는 금속막과는 구별한다.
티타늄막 (21) 및 질화 티타늄막 (22)의 성막에는, 도 6에 나타내는 성막장치(50)를 이용할 수 있다. 이하에, 티타늄막(21) 및 질화 티타늄막(22)의 형성 방법에 대해서 도 6으로부터 도 9를 이용해서 상세히 설명한다.
성막장치(50)는, 제1 반송실(51a)과 제2 반송실(5lb) 2개의 반송실이 배치되며, 제1 반송실(51a)의 주위에 개폐 수단인 게이트 밸브(52)를 통해서 로더(53), 언로더(54) 및 3개의 챔버(55, 56, 57)가 구비되고, 제2 반송실(5lb)의 주위에 개폐 수단인 게이트 밸브(52)를 통해서 2개의 챔버(58, 59)가 구비된 멀티 챔버 타입
이다. 또한, 제1 반송실(51a)과 제2 반송실(5lb) 사이에는 2개의 반송용 챔버(60,
61)가 구비되어 있다. 제1 반송실(51a)은 배기 기구 등에 의해 소정의 진공도로 유 지되며, 그 중앙부에는 반도체 웨이퍼(SW)를 반송하기 위한 다관절 암(arm) 구조의 반송용 로보트(62a)가 설치되어 있다. 마찬가지로, 제2 반송실(5lb)은 배기 기구 등에 의해 소정의 진공도로 유지되며, 그 중앙부에는 반도체 웨이퍼(SW)를 반송하기 위한 다관절 암 구조의 반송용 로보트(62b)가 설치되어 있다.
제1 반송실(51a)에 구비된 챔버(55, 56)는, 예컨대 150℃ 이상의 고온 가열 처리를 하는 가열 처리용 챔버, 챔버(57)는 드라이 클리닝 처치용 챔버이다. 제2 반송실(5lb)에 구비된 챔버(58)는 고지향성 스퍼터링법 또는 플라즈마 CVD법에 의해 티타늄막(21)을 퇴적하는 티타늄 성막용 챔버, 챔버(59)는 MOCVD(Metal Organic Chemical Vapor Deposition)법 또는 플라즈마 CVD법에 의해 질화 티타늄막 (22)을 퇴적하는 질화 티타늄 성막용 챔버다. 제1 반송실(51a)과 제2 반송실(5lb) 사이에 구비된 챔버(60, 61)는 제1 반송실(51a)과 제2 반송실(5lb) 사이에서의 반도체 웨이퍼(SW)를 받아넘기는 받아 넘기기용(受渡) 챔버이며, 또 반도체 웨이퍼(SW)의
냉각에도 이용되는 냉각용 챔버이다. 또, 성막(成膜)장치(50)에서는, 제1 반송실
(51a)에만 구비된 챔버를 3개로 하고, 제2 반송실(5lb)에만 구비된 챔버를 2개로
했지만, 이것에 한정되는 것은 아니고, 같은 용도의 챔버 또는 다른 용도의 챔버를 추가하는 것도 가능하다.
우선, 로더(53)에 복수의 반도체 웨이퍼(SW)를 탑재한 후프(Front Open Uni
fied Pod)를 실은 후(도 7의 공정P1), 반송용 로보트(62a)에 의해 후프로부터 1매의 반도체 웨이퍼(SW)를 꺼내어, 제1 반송실(51a)로 진공반입한다. 후프는 반도체 웨이퍼(SW)의 배치(batch) 반송용의 밀폐 수납용기이며, 보통 25매, 12매, 6매 등 의 배치단위로 반도체 웨이퍼(SW)를 수납한다. 후프의 용기 외벽은 미세한 통풍 필터부를 제외하고 기밀구조로 되어 있어, 먼지는 거의 완전히 배제된다. 따라서, 클래스(1000)의 분위기로 반송해도, 내부는 클래스 1의 청정도가 유지될 수 있게 되어 있다. 성막장치(50)와의 도킹(docking)은, 후프의 문을 성막장치(50) 내부로 끌어들임으로써 청정함을 유지한 상태에서 행하여진다.
다음으로, 반송용 로보트(62a)에 의해 반도체 웨이퍼(SW)를 제1 반송실(51a)
로부터 드라이 클리닝 처리용의 챔버(57)로 진공반송한다(도 7의 공정P2). 도 8에 챔버(57)의 개략 단면도를 나타낸다. 챔버(57)는 주로 웨이퍼 스테이지(57a), 웨이퍼 리프트핀(57b), 샤워 헤드(57c) 및 리모트 플라즈마 발생장치(57d)에 의해 구성된다. 웨이퍼 스테이지(57a) 및 웨이퍼 리프트핀(57b)은 독립된 승강 기구를 가지고, 샤워 헤드(57c)와 반도체 웨이퍼(SW)의 거리 및 반도체 웨이퍼(SW)와 웨이퍼 스테이지(57a)의 거리를 임의로 제어할 수 있다. 또한, 웨이퍼 스테이지(57a)의 상방에 설치된 샤워 헤드(57c)는 항상 일정 온도로 유지되고 있으며, 그 온도는 예컨대 180℃이다.
챔버(57)에 반도체 웨이퍼(SW)를 반입할 때는, 도 9 (a)에 도시한 바와 같
이, 웨이퍼 스테이지(57a)를 하강시키고, 웨이퍼 리프트핀(57b)을 상승시켜서, 웨이퍼 리프트핀(57b) 상에 반도체 웨이퍼(SW)를 싣는다. 샤워 헤드(57c)와 반도체 웨이퍼(SW)의 거리는, 예컨대 16.5±12.7mm, 반도체 웨이퍼(SW)와 웨이퍼 스테이지
(57a)의 거리는, 예컨대 25.4±17.8mm 로 설정된다.
계속해서 반도체 웨이퍼(SW)의 주면 위를 드라이 클리닝 처리할 때는, 도 9(b)에 도시한 바와 같이, 웨이퍼 스테이지(57a)를 상승시키고, 웨이퍼 리프트 핀 (57b)를 하강시켜서, 웨이퍼 스테이지(57a) 상에 반도체 웨이퍼(SW)를 싣는다. 샤워 헤드(57c)와 반도체 웨이퍼(SW)의 거리는, 예컨대 17.8±5.1mm 로 설정된다.
드라이 클리닝 처리 시에는, 리모트 플라즈마 발생장치(57d)에 있어서 환원 가스, 예컨대 NF3가스 및 NH3가스를 첨가한 Ar가스 또는 NF3가스 및 H2가스를 첨가한 Ar가스를 여기(勵起)시켜서 플라즈마를 생성하고, 이 플라즈마를 챔버(57) 내로 도입한다. 챔버(57) 내로 도입된 플라즈마를 샤워 헤드(57c)를 통하여 반도체 웨이퍼(SW)의 주면 상에 공급함으로써, 플라즈마와 니켈 실리사이드층(18)의 표면에 형성된 자연 산화막의 사이에서 일어나는, 예컨대 식(1)에 나타내는 환원 반응에 의해 자연 산화막이 제거된다. 드라이 클리닝 처리시에 있어서의 프로세스 조건은, 예컨대 샤워 헤드 온도 180℃, NF3 가스유량 14sccm, NH3 가스 유량 70sccm, 압력 400Pa, 플라즈마 파워 30W이다.
SiO2 + NF3 + NH3 →（NH4)2SiF6 + O2 식(1)
이때, 환원 반응에 의해 생성된 생성물((NH4)2 SiF6)이 접속구멍(20)의 내부를 포함하는 반도체 웨이퍼(SW)의 주면 상에 잔류한다. 게다가, 반도체 웨이퍼(SW)는 웨이퍼 스테이지(57a) 상에 실려 있는 것뿐이며, 상기 생성물은 반도체 웨이퍼
(SW)의 측면 및 이면의 일부에도 잔류한다. 반도체 웨이퍼(SW)의 측면 및 이면의 일부에 잔류하는 생성물은, 반도체 웨이퍼(SW)를 다른 챔버로 반송하는 경우 등에 서 벗겨지며, 오염이나 먼지의 원인이 된다. 그래서, 드라이 클리닝처치에 이어서, 챔버(57) 내에서 반도체 웨이퍼(SW)에 열처리를 행함으로써, 반도체 웨이퍼(SW)의 주면 상에 잔류하는 생성물을 제거함과 동시에, 반도체 웨이퍼(SW)의 측면 및 이면의 일부에 잔류하는 생성물을 제거한다.
계속해서 반도체 웨이퍼(SW)를 열처리할 때는, 도 9(c)에 도시한 바와 같이, 웨이퍼 스테이지(57a)를 하강시키고, 웨이퍼 리프트핀(57b)을 상승시켜서, 반도체 웨이퍼(SW)를 온도 180℃로 설정된 샤워 헤드(57c)에 접근시킨다. 샤워 헤드(57c)와 반도체 웨이퍼(SW)의 거리는, 예컨대 3.8±2.6mm, 반도체 웨이퍼(SW)와 웨이퍼 스테이지(57a)의 거리는, 예컨대 5.9mm 이상으로 설정된다.
열처리 시에는, 샤워 헤드(57c)의 가열 온도(180℃)를 이용해서 반도체 웨이퍼(SW)가 가열된다. 반도체 웨이퍼(SW)의 온도는 100에서부터 150℃가 되고, 상기 드라이 클리닝 처치시에 반도체 웨이퍼(SW)의 주면 상에 형성된 생성물((NH4)2 SiF6)이, 예
컨대 식(2)에 나타낸 반응에 의해 승화해 제거된다. 또한, 이 열처리에 의해 반도체 웨이퍼(SW)의 측면 및 이면도 가열되어, 측면 및 이면의 일부에 잔류한 생성물도 제거된다.
(NH4)2 SiF6 → SiF4 + 2NH3 + 2HF 식(2)
그러나, 상기 드라이 클리닝 처리시에 반도체 웨이퍼(SW)에 형성된 생성물의 조성이 ((NH4)2 SiF6)로부터 조금이라도 벗어나면, 온도 100에서부터 150℃의 열처리에서는 식(2)의 반응이 일어나기 어렵고, 완전히 생성물을 제거할 수 없게 되며, 극미소(極微少)의 생성물이 반도체 웨이퍼(SW)의 주면 상에 잔류한다. 상기한 바와 같이, 접속 구멍 (20)의 내부에 아주 조금이라도 생성물이 잔류하고 있으면, 그 후 접속 구멍(20)의 내부에 형성되는 티타늄막(21)과 니켈 실리사이드층(18)의 접촉 저항 변동 등의 문제가 생긴다. 그래서, 다음 공정에 있어서, 반도체 웨이퍼(SW)에 150℃보다도 높은 온도의 열처리를 실시하여, 반도체 웨이퍼(SW)의 주면 상에 잔류한 미소(微少)의 생성물을 제거한다.
다음으로, 반송용 로보트(62a)에 의해 반도체 웨이퍼(SW)를 드라이 클리닝 처리용의 챔버(57)로부터 가열 처리용의 챔버(55)(또는 챔버(56))로 제1 반송실 (51a)을 통해서 진공반송하고, 챔버(55)(또는 챔버(56))에 구비된 스테이지 상에 싣는다(도 7의 공정P3). 챔버(55)(또는 챔버(56))의 스테이지 상에 반도체 웨이퍼
(SW)를 실음으로써, 반도체 웨이퍼(SW)를 소정의 온도로 가열하고, 100에서부터 150℃의 온도에서는 승화하지 않고 반도체 웨이퍼(SW)의 주면 상에 잔류한 생성물을 승화시켜서 제거한다. 반도체 웨이퍼(SW)의 주면 상에서의 온도는, 예컨대 150에서부터 400℃가 적절한 범위라고 생각된다(다른 조건에 따라서 이 범위에 한정되지 않음은 물론이다). 또한, 양산(量産)에 알맞은 범위로서는 165에서부터 350℃로 생각되나, 나아가 180에서부터 220℃ 등의 200℃를 중심값으로 하는 범위가 가장 알맞다고 생각된다.
도 10은, nMIS(도 10의 삽입도)를 형성한 후에, 드라이 클리닝 처리 및 열처리를 반도체기판에 실시했을 경우의 게이트 전극과 반도체기판의 사이에 흐르는 전류(리크 전류)와 열처리 온도의 관계를 나타내는 그래프도이다.
정상인 nMIS의 게이트 전류는 1×10-13A/㎛2 정도이지만, nMIS의 표면에 드라이 클리닝 처리에 의해 생성한 생성물이 잔류하면, 그 생성물을 통해서 5×10-11A/ ㎛2 이상의 표면 리크 전류가 흐른다. 그러나, 150℃ 보다도 높은 온도에서 열처리를 하면, 온도의 증가에 따라 표면 리크 전류가 감소하고, 예컨대 160℃ 정도의 온도에서 열처리를 하면, 리크 전류는 1×10-12A/ ㎛2 정도로 감소하며, 또한 180℃정도의 온도에서 열처리를 하면, 리크 전류는 1×10-13A/ μm2 정도로 감소한다. 이로부터, 180℃보다도 높은 온도에서 열처리함으로써, nMIS의 표면에 리크 전류가 흐르지 않는 상태까지 생성물을 제거할 수 있다고 생각된다.
다음으로, 반송용 로보트(62a)에 의해 반도체 웨이퍼(SW)를 가열 처리용의 챔버(55)(또는 챔버(56))로부터 냉각·받아넘김(受渡) 용의 챔버(60)(또는 챔버
(61))로 제1 반송실(51a)을 통해서 진공반송하고, 챔버(60)(또는 챔버(61))에 구비된 스테이지 상에 싣는다(도 7의 공정P4). 챔버(60)(또는 챔버 (61))의 스테이지 상에 반도체 웨이퍼(SW)를 실음으로써, 반도체 웨이퍼(SW)는 냉각된다.
다음으로, 반송용 로보트(62b)에 의해 반도체 웨이퍼(SW)를 냉각·받아넘김
용의 챔버(60)(또는 챔버(61))로부터 티타늄 성막용의 챔버(58)로 제2 반송실(5lb)
을 통해서 진공반송한다(도 7의 공정P5). 챔버 (58) 내(內)를 배기 기구에 의해 소정의 진공도, 예컨대 1.33×10-6 Pa로 한 후, 반도체 웨이퍼(SW)를 소정의 온도로 가열하고, 챔버(58) 내에 Ar가스를 소정의 유량으로 도입해서 고지향성(高指向性) 스퍼터링법에 의해 반도체 웨이퍼(SW)의 주면 상에 티타늄막(21)을 퇴적한다. 티타늄막(21)의 두께는, 예컨대 20nm 이다. 또, 티타늄막(21)은 고지향성 스퍼터링법 이외에, 플라즈마 CVD법에 의해 퇴적할 수 있다.
다음으로, 반송용 로보트(62b)에 의해 반도체 웨이퍼(SW)를 티타늄 성막용의 챔버(58)로부터 질화 티타늄 성막용의 챔버(59)로 제2 반송실(5lb)을 통해서 진공반송한다(도 7의 공정P6). 챔버(59) 내를 배기 기구에 의해 소정의 진공도로 한 후, 반도체 웨이퍼(SW)를 소정의 온도로 가열하고, 챔버(59) 내에 소정의 가스를 소정의 유량으로 도입해서 MOCVD법 또는 플라즈마 CVD법에 의해 반도체 웨이퍼(SW)의 주면 상에 질화 티타늄막(22)을 퇴적한다. 질화 티타늄막(22)의 두께는, 예컨대 5nm이다.
다음으로, 반송용 로보트(62b)에 의해 반도체 웨이퍼(SW)를 질화 티타늄 성막용의 챔버(59)로부터 냉각·받아넘김(受渡)용의 챔버(60)(또는 챔버(61))로 제2반송실(5lb)을 통해서 진공반송한다 (도 7의 공정P7).
다음으로, 반송용 로보트(62a)에 의해 반도체 웨이퍼(SW)를 냉각·받아넘김
용의 챔버(60)(또는 챔버(61))로부터 언로더(54)로 진공반출하여(도 7의 공정P8), 언로더(54)에 설치된 후프에 싣는다.
이렇게, 드라이 클리닝 처리의 공정(도 7의 공정P2)과 티타늄막 (21)을 퇴적하는 공정(도 7의 공정P5)의 사이에 150에서부터 400℃의 열처리를 반도체기판(1)에 실시함에 따라(도 7의 공정P3), 접속 구멍(20)의 저면 및 측면에 드라이 클리닝 처치 시에 생성된 생성물이 제거되므로, 접속 구멍 (20)의 저면에 있어서의 티타늄막(21)과 니켈실리사이드층(18)의 접촉 저항의 변동을 저감할 수 있다. 또한, 접속 구멍 (20)의 측면에 있어서의 티타늄막(21)의 벗겨짐을 방지할 수 있다.
그 후, 도 11에 도시한 바와 같이, 접속 구멍 (20)의 내부를 포함하는 반도체기판(1)의 주면 상에 텅스텐막(23)을 CVD법에 의해 퇴적하고, 예컨대 CMP법에 의해 텅스텐막(23)의 표면을 평탄화함으로써 접속 구멍(20)의 내부에 텅스텐막(23)을 매립하고, 텅스텐막(23)을 주(主) 도전재료(導電材料)로 하는 플러그를 형성한다.
또, 상기의 접속 구멍 (20)의 내부에 플러그를 형성하는 공정에서는, 플러그의 주 도전재료를 텅스텐막(23)으로 해서 배리어 메탈막을 티타늄막(21) 상에 질화 티타늄막(22)을 겹쳐 쌓은 적층막이라고 했지만, 이에 한정되는 것은 아니며, 여러 가지로 변경할 수 있다. 예컨대 (1) 플러그의 주 도전재료를 텅스텐막으로 하고 배리어 메탈막을 질화 텅스텐막으로 한다. 1대의 텅스텐 성막 장치를 이용해서 질화 텅스텐막 및 텅스텐막을 순차 성막할 수가 있으므로, 스루풋(throughput)이 향상하
고, 비용을 절감할 수 있다. (2) 플러그의 주 도전재료를 동막(銅膜)으로 하고 배리어 메탈막을 질화 티타늄막으로 한다. (3) 플러그의 주 도전재료를 동막이라 하고 배리어 메탈막을 질화 탄탈막이라고 한다. 질화 탄탈막을 이용함으로써, 배리어 메탈막에 질화 티타늄막을 이용했을 경우보다도 동원자(銅原子)가 확산하는 것을 억제 또는 방지할 수 있다. (4) 플러그의 주 도전재료를 동막으로 하고, 배리어 메탈막을 질화 탄탈막 상에 탄탈막을 겹쳐 쌓은 적층막으로 한다. 동막과 질화 탄탈막과의 사이에 탄탈막을 삽입함으로써, 동막과 질화 탄탈막의 밀착성을 향상시킬 수 있다. (5) 플러그의 주 도전재료를 동막으로 하고 배리어 메탈막을 질화 탄탈막 상에 루세늄막을 겹쳐 쌓은 적층막으로 한다. 동막과 질화 탄탈막의 사이에 루세늄막을 삽입함으로써, 동막과 질화 탄탈막의 밀착성을 향상시킬 수 있다. (6) 플러그의 주 도전재료를 알루미늄막으로 하고 배리어 메탈막을 티타늄막 상에 질화 티타늄막을 겹쳐 쌓은 적층막, 또는 질화 텅스텐막으로 한다.
다음으로, 도 12에 도시한 바와 같이, 반도체기판(1)의 주면 상에 스토퍼
절연막 (24) 및 배선 형성용의 절연막(25)을 순차 형성한다. 스토퍼 절연막(24)은 절연막(25)의 홈 가공 시에 에칭 스토퍼가 되는 막이며, 절연막(25)에 대하여 에칭 선택비를 갖는 재료를 이용한다. 스토퍼 절연막(24)은, 예컨대 플라즈마 CVD법에 의해 형성되는 질화 실리콘막으로 하고 절연막(25)은, 예컨대 플라즈마 CVD법에 의해 형성되는 산화 실리콘막이라 할 수 있다. 또, 스토퍼 절연막(24)과 절연막(25)에는 다음에 설명하는 첫 번째 층의 배선이 형성된다.
다음으로, 싱글 대머신(single damascene)법에 의해 첫 번째 층의 배선을 형성한다. 우선, 레지스트 패턴을 마스크로 한 드라이 에칭에 의해 스토퍼 절연막 (24) 및 절연막(25)의 소정의 영역에 배선홈(配線溝)(26)를 형성한 후, 반도체기판
(1)의 주면 상에 배리어 메탈막(27)을 형성한다. 배리어 메탈막(27)은, 예컨대 질화 티타늄막, 질화 탄탈막, 질화 탄탈막 상에 탄탈막을 겹쳐 쌓은 적층막, 또는 질화 탄탈막 상에 루세늄(Ru)막을 겹쳐 쌓은 적층막이다. 계속해서 CVD법 또는 스퍼터링법에 의해 배리어 메탈막(27) 상에 동(銅)의 시드층을 형성하고, 다시금 전해
(電解) 도금법을 이용해서 시드층 상에 동 도금막을 형성한다. 동 도금막에 의해 배선홈(26)의 내부를 매립한다. 계속해서 배선홈(26) 이외의 영역의 동 도금막, 시드층 및 배리어 메탈막(27)을 CMP법에 의해 제거하고, 동막을 주 도전재료로 하는 첫 번째 층의 배선(M1)을 형성한다.
다음으로, 듀얼 다마신법에 의해 두 번째 층의 배선을 형성한다. 우선, 도 13에 도시한 바와 같이, 반도체기판(1)의 주면 상에 캡 절연막(28), 층간 절연막 (29) 및 배선 형성용의 스토퍼 절연막(30)을 순차 형성한다. 캡 절연막(28) 및 층간 절연막(29)에는, 뒤에 설명하는 것 같이 접속 구멍이 형성된다. 캡 절연막(28)은, 층간 절연막(29)에 대하여 에칭 선택비를 갖는 재료로 구성되며, 예컨대 플라즈마 CVD법에 의해 형성되는 질화 실리콘막으로 할 수 있다. 또한 캡 절연막(28)은 첫 번째 층의 배선(M1)을 구성하는 동(銅)의 확산을 방지하는 보호막으로서의 기능을 갖고 있다. 층간 절연막(29)은, 예컨대 플라즈마 CVD법에 의해 형성되는 TEOS막으로 할 수 있다. 스토퍼 절연막(30)은, 층간 절연막(29) 및 후에 스토퍼 절연막 (30)의 상층에 퇴적되는 배선 형성용의 절연막에 대하여 에칭 선택비를 갖는 절연 재료로 구성되며, 예컨대 플라즈마 CVD법에 의해 형성되는 질화 실리콘막으로 할 수 있다.
다음으로, 구멍 형성용의 레지스트 패턴을 마스크로 한 드라이 에칭에 의해 스토퍼 절연막(30)을 가공한 후, 스토퍼 절연막(30) 상에 배선 형성용의 절연막 (31)을 형성한다. 절연막 (31)은, 예컨대 TEOS막으로 할 수 있다.
다음으로, 배선 구형성용의 레지스트 패턴을 마스크로 한 드라이 에칭에 의해 절연막(31)을 가공한다. 이때, 스토퍼 절연막(30)이 에칭스토퍼로서 기능한다. 계속해서 스토퍼 절연막(30) 및 배선 구형성용의 레지스트 패턴을 마스크로 한 드라이 에칭에 의해 층간 절연막(29)을 가공한다. 이때, 캡 절연막 (28)이 에칭스토퍼로서 기능한다. 계속해서 노출한 캡 절연막(28)을 드라이 에칭으로 제거함으로
써, 캡 절연막(28) 및 층간 절연막(29)에 접속 구멍(32)이 형성되며, 스토퍼 절연막(30) 및 절연막(31)에 배선홈(33)이 형성된다.
다음으로, 접속 구멍(32) 및 배선홈(33)의 내부에 두 번째 층의 배선을 형성한다. 두 번째 층의 배선은, 배리어 메탈층 및 주 도전재료인 동막으로 이루어지
며, 이 배선과 하층배선인 첫 번째 층의 배선(M1)을 접속하는 접속부재는 두 번째 층의 배선과 일체(一體)로 형성된다. 우선, 접속 구멍(32) 및 배선홈(33)의 내부를 포함하는 반도체기판(1)의 주면 상에 배리어 메탈막(34)을 형성한다. 배리어 메탈막(34)은, 예컨대 질화 티타늄막, 질화 탄탈막, 질화 탄탈막 상에 탄탈막을 겹쳐 쌓은 적층막, 또는 질화 탄탈막 상에 루세늄막을 겹쳐 쌓은 적층막이다. 배리어 메탈막(34)을 형성하기 전에는 상기의 드라이 클리닝 처리가 행하여지지만, 이 드라이 클리닝 처리에 있어서도 그 후, 상기의 100에서부터 150℃ 온도에서의 가열과 150℃ 보다도 높은 온도에서의 가열을 반도체 웨이퍼에 대하여 행하고, 접속 구멍 (32)의 저면 및 접속 구멍(32) 및 배선홈(33)의 측벽에 생성한 생성물의 제거를 행해도 좋다. 이로 인해, 배리어 메탈막(34)과 첫 번째 층 배선(M1)의 접촉 저항 변동를 저감할 수가 있고, 또한, 캡 절연막(28), 층간 절연막(29), 스토퍼 절연막 (30) 및 절연막(31)으로부터 배리어 메탈막(34)의 벗겨짐을 방지할 수 있다. 계속해서 CVD법 또는 스퍼터링법에 의해 배리어 메탈막(34) 상에 동(銅)의 시드층을 형 성하고, 또한 전해(電解) 도금법을 이용해서 시드층 상에 동(銅) 도금막을 형성한다. 동 도금막에 의해 접속 구멍(32) 및 배선홈(33)의 내부를 매립한다. 계속해서 접속 구멍(32) 및 배선홈(33) 이외 영역의 동 도금막, 시드층 및 배리어 메탈막 (34)을 CMP법에 의해 제거하고, 동막을 주 도전재료로 하는 두 번째 층의 배선(M2)
을 형성한다.
그 후, 도 14에 도시한 바와 같이, 예컨대 전술한 두 번째 층의 배선(M2)과 같은 방법으로 다시금 상층의 배선을 형성한다. 도 14에서는, 세 번째 층으로부터 여섯 번째 층의 배선(M3, M4, M5, M6)을 형성한 CMOS 디바이스를 예시하고 있다. 계속해서 여섯 번째 층의 배선(M6) 상에 질화 실리콘막(35)을 형성하고, 질화 실리콘막(35) 상에 산화 실리콘막(36)을 형성한다. 이들 질화 실리콘막(35) 및 산화실리콘막(36)은, 외부로부터의 수분이나 불순물의 침입 방지 및 α선의 투과를 억제를 행하는 패시베이션막으로서 기능한다.
다음으로, 질화 실리콘막(35) 및 산화실리콘막(36)을 레지스트 패턴을 마스크로 한 에칭에 의해 가공하고, 여섯 번째 층의 배선(M6)의 일부(본딩 패드부)를 노출시킨다. 계속해서 노출한 여섯 번째 층의 배선(M6) 상에 금막 및 니켈막 등의 적층막으로 형성되는 범프 하지(下地)전극(under bump electrode)(37)을 형성하고, 범프 하지전극(37) 상에 금 또는 땜납 등으로 이루어진 범프 전극(38)을 형성함으로써, 본 실시형태 1인 CMOS 디바이스가 거의 완성된다. 또, 이 범프 전극(38)은 외부접속용 전극이 된다. 이 후에, 반도체 웨이퍼(SW)로부터 반도체 칩에 각각으로 잘라 나뉘어, 패키지 기판 등에 설치되어서 반도체장치가 완성되지만, 이들 설명은 생략한다.
또, 본 실시형태 1의 드라이 클리닝 처리에서는, 리모트 플라즈마 발생 장치 (57d)에서 환원 가스, 예컨대 NF3 가스 및 NH3 가스를 첨가한 Ar가스(플라즈마 여기용의 가스로서는 Ar가스가 많이 사용되지만, 그 밖의 희(稀) 가스 또는 이들의 혼합 가스여도 된다)를 여기(勵起)시켜서 플라즈마를 생성하고, 이 플라즈마를 챔버 (57) 내에 도입해서 자연 산화막을 환원 반응에 의해 제거하였으나, 플라즈마를 이용하지 않고, HF 가스와 NH3 가스 또는 NF3 가스와 NH3 가스 등의 환원 가스를 챔버
(57) 내에 도입해서 자연 산화막을 환원 반응에 의해 제거해도 좋다.
또한, 리모트 플라즈마 장치에 한정되는 것은 아니며, 그 밖의 특성에 문제가 없으면, 통상의 플라즈마 장치를 이용해도 문제는 없다. 리모트 플라즈마는 기판에 손상을 주지 않는 이점이 있다.
또한, 플라즈마를 이용해서 처리할 경우는, 상기 가스의 조합에 한하지 않
고, 질소, 수소, 불소(이들의 복합 라디컬을 포함)에 각각의 라디컬 또는 반응종을 생성하는 것이면, 특별히 이 프로세스에 대하여 유해한 것이 아니면, 그 밖의 가스의 조합이어도 된다. 즉, 질소, 수소 및 불소 라디컬 생성 가스(혼합 가스 포함)와 플라즈마 여기 가스와 그 밖의 첨가 가스 등과의 혼합 가스 분위기를 적당히 이용하면 된다.
또한, 환원 가스 등의 반응 가스는 상기 가스에 한하지 않고, 산화막과 비교적 저온에서 반응하여 기화하는 반응종을 생성하는 것이면 된다.
이렇게, 본 실시형태 1에 의하면, 접속 구멍(20)의 내부에 배리어 메탈막(티타늄막(21) 상에 질화 티타늄막 (22)을 겹쳐 쌓은 적층막)을 형성하기 전에 행하는 드라이 클리닝 처치에 의해, 접속 구멍(20)의 저면 및 측면에 화학량론적 조성으로부터 근소한 차이로 어긋난 생성물이 잔류하지만, 이 생성물은 드라이 클리닝 처리의 뒤에 하는 150℃ 보다도 높은 온도의 열처리에 의해 제거되므로, 접속 구멍(20)
의 저면에 있어서의 배리어 메탈막과 니켈 실리사이드층(18)과의 접촉 저항 변동을 저감 할 수가 있고, 또 접속 구멍(20)의 측면에 있어서의 배리어 메탈막의 벗겨짐을 막을 수 있으므로, 접속 구멍(20)부분에 있어서의 전기적 특성의 변동을 저감할 수 있다. 또한, 본 발명은 상하층의 배선을 접속하는 접속 구멍부분에도 적용할 수 있고, 같은 효과를 얻을 수 있다. 예컨대 본 실시형태 1에 예시한 듀얼 대머신 배선의 형성 공정에 있어서, 접속 구멍(32) 및 배선홈(33)의 내부에 배리어 메탈막 (34)을 형성하기 전에 행하는 드라이 클리닝 처리의 뒤에 본 발명을 실시함으로써, 접속 구멍(32)부분에 있어서의 전기적 특성의 변동을 저감할 수 있다.
(실시형태 2)
상기의 실시형태 1에서 설명한 바와 같이, 배리어 메탈막의 형성 공정에 있
어서 행하여지는 드라이 클리닝 처리에서는, 반도체 웨이퍼(SW)의 주면 위, 측면 및 이면의 일부에 생성물이 잔류한다. 이 때문에, 드라이 클리닝 처리용의 챔버
(57)에 구비된 180℃로 설정된 샤워 헤드(57c)에 의해 반도체 웨이퍼(SW)를 100에서부터 150℃의 온도에서 가열하여 （NH4)2 SiF6의 조성 생성물을 제거하고, 또한, 가열 처리용의 챔버(55, 56)에 의해 반도체 웨이퍼를 150℃보다도 높은 온도에서 가열해서 (NH4)2 SiF6 로부터 근소하게 조성이 어긋난 생성물의 제거를 행한다.
본 발명의 실시형태 2에서는, 드라이 클리닝 처리용의 챔버(57)에 구비된 샤워 헤드(57CH)의 온도를 180℃보다도 높은 온도, 예컨대 250℃로 설정하고, 드라이 클리닝 처리의 직후에, 샤워 헤드(57CH)에 의해 반도체 웨이퍼(SW)를 180에서부터 220℃의 온도에서 가열하여（NH4)2 SiF6 의 조성 생성물 및 (NH4)2 SiF6 로부터 근소하게 조성이 어긋난 생성물을 제거한다.
본 발명의 실시형태 2에 의한 배리어 메탈막의 형성 방법을 도 15 및 도 16을 이용해서 설명한다. 도 15는 배리어 메탈막의 성막 공정도, 도 16(a), (b) 및 (c)는 각각 배리어 메탈막의 성막 장치에 구비된 드라이 클리닝 처리용 챔버에 있어서의 반도체 웨이퍼의 처리 공정을 설명하기 위한 챔버의 개략 단면도이다. 또, 배리어 메탈막의 성막 장치는, 상기의 실시형태 1의 성막 장치(50)를 이용한다.
우선, 상기의 실시형태 1과 마찬가지로 하여, 반도체 웨이퍼(SW)를 로더(53)
로부터 드라이 클리닝 처리용의 챔버(57)로 진공반송한다(도 1의 공정P1, P2). 챔버(57)에 구비된 샤워 헤드(57ＣＨ)는 항상 일정 온도로 유지되고 있으며, 그 온도는 예컨대 250℃이다.
챔버(57)에 반도체 웨이퍼(SW)를 반입할 때는, 도 16(a)에 도시한 바와 같이, 웨이퍼 스테이지(57a)를 하강시키고, 웨이퍼 리프트핀(57b)을 상승시켜서, 웨이퍼 리프트핀(57b) 상에 반도체 웨이퍼(SW)를 싣는다. 샤워 헤드(57CH)와 반도 체 웨이퍼(SW)의 거리는, 예컨대 16.5±12.7mm, 반도체 웨이퍼(SW)와 웨이퍼 스테이지(57a)의 거리는, 예컨대 25.4±17.8mm으로 설정된다.
계속해서 반도체 웨이퍼(SW)의 주면 위를 드라이 클리닝 처리할 때는, 도 16(b)에서 도시한 바와 같이, 웨이퍼 스테이지(57a)를 상승시키고, 웨이퍼 리프트핀(57b)을 하강시켜서, 웨이퍼 스테이지(57a) 상에 반도체 웨이퍼(SW)를 싣는다. 샤워 헤드(57CH)와 반도체 웨이퍼(SW)와의 거리는, 예컨대 17.8±5.1mm 로 설정된
다. 드라이 클리닝 처리가 행하여진 반도체 웨이퍼(SW)의 주면 위, 측면 및 이면의 일부에는, 환원 반응에 의해 생성된 생성물（NH4)2 SiF6 가 잔류한다.
계속해서 반도체 웨이퍼(SW)를 열처리할 때는, 도 16(c)에 도시한 바와 같
이, 웨이퍼 스테이지(57a)를 하강시키고, 웨이퍼 리프트핀(57b)을 상승시켜서, 반도체 웨이퍼(SW)를 온도 250℃로 설정된 샤워 헤드(57CH)에 접근시킨다. 샤워 헤드
(57CH)와 반도체 웨이퍼(SW)의 거리는, 예컨대 3.8±2.6mm, 반도체 웨이퍼(SW)와 웨이퍼 스테이지(57a)의 거리는, 예컨대 5.9mm 이상으로 설정된다.
열처리 시에는, 샤워 헤드(57CH)의 가열 온도(250℃)를 이용해서 반도체 웨이퍼(SW)가 가열되므로, 반도체 웨이퍼(SW)의 온도는 150℃보다 높아지고, 상기 드라이 클리닝 처치 시에 반도체 웨이퍼(SW)의 주면 위, 측면 및 이면의 일부에 잔류한 (NH4)2 SiF6 조성 생성물이 제거되며, 또한 (NH4)2 SiF6 로부터 근소하게 조성이 어긋난 생성물도 제거된다.
다음으로, 반송용 로보트(62a)에 의해 반도체 웨이퍼(SW)를 드라이 클리닝 처리용의 챔버(57)로부터 냉각·받아넘김(受渡)용의 챔버(60)(또는 챔버(61))로 제1 반송실(51a)을 통해서 진공반송하고, 챔버(60)(또는 챔버(61))에 구비된 스테이지 상에 싣는다(도 15의 공정P3). 챔버(60)(또는 챔버(61))의 스테이지 상에 반도체 웨이퍼(SW)를 싣는 것에 의해, 반도체 웨이퍼(SW)는 냉각된다.
그 후는 상기의 실시형태 1과 같이, 반송용 로보트(62b)에 의해 티타늄 성막용의 챔버(58)에 있어서 티타늄막을 퇴적하고(도 15의 공정P4), 질화 티타늄 성막용의 챔버(59)에 있어서 티타늄막상에 질화 티타늄막을 퇴적한 후(도 15의공정P5),
반도체 웨이퍼(SW)를 냉각·받아넘김(受渡)용의 챔버(60)(또는챔버(61))로 진공반송한다(도 15의 공정P6). 또한, 반송용 로보트(62a)에 의해 반도체 웨이퍼(SW)를 언로더(54)로 진공반출하여(도 15의 공정P7), 언로더(54)에 설치된 후프에 싣는다.
이렇게, 본 실시형태 2에 의하면, 드라이 클리닝 처리에 있어서 반도체 웨이퍼(SW)의 측면 및 이면의 일부에 생성한 불필요한 생성물은, 드라이 클리닝 처리에 계속되는 샤워 헤드(57CH)에 의한 180에서부터 220℃의 열처리에 의해 제거되므로,
상기의 실시형태 1에서 행하는 열처리용 챔버(55, 56)에서의 열처리 공정이 불필요하게 되며, 상기한 실시형태 1보다도 제조 공정수를 삭감할 수 있다.
(실시형태 3)
상기의 실시형태 1에서 설명한 바와 같이, 배리어 메탈막의 형성 공정에서 행하여지는 드라이 클리닝 처리에서는, 일반적으로 반도체 웨이퍼(SW)를 웨이퍼 스테이지(57a)에 단지 놓아두는 것뿐이며, 이 때문에, 반도체 웨이퍼(SW)의 주면 위 뿐만 아니라, 반도체 웨이퍼(SW)의 측면 및 이면의 일부에도 (NH4)2 SiF6 조성 생성물이 잔류한다. 반도체 웨이퍼(SW)의 측면 및 이면의 일부에 잔류한 생성물은, 반도체 웨이퍼(SW)를 다른 챔버FH 반송할 경우 등으로 벗겨지고, 오염이나 먼지의 원인이 된다. 여기에서, 상기의 실시형태 1 및 2에서는, 드라이 클리닝 처치에 계속하여, 같은 챔버(57) 내에서 반도체 웨이퍼(SW)에 열처리를 행함으로써, 반도체 웨이퍼(SW)의 주면 위에 잔류하는 생성물을 제거함과 동시에, 반도체 웨이퍼(SW)의 측면 및 이면의 일부에 잔류하는 생성물을 제거하고 있다.
본 발명의 실시형태 3에서는, 드라이 클리닝 처리 시에 있어서 반도체 웨이퍼(SW) 이면에 드라이 클리닝 가스의 주입을 방지하는 것에 의해, 반도체 웨이퍼
(SW)의 측면 및 이면에 일부 생성물의 생성을 방지한다. 따라서, 상기의 실시형태 1에서 드라이 클리닝 처리 후에 계속해서 행해지는 샤워 헤드(57c)에 의한 반도체 웨이퍼(SW)의 열처리, 즉 챔버(57)에 구비된 웨이퍼 스테이지(57a)를 하강시키고, 웨이퍼 리프트핀(57b)을 상승시키서, 반도체 웨이퍼(SW)를 온도 180℃로 설정된 샤워 헤드(57c)에 접근시킴으로써 열처리(도 9(c))는 불필요하게 된다. 또, 드라이 클리닝 처리에 의해 반도체 웨이퍼(SW)의 주면 상에 잔류하는 생성물은, 열처리용의 챔버(55, 56)에서의 150℃보다도 높은 온도의 열처리에 의해 제거할 수 있다.
본 발명의 실시형태 3에 의한 드라이 클리닝 처리방법을 도 17을 이용해서 설명한다. 도 17(a), (b) 및 (c)는 각각 배리어 메탈막의 성막 장치에 구비된 드라이 클리닝 처리용 챔버의 개략 단면도이다.
도 17(a)는, 반도체 웨이퍼(SW)의 측면 및 이면에 일부 생성물의 생성을 방지하는 제1 드라이 클리닝 처리 방법을 설명하는 도이다. 반도체 웨이퍼(SW)는 웨이퍼 스테이지(57a) 상에 놓여져 있으며, 승강 기구를 갖는 실링(57e)을 반도체 웨이퍼(SW) 주면 상의 주위에 접촉시켜 누름으로써, 반도체 웨이퍼(SW)의 주위 및 이면으로의 드라이 클리닝 가스 주입을 막고 있다.
도 17(b)는, 반도체 웨이퍼(SW)의 측면 및 이면에 일부 생성물의 생성을 방지하는 제2 드라이 클리닝 처리 방법을 설명하는 도이다. 반도체 웨이퍼(SW)는 정전 척(靜電 chuck) 기능을 갖는 웨이퍼 스테이지(57a) 상에 놓여져 있으며, 반도체 웨이퍼(SW)의 이면과 웨이퍼 스테이지(57a)의 사이에 극간(隙間)을 형성하는 일없이, 드라이 클리닝 처리를 할 수 있다. 정전 척은, 웨이퍼 스테이지(57a) 상에 유전층(誘電層)을 설치해서 웨이퍼 스테이지(57a)와 반도체 웨이퍼(SW) 사이에 전압을 인가하고, 양자 간에 발생한 힘에 의해 반도체 웨이퍼(SW)를 흡착하는 기구이
다. 흡착 방식의 차이에 의해 유전체로서 절연 재료를 사용하는 쿨롱 힘 타입과 존슨 라베크 힘 타입으로 분류되지만, 저전압에서 강한 흡착력을 갖는 존슨 라베크 힘 타입은 알루미늄 등의 세라믹제의 정전 척에 많고, 내열성과 내(耐) 플라즈마성의 면에서 유리하므로 보급되고 있다. 정전 척은 기계적인 유지구(保持具)를 사용하지 않으므로 반도체 웨이퍼(SW)의 전면을 균일하게 처리할 수 있다.
또한, 승강 기구를 갖는 쉐도우링(57f)을 반도체 웨이퍼(SW) 주면 상의 주위에 구비하고 있어, 반도체 웨이퍼(SW)에 접촉시키지 않고 반도체 웨이퍼(SW)의 주위를 쉐도우링(57f)에 의해 덮고, 웨이퍼 스테이지(57a)의 주위로부터 상방(上方) 을 향해서 He 가스 등의 불활성 가스를 흐르게 한다. 이로 인해, 반도체 웨이퍼
(SW)의 주위 및 이면에 드라이 클리닝 가스의 주입을 막고 있다.
도 17(c)은, 반도체 웨이퍼(SW)의 측면 및 이면의 일부 생성물의 생성을 방지하는 제3의 드라이 클리닝 처리 방법을 설명하는 도이다. 반도체 웨이퍼(SW)는 웨이퍼 스테이지(57a) 상에 놓여져 있으며, 승강 기구를 갖는 실링(57e)을 반도체 웨이퍼(SW)의 주면 상의 주위에 접촉시켜 누름으로써, 반도체 웨이퍼(SW)의 주위 및 이면의 드라이 클리닝 가스 주입을 막고 있다.
또한, 실링(57e)의 하부에는 실링(57e)으로 이어지는 배기실(57g)이 구비되어 있으며, 웨이퍼 스테이지(57a)는 배기실(57g) 내에 설치되어 있다. 배기실(57g)
에는 He 가스 등의 불활성 가스를 배기실(57g)로 도입하는 배관과 배기실(57g)로부터 배기하는 배관이 설치되어 있어, 반도체 웨이퍼(SW)의 주위 및 이면에 불활성 가스를 유입할 수 있는 구조로 되어 있다.
이렇게, 본 실시형태 3에 의하면, 드라이 클리닝 처리에 있어서 반도체 웨이퍼(SW)의 측면 및 이면의 일부에 불필요한 생성물이 생성하지 않고, 드라이 클리닝 처리에 이어지는 샤워 헤드(57c)에 의한 반도체 웨이퍼(SW)의 열처리가 불필요하게 되므로, 전술한 실시형태 1보다도 제조 공정수를 삭감할 수 있다.
이상, 본 발명자에 의한 발명을 실시형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 벗어나지 않는 범위내에서 여러 가지로 변경가능함은 말할 필요도 없다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
접속 구멍부분에 있어서의 전기적 특성의 변동을 저감할 수 있으므로, 반도체장치의 신뢰성 및 제조 수율을 향상시킬 수 있다.
본 발명은, 절연막에 개구(開口)한 접속 구멍의 내부를 드라이 클리닝 처리한 후에 금속막을 매립하는 공정을 갖는 반도체장치의 제조에 적용할 수 있다.

Claims (22)

  1. 절연막에 개구(開口)한 접속 구멍(接續孔)의 내부에 배리어 메탈막을 통해서 금속막을 매립하는 반도체장치의 제조 방법에 있어서,
    상기 절연막에 상기 접속 구멍을 형성한 후, 상기 접속 구멍의 내부에 상기 배리어 메탈막을 퇴적하기 전에,
    (a) 제1 챔버(chamber)에 구비된 웨이퍼 스테이지 상에 반도체 웨이퍼를 놓아두는 공정과,
    (b) 상기 웨이퍼 스테이지의 상방에 설치된 샤워 헤드를 통해서 환원 가스를 공급하고, 상기 접속 구멍의 내부를 드라이 클리닝 처리하는 공정과,
    (c) 상기 샤워 헤드의 가열 온도를 이용한 제1 온도에서 상기 반도체 웨이퍼를 열처리하는 공정과,
    (d) 상기 반도체 웨이퍼를 상기 제1 챔버로부터 제2 챔버로 반송하는 공정
    과,
    (e) 상기 제2 챔버에 있어서, 상기 제1 온도보다도 높은 제2 온도에서 상기 반도체 웨이퍼를 열처리하는 공정을 포함하는 반도체장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 온도는 100에서부터 150℃인 반도체장치의 제조방법.
  3. 제1 항에 있어서,
    상기 제2 온도는 150에서부터 400℃인 반도체장치의 제조방법.
  4. 제1 항에 있어서,
    상기 제2 온도는 165에서부터 350℃인 반도체장치의 제조방법.
  5. 제1 항에 있어서,
    상기 제2 온도는 180에서부터 220℃인 반도체장치의 제조방법.
  6. 제1 항에 있어서,
    상기 제2 온도는 200℃인 반도체장치의 제조방법.
  7. 제1 항에 있어서,
    상기 제1 챔버와 상기 제2 챔버 사이의 상기 반도체 웨이퍼의 반송은, 진공반송되는 반도체 장치의 제조방법.
  8. 절연막에 개구(開口)한 접속 구멍의 내부에 배리어 메탈막을 통해서 금속막을 매립하는 반도체장치의 제조 방법에 있어서,
    상기 절연막에 상기 접속 구멍을 형성한 후, 상기 접속 구멍의 내부에 상기 배리어 메탈막을 퇴적하기 전에,
    (a) 제1 챔버에 구비된 웨이퍼 스테이지 상에 반도체 웨이퍼를 놓아두는 공정과,
    (b) 상기 웨이퍼 스테이지의 상방에 설치된 샤워 헤드를 통해서 환원 가스를 공급하고, 상기 반도체 웨이퍼의 주면 상의 상기 실리콘의 표면을 드라이 클리닝 처리하는 공정과,
    (c) 상기 샤워 헤드의 가열 온도를 이용한 제1 온도에서 상기 반도체 웨이퍼를 열처리하는 공정을 포함하며,
    여기에서, 상기 샤워 헤드는 180℃보다도 높은 온도로 유지된 반도체장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 온도는 180에서부터 220℃인 반도체장치의 제조방법.
  10. 제8 항에 있어서,
    상기 제1 온도는 200℃인 반도체장치의 제조방법.
  11. 절연막에 개구(開口)한 접속 구멍의 내부에 배리어 메탈막을 통해서 금속막을 매립하는 반도체장치의 제조 방법에 있어서,
    상기 절연막에 상기 접속 구멍을 형성한 후, 상기 접속 구멍의 내부에 상기 배리어 메탈막을 퇴적하기 전에,
    (a) 제1 챔버에 구비된 웨이퍼 스테이지 상에 반도체 웨이퍼를 놓아두는 공정과,
    (b) 상기 웨이퍼 스테이지의 상에 설치된 샤워 헤드를 통해서 환원 가스를 공급하고, 상기 접속 구멍의 내부를 드라이 클리닝 처리하는 공정과,
    (c) 상기 반도체 웨이퍼를 상기 제1 챔버로부터 제2 챔버로 반송하는 공정
    과,
    (d) 상기 제2 챔버에 있어서, 제2 온도에서 상기 반도체 웨이퍼를 열처리하는 공정을 포함하며,
    여기에서, 상기 공정(b)에서는, 상기 반도체 웨이퍼의 측면 및 이면에 상기 환원 가스가 공급되지 않는 반도체장치의 제조방법.
  12. 제11 항에 있어서,
    상기 제2 온도는 150에서부터 400℃인 반도체장치의 제조방법.
  13. 제11 항에 있어서,
    상기 제2 온도는 165에서부터 350℃인 반도체장치의 제조방법.
  14. 제11 항에 있어서,
    상기 제2 온도는 180에서부터 220℃인 반도체장치의 제조방법.
  15. 제11 항에 있어서,
    상기 제2 온도는 200℃인 반도체장치의 제조방법.
  16. 제11 항에 있어서,
    상기 공정(b)는,
    (b1) 상기 웨이퍼 스테이지 상에 놓인 상기 반도체 웨이퍼의 주변부를 실링에 의해 누르는 공정을 포함하는 반도체장치의 제조방법.
  17. 제11 항에 있어서,
    상기 공정(b)는,
    (b1) 상기 반도체 웨이퍼를 정전(靜電) 척(chuck)에 의해 상기 웨이퍼 스테이지 상에 흡착하는 공정과,
    (b2) 상기 반도체 웨이퍼의 주변부를 상기 반도체 웨이퍼와 접촉시키지 않고 쉐도우링에 의해 덮으며, 상기 웨이퍼 스테이지의 주변부로부터 불활성 가스를 유입시키는 공정을 포함하는 반도체장치의 제조방법.
  18. 제11 항에 있어서,
    상기 공정(b)는,
    (b1) 상기 웨이퍼 스테이지 상에 놓인 상기 반도체 웨이퍼의 주변부를 실링에 의해 누르는 공정과,
    (b2) 상기 웨이퍼 스테이지의 이면측에서 불활성 가스를 유입시키는 공정을 포함하는 반도체장치의 제조방법.
  19. 제11 항에 있어서,
    상기 제1 챔버와 상기 제2 챔버 사이의 상기 반도체 웨이퍼의 반송은 진공반송인 반도체장치의 제조방법.
  20. 제1 항에 있어서,
    상기 금속막은 텅스텐막이며, 상기 배리어 메탈막은 티타늄막 상에 질화 티타늄막을 겹쳐 쌓은 적층막,또는 질화 텅스텐막인 반도체장치의 제조방법.
  21. 제1 항에 있어서,
    상기 금속막은 동막(銅膜)이며, 상기 배리어 메탈막은 질화 티타늄막, 질화 탄탈막, 질화 탄탈막 상에 탄탈막을 겹쳐 쌓은 적층막, 또는 질화 탄탈막 상에 루테늄(Ru)막을 겹쳐 쌓은 적층막인 반도체장치의 제조방법.
  22. 제1 항에 있어서,
    상기 금속막은 알루미늄막이며, 상기 배리어 메탈막은 티타늄막 상에 질화 티타늄막을 겹쳐 쌓은 적층막, 또는 질화 텅스텐막인 반도체장치의 제조방법.
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