KR20130056014A - 듀얼 다마신 배선 구조체를 포함하는 반도체 소자 - Google Patents

듀얼 다마신 배선 구조체를 포함하는 반도체 소자 Download PDF

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KR20130056014A
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Abstract

본 발명은, 서로 다른 물질의 장벽층을 형성하여 감소된 배선 저항을 가지는 듀얼 다마신 배선 구조체를 포함하는 반도체 소자를 제공한다. 본 발명의 일실시예에 따른 반도체 소자는, 소자층; 상기 소자층과 전기적으로 연결된 하부 도전층; 상기 하부 도전층을 둘러싸는 하부 장벽층; 상기 하부 도전층 상에 위치하고, 상기 하부 도전층에 전기적으로 연결된 상부 도전층; 및 상기 상부 도전층을 둘러싸고, 상기 하부 장벽층과 다른 물질을 포함하는 상부 장벽층;을 포함한다.

Description

듀얼 다마신 배선 구조체를 포함하는 반도체 소자{Semiconductor device having dual damascene metallization structure}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 더욱 상세하게는, 듀얼 다마신 구조 배선 구조체를 포함하는 반도체 소자에 관한 것이다.
기판 또는 기판 상에 형성된 반도체 소자에 전기적으로 연결되는 배선은 다마신 기술을 이용하여 형성하는 것이 일반적이다. 반도체 소자의 크기가 축소됨에 따라 배선의 크기도 작아지며, 이에 따라 배선의 저항 크기가 증가되어 소자의 신뢰성을 저하시킬 우려가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 서로 다른 물질의 장벽층을 형성하여 감소된 배선 저항을 가지는 듀얼 다마신 배선 구조체를 포함하는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는, 소자층; 상기 소자층과 전기적으로 연결된 하부 도전층; 상기 하부 도전층을 둘러싸는 하부 장벽층; 상기 하부 도전층 상에 위치하고, 상기 하부 도전층에 전기적으로 연결된 상부 도전층; 및 상기 상부 도전층을 둘러싸고, 상기 하부 장벽층과 다른 물질을 포함하는 상부 장벽층;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 하부 장벽층은 상기 하부 도전층의 측벽들과 바닥에 위치할 수 있다. 상기 상부 장벽층은 상기 상부 도전층의 측벽들과 바닥의 일부에 위치할 수 있다.
상기 하부 장벽층은 도전물을 포함할 수 있다. 상기 하부 장벽층은 루테늄(Ru), 코발트(Co), 또는 이들의 조합을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 상부 장벽층은 절연물을 포함할 수 있다. 상기 상부 장벽층은 망간 실리콘 산화물을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 상부 장벽층을 둘러싸는 제1 상부 층간 절연층을 더 포함하고, 상기 상부 장벽층은 열처리에 의하여 상기 제1 상부 층간 절연층의 물질과 상기 상부 도전층의 물질이 화학적으로 결합함으로써 형성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 상부 장벽층의 두께는 상기 하부 장벽층에 두께와 동일하거나 작을 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 상부 도전층은 상기 하부 도전층에 비하여 넓은 폭을 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 하부 도전층은 기둥 형상을 가질 수 있다. 상기 상부 도전층은 라인 형상을 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 하부 도전층과 상기 상부 도전층은 듀얼 다마신 배선 구조체를 형성할 수 있다. 상기 하부 도전층과 상기 상부 도전층은 일체형 구조체를 형성할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 상부 장벽측은 하부 장벽층 상에 위치하고, 상기 상부 장벽층은 만곡된 말단부를 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 상부 장벽측의 최하면은 상기 하부 장벽층의 최상면에 비하여 낮을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는, 듀얼 다마신 배선 구조를 포함하는 반도체 소자로서, 상기 듀얼 다마신 배선 구조는, 도전층; 상기 도전층의 하측을 둘러싸고, 도전성을 가지는 하부 장벽층; 및 상기 도전층의 상측을 둘러싸고, 상기 하부 장벽층 상에 위치하고, 절연성을 가지는 상부 장벽층;을 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자는 서로 다른 물질을 가지는 하부 장벽층과 상부 장벽층을 가지는 듀얼 다마신 배선 구조체를 포함한다. 하부 장벽층에 의하여 둘러싸이는 하부 도전층을 리플로우하여 형성하므로 결정립의 크기를 증가시켜 하부 도전층의 저항값을 낮출 수 있고, 상부 장벽층을 상부 씨드층과 상부 층간 절연층을 열처리하여 화학적으로 결합하여 형성하므로 얇은 두께를 구현할 수 있고, 이에 따라 상부 장벽층에 의하여 둘러싸이는 상부 도전층을 크게 형성하므로 상부 도전층의 저항값을 낮출 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 2는 도 1의 II-II 선을 따라 절취된 단면을 도시하는 단면도이다.
도 3 내지 도 12는 본 발명의 일부 실시예들에 따른 반도체 소자를 형성하는 방법을 도시하는 단면도들이다.
도 13 내지 도 19는 본 발명의 일부 실시예들에 따른 반도체 소자를 형성하는 방법을 도시하는 단면도들이다.
도 20은 본 발명의 일부 실시예들에 따른 도 1의 제1 하부 도전층 상의 제1 상부 장벽층을 구조를 예시적으로 도시하는 확대단면도이다.
도 21은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 22은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 23은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 24는 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자(1)를 나타내는 단면도이다. 도 2는 도 1의 II-II 선을 따라 절취된 단면을 도시하는 단면도이다.
도 1을 참조하면, 반도체 소자(1)는 "A"영역과 "B"영역을 가질 수 있다. 예를 들어 "A"영역은 메모리 구조체들을 포함하는 셀 영역일 수 있고, "B"영역은 주변 회로들을 포함하는 주변 영역일 수 있다.
이하에서는, 반도체 소자(1)의 "A" 영역의 구조에 검토하기로 한다.
반도체 소자(1)는 제1 기판(110), 제1 소자층(120), 제1 하부 배선층(130), 제1 하부 층간 절연층(140), 및 제1 상부 층간 절연층(150)을 포함할 수 있다.
제1 기판(110)은 실리콘, 실리콘-게르마늄 등과 같은 반도체 물질을 포함할 수 있고, 또한 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층을 포함할 수 있다. 또한, 도시되지는 않았지만, 제1 기판(110)은 워드 라인(word line, 미도시), 비트 라인 (bit line, 미도시), 또는 다른 반도체 소자들(미도시)을 더 포함할 수 있다. 제1 기판(110)은 제1 소자 분리막(112)을 포함할 수 있다.
제1 기판(110) 상에 제1 소자층(120)이 위치할 수 있다. 제1 소자층(120)은 제1 트랜지스터(125) 및 제1 트랜지스터(125)에 전기적으로 연결된 제1 플러그(126)를 포함할 수 있다. 또한, 제1 소자층(120)은 제1 트랜지스터(125) 및 제1 플러그(126)를 둘러싸는 제1 하부 절연층(128)을 더 포함할 수 있다.
제1 트랜지스터(125)는 게이트 절연층(121), 게이트 전극(122), 캡핑층(123), 및 스페이서(124)를 포함할 수 있다. 도 1에서는 제1 트랜지스터(125)가 제1 기판(110)의 활성 영역 상에 위치하는 것으로 도시되어 있으나 이는 예시적이다. 예를 들어, 제1 트랜지스터(125)는 제1 기판(110)의 제1 소자 분리막(112) 상에 위치할 수 있다. 제1 소자층(120)은 셀 영역에 위치할 수 있고, 예를 들어 DRAM 메모리 소자, 플래시 메모리 소자, 또는 CIS(CMOS image sensor) 소자 등을 포함할 수 있다.
제1 소자층(120) 상에 제1 하부 배선층(130)이 위치할 수 있다. 제1 하부 배선층(130)은 제1 절연 부분(134)과 제1 도전 부분(132)을 포함할 수 있다. 제1 도전 부분(132)은 구리(Cu), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다. 제1 도전 부분(132)은 제1 플러그(126)와 전기적으로 연결될 수 있고, 이에 따라 제1 트랜지스터(125)와 전기적으로 연결될 수 있다. 제1 도전 부분(132)은 추가적인 하부 배선으로 기능할 수 있거나, 또는 제1 플러그(126)의 연장부로서 기능할 수 있다.
제1 하부 배선층(130) 상에 제1 하부 층간 절연층(140)과 제1 상부 층간 절연층(150)이 순차적으로 위치할 수 있다. 제1 하부 층간 절연층(140) 및 제1 상부 층간 절연층(150)은, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 하부 층간 절연층(140) 및 제1 상부 층간 절연층(150)은 동일한 물질을 포함하거나 서로 다른 물질을 포함할 수 있다.
제1 하부 층간 절연층(140)은 제1 하부 장벽층(160)을 포함할 수 있다. 제1 하부 장벽층(160) 내에는 제1 하부 도전층(170)이 충전될 수 있다. 제1 하부 장벽층(160)은 제1 하부 도전층(170)을 둘러쌀 수 있다. 즉, 제1 하부 도전층(170)의 바닥과 양 측벽이 제1 하부 장벽층(160)에 의하여 둘러싸일 수 있고, 이에 따라 제1 하부 도전층(170)은 제1 하부 층간 절연층(140)과 접촉하지 않도록 이격될 수 있다. 제1 하부 장벽층(160)은 제1 하부 도전층(170)을 구성하는 물질이 제1 하부 배선층(130) 및/또는 제1 하부 층간 절연층(140)으로 확산되는 것을 방지할 수 있다. 제1 하부 장벽층(160)은 도전성을 가질 수 있고, 제1 하부 도전층(170)과 제1 도전 부분(132)의 오믹 저항을 감소시킬 수 있다. 제1 하부 장벽층(160)은 루테늄(Ru), 코발트(Co), 또는 이들의 조합(예를 들어, 합금이나 적층구조)을 포함할 수 있다. 제1 하부 도전층(170)은 제1 소자층(120) 내의 제1 트랜지스터(125)와 전기적으로 연결될 수 있다.
제1 상부 층간 절연층(150)은 제1 상부 장벽층(180)을 포함할 수 있다. 제1 상부 장벽층(180) 내에는 제1 상부 도전층(190)이 충전될 수 있다. 제1 상부 장벽층(180)은 제1 상부 도전층(190)을 둘러쌀 수 있다. 즉, 제1 상부 도전층(190)의 양 측벽과 바닥의 일부가 제1 상부 장벽층(180)에 의하여 둘러싸일 수 있고, 이에 따라 제1 상부 도전층(190)은 제1 상부 층간 절연층(150)과 접촉하지 않도록 이격될 수 있다. 제1 상부 장벽층(180)은 제1 상부 도전층(190)을 구성하는 물질이 제1 하부 층간 절연층(140) 및/또는 제1 상부 층간 절연층(150)으로 확산되는 것을 방지할 수 있다. 제1 상부 장벽층(180)은 절연물을 포함할 수 있고, 예를 들어 산화물을 포함할 수 있다. 제1 상부 장벽층(180)은, 예를 들어 망간(Mn), 실리콘(Si)을 포함할 수 있고, 예를 들어 망간 실리콘 산화물(MnSixOy, 여기에서 0<x<1, 0<y<1)를 포함할 수 있다. 또는, 제1 상부 장벽층(180)은 망간을 대체하여 바나듐(V)을 포함할 수 있고, 예를 들어 바나듐 실리콘 산화물을 포함할 수 있다.
하기에 설명하는 바와 같이, 제1 상부 장벽층(180)은 열처리에 의하여 형성될 수 있고, 제1 상부 층간 절연층(150) 내에 포함된 물질과 제1 상부 도전층(190) 내에 포함된 물질이 화학적으로 결합하여 형성될 수 있다. 예를 들어, 제1 상부 장벽층(180)은 제1 상부 층간 절연층(150) 내에 포함된 실리콘 및 산소와 제1 상부 도전층(190) 내에 포함된 망간이 열처리에 의하여 화학적으로 결합하여 형성된 망간 실리콘 산화물을 포함할 수 있다.
제1 상부 장벽층(180)의 두께는 제1 하부 장벽층(160)의 두께와 동일하거나 또는 작을 수 있다. 제1 하부 장벽층(160)은, 예를 들어 1 nm 내지 20 nm의 범위를 가질 수 있다. 제1 상부 장벽층(180)은, 예를 들어 1 nm 내지 10 nm의 범위를 가질 수 있고, 예를 들어 2 nm 내지 5 nm의 범위를 가질 수 있다.
제1 하부 도전층(170)은, 예를 들어 구리(Cu)를 포함할 수 있고, 망간(Mn)을 더 포함할 수 있다. 제1 상부 도전층(190)은, 예를 들어 구리(Cu)를 포함할 수 있고, 망간(Mn)을 더 포함할 수 있다. 제1 하부 도전층(170)과 제1 상부 도전층(190)은 물리적으로 연결되거나 전기적으로 연결될 수 있다. 제1 하부 도전층(170)과 제1 상부 도전층(190)은 일체형 구조체(one body structure)를 형성할 수 있다. 제1 하부 도전층(170)과 제1 상부 도전층(190)은 동일한 물질을 포함하거나 서로 다른 물질을 포함할 수 있다. 제1 상부 도전층(190)은 제1 하부 도전층(170)에 비하여 더 넓은 폭을 가질 수 있다. 제1 하부 도전층(170)은, 예를 들어 5 nm 내지 20 nm의 범위를 가질 수 있고, 제1 상부 도전층(190)은, 예를 들어 10 nm 내지 50 nm의 범위를 가질 수 있다.
도 2를 참조하면, 제1 하부 도전층(170)은 제1 도전 부분(132)과 전기적으로 연결되는 플러그로서 기능할 수 있고, 원기둥 또는 다각 기둥과 같은 기둥 형상을 가질 수 있다. 반면, 제1 상부 도전층(190)은 라인 형상을 가질 수 있고 외부와 전기적으로 연결될 수 있다. 이에 따라, 제1 하부 도전층(170)과 제1 상부 도전층(190)은 듀얼 다마신 배선 구조체를 구성할 수 있다.
이하에서는, 반도체 소자(1)의 "B" 영역의 구조에 검토하기로 한다.
반도체 소자(1)는 제2 기판(210), 제2 소자층(220), 제2 하부 배선층(230), 제2 하부 층간 절연층(240), 및 제2 상부 층간 절연층(250)을 포함할 수 있다.
제2 기판(210)은 상술한 제1 기판(110)과 동일한 구조체일 수 있다. 또한, 도시되지는 않았지만, 제2 기판(210)은 워드 라인(word line, 미도시), 비트 라인 (bit line, 미도시), 또는 다른 반도체 소자들(미도시)을 더 포함할 수 있다. 제2 기판(210)은 제2 소자 분리막(212)을 포함할 수 있다.
제2 기판(210) 상에 제2 소자층(220)이 위치할 수 있다. 제2 소자층(220)은 제2 트랜지스터(225) 및 제2 트랜지스터(225)에 전기적으로 연결된 제2 플러그(226)를 포함할 수 있다. 또한, 제2 소자층(220)은 제2 트랜지스터(225) 및 제2 플러그(226)를 둘러싸는 제2 하부 절연층(228)을 더 포함할 수 있다.
제2 트랜지스터(225)는 게이트 절연층(221), 게이트 전극(222), 캡핑층(223), 및 스페이서(224)를 포함할 수 있다. 도 1에서는 제2 트랜지스터(225)가 제2 소자 분리막(212) 상에 위치하는 것으로 도시되어 있으나 이는 예시적이다. 예를 들어, 제2 트랜지스터(225)는 제2 기판(210)의 활성 영역 상에 위치할 수 있다. 제2 소자층(220)은 주변회로 영역에 위치할 수 있고, 예를 들어 반도체 소자의 주변 회로 소자들을 포함할 수 있다. 제1 소자층(120)과 제2 소자층(220)은 동일 평면에 위치하거나 다른 평면에 위치할 수 있다.
제2 소자층(220) 상에 제2 하부 배선층(230)이 위치할 수 있다. 제2 하부 배선층(230)은 제2 절연 부분(234)과 제2 도전 부분(232)을 포함할 수 있다. 제2 도전 부분(232)은 구리(Cu), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다. 제2 도전 부분(232)은 제2 플러그(226)와 전기적으로 연결될 수 있고, 이에 따라 제1 트랜지스터(125)와 전기적으로 연결될 수 있다. 제2 도전 부분(232)은 하부 배선으로 기능할 수 있거나, 또는 제2 플러그(226)의 연장부로서 기능할 수 있다. 제1 하부 배선층(130)과 제2 하부 배선층(230)은 동일 평면에 위치하거나 다른 평면에 위치할 수 있다.
제2 하부 배선층(230) 상에 제2 하부 층간 절연층(240)과 제2 상부 층간 절연층(250)이 순차적으로 위치할 수 있다. 제2 하부 층간 절연층(240) 및 제2 상부 층간 절연층(250)은, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제2 하부 층간 절연층(240) 및 제2 상부 층간 절연층(250)은 동일한 물질을 포함하거나 서로 다른 물질을 포함할 수 있다. 제1 하부 층간 절연층(140)과 제2 하부 층간 절연층(240)은 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있고, 동일 평면에 위치하거나 다른 평면에 위치할 수 있다. 제1 상부 층간 절연층(150)과 제2 상부 층간 절연층(250)은 동일 평면에 위치하거나 다른 평면에 위치할 수 있다.
제2 하부 층간 절연층(240)은 제2 하부 장벽층(260)을 포함할 수 있다. 제2 하부 장벽층(260) 내에는 제2 하부 도전층(270)이 충전될 수 있다. 제2 하부 장벽층(260)은 제2 하부 도전층(270)을 둘러쌀 수 있다. 즉, 제2 하부 도전층(270)의 바닥과 양 측벽이 제2 하부 장벽층(260)에 의하여 둘러싸일 수 있고, 이에 따라 제2 하부 도전층(270)은 제2 하부 층간 절연층(240) 과 접촉하지 않도록 이격될 수 있다.. 제2 하부 장벽층(260)은 제2 하부 도전층(270)을 구성하는 물질이 제2 하부 배선층(230) 및/또는 제2 하부 층간 절연층(240)으로 확산되는 것을 방지할 수 있다. 제1 하부 장벽층(160)은 도전성을 가질 수 있고, 제2 하부 도전층(270)과 제2 도전 부분(232)의 오믹 저항을 감소시킬 수 있다. 제2 하부 장벽층(260)은 루테늄(Ru), 코발트(Co), 또는 이들의 조합을 포함할 수 있다. 제2 하부 도전층(270)은 제2 소자층(220) 내의 제2 트랜지스터(225)와 전기적으로 연결될 수 있다.
제2 상부 층간 절연층(250)은 제2 상부 장벽층(280)을 포함할 수 있다. 제2 상부 장벽층(280) 내에는 제2 상부 도전층(290)이 충전될 수 있다. 제2 상부 장벽층(280)은 제2 상부 도전층(290)을 둘러쌀 수 있다. 즉, 제2 상부 도전층(290)의 양 측벽과 바닥의 일부가 제2 상부 장벽층(280)에 의하여 둘러싸일 수 있고, 이에 따라 제2 상부 도전층(290)은 제2 상부 층간 절연층(250)과 접촉하지 않도록 이격될 수 있다. 제2 상부 장벽층(280)은 제2 상부 도전층(290)을 구성하는 물질이 제2 하부 층간 절연층(240) 및/또는 제2 상부 층간 절연층(250)으로 확산되는 것을 방지할 수 있다. 제2 상부 장벽층(280)은 절연물을 포함할 수 있고, 예를 들어 산화물을 포함할 수 있다. 제2 상부 장벽층(280)은, 예를 들어 망간(Mn), 실리콘(Si)을 포함할 수 있고, 예를 들어 망간 실리콘 산화물(MnSixOy, 여기에서 0<x<1, 0<y<1)를 포함할 수 있다. 또는, 제2 상부 장벽층(280)은 망간을 대체하여 바나듐(V)을 포함할 수 있고, 예를 들어 바나듐 실리콘 산화물을 포함할 수 있다.
하기에 설명하는 바와 같이, 제2 상부 장벽층(280)은 열처리에 의하여 형성될 수 있고, 제2 상부 층간 절연층(250) 내에 포함된 물질과 제2 상부 도전층(290) 내에 포함된 물질이 화학적으로 결합하여 형성될 수 있다. 예를 들어, 제2 상부 장벽층(280)은 제2 상부 층간 절연층(250) 내에 포함된 실리콘 및 산소와 제2 상부 도전층(290) 내에 포함된 망간이 열처리에 의하여 화학적으로 결합하여 형성된 망간 실리콘 산화물을 포함할 수 있다.
제2 상부 장벽층(280)의 두께는 제2 하부 장벽층(260)의 두께와 동일하거나 또는 작을 수 있다. 제2 하부 장벽층(260)의 두께는 제1 하부 장벽층(160)의 두께와 동일하거나 또는 더 클 수 있다. 제2 상부 장벽층(280)의 두께는 제1 상부 장벽층(180)의 두께와 동일하거나 또는 더 클 수 있다.
제2 하부 도전층(270)은, 예를 들어 구리(Cu)를 포함할 수 있고, 망간(Mn)을 더 포함할 수 있다. 제2 상부 도전층(290)은, 예를 들어 구리(Cu)를 포함할 수 있고, 망간(Mn)을 더 포함할 수 있다. 제2 하부 도전층(270)과 제2 상부 도전층(290)은 물리적으로 연결되거나 전기적으로 연결될 수 있다. 제2 하부 도전층(270)과 제2 상부 도전층(290)은 일체형 구조체(one body structure)를 형성할 수 있다. 제2 하부 도전층(270)과 제2 상부 도전층(290)은 동일한 물질을 포함하거나 서로 다른 물질을 포함할 수 있다. 제2 상부 도전층(290)은 제2 하부 도전층(270)에 비하여 더 넓은 폭을 가질 수 있다. 제2 하부 도전층(270)은 제1 하부 도전층(170)과 동일한 폭을 가지거나 더 큰 폭을 가질 수 있다. 제2 상부 도전층(290)은 제1 상부 도전층(190)과 동일한 폭을 가지거나 더 큰 폭을 가질 수 있다.
도 3 내지 도 12는 본 발명의 일부 실시예들에 따른 반도체 소자(1)를 형성하는 방법을 도시하는 단면도들이다. 도면에서, "A"영역은 셀 영역일 수 있고, "B"영역은 주변 영역일 수 있다. "A"영역과 "B"영역에서는, 구조물의 형성 공정이 동시에 수행되거나 또는 별개로 수행될 수 있다.
도 3을 참조하면, "A"영역을 가지는 제1 기판(110)과 "B"영역을 가지는 제2 기판(210)을 마련한다. 제1 기판(110)과 제2 기판(210)은 동일한 구조체일 수 있다.
제1 기판(110) 상에 제1 트랜지스터(125) 및 제1 플러그(126)를 포함하는 제1 소자층(120)을 형성한다. 또한, 제2 기판(210) 상에 제2 트랜지스터(225) 및 제2 플러그(226)를 포함하는 제2 소자층(220)을 형성한다. 제1 소자층(120)과 제2 소자층(220)은 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있다.
제1 소자층(120) 상에 제1 절연 부분(134)과 제1 도전 부분(132)을 포함하는 제1 하부 배선층(130)을 형성한다. 또한, 제2 소자층(220) 상에 제2 절연 부분(234)과 제2 도전 부분(232)을 포함하는 제2 하부 배선층(230)을 형성한다. 제1 하부 배선층(130)과 제2 하부 배선층(230)은 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있다.
제1 하부 배선층(130) 상에 제1 하부 층간 절연층(140)을 형성한다. 또한, 제2 하부 배선층(230) 상에 제2 하부 층간 절연층(240)을 형성한다. 제1 하부 층간 절연층(140)과 제2 하부 층간 절연층(240)은 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있다. 제1 하부 층간 절연층(140)과 제2 하부 층간 절연층(240)은 열산화법, 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 스퍼터링(sputtering), 또는 원자층 증착법(atomic layer deposition, ALD) 등을 이용하여 수행할 수 있다.
제1 하부 층간 절연층(140) 상에 제1 상부 층간 절연층(150)을 형성한다. 또한, 제2 하부 층간 절연층(240) 상에 제2 상부 층간 절연층(250)을 형성한다. 제1 상부 층간 절연층(150)과 제2 상부 층간 절연층(250)은 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있다. 제1 상부 층간 절연층(150)과 제2 상부 층간 절연층(250)은 열산화법, 화학 기상 증착법, 플라즈마 강화 CVD, 스퍼터링, 또는 원자층 증착법 등을 이용하여 수행할 수 있다.
제1 하부 층간 절연층(140)과 제1 상부 층간 절연층(150)은 동일한 물질을 포함하거나 서로 다른 물질을 포함할 수 있다. 제2 하부 층간 절연층(240)과 제2 상부 층간 절연층(250)은 동일한 물질을 포함하거나 서로 다른 물질을 포함할 수 있다. 또한, 제1 하부 층간 절연층(140)과 제1 상부 층간 절연층(150) 사이에는 식각 저지층(미도시)가 위치할 수 있다. 제2 하부 층간 절연층(240)과 제2 상부 층간 절연층(250) 사이에는 식각 저지층(미도시)가 위치할 수 있다.
도 4를 참조하면, 제1 하부 층간 절연층(140)과 제1 상부 층간 절연층(150)의 일부 영역을 제거하여 제1 도전 부분(132)을 노출하는 제1 하부 리세스 영역(141) 및 제1 상부 리세스 영역(151)을 형성한다. 제1 하부 리세스 영역(141)은 제1 하부 층간 절연층(140) 내에 위치할 수 있고, 제1 상부 리세스 영역(151)은 제1 상부 층간 절연층(150) 내에 위치할 수 있다. 또한, 제2 하부 층간 절연층(240)과 제2 상부 층간 절연층(250)의 일부 영역을 제거하여 제2 도전 부분(232)을 노출하는 제2 하부 리세스 영역(241) 및 제2 상부 리세스 영역(251)을 형성한다. 제2 하부 리세스 영역(241)은 제2 하부 층간 절연층(240) 내에 위치할 수 있고, 제2 상부 리세스 영역(251)은 제2 상부 층간 절연층(250) 내에 위치할 수 있다.
제1 하부 리세스 영역(141), 제1 상부 리세스 영역(151), 제2 하부 리세스 영역(241) 및 제2 상부 리세스 영역(251)은 포토리소그래피 및 식각 방법을 이용하여 형성될 수 있다. 제1 하부 리세스 영역(141)과 제2 하부 리세스 영역(241)은 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있다. 제1 상부 리세스 영역(151)과 제2 상부 리세스 영역(251)은 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있다. 제1 하부 리세스 영역(141), 제1 상부 리세스 영역(151), 제2 하부 리세스 영역(241) 및 제2 상부 리세스 영역(251)은 TFVL(trench first via last) 또는 VFTL(via first trench last)에 의하여 형성될 수 있다.
제1 하부 리세스 영역(141)과 제2 하부 리세스 영역(241)은, 예를 들어 홀의 형상을 가질 수 있다. 예를 들어, 제1 하부 리세스 영역(141)은 도 2에 도시된 바와 같이 기둥 형상을 가지는 제1 하부 도전층(170)을 위한 공간을 제공할 수 있다. 제1 상부 리세스 영역(151)과 제2 상부 리세스 영역(251)은, 예를 들어 라인형 트렌치 형상을 가질 수 있다. 예를 들어, 제1 하부 리세스 영역(141)은 도 2에 도시된 바와 같이 라인 형상을 가지는 제1 상부 도전층(190)을 위한 공간을 제공할 수 있다.
도 5를 참조하면, 제1 상부 층간 절연층(150)의 최상면, 제1 상부 리세스 영역(151)의 측벽들 및 제1 하부 리세스 영역(141)의 측벽들과 바닥 상에 제1 하부 장벽 물질층(161)을 형성한다. 또한, 제2 상부 층간 절연층(250)의 최상면, 제2 상부 리세스 영역(251)의 측벽들 및 제2 하부 리세스 영역(241)의 측벽들과 바닥 상에 제2 하부 장벽 물질층(261)을 형성한다. 제1 하부 장벽 물질층(161) 및 제2 하부 장벽 물질층(261)은 물리 기상 증착법, 화학 기상 증착법, 플라즈마 강화 CVD, 또는 원자층 증착법을 이용하여 형성할 수 있다. 제1 하부 장벽 물질층(161) 및 제2 하부 장벽 물질층(261)은 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있다.
제1 하부 장벽 물질층(161)과 제2 하부 장벽 물질층(261)은 루테늄(Ru), 코발트(Co), 또는 이들의 조합을 포함할 수 있다. 제1 하부 장벽 물질층(161)과 제2 하부 장벽 물질층(261)은 동일한 물질을 포함하거나 서로 다른 물질을 포함할 수 있다. 또한, 제1 하부 장벽 물질층(161)과 제2 하부 장벽 물질층(261)은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 루테늄(Ru), 코발트(Co) 또는 이들의 조합(예를 들어, 합금이나 적층구조)을 더 포함할 수 있다.
도 6을 참조하면, 제1 하부 장벽 물질층(161) 상에 제1 하부 씨드층(171)을 형성한다. 또한, 제2 하부 장벽 물질층(261) 상에 제2 하부 씨드층(271)을 형성한다. 제1 하부 씨드층(171) 및 제2 하부 씨드층(271)은 물리 기상 증착법, 화학 기상 증착법, 플라즈마 강화 CVD, 또는 원자층 증착법을 이용하여 형성할 수 있다. 제1 하부 씨드층(171) 및 제2 하부 씨드층(271)은 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있다. 제1 하부 씨드층(171) 및 제2 하부 씨드층(271)은 구리(Cu)를 포함할 수 있다. 또한, 제1 하부 씨드층(171) 및 제2 하부 씨드층(271)은 백금(Pt), 팔라듐(Pd), 니켈(Ni), 금(Au), 은(Ag), 루테늄(Ru) 등을 포함할 수 있다.
도 7을 참조하면, 제1 하부 씨드층(171)을 리플로우하여 제1 하부 도전층(170)을 형성한다. 이에 따라, 제1 하부 도전층(170)은 제1 하부 리세스 영역(141)을 충전할 수 있다. 또한, 제1 하부 리세스 영역(141) 외에 위치하는 제1 하부 씨드층(171)은 제1 하부 리세스 영역(141)을 충전하도록 유동함으로써 제거될 수 있다. 또는, 제1 하부 리세스 영역(141) 외에 위치하는 제1 하부 씨드층(171)은 별개의 식각 공정을 이용하여 제거될 수 있다. 또한, 제2 하부 씨드층(271)을 리플로우하여 제2 하부 도전층(270)을 형성한다. 이에 따라, 제2 하부 도전층(270)은 제2 하부 리세스 영역(241)을 충전할 수 있다. 또한, 제2 하부 리세스 영역(241) 외에 위치하는 제2 하부 씨드층(271)은 제2 하부 리세스 영역(241)을 충전하도록 유동함으로써 제거될 수 있다. 또는, 제2 하부 리세스 영역(241) 외에 위치하는 제2 하부 씨드층(271)은 별개의 식각 공정을 이용하여 제거될 수 있다.
제1 하부 도전층(170) 및 제2 하부 도전층(270)은 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있다. 상기 리플로우 공정은 열처리에 의하여 구현될 수 있다. 상기 리플로우 공정은, 예를 들어 200℃ 내지 500℃ 범위의 온도에서 수행될 수 있고, 예를 들어 300℃ 내지 400℃ 범위의 온도에서 수행될 수 있다. 또한, 진공 분위기, 환원성 분위기, 또는 산화성 분위기에서 수행될 수 있다. 또한, 상기 리플로우 공정은 플라즈마 처리에 의하여 구현될 수 있고, 아르곤 플라즈마, 질소 플라즈마, 산소 플라즈마 들을 이용할 수 있다. 또한, 상기 리플로우 공정은 레이저를 이용하여 수행될 수 있고, 예를 들어 질소 레이저 또는 헬륨 레이저를 사용할 수 있다.
도 6과 도 7에 도시된 공정은 하나의 공정으로 구현될 수 있다. 즉, 제1 하부 씨드층(171)이 형성됨과 동시에 리플로우되어 제1 하부 도전층(170)을 형성하도록 수행될 수 있다. 또한, 제2 하부 씨드층(271)이 형성됨과 동시에 리플로우되어 제2 하부 도전층(270)을 형성하도록 수행될 수 있다. 예를 들어, 200℃ 내지 500℃ 범위의 온도에서 도 6과 도 7에 도시된 공정을 수행함으로써, 제1 하부 씨드층(171)이 형성되면서 동시에 리플로우될 수 있고, 제2 하부 씨드층(271)이 형성되면서 동시에 리플로우될 수 있다. 또한, 제1 하부 장벽 물질층(161) 및 제2 하부 장벽 물질층(261)이 루테늄을 포함하는 경우에는, 상기 리플로우가 더 용이하게 이루어질 수 있다.
이러한 리플로우 공정에 의하여, 제1 하부 도전층(170) 및 제2 하부 도전층(270)은 원하지 않는 보이드(void)를 포함하지 않거나 보이드의 밀도를 감소시킬 수 있다. 또한, 리플로우에 의하여 제1 하부 도전층(170) 및 제2 하부 도전층(270)을 구성하는 물질이 결정립 성장에 따라 큰 결정 입자를 가지게 되어, 제1 하부 도전층(170)과 제2 하부 도전층(270)의 저항값을 낮출 수 있다.
도 8을 참조하면, 제1 하부 장벽 물질층(161)의 일부를 제거하여, 제1 하부 장벽층(160) 및 제1 하부 장벽층(160)에 의하여 둘러싸인 제1 하부 도전층(170)을 형성한다. 제1 하부 장벽층(160)과 제1 하부 도전층(170)의 최상 표면들은 제1 상부 리세스 영역(151)에 의하여 노출될 수 있다. 또한, 제2 하부 장벽 물질층(261)의 일부를 제거하여, 제2 하부 장벽층(260) 및 제2 하부 장벽층(260)에 의하여 둘러싸인 제2 하부 도전층(270)을 형성한다. 제2 하부 장벽층(260)과 제2 하부 도전층(270)의 최상 표면들은 제2 상부 리세스 영역(251)에 의하여 노출될 수 있다. 제1 하부 장벽 물질층(161) 및 제2 하부 장벽 물질층(261)을 제거하는 공정은 에치백(etch-back)에 의하여 수행될 수 있고, 동일한 공정에서 수행되거나 또는 다른 공정에서 수행될 수 있다.
도 9를 참조하면, 제1 상부 층간 절연층(150)의 최상면 및 제1 상부 리세스 영역(151)의 측벽들과 바닥 상에 제1 상부 씨드층(181)을 형성한다. 또한, 제2 상부 층간 절연층(250)의 최상면 및 제2 상부 리세스 영역(251)의 측벽들과 바닥 상에 제2 상부 씨드층(281)을 형성한다. 제1 상부 씨드층(181) 및 제2 상부 씨드층(281)은 물리 기상 증착법, 화학 기상 증착법, 플라즈마 강화 CVD, 또는 원자층 증착법을 이용하여 형성할 수 있다. 제1 상부 씨드층(181) 및 제2 상부 씨드층(281)은 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있다. 제1 상부 씨드층(181) 및 제2 상부 씨드층(281)은 구리와 망간을 포함할 수 있다. 다른 실시예에 있어서, 망간을 대체하여 바나듐(V)을 포함할 수 있다.
도 10을 참조하면, 제1 상부 씨드층(181) 상에 제1 금속층(191)을 형성한다. 제1 금속층(191)은 제1 상부 리세스 영역(151)을 충전할 수 있다. 제1 상부 씨드층(181)은 제1 금속층(191)의 형성을 용이하게 하는 기능을 수행한다. 또한, 제2 상부 씨드층(281) 상에 제2 금속층(291)을 형성한다. 제2 금속층(291)은 제2 상부 리세스 영역(251)을 충전할 수 있다. 제2 상부 씨드층(281)은 제2 금속층(291)의 형성을 용이하게 하는 기능을 수행한다. 제1 금속층(191) 및 제2 금속층(291)은 전기도금법(electroplate)을 이용하여 형성할 수 있고, 또는 물리 기상 증착법, 화학 기상 증착법, 플라즈마 강화 CVD, 또는 원자층 증착법을 이용하여 형성할 수 있다. 제1 금속층(191) 및 제2 금속층(291)은 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있다. 제1 금속층(191) 및 제2 금속층(291)은 구리(Cu)를 포함할 수 있다. 또한, 제1 금속층(191) 및 제2 금속층(291)은 백금(Pt), 팔라듐(Pd), 니켈(Ni), 금(Au), 은(Ag), 루테늄(Ru) 등을 포함할 수 있다. 제1 하부 도전층(170)은 리플로우에 의하여 성장된 결정립을 가지므로, 제1 하부 도전층(170) 상에 형성된 제1 상부 씨드층(181) 및 제1 금속층(191)은 상기 성장된 결정립에 대하여 정합적으로 성장함에 따라 상대적으로 큰 결정립을 가질 수 있고, 이에 따라 제1 금속층(191)의 저항값을 낮출 수 있다. 특히, 본 발명의 기술적 사상에 의하여 성장된 제1 하부 도전층(170)의 결정립은 물리화학증착(PVD)-배리어층과 같은 종래의 방법으로 형성된 결정립보다 큰 결정립을 가지므로, 제1 하부 도전층(170)의 저항 값을 낮추는데 크게 기여할 수 있고, 더 나아가 제1 상부 도전층(190)과 제1 하부 도전층(170)으로 구성된 배선층의 저항 값을 낮추는데 크게 기여할 수 있다. 또한, 제2 하부 도전층(270)은 리플로우에 의하여 성장된 결정립을 가지므로, 제2 하부 도전층(270) 상에 형성된 제2 상부 씨드층(281) 및 제2 금속층(291)은 상기 성장된 결정립에 대하여 정합적으로 성장함에 따라 상대적으로 큰 결정립을 가질 수 있고, 이에 따라 제2 금속층(291)의 저항값을 낮출 수 있다. 특히, 본 발명의 기술적 사상에 의하여 성장된 제2 하부 도전층(270)의 결정립은 물리화학증착(PVD)-배리어층과 같은 종래의 방법으로 형성된 결정립보다 큰 결정립을 가지므로, 제2 하부 도전층(270)의 저항 값을 낮추는데 크게 기여할 수 있고, 더 나아가 제2 상부 도전층(290)과 제2 하부 도전층(270)으로 구성된 배선층의 저항 값을 낮추는데 크게 기여할 수 있다.
도 11을 참조하면, 도 10에 도시된 구조체를 열처리한다. 상기 열처리 공정은 예를 들어 200℃ 내지 500℃ 범위의 온도에서 수행될 수 있고, 예를 들어 300℃ 내지 400℃ 범위의 온도에서 수행될 수 있다. 이에 따라, 제1 상부 씨드층(181)은 제1 상부 장벽 물질층(182)으로 변화한다. 제1 상부 장벽 물질층(182)은 제1 상부 씨드층(181)에 포함된 원소가 제1 상부 층간 절연층(150)에 포함된 원소와 결합하여 형성될 수 있다. 예를 들어, 제1 상부 장벽 물질층(182)은 제1 상부 씨드층(181)에 포함된 망간이 제1 상부 층간 절연층(150)에 포함된 실리콘과 산소와 결합하여 형성될 수 있다. 제1 상부 장벽 물질층(182)은, 예를 들어 MnSixOy (여기에서 0<x<1, 0<y<1)를 포함할 수 있다. 제1 상부 씨드층(181)에 포함된 구리는 제1 금속층(191)으로 이동할 수 있다. 또한, 제2 상부 씨드층(281)은 제2 상부 장벽 물질층(282)으로 변화한다. 제2 상부 장벽 물질층(282)은 제2 상부 씨드층(281)에 포함된 원소가 제2 상부 층간 절연층(250)에 포함된 원소와 결합하여 형성될 수 있다. 예를 들어, 제2 상부 장벽 물질층(282)은 제2 상부 씨드층(281)에 포함된 망간이 제2 상부 층간 절연층(250)에 포함된 실리콘과 산소와 결합하여 형성될 수 있다. 제2 상부 씨드층(281)에 포함된 구리는 제2 금속층(291)으로 이동할 수 있다.
또한, 제1 하부 도전층(170)의 직접적으로 상에 위치한 제1 상부 씨드층(181)은 상하 방향 또는 좌우 방향 확산에 의하여 없어질 수 있다. 이러한 현상은 제1 상부 씨드층(181) 내에 포함된 물질들이 확산에 의하여 인접한 층으로 이동함에 따라 나타날 수 있다. 예를 들어, 제1 상부 씨드층(181) 내에 포함된 구리는 제1 하부 도전층(170) 및/또는 제1 금속층(191)으로 확산하여 이동할 수 있다. 또한, 제1 상부 씨드층(181) 내에 포함된 망간은 제1 장벽 물질층(182)으로 확산하여 이동할 수 있다. 또한, 제1 상부 씨드층(181) 내에 포함된 망간은 제1 하부 도전층(170) 및/또는 제1 금속층(191)으로 확산하여 이동할 수 있다. 동일한 방식으로, 제2 하부 도전층(270)의 직접적으로 상에 위치한 제2 상부 씨드층(281)은 상하 방향 또는 좌우 방향 확산에 의하여 없어질 수 있다.
도 12를 참조하면, 제1 금속층(191)과 제1 상부 장벽 물질층(182)을 에치백 또는 화학적 기계적 연마(CMP)를 이용하여 평탄화하여 제1 상부 도전층(190) 및 제1 상부 장벽층(180)을 형성한다. 또한, 제2 금속층(291)과 제2 상부 장벽 물질층(282)을 에치백 또는 화학적 기계적 연마(CMP)를 이용하여 평탄화하여 제2 상부 도전층(290) 및 제2 상부 장벽층(280)을 형성한다.
제1 상부 장벽층(180)은 제1 상부 씨드층(181)과 제1 상부 층간 절연층(150)을 열처리하여 화학적으로 결합시켜 형성하므로, 증착 방법에 의하여 형성되는 경우에 비하여 얇은 두께를 구현할 수 있고, 예를 들어 제1 하부 장벽층(160)에 비하여 작은 두께를 가질 수 있다. 이에 따라 제1 상부 도전층(190)은 더 넓은 폭을 가질 수 있으므로 제1 상부 도전층(190)의 저항값을 낮출 수 있다. 또한, 제2 상부 장벽층(280)은 제2 상부 씨드층(281)과 제2 상부 층간 절연층(250)을 열처리하여 화학적으로 결합시켜 형성하므로, 증착 방법에 의하여 형성되는 경우에 비하여 얇은 두께를 구현할 수 있고, 예를 들어 제2 하부 장벽층(260)에 비하여 작은 두께를 가질 수 있다. 이에 따라 제2 상부 도전층(290)은 더 넓은 폭을 가질 수 있으므로 제2 상부 도전층(290)의 저항값을 낮출 수 있다.
도 13 내지 도 19는 본 발명의 일부 실시예들에 따른 반도체 소자(1)를 형성하는 방법을 도시하는 단면도들이다. 상술한 실시예와 중복되는 설명은 생략하기로 한다.
도 13을 참조하면, 제1 소자층(120), 제1 하부 배선층(130), 및 제1 하부 층간 절연층(140)이 형성된 제1 기판(110)을 마련한다. 또한, 제2 소자층(220), 제2 하부 배선층(230), 및 제2 하부 층간 절연층(240)이 형성된 제2 기판(210)을 마련한다. 제1 기판(110)과 제2 기판(210)은 동일한 구조체일 수 있다.
제1 하부 층간 절연층(140)의 일부 영역을 제거하여 제1 도전 부분(132)을 노출하는 제1 하부 리세스 영역(141)을 형성한다. 또한, 제2 하부 층간 절연층(240)의 일부 영역을 제거하여 제2 도전 부분(232)을 노출하는 제2 하부 리세스 영역(241)을 형성한다.
도 14를 참조하면, 제1 하부 층간 절연층(140)의 최상면 및 제1 하부 리세스 영역(141)의 측벽들과 바닥 상에 제1 하부 장벽 물질층(161a)을 형성한다. 또한, 제2 하부 층간 절연층(240)의 최상면 및 제2 하부 리세스 영역(241)의 측벽들과 바닥 상에 제2 하부 장벽 물질층(261a)을 형성한다.
도 15를 참조하면, 제1 하부 장벽 물질층(161a) 상에 제1 하부 씨드층(171a)을 형성한다. 또한, 제2 하부 장벽 물질층(261a) 상에 제2 하부 씨드층(271a)을 형성한다.
도 16을 참조하면, 제1 하부 씨드층(171a)을 리플로우하여 제1 하부 도전층(170)을 형성한다. 이에 따라, 제1 하부 도전층(170)은 제1 하부 리세스 영역(141)을 충전할 수 있다. 또한, 제1 하부 리세스 영역(141) 외에 위치하는 제1 하부 씨드층(171)은 제1 하부 리세스 영역(141)을 충전하도록 유동함으로써 제거될 수 있다. 또는, 제1 하부 리세스 영역(141) 외에 위치하는 제1 하부 씨드층(171)은 별개의 식각 공정을 이용하여 제거될 수 있다. 또한, 제2 하부 씨드층(271a)을 리플로우하여 제2 하부 도전층(270)을 형성한다. 이에 따라, 제2 하부 도전층(270)은 제2 하부 리세스 영역(241)을 충전할 수 있다. 또한, 제2 하부 리세스 영역(241) 외에 위치하는 제2 하부 씨드층(271)은 제2 하부 리세스 영역(241)을 충전하도록 유동함으로써 제거될 수 있다. 또는, 제2 하부 리세스 영역(241) 외에 위치하는 제2 하부 씨드층(271)은 별개의 식각 공정을 이용하여 제거될 수 있다.
도 15와 도 16에 도시된 공정은 하나의 공정으로 구현될 수 있다. 즉, 제1 하부 씨드층(171)이 형성됨과 동시에 리플로우되어 제1 하부 도전층(170)을 형성하도록 수행될 수 있다. 또한, 제2 하부 씨드층(271)이 형성됨과 동시에 리플로우되어 제2 하부 도전층(270)을 형성하도록 수행될 수 있다.
도 17을 참조하면, 제1 하부 장벽 물질층(161a)의 일부를 제거하여, 제1 하부 장벽층(160) 및 제1 하부 장벽층(160)에 의하여 둘러싸인 제1 하부 도전층(170)을 형성한다. 또한, 제2 하부 장벽 물질층(261a)의 일부를 제거하여, 제2 하부 장벽층(260) 및 제2 하부 장벽층(260)에 의하여 둘러싸인 제2 하부 도전층(270)을 형성한다. 제1 하부 장벽 물질층(161a) 및 제2 하부 장벽 물질층(261a)을 제거하는 공정은 에치백(etch-back) 또는 기계적 화학적 연마(CMP)에 의하여 수행될 수 있다.
도 18을 참조하면, 제1 하부 층간 절연층(140) 상에 제1 상부 층간 절연층(150)을 형성한다. 또한, 제2 하부 층간 절연층(240) 상에 제2 상부 층간 절연층(250)을 형성한다.
도 19를 참조하면, 제1 상부 층간 절연층(150)의 일부 영역을 제거하여 제1 하부 장벽층(160)과 제1 하부 도전층(170)을 노출하는 제1 상부 리세스 영역(151)을 형성한다. 또한, 제2 상부 층간 절연층(250)의 일부 영역을 제거하여 제2 하부 장벽층(260)과 제2 하부 도전층(270)을 노출하는 제2 상부 리세스 영역(251)을 형성한다.
이후에서는 도 9 내지 도 12를 참조하여 설명한 공정을 수행한다.
도 20은 본 발명의 일부 실시예들에 따른 도 1의 제1 하부 도전층(170) 상의 제1 상부 장벽층(180)을 구조를 예시적으로 도시하는 확대단면도이다.
도 20을 참조하면, 도 11에서 설명된 바와 같이, 열처리에 의하여 제1 상부 씨드층(181, 도 10 참조)에 포함된 물질이 제1 상부 층간 절연층(150) 내로 확산하여 이동할 수 있다. 또한, 하부 도전층(170) 상에 위치하는 제1 상부 씨드층(181, 도 10 참조)에 포함된 물질들은 제1 하부 도전층(170) 내로 또는 제1 상부 도전층(190) 내로 확산될 수 있고, 또는 제1 상부 층간 절연층(150)을 향하여 확산될 수 있다. 이러한 물질 이동에 따라, 하부 도전층(170) 상에서는 제1 상부 장벽층(180)이 제거될 수 있고, 또한 제1 상부 장벽층(180)은 제1 하부 장벽층(160)의 최상면을 전체적으로 덮지 못하게 될 수 있다. 또한, 제1 하부 장벽층(160) 상에 위치하는 제1 상부 장벽층(180)은 만곡된 말단부(188)를 가질 수 있다. 또한, 제1 상부 층간 절연층(150) 상에 위치하는 제1 상부 장벽층(180)의 하측 부분은 제1 하부 장벽층(160)의 측벽에 접촉할 수 있다. 즉, 제1 상부 장벽층(180)의 최하면(189)은 제1 하부 장벽층(160)의 최상면(169)에 비하여 낮을 수 있다. 또한, 이러한 제1 상부 장벽층(180)의 변형은 제2 상부 장벽층(280)에 동일하게 적용될 수 있다.
도 21은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 메모리 모듈(4000)의 평면도이다.
도 21을 참조하면, 메모리 모듈(4000)은 인쇄회로 기판(4100) 및 복수의 반도체 패키지(4200)를 포함한다. 복수의 반도체 패키지(4200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 메모리 모듈(4000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(4200)를 탑재한 SIMM(single in-lined memory module), 또는 복수의 반도체 패키지(4200)가 양면에 배열된 DIMM(dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(4000)은 외부로부터의 신호들을 복수의 반도체 패키지(4200)에 각각 제공하는 AMB(advanced memory buffer)를 갖는 FBDIMM(fully buffered DIMM)일 수 있다.
도 22는 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 22를 참조하면, 카드(5000)는 제어기(5100)와 메모리(5200)를 포함할 수 있다. 제어기(5100)와 메모리(5200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다. 메모리(5200)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 소자를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 반도체 소자는 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응한 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(5200)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 23은 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 23을 참조하면, 시스템(6000)은 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(6100)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(6100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(6200)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(6200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(6200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(6300)는 제어기(6100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(6100)에서 처리된 데이터를 저장할 수 있다. 메모리(6300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 소자를 포함할 수 있다. 인터페이스(6400)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)는 버스(6500)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 24는 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치(7000)를 보여주는 사시도이다.
도 24를 참조하면, 전자 시스템(도 22의 5000 및 도 23의 6000)이 모바일 폰에 적용된 전자 장치(7000)를 예시적으로 도시한다. 그밖에, 전자 시스템(도 22의 5000 및 도 23의 6000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1: 반도체 소자, 110: 제1 기판, 112: 제1 소자 분리막, 120: 제1 소자층
121: 게이트 절연층, 122: 게이트 전극, 123: 캡핑층, 124: 스페이서,
125: 제1 트랜지스터, 126: 제1 플러그, 128: 제1 하부 절연층,
130: 제1 하부 배선층, 132: 제1 도전 부분, 134: 제1 절연 부분,
140: 제1 하부 층간 절연층, 141: 제1 하부 리세스 영역,
150: 제1 상부 층간 절연층, 151: 제1 상부 리세스 영역,
160: 제1 하부 장벽층, 161: 제1 하부 장벽 물질층,
161a: 제1 하부 장벽 물질층, 170: 제1 하부 도전층, 171: 제1 하부 씨드층,
171a: 제1 하부 씨드층, 180: 제1 상부 장벽층, 181: 제1 상부 씨드층,
182: 제1 상부 장벽 물질층, 190: 제1 상부 도전층, 191: 제1 금속층,
210: 제2 기판, 212: 제2 소자 분리막, 220: 제2 소자층,
221: 게이트 절연층, 222: 게이트 전극, 223: 캡핑층, 224: 스페이서,
225: 제2 트랜지스터, 226: 제2 플러그, 228: 제2 하부 절연층,
230: 제2 하부 배선층, 232: 제2 도전 부분, 234: 제2 절연 부분,
240: 제2 하부 층간 절연층, 241: 제2 하부 리세스 영역,
250: 제2 상부 층간 절연층, 251: 제2 상부 리세스 영역,
260: 제2 하부 장벽층, 261: 제2 하부 장벽 물질층,
261a: 제2 하부 장벽 물질층, 270: 제2 하부 도전층, 271: 제2 하부 씨드층,
271a: 제2 하부 씨드층, 280: 제2 상부 장벽층, 281: 제2 상부 씨드층,
282: 제2 상부 장벽 물질층, 290: 제2 상부 도전층, 291: 제2 금속층

Claims (10)

  1. 소자층;
    상기 소자층과 전기적으로 연결된 하부 도전층;
    상기 하부 도전층을 둘러싸는 하부 장벽층;
    상기 하부 도전층 상에 위치하고, 상기 하부 도전층에 전기적으로 연결된 상부 도전층; 및
    상기 상부 도전층을 둘러싸고, 상기 하부 장벽층과 다른 물질을 포함하는 상부 장벽층;
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 하부 장벽층은 상기 하부 도전층의 측벽들과 바닥에 위치하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 상부 장벽층은 상기 상부 도전층의 측벽들과 바닥의 일부에 위치하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 하부 장벽층은 도전물을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 하부 장벽층은 루테늄(Ru), 코발트(Co), 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서, 상기 상부 장벽층은 절연물을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서, 상기 상부 장벽층은 망간 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 1 항에 있어서, 상기 상부 장벽층을 둘러싸는 제1 상부 층간 절연층을 더 포함하고, 상기 상부 장벽층은 열처리에 의하여 상기 제1 상부 층간 절연층의 물질과 상기 상부 도전층의 물질이 화학적으로 결합함으로써 형성된 것을 특징으로 하는 반도체 소자.
  9. 제 1 항에 있어서, 상기 상부 장벽층의 두께는 상기 하부 장벽층에 두께와 동일하거나 작은 것을 특징으로 하는 반도체 소자.
  10. 제 1 항에 있어서, 상기 상부 도전층은 상기 하부 도전층에 비하여 넓은 폭을 가지는 것을 특징으로 하는 반도체 소자.
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