JP2015079821A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2015079821A
JP2015079821A JP2013215300A JP2013215300A JP2015079821A JP 2015079821 A JP2015079821 A JP 2015079821A JP 2013215300 A JP2013215300 A JP 2013215300A JP 2013215300 A JP2013215300 A JP 2013215300A JP 2015079821 A JP2015079821 A JP 2015079821A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
film
barrier
contact plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013215300A
Other languages
English (en)
Inventor
辰也 宮崎
Tatsuya Miyazaki
辰也 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority to JP2013215300A priority Critical patent/JP2015079821A/ja
Priority to US14/497,716 priority patent/US9379199B2/en
Publication of JP2015079821A publication Critical patent/JP2015079821A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】 信頼性を損なうことなく小径化が可能で、かつ、電気抵抗が低減されたコンタクトプラグを備える半導体装置の提供。【解決手段】 半導体装置は、上部、底部及び側面部を有しタングステンを主成分とするプラグ本体と、プラグ本体を側面部から前記底部に渡って覆う、タングステンを含有するバリアメタルと、バリアメタルを介してプラグ本体の底部と対向する底部バリア層と、底部バリア層を介してプラグ本体と電気的に接続される下部導電層と、を含む。底部バリア層は、下部導電層と接するチタン部分と、バリアメタルと接する窒化チタン部分とを備える。【選択図】図１

Description

本発明は、半導体装置に関し、特に、コンタクトプラグを含む半導体装置及びその製造方法に関する。
関連する半導体装置のコンタクトプラグは、コンタクトホールの底面及び側壁面を覆うバリア膜と、その内側を埋設するコンタクトプラグ本体とで構成される。バリア膜は、例えば、Ｔｉ膜およびＴｉＮ膜の積層膜、ＷＮ膜およびＷ膜の積層膜で構成され、コンタクトプラグ本体はタングステン（Ｗ）で構成される（例えば、特許文献１参照）。
特開２００７−１９４４６８号公報
半導体装置のより一層の小型化、高集積化を実現するためには、コンタクトプラグの小径化が必要不可欠である。
小径化したコンタクトホールを埋設してコンタクトプラグを形成するには、段差被覆性等の成膜特性を考慮すると、物理的気相成長法（ＰＶＤ：Physical Vapor Deposition）よりも化学的気相成長法（ＣＶＤ：Chemical Vapor Deposition）を用いることが望ましい。
しかしながら、化学的気相成長法で形成したコンタクトプラグは、物理的気相成長法で形成したコンタクトプラグに比べて下部導電層との密着性が悪く、信頼性（ＥＭ（：Electro Migration）耐性）が低いという問題点がある。
また、コンタクトプラグを構成するバリア層は、その機能実現のために、所定の膜厚以上の膜厚を必要とするが、コンタクトプラグ本体よりも高い抵抗率を有しているのでその膜厚は薄い方が望ましい。それゆえ、バリア層は必要最小限の膜厚となるように形成されるので、一層の薄膜化は困難である。よって、コンタクトプラグを小径化しようとすると、コンタクトプラグ本体を小径化せざるを得ない。その結果、コンタクトプラグの小径化は、著しい電気抵抗の増加を招くという問題点がある。
そこで、信頼性を損なうことなく小径化が可能で、かつ、電気抵抗が低減されたコンタクトプラグを備える半導体装置が求められている。
本発明の一実施の形態に係る半導体装置は、上部、底部及び側面部を有しタングステンを主成分とするコンタクトプラグ本体と、前記コンタクトプラグ本体を前記側面部から前記底部に渡って覆う、タングステンを含有するバリアメタルと、前記バリアメタルを介して前記コンタクトプラグ本体の前記底部と対向する底部バリア層と、前記底部バリア層と前記バリアメタルを介して前記コンタクトプラグ本体と電気的に接続される下部導電層と、を含み、前記底部バリア層は、前記下部導電層と接するチタン部分と、前記バリアメタルと接する窒化チタン部分とを備えている。
本発明の他の実施の形態に係る半導体装置は、下部導電層と、前記下部導電層を覆う絶縁層と、前記絶縁層を貫通して前記下部導電層の一部を露出させる開口と、少なくとも前記露出した下部導電層を覆う第１底部バリア層と、前記第１底部バリア層を覆う第２底部バリア層と、前記第２底部バリア層および前記開口内の前記絶縁層の側面を覆うバリアメタルと、前記バリアメタルで覆われた開口を埋設するタングステンを主成分とするコンタクトプラグ本体と、を備えている。
本発明のさらに他の実施の形態に係る半導体装置の製造方法は、下部導電層を形成する工程と、前記下部導電層を覆う絶縁層を形成する工程と、前記絶縁層に、少なくとも前記下部導電層の一部を露出させるホールを開口する工程と、少なくとも前記下部導電層の露出部を覆う様に第１底部バリア膜を形成する工程と、前記第１底部バリア膜を覆う様に第２底部バリア膜を形成する工程と、前記第２底部バリア膜及び前記絶縁層を覆うバリアメタル膜を形成する工程と、前記バリアメタル膜を覆い、前記ホールを埋設する導電材料膜を形成する工程と、前記絶縁層の上表面に形成された、前記導電材料膜、前記バリアメタル膜、前記第２底部バリア膜及び前記第１底部バリア膜を除去し、前記ホール内に前記導電物材料膜をコンタクトプラグ本体とするコンタクトプラグを形成する工程と、を備えている。
本発明によれば、信頼性を損なうこと無くコンタクトプラグの小径化が可能であり、しかも、電気抵抗が低減された半導体装置が得られる。
本発明の第１の実施の形態に係る半導体装置の一部の概略構成を示す平面図である。 図１のＡ−Ａ’線断面図およびＢ−Ｂ’線断面図を並べて示す図である。 図１のＣ−Ｃ’線断面図である。 図１に示す半導体装置の製造方法を説明するための断面図である。 図４に示す工程に続く工程を説明するための断面図である。 図５に示す工程に続く工程を説明するための断面図である。 図６に示す工程に続く工程を説明するための断面図である。 図７に示す工程に続く工程を説明するための断面図である。 図８に示す工程に続く工程を説明するための断面図である。 図９に示す工程に続く工程を説明するための断面図である。 図１０に示す工程に続く工程を説明するための断面図である。 図１１に示す工程に続く工程を説明するための断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 図１３に示す工程に続く工程を説明するための断面図である。 図１４に示す工程に続く工程を説明するための断面図である。 図１５に示す工程に続く工程を説明するための断面図である。 図１６に示す工程に続く工程を説明するための断面図である。 本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施の形態に係る半導体装置の一部の概略構成を示す平面図、図２は、図１におけるＡ−Ａ’線断面図（左側）とＢ−Ｂ’線断面図（右側）を左右に並べて表示した図、図３は、図１におけるＣ−Ｃ’線断面図である。
図１は、半導体装置に含まれるＣＭＯＳ（Complementary Metal-Oxide Semiconductor）トランジスタが形成された領域を示している。この領域には、ｐウェル１０２及びｎウェル１０３が含まれる。ｐウェル１０２及びｎウェル１０３には、それぞれ、周囲を素子分離領域１０４で囲まれた活性領域１０７ａ，１０７ｂが規定されている。活性領域１０７ａ，１０７ｂには、ＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタ及びＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタがそれぞれ形成されている。
両トランジスタのゲート電極１０６は、連続して形成されている。ゲート電極１０６は、その中央部においてコンタクトプラグ１４５ｃに接続され、このコンタクトプラグ１４５ｃを介して上層側（図の表面側）に位置する対応する配線１６５ｃに接続されている。
各活性領域１０７ａ，１０７ｂには、ゲート電極１０６を挟むように、一対のソース／ドレイン領域が形成されている。これらのソース／ドレイン領域は、それぞれコンタクトプラグ１４５を介して上層側に位置する対応する配線１６５に接続されている。
図２を参照すると、２つのＭＯＳトランジスタは同一の構造を有しているように見える。しかし、一方はＮＭＯＳ（N-channel MOS）トランジスタであり、他方はＰＭＯＳ（P-channel MOS）トランジスタである。
各活性領域１０７ａ，１０７ｂの中央部には、ゲート絶縁膜１０５を介してゲート電極１０６が形成されている。また、一方の活性領域１０７ａには、ゲート電極１０６を挟む位置に、ｎ−層１１１及びｎ＋層１１５を含む一対のソース／ドレイン領域が形成されている。同様に、他方の活性領域１０７ｂには、ゲート電極１０６を挟む位置に、ｐ−層１１２及びｐ＋層１１６を含む一対のソース／ドレイン層が形成されている。そして、ゲート電極１０６及び各ソース／ドレイン層の上部には、それぞれ金属シリサイド層１２３が形成されている。また、ゲート電極１０６及びその上部に形成された金属シリサイド層１２３の側面を覆うようにサイドウォールスペーサー１１３が形成されている。
ＭＯＳトランジスタが形成された半導体（シリコン）基板１０１の表面全面を覆うように第１、第２及び第３層間絶縁層１３１，１３２及び１３３が形成されている。第１及び第２層間絶縁層１３１及び１３２を貫通し、ソース／ドレイン領域の金属シリサイド層１２３に達するように形成されたコンタクトホール１３５内に、第１及び第２底部バリア層１３７及び１３８と、バリアメタル１４０と、コンタクトプラグ本体１４２とからなるコンタクトプラグ１４５が形成されている。
コンタクトプラグ本体１４２は、タングステン（Ｗ）若しくはタングステンを主成分とする合金（例えば、ボロン含有）からなり、上部、底部及びそれらに連続する側面部を有している。
バリアメタル１４０は、例えば窒化タングステン（ＷＮ）からなり、コンタクトプラグ本体１４２の底部と側面部を覆っている。バリアメタル１４０は、周囲の第２層間絶縁層１３２に直接接し、コンタクトプラグ本体１４２を第２層間絶縁層１３２から分離している。
第１底部バリア層１３７は、例えばチタン（Ｔｉ）からなり、コンタクトホールに露出する金属シリサイド層１２３を覆っている。第２底部バリア層１３８は、例えば窒化チタン（ＴｉＮ）からなり、第１底部バリア層１３７を覆っている。第２底部バリア層１３８は、バリアメタル１４０を介してコンタクトプラグ本体１４２の底部に対向する。
コンタクトプラグ本体１４２は、バリアメタル１４０、第２底部バリア層１３８及び第１底部バリア層１３７を介して、下部導電層である金属シリサイド層１２３に電気的に接続されている。
第３層間絶縁層１３３の一部を除去して形成された配線溝１５０内に配線バリア層１６０と配線金属層１６２とからなる配線１６５が形成されている。コンタクトプラグ１４５の上端部は、配線１６５に接続されている。配線１６５の上面は、第３層間膜１３３の上面を覆うように形成された保護絶縁膜１７０によって覆われている。
図３を参照すると、ゲート電極１０６もまた、ソース／ドレイン領域と同様に、第１及び第２底部バリア層１３７及び１３８と、バリアメタル１４０と、コンタクトプラグ本体１４２とからなるコンタクトプラグ１４５ｃを介して、配線バリア層１６０と配線金属層１６２とからなる配線１６５ｃに接続されている。
本実施の形態に係る半導体装置は、コンタクトプラグ１４５の下端部に、バリアメタル１４０に加えて底部バリア層を有していることを特徴とする。底部バリア層は、下部導電層である金属シリサイド層１２３に接する第１底部バリア層１３７と、バリアメタル１４０に接する第２底部バリア層１３８とを有する二層構造を有する。第１底部バリア層１３７は例えばＴｉからなり、第２底部バリア層１３８は例えばＴｉＮからなる。
このように、本実施の形態では、コンタクトプラグ１４５の下端部にバリアメタル１４０の他に底部バリア層を設けている。この底部バリア層をＰＶＤ法を用いて形成することで、下部導電層である金属シリサイド層１２３に対するコンタクトプラグ１４５の密着性を高めることができ、半導体装置としての信頼性を確保することができる。また、底部バリア層が存在することにより、バリアメタル１４０の膜厚を薄くしてもバリア膜として要求される機能を果たすことができる。その結果、コンタクトプラグ本体１４２の径を大きくすることができ、コンタクトプラグ１４５の電気抵抗を低減できる。それゆえ、コンタクトプラグ１４５を小径化しても、信頼性の低下を招くことなく、電気抵抗の増加を抑制することができる。
次に、図１乃至図３に示す半導体装置の製造方法について、図４乃至図１２を参照して説明する。図４乃至図１２は、それぞれ、半導体装置の製造工程を示す図であって、図１のＡ−Ａ’線及びＢ−Ｂ’線に対応する位置での断面図を示している。
まず、図４を参照する。半導体（シリコン）基板１０１を用意し、その一面側に素子分離領域（ＳＴＩ：Shallow Trench Isolation）１０４を形成する。素子分離領域１０４を形成することにより、活性領域１０７ａ，１０７ｂが画定される。尚、以下の説明では、シリコン基板１０１とその上に形成された構造物とをまとめて、ウエハと称することがある。
次に、一方の活性領域１０７ａにｐ型不純物、例えばボロンをイオン注入してｐウェル１０２を形成する。続いて、他方の活性領域１０７ｂにｎ型不純物、例えばリンをイオン注入してｎウェル１０３を形成する。また、必要に応じて、素子分離領域１０４の底部付近にチャネルストッパー層を形成するための不純物をイオン注入したり、シリコン基板１０１の表面近傍に閾値（Ｖｔ）を調整するための不純物をイオン注入したりしてもよい。
次に、ウエハ全面を覆うようにゲート絶縁膜となる絶縁膜およびゲート電極膜（多結晶シリコン膜）を積層する。フォトリソグラフィー技術を用いて、絶縁膜およびゲート電極膜を所望のパターン形状に加工し、ゲート絶縁膜１０５およびゲート電極１０６を形成する。
次に、ｐウェル１０２にｎ型不純物、例えば砒素をイオン注入して浅い不純物導入層であるｎ−層１１１を形成する。また、ｎウェル１０３にｐ型不純物、例えばボロンをイオン注入して浅い不純物導入層であるｐ−層１１２を形成する。このとき、ｎ−層１１１の形成及びｐ−層１１２の形成に加え、短チャネル効果を制御するために、ハロー注入を行ってもよい。
次に、ウエハ全面を覆うシリコン酸化膜を形成し、形成したシリコン酸化膜を異方性ドライエッチングによりエッチバックしてサイドウォールスペーサー１１３を形成する。
次に、ｐウェル１０２にｎ型不純物、例えば砒素をイオン注入し、ｎウェル１０３にｐ型不純物、例えばＢＦ２をイオン注入し、深い不純物導入層であるｎ＋層１１５及びｐ＋層１１６をそれぞれ形成する。その後、ウエハを熱処理し、ｎ＋層１１５及びｐ＋層１１６に導入された不純物を活性化させて、ソース／ドレイン領域として機能するようにする。
次に、ＰＶＤ法を用いてウエハ全面にニッケル膜を形成し、形成したニッケル膜をその下に位置するシリコンと反応させる（シリサイド化する）ためにウエハを熱処理する。その結果、ニッケル膜はシリコンに接している領域でシリサイド化する。それから、未反応のニッケル膜をウエットエッチングにより選択的に除去する。こうして、ソース／ドレイン領域の一部であるｎ＋層１１５、ｐ＋層１１６およびゲート電極１０６の各々の上部に金属（ニッケル）シリサイド層１２３が自己整合的に形成される。
なお、本実施の形態では金属シリサイド層としてニッケルシリサイドを形成することとしたが、ニッケル、チタン、コバルト及び白金のうち少なくとも一つを含む金属シリサイド層を形成するようにしてもよい。
次に、図５に示すように、ウエハ全面に第１層間絶縁層１３１（例えばＳｉＮ膜）および第２層間絶縁層１３２（例えば、ＳｉＯ２を主成分とする層）を順次形成する。そして、第２層間絶縁層１３２の上面をＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化する。
次に、図６に示すように、フォトリソグラフィー技術を用いて、第２層間絶縁層１３２から第１層間絶縁層１３１を貫通し、金属シリサイド層１２３に達するコンタクトホール１３５を開口する。コンタクトホール１３５は、ソース／ドレイン領域に形成された金属シリサイド層１２３の一部のみならず、ゲート電極１０６上に形成された金属シリサイド層１２３（図３参照）の一部をも露出させるように形成される。なお、コンタクトホール１３５の形成は、図示のように、金属シリサイド層１２３に凹部が形成されるように行われてもよい。
次に、図７に示すように、ＰＶＤ法を用いて、第１底部バリア層１３７および第２底部バリア層１３８となる第１底部バリア膜１３７ａおよび第２底部バリア膜１３８ａを順次形成する。第１底部バリア膜１３７ａは、少なくともコンタクトホール１３５の底部に露出している金属シリサイド層１２３の露出面を覆うように形成される。また、第２底部バリア膜１３８ａは、少なくともコンタクトホール１３５内に形成された第１底部バリア膜１３７ａを覆い隠すように形成される。第１底部バリア膜１３７ａとして例えばＴｉ膜を、第２底部バリア膜１３８ａとして例えばＴｉＮ膜を用いることができる。金属シリサイド層１２３は、比較的耐熱性が低いので、第１底部バリア膜１３７ａおよび第２底部バリア膜１３８ａの成膜も比較的低い温度で行う必要がある。
第１底部バリア膜１３７ａおよび第２底部バリア膜１３８ａの形成にＰＶＤ法を用いるのは、コンタクトホール１３５の底部に露出する金属シリサイド層１２３に対して第１底部バリア膜１３７ａが高い密着性を持つようにするためである。
また、第１底部バリア膜１３７ａおよび第２底部バリア膜１３８ａの形成には、ＰＶＤ法の中でもロングスロースパッタ法を用いることが好ましい。コンタクトホール１３５の底部への成膜を良好に行うとともに、コンタクトホール１３５の側壁への成膜を抑えることができるからである。
なお、第１底部バリア膜１３７ａおよび第２底部バリア膜１３８ａの成膜に、ＣＶＤ法（ＭＯＣＶＤ（Metal-Organic CVD）法）あるいはＡＬＤ（Atomic Layer Deposition）法を用いることも可能である。しかし、その場合には、コンタクトホール１３５の側壁に形成される第２抵抗バリア膜１３８ａの膜厚が最小となるように行う必要がある。第２底部バリア膜１３８ａとして用いられるＴｉＮ膜が比較的高い電気抵抗率を有しているからである。
次に、図８に示すように、ＡＬＤ法を用いて、バリアメタル１４０となるバリアメタル膜１４０ａを、少なくもコンタクトホール１３５の底部および側壁部を覆う様に形成する。バリアメタル膜１４０ａとして、例えばＷＮ膜を用いることができる。
次に、図９に示すように、ＣＶＤ法を用いて、コンタクトプラグ本体１４２となるタングステン膜１４２ａを、コンタクトホール１３５を埋設するように形成する。タングステン膜１４２ａの形成は、まず、六フッ化タングステン（ＷＦ６）をジボラン（Ｂ２Ｈ６）で還元して薄く核形成した後、還元ガスをＨ２に切り換えて厚いＷ膜を形成することにより行われる。
次に、図１０に示すように、第２層間絶縁層１３２の上に形成されているタングステン膜１４２ａ、バリアメタル膜１４０ａ、第２底部バリア膜１３８ａおよび第１底部バリア膜１３７ａをＣＭＰ法を用いて研削除去する。これにより、コンタクトホール１３５内に、第１底部バリア層１３７、第２底部バリア層１３８、バリアメタル１４０およびコンタクトプラグ本体（Ｗプラグ）１４２からなるコンタクトプラグ１４５が形成される。
次に、図１１に示すように、第２層間絶縁層１３２の上に、コンタクトプラグ１４５の上面を覆う第３層間絶縁層１３３（例えば、ＳｉＯ２を主成分とする層）を形成する。それから、フォトリソグラフィ技術を用いて、第３層間絶縁層１３３に所望のレイアウトパターンの配線溝１５０を形成する。この配線溝１５０の形成は、コンタクトプラグ１４５の上部を露出させるように、第２層間絶縁層１３２の一部をも除去するように行われる。
次に、図１２に示すように、配線溝１５０内に配線バリア層１６０および配線金属層１６２からなる配線１６５を形成する。配線バリア層１６０および配線金属層１６２は、まず、ＰＶＤ法等を用いて配線バリア層１６０となるバリア金属膜（例えば、Ｔａ膜とＴａＮ膜の積層膜）を形成し、続いてメッキ法等を用いて、配線溝１５０を埋設するように配線金属層１６２となる配線金属膜（例えばＣｕ膜）を形成する。それから、第３層間絶縁層１３３上に形成された余剰な配線金属幕とバリア金属膜とをＣＭＰ法を用いて研削除去する。こうして、配線溝１５０内に配線バリア層１６０および配線金属層１６２からなる配線１６５が形成される。
最後に、配線１６５の上表面を覆い保護するため、ウエハ全面に保護絶縁膜１７０を形成する。保護絶縁膜１７０として、例えばＳｉＣＮ膜を用いることができ、その形成には例えばＣＶＤ法を用いることができる。
以上のようにして、図１乃至３に示す半導体装置が完成する。
本実施の形態では、ＰＶＤ法を用いて第１底部バリア層１３７を形成するので、シリサイド層に対する第１底部バリア層１３７の密着性が高い。それゆえ、コンタクトプラグ１４５は、ＥＭ耐性に優れ、半導体装置の信頼性は高い。
また、第１底部バリア層１３７及び第２底部バリア層１３８が存在するので、バリアメタル１４０の膜厚を薄くしても、その機能を果たすことができる。したがって、第１底部バリア層１３７及び第２底部バリア層１３８を持たない構造に比べてコンタクトプラグ本体１４２の径を大きくすることができ、電気抵抗を低減することができる。その結果、コンタクトプラグ１４５の小径化を進めても、電気抵抗の増加を抑制することができる。
次に、本発明の第２の実施の形態に係る半導体装置に付いて図１３乃至図１７を参照して説明する。なお、各図において、第１の実施の形態と同一又は対応する要素には同一の参照符号を付す。
まず、第１の実施の形態と同様の工程により図５に示す第２層間絶縁層１３２の平坦化まで行う。
次に、図１３に示すように、平坦化された第２層間絶縁層１３２の上にエッチングストッパー１３６及び第３層間絶縁膜１３３を順次形成する。エッチングストッパー１３６は例えばＳｉＮ膜であり、第３層間絶縁膜１３３は例えばＳｉＯ２膜である。
次に、図１４に示すように、第３層間絶縁膜１３３、エッチングストッパー１３６、第２層間絶縁層１３２及び第１層間絶縁層１３１を貫通し、金属シリサイド層１２３に達するコンタクトホール１３５を開口する。コンタクトホール１３５の開口は、第１の実施の形態と同様に、金属シリサイド層１２３に凹所を形成するように行ってもよい。また、ゲート電極上の金属シリサイド層１２３に達するコンタクトホール１３５も同時に開口する。
次に、図１５に示すように、第３層間絶縁層１３３に所定のレイアウトパターンで配線溝１５０を形成する。配線溝１５０の形成は、まず、フォトリソグラフィ法とドライエッチング法とを用いて、所望のレイアウトパターンで第３層間絶縁層１３３の一部を除去し、エッチングストッパー１３６の上面の一部を露出させる。続けて、露出したエッチングストッパー１３６をドライエッチング法により除去する。このとき、コンタクトホール１３５の開口部周辺に位置する第２層間絶縁層１３２の一部もエッチングされ、コンタクトホール１３５の開口部近傍の断面形状はテーパー形状となる。
次に、図１６に示すように、第１の実施の形態と同様にＰＶＤ法、好ましくはロングスロースパッタ法を用いて、第１底部バリア膜１３７ａおよび第２底部バリア膜１３８ａを順次形成する。
次に、図１７に示すように、第１の実施の形態と同様にＡＬＤ法を用いて、少なくともコンタクトホール１３５の底部（第２底部バリア膜１３８ａ）および側壁部と、配線溝１５０の斜面及び側壁部とを覆うようにバリアメタル膜１４０ａを形成する。続いて、スパッタ法を用いてコンタクトホール１３５及び配線溝１５０を埋め込むようにタングステン膜１４２ａを形成する。そして、第３層間絶縁層１３３の上に形成されたタングステン膜１４２ａ、バリアメタル膜１４０ａ、第２底部バリア膜１３８ａおよび第１底部バリア膜１３７ａをＣＭＰ法により除去し、一体化されたコンタクトプラグ１４５と配線１６５とを形成する。
この後、第１の実施形態と同様に配線１６５の上面を覆って保護する保護層を形成して半導体装置が完成する。
本実施の形態においても、第１の実施の形態と同様に、半導体装置の高い信頼性とコンタクトプラグの低抵抗化を実現することができる。
加えて、本実施の形態では、コンタクトプラグと配線とを同一の工程で形成することができ、製造工程数及びコストを削減することができる。
次に、本発明の第３の実施の形態に係る半導体装置について図１８を参照して説明する。
第１および第２の実施の形態では、シリサイド層上にコンタクトプラグを形成した構造を持つ半導体装置の例について説明したが、本実施の形態では、Ｃｕ配線上にコンタクトプラグを形成した構造を持つ半導体装置の例について説明する。
図１８は、本実施の形態に係る半導体装置に含まれる多層配線の一部を示す断面図である。
Ｌｏｗ−ｋ膜（例えばＳｉＯＣ）である第１ＩＭＤ（Inter-Metal Dielectric）層２１０には、複数の配線溝２２０が形成され、各配線溝２２０内には、配線バリア層２２５（例えば、ＴａとＴａＮの積層膜）と金属（Ｃｕ）配線層２２７とからなる金属（Ｃｕ）配線２３０が形成されている。
第１ＩＭＤ層２１０上には保護層２３５（例えば、ＳｉＣＮ）が形成され、Ｃｕ配線２３０の上面は保護層２３５により覆われている。そして、保護層２３５上には第２ＩＭＤ層２４０（例えば、ＳｉＯ２を主成分とする層）が形成されている。
第２ＩＭＤ層２４０および保護層２３５を貫通してＣｕ配線２３０に達するコンタクトプラグ２８５が形成されている。コンタクトプラグ２８５は、第１の実施の形態と同様の工程により形成することができる。
詳述すると、コンタクトプラグ２８５は、Ｃｕ配線２３０に接する第１底部バリア膜２６０（例えばＴｉ）と、その上に形成された第２底部バリア膜２６５（例えばＴｉＮ）と、第２底部バリア膜２６５の上面及び第２ＩＭＤ層２４０の側面を覆うバリアメタル（例えば、ＷＮ）２７０と、バリアメタル２７０により規定される内部空間を埋めるコンタクトプラグ本体２８０（例えば、Ｗ）とを含む。
なお、本実施の形態では、第１及び第２の実施の形態とは異なり、下部導電層がニッケルシリサイドではなくＣｕなので、第１底部バリア膜２６０としてＴｉＯ２膜を用いてもよい。ＴｉＯ２膜は、Ｔｉ膜を形成した後、酸素雰囲気下でアニールを行うことで形成することができる。ＴｉＯ２膜を用いることで、コンタクトプラグ本体２８０への銅の拡散を防止するバリア性能を向上させることができる。
第２ＩＭＤ層２４０の上には、コンタクトプラグ２８５に接続される上部配線層２９０が形成されている。上部配線層２９０は、下地バリア層２９２（例えば、ＴｉＮ）、配線層２９４（例えば、ＡｌまたはＡｌを主成分とする合金若しくはＡｌ−Ｃｕ合金）および反射防止層（例えば、ＴｉＮ）２９６を含む。
本実施の形態においても、第１および第２実施の形態と同様に、半導体装置の信頼性の向上とコンタクトプラグの電気抵抗の低減を実現することができる。
以上、本発明について、いくつかの実施の形態に即して説明したが本発明は上記実施の形態に限定されることなく、発明の趣旨の範囲内において任意に変形、変更可能である。
１０１ シリコン基板
１０２ ｐウェル
１０３ ｎウェル
１０４ 素子分離領域
１０５ ゲート絶縁膜
１０６ ゲート電極
１０７ａ，１０７ｂ 活性領域
１１１ ｎ−層
１１２ ｐ−層
１１３ サイドウォールスペーサー
１１５ ｎ＋層
１１６ ｐ＋層
１２３ 金属シリサイド膜
１３１ 第１層間絶縁層
１３２ 第２層間絶縁層
１３３ 第３層間絶縁層
１３５ コンタクトホール
１３６ エッチングスットッパー
１３７ 第１底部バリア層
１３７ａ 第１底部バリア膜
１３８ 第２底部バリア層
１３８ａ 第２底部バリア膜
１４０ バリアメタル
１４０ａ バリアメタル膜
１４２ コンタクトプラグ本体
１４２ａ タングステン膜
１４５，１４５ｃ コンタクトプラグ
１５０ 配線溝
１６０ 配線バリア層
１６２ 配線金属層
１６５，１６５ｃ 配線
１７０ 保護絶縁膜
２１０ 第１ＩＭＤ層
２２０ 配線溝
２２５ 配線バリア層
２２７ 金属配線層
２３０ 金属配線
２３５ 保護層
２４０ 第２ＩＭＤ層
２６０ 第１底部バリア膜
２６５ 第２底部バリア膜
２７０ バリアメタル
２８０ コンタクトプラグ本体
２８５ コンタクトプラグ
２９０ 上部配線層
２９２ 下地バリア層
２９４ 配線層
２９６ 反射防止層

Claims (20)

  1. 上部、底部及び側面部を有しタングステンを主成分とするコンタクトプラグ本体と、
    前記コンタクトプラグ本体を前記側面部から前記底部に渡って覆う、タングステンを含有するバリアメタルと、
    前記バリアメタルを介して前記コンタクトプラグ本体の前記底部と対向する底部バリア層と、
    前記底部バリア層及び前記バリアメタルを介して前記コンタクトプラグ本体と電気的に接続される下部導電層と、を含み、
    前記底部バリア層は、前記下部導電層と接するチタン部分と、前記バリアメタルと接する窒化チタン部分とを備える、半導体装置。
  2. 前記バリアメタルが窒化タングステンである、請求項１に記載の半導体装置。
  3. 前記コンタクトプラグ本体の前記側面部を囲む絶縁層を更に備え、前記バリアメタルが前記絶縁層と直接接触する、請求項２に記載の半導体装置。
  4. 前記コンタクトプラグ本体の前記上部と接する上層配線を更に備える、請求項１乃至３のいずれか一つに記載の半導体装置。
  5. 前記下部導電層が金属シリサイドから成る、請求項４に記載の半導体装置。
  6. 前記下部導電層が銅を主成分とする配線である、請求項４に記載の半導体装置。
  7. 前記コンタクトプラグ本体がボロンを含有する、請求項１乃至６のいずれか一つに記載の半導体装置。
  8. 前記上層配線が銅を主成分とする、請求項５又は６に記載の半導体装置。
  9. 前記上層配線がアルミニウムを主成分とする、請求項５又は６に記載の半導体装置。
  10. 前記金属シリサイドが、チタン、コバルト、ニッケル及び白金のうちの少なくとも一つを含有する、請求項５に記載の半導体装置。
  11. 前記底部バリア層のチタン部分は酸素を含有する、請求項１に記載の半導体装置。
  12. 下部導電層と、
    前記下部導電層を覆う絶縁層と、
    前記絶縁層を貫通して前記下部導電層の一部を露出させる開口と、
    少なくとも前記露出した下部導電層を覆う第１底部バリア層と、
    前記第１底部バリア層を覆う第２底部バリア層と、
    前記第２底部バリア層および前記開口内の前記絶縁層の側面を覆うバリアメタルと、
    前記バリアメタルで覆われた開口を埋設するタングステンを主成分とするコンタクトプラグ本体と、
    を備える半導体装置。
  13. 前記第１底部バリア層はチタンから成り、前記第２底部バリア層は窒化チタンから成る、請求項１２に記載の半導体装置。
  14. 前記バリアメタルは窒化タングステンから成る、請求項１３に記載の半導体装置。
  15. 前記バリアメタルは前記絶縁層の側面と直接接触する、請求項１４に記載の半導体装置。
  16. 下部導電層を形成する工程と、
    前記下部導電層を覆う絶縁層を形成する工程と、
    前記絶縁層に、少なくとも前記下部導電層の一部を露出させるホールを開口する工程と、
    少なくとも前記下部導電層の露出部を覆う様に第１底部バリア膜を形成する工程と、
    前記第１底部バリア膜を覆う様に第２底部バリア膜を形成する工程と、
    前記第２底部バリア膜及び前記絶縁層を覆うバリアメタル膜を形成する工程と、
    前記バリアメタル膜を覆い、前記ホールを埋設する導電材料膜を形成する工程と、
    前記絶縁層の上表面に形成された、前記導電材料膜、前記バリアメタル膜、前記第２底部バリア膜及び前記第１底部バリア膜を除去し、前記ホール内に前記導電材料膜をコンタクトプラグ本体とするコンタクトプラグを形成する工程と、
    を備える半導体装置の製造方法。
  17. 前記第１底部バリア膜はＰＶＤ法により形成されたチタン膜であって、前記第２底部バリア膜はＰＶＤ法により形成された窒化チタン膜である、請求項１６に記載の半導体装置の製造方法。
  18. 前記ＰＶＤ法はロングスロースパッタ法である、請求項１７に記載の半導体装置の製造方法。
  19. 前記バリアメタル膜はＡＬＤ(Atomic Layer Deposition)法により形成された窒化タングステン膜である、請求項１８に記載の半導体装置の製造方法。
  20. 前記導電材料膜は六フッ化タングステン（ＷＦ６）ガスをジボラン（Ｂ２Ｈ６）ガスによって還元させる核形成工程を含むＣＶＤ（Chemical Vapor deposition）法により形成されたタングステン膜である、請求項１９に記載の半導体装置の製造方法。
JP2013215300A 2013-10-16 2013-10-16 半導体装置及びその製造方法 Pending JP2015079821A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013215300A JP2015079821A (ja) 2013-10-16 2013-10-16 半導体装置及びその製造方法
US14/497,716 US9379199B2 (en) 2013-10-16 2014-09-26 Semiconductor device including a contact plug with barrier materials

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013215300A JP2015079821A (ja) 2013-10-16 2013-10-16 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2015079821A true JP2015079821A (ja) 2015-04-23

Family

ID=52809012

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013215300A Pending JP2015079821A (ja) 2013-10-16 2013-10-16 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US9379199B2 (ja)
JP (1) JP2015079821A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102401486B1 (ko) * 2015-04-22 2022-05-24 삼성전자주식회사 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US10388576B2 (en) * 2016-06-30 2019-08-20 International Business Machines Corporation Semiconductor device including dual trench epitaxial dual-liner contacts

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555514B1 (ko) * 2003-08-22 2006-03-03 삼성전자주식회사 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법
KR100540490B1 (ko) * 2003-12-29 2006-01-11 주식회사 하이닉스반도체 플러그이온주입을 포함하는 반도체소자의 콘택 형성 방법
JP2007194468A (ja) 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置およびその製造方法
JP2007311540A (ja) * 2006-05-18 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
US8633109B2 (en) * 2010-08-04 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Soft error rate (SER) reduction in advanced silicon processes

Also Published As

Publication number Publication date
US9379199B2 (en) 2016-06-28
US20150102491A1 (en) 2015-04-16

Similar Documents

Publication Publication Date Title
US7986012B2 (en) Semiconductor device and process for manufacturing same
TWI312201B (en) Metal gate structure for mos devices
US9236299B2 (en) Methods of forming a metal cap layer on copper-based conductive structures on an integrated circuit device
US20080099921A1 (en) Semiconductor device and method of fabricating the same
KR102496973B1 (ko) 반도체 장치 및 그 제조 방법
US9704740B2 (en) Semiconductor device having insulating layers containing oxygen and a barrier layer containing manganese
US11776857B2 (en) Semiconductor device
US20070205485A1 (en) Programmable anti-fuse structures, methods for fabricating programmable anti-fuse structures, and methods of programming anti-fuse structures
TW201135885A (en) Semiconductor device and method for forming the same
KR20170141552A (ko) 반도체 소자 및 그 제조 방법.
JP2011210744A (ja) 半導体装置及びその製造方法
JP4751705B2 (ja) 半導体装置の製造方法
JP2012028557A (ja) 半導体装置の製造方法
US7858465B2 (en) Semiconductor device comprising transistor and capacitor and method of manufacturing the same
US9525020B2 (en) Semiconductor device and method for forming the same
US10651094B2 (en) Semiconductor device and method of manufacturing same
JP2006339558A (ja) 半導体装置の製造方法
US8941182B2 (en) Buried sublevel metallizations for improved transistor density
JP2015079821A (ja) 半導体装置及びその製造方法
CN110832617A (zh) 具有下沉接触件的晶体管器件及其制造方法
JP2008205032A (ja) 半導体装置
US10475740B2 (en) Fuse structure of dynamic random access memory
JP2012019018A (ja) 半導体装置及びその製造方法
US9660042B1 (en) Semiconductor device and manufacturing method thereof
JP2009164534A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20160118