JP5629098B2 - シリコン基板上のパターン修復方法 - Google Patents

シリコン基板上のパターン修復方法 Download PDF

Info

Publication number
JP5629098B2
JP5629098B2 JP2010009979A JP2010009979A JP5629098B2 JP 5629098 B2 JP5629098 B2 JP 5629098B2 JP 2010009979 A JP2010009979 A JP 2010009979A JP 2010009979 A JP2010009979 A JP 2010009979A JP 5629098 B2 JP5629098 B2 JP 5629098B2
Authority
JP
Japan
Prior art keywords
silicon substrate
pattern
repairing
patterns
foreign matter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010009979A
Other languages
English (en)
Other versions
JP2011151114A (ja
JP2011151114A5 (ja
Inventor
栄一 西村
栄一 西村
慈 田原
慈 田原
扶美子 山下
扶美子 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2010009979A priority Critical patent/JP5629098B2/ja
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to KR1020110005479A priority patent/KR20110085929A/ko
Priority to CN2011100253660A priority patent/CN102140638A/zh
Priority to TW100101954A priority patent/TWI534857B/zh
Priority to EP11151363.6A priority patent/EP2348524B1/en
Priority to US13/010,203 priority patent/US20110174337A1/en
Publication of JP2011151114A publication Critical patent/JP2011151114A/ja
Publication of JP2011151114A5 publication Critical patent/JP2011151114A5/ja
Application granted granted Critical
Publication of JP5629098B2 publication Critical patent/JP5629098B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02043Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046Dry cleaning only
    • H01L21/02049Dry cleaning only with gaseous HF
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67028Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Silicon Compounds (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

本発明は、シリコン基板上のパターン修復方法に関する。
半導体装置の製造工程では、シリコン基板(半導体ウエハ)上に、フォトリソグラフィー工程によって、微細な回路パターンを形成する。このフォトリソグラフィー工程では、フォトレジストの塗布、露光、現像工程や、フォトレジスト等をマスクとしたエッチング工程等によってシリコン基板上に所定のパターン、例えば、ラインやホール等を形成する。
このようなフォトリソグラフィー工程において、エッチングを行う際に、パターンの側壁にポリマー(所謂サイドウォールポリマー)が付着する場合がある。このようなサイドウォールポリマーを除去する技術として、フッ化水素とメタノール等からなる洗浄液によって洗浄する所謂ウェット洗浄技術が知られている(例えば、特許文献1参照。)。
また、コンタクトホール内に形成された自然酸化膜を除去する技術としては、フッ化水素蒸気とアルコール蒸気の混合蒸気を使用することが知られている(例えば、特許文献2参照。)。
特開平11−340183号公報 特開平5−47742号公報
上述したとおり、従来から、フォトリソグラフィー工程の途中で発生するサイドウォールポリマーをウェット洗浄により除去する技術や、コンタクトホール内に形成された自然酸化膜を蒸気によって除去する技術が知られている。
ところで、半導体装置では、回路パターンの微細化が進められており、フォトリソグラフィー工程で形成されるパターンは、その線幅が例えば56nmから43nmさらに32nm等に微細化される傾向にある。そして、このようなパターンの微細化を行うと次のような問題が発生する。
すなわち、例えば、シリコン基板上に線幅が32nm以下のライン状のパターンを形成する場合、エッチング後に大気中で放置しておくと、パターン間のスペース内で成長した異物によって、パターン間のスペースが埋められてしまい隣接するパターン同士が異物で接続された状態になるという現象が発生する。また、大気中での放置時間が長くなると、パターン間で成長した異物の影響でパターンが倒れてしまうという現象も発生する。このような異物は、エッチングの際にパターンに残留したハロゲン元素等が空気中のアンモニア等と反応して発生したものと考えられる。そして、パターンの幅及びスペースの幅が微小であるため、パターン間のスペースが異物で埋められてしまったり、パターンが倒れてしまう等の現象が発生するものと推測される。
また、32nm等の微細パターンの場合、ウェット洗浄を行うと洗浄時にパターン同士が接着された状態になる現象が発生する。これは、主に液体の表面張力により倒壊するものと考えられ、その他場合によってはウォーターマーク残留成分が接着剤として作用するためと考えられる。このため、32nm等の微細パターンの場合、ウェット洗浄を行うことは難しい。
上記のように、シリコン基板上に32nm以下の微細パターンを形成する場合、パターン間のスペースが異物によって埋められてしまったり、異物の影響でパターンが倒れてしまう等の現象が発生する場合があった。そして、32nm以下の微細パターンの場合、ウェット洗浄を行うことも困難なため、従来このような現象が発生したシリコン基板は破棄せざるを得なかった。このため、パターンの間に成長した異物を除去して当該パターンの形状を回復させることのできるシリコン基板上のパターン修復方法及びシリコン基板上のパターン修復装置の開発が望まれていた。
本発明は、上記従来の事情に対処してなされたもので、シリコン基板上にエッチングによって形成されたパターンの間に成長した異物を除去して当該パターンの形状を回復させることのできるシリコン基板上のパターン修復方法を提供しようとするものである。
本発明に係るシリコン基板上のパターン修復方法は、シリコン基板上にエッチングによってパターンの線幅が32nm以下のパターンを形成する工程と、前記シリコン基板を大気中に晒す工程と、前記シリコン基板を大気中に晒すことにより前記パターンの間に成長した異物を、前記シリコン基板をチャンバー内に収容し、前記シリコン基板を160℃以上に加熱することにより除去して当該パターンの形状を回復させる加熱工程と、を有することを特徴とする。
本発明によれば、シリコン基板上にエッチングによって形成されたパターンの間に成長した異物を除去して当該パターンの形状を回復させることのできるシリコン基板上のパターン修復方法を提供することができる。
本発明の一実施形態に係るシリコン基板上のパターン修復方法を説明するためのパターン構成例を模式的に示す図。 本発明の一実施形態に係るシリコン基板上のパターン修復方法を説明するための図。 本発明の一実施形態に係るシリコン基板上のパターン修復装置の構成を模式的に示す図。
以下、本発明の詳細を、図面を参照して実施形態について説明する。
図1は、本発明の一実施形態に係るシリコン基板上のパターン修復方法によって修復するパターン構成の一例を模式的示すものである。同図に示すように、シリコン基板(半導体ウエハ)Wには、一定間隔で一定幅のライン状に形成されたパターン110がエッチングにより形成されており、パターン110の間にはスペース111が形成されている。本実施形態では、パターン110及びスペース111の幅は、32nm以下とされている。
これらのパターン110は、例えば、下側から順に、シリコン基板Wを構成する単結晶シリコン層100、SiO層101、ポリシリコン層102、SiO層103、SiN層104、SiO層105等から構成されている。
次に、図2を参照して、本発明の一実施形態に係るシリコン基板上のパターン修復方法について説明する。図2(a)に示すように、エッチング工程終了後は、各パターン110の間には、スペース111が形成され、各パターン110が夫々分離した状態となっている。
エッチング工程終了後、大気中にシリコン基板Wを放置すると、図2(b)に示すように、パターン110の間に異物112が成長する。そして、図2(b)中左側に示すように、パターン110の間のスペース111が異物112によって埋まり、隣接するパターン110同士が異物112で接続された状態となる現象や、図2(b)中右側に示すように、異物112の影響でパターン110が倒れた状態となる現象が発生する。このような現象は、パターン110及びスペース111の幅が広い場合(例えば56nm等の場合)は、発生することはなかった。
上記の異物112は、エッチングの際にパターン110に残留したハロゲン元素(フッ素等)が、空気中のアンモニア等と反応して発生したものと考えられる。パターン110を形成するためのプラズマエッチングでは、エッチングガスとしてフッ素を含むガスを使用する場合が多く、この場合異物112は、少なくともケイフッ化アンモニウムを含んでいると推定される。なお、上記の現象は、例えばシリコン基板Wを1カ月程度空気中に放置することによって発生する。また、図2(a)に示す状態から、加湿(湿度85%)及び加温(温度85℃)した加速試験を行えば24時間程度で発生する。
本実施形態では、図2(b)に示す状態から、パターン修復を行い、パターン110の間に成長した異物112を除去して当該パターン110の形状を回復させ、図2(c)に示す状態とする。このパターン修復では、シリコン基板Wをチャンバー内に収容し、シリコン基板Wを少なくとも160℃以上、好ましくは200℃以上500℃以下に加熱して異物112を除去しパターン110の形状を回復させる。
図3は、本実施形態に用いるシリコン基板上のパターン修復装置120の構成を示している。このシリコン基板上のパターン修復装置120は、内部を気密に閉塞可能とされたチャンバー121を具備している。
チャンバー121内には、シリコン基板Wを載置するための載置台122が設けられている。そして、この載置台122内には加熱手段としてのヒータ(図示せず。)が設けられている。
また、チャンバー121には、チャンバー121内にHF(フッ化水素)ガスを導入するためのHFガス導入部123及び熱処理雰囲気ガス(N,Ar等)を導入するための熱処理雰囲気ガス導入部124と、チャンバー121内から排気するための排気部125が設けられている。HFガス導入部123は、図示しないHFガス供給源に接続され、熱処理雰囲気ガス導入部124は図示しないNガス供給源及びArガス供給源等に接続されており、排気部125には、図示しない真空ポンプが接続されている。
上記構成のシリコン基板上のパターン修復装置120のチャンバー121内にシリコン基板Wを搬入し、載置台122上に載置して、シリコン基板Wを少なくとも160℃以上に加熱する。この時、チャンバー121内は、例えば、熱処理雰囲気ガス導入部124から導入したNガス雰囲気又はArガス雰囲気若しくはこれらの混合ガス雰囲気とすることが好ましいが、大気雰囲気中で加熱してもよい。
常圧におけるケイフッ化アンモニウムの融点は160℃であり、ケイフッ化アンモニウムを含む異物112を除去するためには、加熱温度を160℃以上とすることが好ましく、200℃以上500℃以下とすることがさらに好ましい。加熱温度を200℃以上とすることにより、効率的に異物112を除去することができる。また、加熱温度の上限を500℃としたのは、500℃を超えて加熱温度が高くなると、半導体装置を構成するシリコン基板Wにとって好ましくない影響が生じるからである。
実施例1として、図2(b)に示すような状態となったシリコン基板Wを、常圧のNガス雰囲気において200℃に加熱して180秒間パターン修復を行った。この結果、パターン110の間に成長した異物112を除去することができ、かつ、図2(b)の右側に示すようにパターン110が倒れた状態となったものについてはパターン110が立った元の状態に戻すことができ、パターン110の形状を回復させ、図2(c)に示す状態とすることができた。なお、加熱温度を300℃とした場合においても同様な結果を得ることができた。
上記のパターン修復における加熱を、大気雰囲気で行ったところ、加熱温度200℃では、パターン修復が不完全であったが、加熱温度を300℃とすることによって、上記のNガス雰囲気の場合と同様な結果を得ることができた。なお、加熱工程は、減圧雰囲気で行ってもよい。
また、サンプルによっては、上記の加熱工程のみでは、パターン110の間に成長した異物112を除去して当該パターン110の形状を回復させることが不十分な場合がある。このような場合、上記したケイフッ化アンモニウム等と大気中の水分とが反応して、異物112が二酸化ケイ素を含む状態となっていると考えられる。
この場合シリコン基板をHFガス雰囲気に晒す工程を付加することが好ましい。このシリコン基板をHFガス雰囲気に晒す工程によって、二酸化ケイ素となっている異物112を除去することができるからである。
実際に、実施例2として、図2(b)に示すような状態となっているシリコン基板について、以下の条件で、シリコン基板をHFガス雰囲気に晒す工程と、これに続いて加熱工程とを実施し、パターン修復を行った。
シリコン基板をHFガス雰囲気に晒す工程
圧力:1330Pa(10Torr)
HFガス流量:2800sccm
温度:−10℃
時間:60秒
加熱工程
圧力:226Pa(1.7Torr)
ガス流量:Ar=1700sccm+N2=11.3リットル/分
温度:200℃
時間:180秒
上記の実施例2では、パターン110の間に成長した異物112を除去することができ、かつ、図2(b)の右側に示すようにパターン110が倒れた状態となったものについてはパターン110が立った元の状態に戻すことができ、パターン110の形状を回復させ、図2(c)に示す状態とすることができた。なお、上記実施例2では、シリコン基板をHFガス雰囲気に晒す工程を実施した後に加熱工程を実施したが、加熱工程を実施した後にシリコン基板をHFガス雰囲気に晒す工程を実施してもよい。また、シリコン基板をHFガス雰囲気に晒す工程と、加熱工程とを同時に実施してもよい。また、HFガス雰囲気にシリコン基板を晒すことにより、残留フッ素の反応によって基板のシリコン系材料に欠陥を生じてしまうことがあるため(例えば、特開平8−264507号公報参照。)、その防止のためにチャンバー121にプラズマ発生機構を搭載して水素原子を含有するガスによるプラズマを照射する等、残留フッ素の除去工程を追加してもよい。
以上、本発明を実施形態及び実施例について説明したが、本発明は係る実施形態及び実施例に限定されるものではなく、各種の変形が可能であることは勿論である。
W……シリコン基板、110……パターン、111……スペース、112……異物。

Claims (6)

  1. シリコン基板上にエッチングによってパターンの線幅が32nm以下のパターンを形成する工程と、
    前記シリコン基板を大気中に晒す工程と、
    前記シリコン基板を大気中に晒すことにより前記パターンの間に成長した異物を、前記シリコン基板をチャンバー内に収容し、前記シリコン基板を160℃以上に加熱することにより除去して当該パターンの形状を回復させる加熱工程と、
    を有することを特徴とするシリコン基板上のパターン修復方法。
  2. 請求項1記載のシリコン基板上のパターン修復方法であって、
    前記加熱工程における加熱温度が200℃以上500℃以下であることを特徴とするシリコン基板上のパターン修復方法。
  3. 請求項1又は2記載のシリコン基板上のパターン修復方法であって、
    前記シリコン基板をHFガス雰囲気に晒す工程をさらに有することを特徴とするシリコン基板上のパターン修復方法。
  4. 請求項記載のシリコン基板上のパターン修復方法であって、
    前記シリコン基板をHFガス雰囲気に晒す工程と、前記加熱工程とを同時に行うことを特徴とするシリコン基板上のパターン修復方法。
  5. 請求項1〜いずれか1項記載のシリコン基板上のパターン修復方法であって、
    前記異物がケイフッ化アンモニウムを含むことを特徴とするシリコン基板上のパターン修復方法。
  6. 請求項1〜いずれか1項記載のシリコン基板上のパターン修復方法であって、
    前記異物が二酸化ケイ素を含むことを特徴とするシリコン基板上のパターン修復方法。
JP2010009979A 2010-01-20 2010-01-20 シリコン基板上のパターン修復方法 Active JP5629098B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2010009979A JP5629098B2 (ja) 2010-01-20 2010-01-20 シリコン基板上のパターン修復方法
CN2011100253660A CN102140638A (zh) 2010-01-20 2011-01-19 硅基板上的图案修复方法和硅基板上的图案修复装置
TW100101954A TWI534857B (zh) 2010-01-20 2011-01-19 Method of Pattern Repair on Silicon Substrate
EP11151363.6A EP2348524B1 (en) 2010-01-20 2011-01-19 Method for recovering pattern on silicon substrate
KR1020110005479A KR20110085929A (ko) 2010-01-20 2011-01-19 실리콘 기판상의 패턴 복구 방법 및 장치
US13/010,203 US20110174337A1 (en) 2010-01-20 2011-01-20 Method and apparatus for recovering pattern on silicon substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010009979A JP5629098B2 (ja) 2010-01-20 2010-01-20 シリコン基板上のパターン修復方法

Publications (3)

Publication Number Publication Date
JP2011151114A JP2011151114A (ja) 2011-08-04
JP2011151114A5 JP2011151114A5 (ja) 2013-03-07
JP5629098B2 true JP5629098B2 (ja) 2014-11-19

Family

ID=44022937

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010009979A Active JP5629098B2 (ja) 2010-01-20 2010-01-20 シリコン基板上のパターン修復方法

Country Status (6)

Country Link
US (1) US20110174337A1 (ja)
EP (1) EP2348524B1 (ja)
JP (1) JP5629098B2 (ja)
KR (1) KR20110085929A (ja)
CN (1) CN102140638A (ja)
TW (1) TWI534857B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8440573B2 (en) 2010-01-26 2013-05-14 Lam Research Corporation Method and apparatus for pattern collapse free wet processing of semiconductor devices
CN105990096B (zh) * 2015-02-15 2020-03-27 盛美半导体设备(上海)股份有限公司 半导体结构的清洗方法
JP6533576B2 (ja) * 2015-07-13 2019-06-19 富士フイルム株式会社 パターン構造の処理方法、電子デバイスの製造方法およびパターン構造の倒壊抑制用処理液
JP6466315B2 (ja) * 2015-12-25 2019-02-06 東京エレクトロン株式会社 基板処理方法及び基板処理システム
JP6875811B2 (ja) * 2016-09-16 2021-05-26 株式会社Screenホールディングス パターン倒壊回復方法、基板処理方法および基板処理装置
JP2021022598A (ja) * 2019-07-24 2021-02-18 東京エレクトロン株式会社 基板処理方法、基板処理装置及び配線パターン形成システム
JP7130791B2 (ja) * 2021-02-08 2022-09-05 株式会社Screenホールディングス 基板処理方法および基板処理装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0319217A (ja) * 1989-06-15 1991-01-28 Nec Corp 微細パターン形成方法
US5017998A (en) * 1989-09-14 1991-05-21 Fujitsu Limited Semiconductor device using SOI substrate
JP2632262B2 (ja) 1991-08-20 1997-07-23 大日本スクリーン製造株式会社 シリコンウエハ上のコンタクトホール内の自然酸化膜の除去方法
JPH05129263A (ja) * 1991-11-01 1993-05-25 Kawasaki Steel Corp 半導体基板の処理方法
JPH05326478A (ja) * 1992-05-26 1993-12-10 Nippon Steel Corp ウェーハの洗浄方法およびその装置
JPH08264507A (ja) 1995-03-20 1996-10-11 Matsushita Electron Corp シリコンのエッチング方法
JPH11340183A (ja) 1998-05-27 1999-12-10 Morita Kagaku Kogyo Kk 半導体装置用洗浄液およびそれを用いた半導体装置の製 造方法
KR100486690B1 (ko) * 2002-11-29 2005-05-03 삼성전자주식회사 기판 이송 모듈의 오염을 제어할 수 있는 기판 처리 장치및 방법
US7877161B2 (en) * 2003-03-17 2011-01-25 Tokyo Electron Limited Method and system for performing a chemical oxide removal process
US7094613B2 (en) * 2003-10-21 2006-08-22 Applied Materials, Inc. Method for controlling accuracy and repeatability of an etch process
KR100542464B1 (ko) * 2003-11-20 2006-01-11 학교법인 한양학원 원자력간 현미경 리소그래피 기술을 이용한 극자외선 노광공정용 반사형 다층 박막 미러의 제조방법
CN101156233B (zh) * 2005-03-31 2010-12-08 东京毅力科创株式会社 氧化硅膜的制造方法和等离子体处理装置
JP5319868B2 (ja) * 2005-10-17 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20070224811A1 (en) * 2006-03-16 2007-09-27 Xinming Wang Substrate processing method and substrate processing apparatus
JP2007311540A (ja) * 2006-05-18 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
US20080045030A1 (en) * 2006-08-15 2008-02-21 Shigeru Tahara Substrate processing method, substrate processing system and storage medium
JP5233097B2 (ja) * 2006-08-15 2013-07-10 東京エレクトロン株式会社 基板処理方法、基板処理装置及び記憶媒体
JP4961894B2 (ja) * 2006-08-25 2012-06-27 東京エレクトロン株式会社 基板処理装置、基板処理方法及び記憶媒体
US20080085090A1 (en) * 2006-10-10 2008-04-10 Meek David W Crimp and crimp mechanism for fiber optic connector
JP5204964B2 (ja) * 2006-10-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2008186865A (ja) * 2007-01-26 2008-08-14 Tokyo Electron Ltd 基板処理装置
JP4818140B2 (ja) * 2007-01-31 2011-11-16 東京エレクトロン株式会社 基板の処理方法及び基板処理装置
JP4776575B2 (ja) * 2007-03-28 2011-09-21 株式会社東芝 表面処理方法、エッチング処理方法および電子デバイスの製造方法
JP5374039B2 (ja) * 2007-12-27 2013-12-25 東京エレクトロン株式会社 基板処理方法、基板処理装置及び記憶媒体

Also Published As

Publication number Publication date
JP2011151114A (ja) 2011-08-04
TWI534857B (zh) 2016-05-21
EP2348524B1 (en) 2019-03-20
TW201142919A (en) 2011-12-01
EP2348524A3 (en) 2011-11-09
CN102140638A (zh) 2011-08-03
US20110174337A1 (en) 2011-07-21
EP2348524A2 (en) 2011-07-27
KR20110085929A (ko) 2011-07-27

Similar Documents

Publication Publication Date Title
JP5629098B2 (ja) シリコン基板上のパターン修復方法
TWI554848B (zh) 為半導體裝置形成薄膜圖案的方法及其設備
TW200834662A (en) Wet photoresist stripping process and apparatus
JP2011142248A (ja) 基板のクリーニング方法及び基板のクリーニング装置
JP2012033880A (ja) 撥水性保護膜形成用薬液
JP4843540B2 (ja) 粒子を含有するレジスト剥離液及びそれを用いた剥離方法
JP2011151114A5 (ja)
JP2003173951A (ja) 電子ビーム描画用マスクの製造方法および電子ビーム描画用マスクブランクス
JP2018206976A (ja) ボロン膜の除去方法およびボロン膜によるパターン形成方法
CN102403272B (zh) 高压互补金属氧化物半导体的制备方法
JPH01200628A (ja) ドライエッチング方法
JP5094079B2 (ja) レジストの剥離方法
JP5007089B2 (ja) レジストの剥離方法
JP6403017B2 (ja) インプリント用テンプレート基板の製造方法、インプリント用テンプレート基板、インプリント用テンプレート、および半導体装置の製造方法
JP2008243923A (ja) レジストの剥離方法
JP6381332B2 (ja) 半導体デバイスの製造方法
JPH0210726A (ja) 半導体基板表面の自然酸化膜の除去方法
KR20190097560A (ko) 실리콘의 원자층 에칭 방법
TWI752221B (zh) 使用有機矽酸鹽做為圖案化膜之方法及系統
KR100712991B1 (ko) 포토마스크의 성장성 이물질 제거방법
TWI656414B (zh) 去除光阻層的方法
JP2007083526A (ja) 凹部付き基板の製造方法および凹部付き基板
JP2004134627A (ja) 有機物層の除去方法
JPH10270424A (ja) 半導体素子パターンの形成方法
KR100802307B1 (ko) 금속막 식각 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130117

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140603

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140930

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141003

R150 Certificate of patent or registration of utility model

Ref document number: 5629098

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250