TW202401602A - 半導體裝置及其形成方法 - Google Patents

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Abstract

一種形成一半導體裝置的方法包括：在一基板上方形成一電子元件；在該電子元件上方形成一第一絕緣層；形成一接點插塞，該接點插塞延伸穿過該第一絕緣層至該電子元件，其中該接點插塞包括由一導電材料形成的一第一部分及設置於該第一部分上方的由該導電材料之一氧化物形成的一第二部分；執行一處置以將該接點插塞及該第一絕緣層暴露至N 2及NH 3的一氣體混合物；在執行該處置之後，在該接點插塞及該第一絕緣層上方形成一第二絕緣層；及在該第二絕緣層中且與該接點插塞接觸地形成一互連件。

Description

接點插塞的氧化物去除
無
半導體積體電路(semiconductor integrated circuit，IC)行業已經歷指數生長。IC材料及設計之技術進步已產生數代IC，其中每一代IC相較於先前一代IC具有更小且更複雜的電路。在IC演進過程中，功能密度(例如，每晶片區域之互連裝置的數目)通常已增大，同時幾何大小(例如，可使用製造製程產生的最小元件(或接線))已減低。此按比例縮小製程通常藉由增大生產效率並減低關聯成本來提供益處。
與裝置之按比例縮小同時發生，製造商已開始使用新且不同的材料及/或材料之組合以促進裝置的按比例縮小。按比例縮小連同且結合新且不同的材料已亦導致可能尚未由較大幾何尺寸下的先前數代IC呈現的挑戰。
無
以下揭示內容提供用於實施本揭露之不同特徵的許多不同實施例或實例。下文描述元件及配置之特定實例以簡化本揭露。當然，這些元件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中，第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係處於簡單且清楚之目的，且本身並不指明各種實施例及/或所論述組態之間的關係。
另外，空間相對術語，諸如「……下面」、「下方」、「下部」、「上方」、「上部」及類似者本文中可出於易於描述來使用以描述如諸圖中繪示的一個元素或特徵與另一(些)元素或特徵的關係。空間相對術語意欲涵蓋裝置在使用或操作中除了描繪於諸圖中之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。
根據本揭露之一些實施例，提供用於形成半導體裝置的方法，諸如用於形成鎢接點插塞及上部層級互連件(例如，金屬化接線及通孔)的方法。舉例而言，用於形成半導體裝置的方法提供預沈積處置，該預沈積處置包括將接點插塞在合適條件下暴露至NH 3及N 2的氣體混合物。預沈積處置可將接點插塞之氧化部分還原為金屬元素，同時防止/減小接點插塞中或上方氮化物的形成。因此，隨後形成之上部層級互連件可與接點插塞的金屬部分接觸，其中在金屬部分之間形成很少或不形成氧化物或氮化物。提供接點插塞與上部層級互連件之間的低電阻導電路徑。
第1圖至第6圖繪示根據一些實施例的形成半導體裝置100之電子元件及互連結構中中間階段的橫截面圖。第1圖繪示根據一些實施例的包含基板110 (例如，半導體基板)之晶圓的橫截面圖，其中各種電子元件可形成於基板110上方。在後續諸圖中，多層級互連結構可形成於各種電子元件120與基板110上方。大體而言，如下文將更詳細地論述，第1圖繪示形成於基板110上方的電子元件120，其中多層級互連結構於後續諸圖中形成於電子元件120上方。電子元件120可包括奈米結構場效電晶體FET (nanostructure field-effect transistors FET，nano-FET)，如第1圖中所繪示。然而，鰭片場效電晶體(fin field-effect transistor，FinFET)、平面電晶體及其他類型之電子元件，包括各種主動或被動元件係在本揭露之預期範疇內。
一般而言，繪示於第1圖中之基板110可包含塊體半導體基板或絕緣體上矽(silicon-on-insulator，SOI)基板。SOI基板包括薄半導體層下方的絕緣體層，該薄半導體層係SOI基板的主動層。主動層的半導體及塊體半導體通常包含晶態半導體材料矽，但可包括一或多種其他半導體材料，諸如鍺、矽鍺合金、化合物半導體(例如，GaAs、AlAs、InAs、GaN、AlN及類似者)，或其合金(例如，Ga xAl 1-xAs、Ga xAl 1-xN、In xGa 1-xAs及類似者)、氧化物半導體(例如，ZnO、SnO 2、TiO 2、Ga 2O 3及類似者)，或其組合。半導體材料可經摻雜或未經摻雜。可使用的其他基板包括多層基板、梯度基板或混合式定向基板。
在一些實施例中，繪示於第1圖中之電子元件120包括形成於類條帶鰭片124上方的奈米結構122 (例如，奈米片材、奈米導線、奈米帶)，其中奈米結構122將充當電子元件120的通道區。繪示於第1圖中之橫截面在平行於源極/汲極區134之間的電流方向的方向上沿著鰭片124的縱向軸線截取。在一些實施例中，奈米結構122由多層堆疊形成。多層堆疊可包括形成於基板110上方的第一半導體材料及第二半導體材料的交替層。在一些實施例中，溝槽形成於多重堆疊及基板110中，藉此藉由圖案化多重堆疊來形成第一半導體材料的奈米結構122及第二半導體材料的奈米結構(圖中未示)且藉由圖案化基板110來形成鰭片124。溝槽可藉由根據圖案蝕刻多層堆疊及基板110來形成，該圖案藉由包括雙重圖案化或多重圖案化製程的一或多種光學微影製程來界定。一般而言，雙重圖案化或多重圖案化製程組合光學微影及自對準製程，從而允許圖案被產生，該些圖案具有例如小於以其他方式使用單一直接光學微影製程獲得之間距的間距。
如下文將更詳細地論述，第二半導體材料層將由閘極結構132替換。舉例而言，第一半導體材料及第二半導體材料可為對彼此具有高蝕刻選擇性的材料。因此，在由閘極結構132替換第二半導體材料層(例如，奈米結構)時，第二半導體材料可在不顯著去除第一半導體材料的情況下被去除。在一些實施例中，第一半導體材料為矽，且第二半導體材料為矽鍺。
沿著鰭片124之相對側壁形成的淺溝槽隔離(Shallow trench isolation，STI)區130繪示於第1圖中。STI區130可藉由以下操作來形成：沈積一或多種介電材料(例如，氧化矽)以完全填充鰭片124及奈米結構周圍的溝槽，及接著使介電材料的頂表面凹陷。STI區130之介電材料可使用以下各者來沈積：高密度電漿化學氣相沈積(high-density plasma chemical vapor deposition，HDP-CVD)、低壓力CVD (low-pressure CVD，LPCVD)、次大氣壓CVD (sub-atmospheric CVD，SACVD)、流動式CVD (flowable CVD，FCVD)、旋塗及/或類似者或其組合。在沈積之後，可執行退火製程或固化製程。在一些狀況下，STI區130可包括襯裡，諸如藉由將矽表面氧化而生長的熱氧化襯裡。凹陷製程可使用例如平坦化製程(例如，化學機械拋光(chemical mechanical polish，CMP))繼之以選擇性蝕刻製程(例如，濕式蝕刻或乾式蝕刻或其組合)，選擇性蝕刻製程可使SIT區130中的介電材料的頂表面凹陷。
在一些實施例中，繪示於第1圖中之電子元件120的閘極結構132為高k金屬閘極(high-k, metal gate；HKMG)閘極結構，該些閘極結構可使用後閘極製程來形成。在後閘極製程中，犧牲虛設閘極結構(圖中未示)在形成STI區130之後形成。虛設閘極結構中的每一者可包含虛設閘極介電質、虛設閘極電極及硬式遮罩。首先，可沈積虛設閘極介電材料(例如，氧化矽、氮化矽、氮氧化矽或類似者)。接著，虛設閘極材料(例如，非晶矽、多晶矽或類似者)可沈積於虛設閘極介電質上方，且接著經平坦化(例如，由CMP)。硬式遮罩(例如，氮化矽、碳化矽或類似者)可形成於虛設閘極材料上方。虛設閘極結構接著藉由以下操作來形成：圖案化硬式遮罩，及使用合適光學微影及蝕刻技術將該圖案轉印至虛設閘極介電質及虛設閘極材料。虛設閘極結構可形成於奈米結構122、鰭片124及STI區130的上表面上方。如下文更詳細地描述，虛設閘極結構可由繪示於第1圖中的閘極結構132替換。繪示於第1圖中之右側上的閘極結構132(在奈米結構122之頂部上且之間可見)為橫截面，該橫截面垂直於閘極結構132的縱向軸線(沿著源極/汲極區134之間的電流之方向)且通過源極/汲極區134。第1圖之左側上的閘極結構132為STI區130上方的沿著垂直於閘極結構132之縱向軸線之軸線的橫截面。用以形成虛設閘極結構及硬式遮罩的材料可使用諸如以下各者的任何合適方法來沈積：CVD、電漿增強型CVD (plasma-enhanced CVD，PECVD)、原子層沈積(atomic layer deposition，ALD)、電漿增強型ALD (plasma-enhanced ALD，PEALD)、熱氧化或其組合。
如第1圖中所繪示，形成電子元件120之源極/汲極區134及間隔物136，例如經自對準至虛設閘極結構。間隔物136可藉由在虛設閘極圖案化之後執行的間隔物介電層之沈積及各向異性蝕刻來形成。間隔物介電層可包括一或多種介電質，諸如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、類似者或其組合。各向異性蝕刻製程自虛設閘極結構的頂部上方去除間隔物介電層，從而沿著虛設閘極結構的側壁留下間隔物136。
源極/汲極區134為與奈米結構122接觸的半導體區。在一些實施例中，源極/汲極區134可包含重度摻雜區及相對輕度摻雜汲極(lightly-doped drain，LDD)延伸部。一般而言，重度摻雜區使用間隔物136與虛設閘極結構隔開，而LDD區可在形成間隔物136之前形成，且因此在間隔物136下方延伸，且在一些實施例中進一步延伸至半導體的在虛設閘極結構下方的部分中。LDD區可例如藉由使用粒子植入製程植入摻雜劑(例如、As、P、B、In或類似者)來形成。
源極/汲極區134可包含磊晶生長區。舉例而言，在形成LDD區之後，形成間隔物136，且隨後形成重度摻雜源極/汲極區、自對準至間隔物136。詳言之，重度摻雜源極/汲極區可藉由首先蝕刻鰭片以形成凹部且接著由選擇性磊晶生長(selective epitaxial growth，SEG)製程在凹部中沈積晶態半導體材料來形成，該SEG製程可填充凹部且通常延伸超出鰭片的原始表面且在原始表面上方延伸以形成提升的源極-汲極結構，如第1圖中所繪示。晶態半導體材料可為元素(例如，Si或Ge或類似者)，或合金(例如，Si 1-xC x或Si 1-xGe x、Si 1-x-yGe xC y或類似者)。SEG製程可使用任何合適磊晶生長方法，諸如蒸汽/固體/液相磊晶(VPE、SPE、LPE)，或金屬有機CVD (metal-organic CVD，MOCVD)或分子束磊晶(molecular beam epitaxy，MBE)或類似者。高劑量(例如，自約10 14cm -2至約10 16cm -2)摻雜劑在SEG期間原位或由在SEG之後執行的離子植入製程或由其組合來引入至重度摻雜源極/汲極區134中。源極/汲極區134可由諸如摻雜劑之離子植入及類似者的其他製程來形成。
再次參看第1圖，第一層間介電質(interlayer dielectric，ILD) 138沈積於電子元件120及STI區130上方。在一些實施例中，合適介電質(例如，氮化矽、碳化矽或類似者或其組合)的接點蝕刻終止層(contact etch stop layer，CESL)(圖中未示)可在沈積第一ILD 138之前沈積於源極/汲極區134上方。平坦化製程(例如，CMP)可經執行以去除第一ILD 138的額外材料及來自虛設閘極上方的任何剩硬式遮罩材料以形成頂表面，其中虛設閘極材料的頂表面經暴露且可與第一ILD 138的頂表面實質上共面。
虛設閘極結構及第二半導體材料的奈米結構可使用一或多個蝕刻製程來去除，藉此在各別間隔物136之間產生凹部且在奈米結構122之間產生間隙。接著，包含一或多種介電質之替換閘極介電材料繼之以包含一或多種導電材料的替換導電閘極材料可經沈積以完全填充凹部及間隙。閘極介電材料包括例如高k介電材料，諸如金屬的氧化物及/或矽酸鹽(例如，Hf、Al、Zr、La、 Mg、Ba、Ti及其他金屬的氧化物及/或矽酸鹽)、氮化矽、氧化矽，及類似者、其組合或其多層。在一些實施例中，導電閘極材料可為包含以下各者的依序形成於閘極介電層頂部上的多層金屬閘極堆疊：阻障層、功函數層，及閘極填充層。阻障層的實例材料包括TiN、TaN、Ti、Ta、TiSiN、TaSiN或類似者，或其多層組合。功函數層對於p型FET可包括TiN、TaN、Ru、Mo、Al，且對於n型FET可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。可使用其他合適功函數材料或組合或其多層。填充凹部及間隙之剩餘部分的閘極填充層可包含金屬，諸如Cu、Al、W、Co、Ru或類似者，或其組合，或其多層。用於形成HKMG閘極層的材料可由諸如以下各者的任何合適方法來沈積：CVD、PECVD、物理氣相沈積(physical vapor deposition，PVD)、ALD、PEALD、電化學電鍍(electrochemical plating，ECP)、無電電鍍及/或類似者。閘極介電材料及導電閘極材料的過量部分可使用例如CMP製程自第一ILD 138的頂表面去除，藉此分別形成統稱為閘極結構132的閘極介電層140及導電閘極層144。如第1圖中所繪示，所得結構可為實質共面表面，該實質共面表面包含第一ILD 138、間隔物136，及位於各別間隔物136之間的HKMG閘極層的剩餘部分(例如，層140及144)的暴露頂表面。
在一些實施例中，間隔物136之對置部分之間的閘極介電層140及對應上覆導電閘極層144經凹陷。因此，凹部直接形成於閘極結構132上方且間隔物136的對置部分之間。包含諸如氮化矽、氮氧化矽或類似者之介電材料之一或多個層的閘極遮罩148填充於凹部中，繼之以平坦化製程以去除介電材料的在第一ILD 138上方延伸的過量部分。隨後形成的接點插塞165b (下文關於第4圖論述)可穿透閘極遮罩148以接觸導電閘極層144的頂表面。
第二ILD 150可沈積於第一ILD 138上方，如第1圖中所繪示。在一些實施例中，用以形成第一ILD 138及第二ILD 150的絕緣材料可包含氧化矽、磷矽玻璃(phosphosilicate glass，PSG)、硼矽玻璃(borosilicate glass，BSG)、硼磷矽玻璃(boron-doped phosphosilicate glass，BPSG)、無摻雜矽玻璃(undoped silicate glass，USG)、低介電常數(low dielectric constant，low-k)介電質，諸如氟矽酸鹽玻璃(fluorosilicate glass，FSG)、碳氧化矽(SiOCH)、碳摻雜氧化物(carbon-doped oxide，CDO)、流動式氧化物或多孔氧化物(例如，乾凝膠/氣凝膠)或類似者，或其組合。用以形成第一ILD 138及第二ILD 150的介電材料可使用任何合適方法，諸如CVD、PVD、ALD、PEALD、PECVD、SACVD、FCVD、旋塗及/或類似者或其組合來沈積。
第1圖進一步繪示開口152a及開口152b的形成。開口152a將隨後用以形成通過第二ILD 150、第一ILD 138及CESL(若存在)至源極/汲極區134的接點插塞165a (參見以下第4圖)。開口152b隨後將用以形成穿過ILD 150及閘極遮罩148至閘極結構132之導電閘極層144的接點插塞165b (參見以下第4圖)。在一些實施例中，開口152a及152b使用合適的光學微影及蝕刻製程來形成。在一些實施例中，開口152a及152b可使用第一蝕刻製程蝕刻穿過第二ILD 150及第一ILD 138；可使用第二蝕刻製程經由閘極遮罩148蝕刻；且可接著使用第三蝕刻製程經由CESL (圖中未示)來蝕刻。在一些實施例中，蝕刻製程可過度蝕刻，且因此開口152a及152b分別延伸至源極/汲極區134及/或閘極結構132中，且開口152a及152b的底部可分別與源極/汲極區134及/或閘極結構132的頂表面平齊(例如，處於同一位準或距基板具有相同距離)，或低於該些頂表面(例如，更靠近於基板)。
在第2圖中，根據一些實施例，導電層156可沈積於開口152a及152b中且第二ILD 150上方。導電層156可包括一或多個層。舉例而言，在一些實施例中，導電層包括導電襯裡158及導電襯裡158上方的導電填充層160。導電襯裡158可包括阻障金屬，該些阻障金屬用以減小導電材料自導電填充層160至周圍介電材料中的向外擴散。在一些實施例中，導電襯裡158可包含兩個阻障金屬層。第一阻障金屬與源極/汲極區134中的半導體材料接觸，且隨後可與源極/汲極區134中的重度摻雜半導體化學反應，以形成低電阻歐姆接點，之後可去除未反應金屬。舉例而言，若源極/汲極區134中的重度摻雜半導體為矽或含矽鍺合金半導體，則第一阻障金屬可包含Ti、Ni、Pt、Co、其他合適金屬或其合金。導電襯裡158的第二阻障金屬層可另外包括其他金屬(例如，TiN、TaN、Ta，或其他合適金屬，或其合金)。導電填充層160可由諸如鎢或其合金的導電材料形成。導電填充層160可沈積於導電襯裡158上方以使用任何可接受沈積技術(例如，CVD、ALD、PEALD、PECVD、PVD、ECP、無電電鍍、類似者或其任何組合)來填充開口152a及152b。
在第3圖中，平坦化製程經執行以去除第二ILD 150上方的過量導電層156，藉此在開口152a中形成接點插塞164a且在開口152b中形成接點插塞164b。接點插塞164a可延伸穿過第一ILD 138及第二ILD 150及CESL (圖中未示)以進行至電子元件之電極，諸如電子元件120之源極/汲極區134的實體且電連接。接點插塞164b可延伸穿過第二ILD 150及閘極遮罩148以進行至電子元件之電極，諸如電子元件120之閘極結構132的實體且電連接。
平坦化製程可為化學機械拋光(chemical mechanical polish，CMP)製程。CMP製程可包括用於去除第二ILD 150上方之過量導電層156的拋光步驟，及用於去除剩餘在接點插塞164a之頂表面、接點插塞164b之頂表面及第二ILD 150之頂表面上的殘餘物或其他污染物的濕式清洗步驟。在一些實施例中，濕式清洗步驟包括藉由清洗溶液刷洗接點插塞164a及164b以及第二ILD 150的頂表面。在一些實施例中，清洗溶液為去離子(deionized，DI)水。在一些實施例中，清洗溶液為具有諸如二羧酸、氫氟酸(hydrofluoric acid，HF)或磷酸(H 3PO 4)之酸或諸如氫氧化銨(NH 4OH)之鹼的去離子(deionized，DI)水。在一些實施例中，清洗溶液可為諸如NH 4OH、過氧化氫(H 2O 2)及DI水的混合溶液，或氟化氫銨(NH 4F)、HF及DI水的混合物。
CMP製程之濕式清洗步驟可去除接點插塞164a及164b以及第二ILD 150之頂表面上的殘餘物或其他污染物，但濕式清洗步驟亦可氧化接點插塞164a及164b的上部部分。因此，一個所得接點插塞164a尤其可包括設置於導電襯裡158a上方的由導電材料形成之第一部分160a及設置於第一部分160a上方的由導電材料之氧化物形成的第二部分162a。一個所得接點插塞164b尤其可包括設置於導電襯裡158b上方的由導電材料形成之第一部分160b及設置於第一部分160b上方的由導電材料之氧化物形成的第二部分162b。在一些實施例中，接點插塞164a及164b的第二部分162a及162b分別由氧化鎢形成，氧化鎢相較於鎢金屬具有差的導電率且可難以由合適蝕刻製程完全去除。請注意，所繪示CMP製程僅為可引起接點插塞164a及164b之氧化的一種方法，諸如暴露於含氧環境(例如，空氣)的其他方法扔可引起氧化。在一些實施例中，第二部分162a及162b具有約2 nm至約5 nm的厚度。
第4圖繪示執行根據一些實施例的預沈積處置。在平坦化製程之後，晶圓(例如，半導體裝置100)可傳送至沈積工具400 (參見第15圖)，諸如CVD工具或PECVD工具的第一腔室402。如下文更詳細地論述，蝕刻終止層及另一ILD沈積於第二ILD 150上方。在形成蝕刻終止層及另一ILD之前，預沈積處置可經執行以分別將接點插塞164a及164b之第二部分162a及162b中的導電材料之氧化物轉換成導電材料的金屬狀態(例如，將氧化鎢還原成鎢金屬)，藉此分別形成接點插塞165a及165b。在接點插塞165a及165b中，第一部分160a及160b以及第二部分163a及163b兩者由導電材料(例如，鎢金屬)形成，且實質上無氧。
在一些實施例中，預沈積處置190包括在第一腔室402中提供N 2及NH 3氣體混合物之電漿。氣體混合物中N 2與NH 3的濃度比率可為約2至約16。電漿可由具有範圍為400瓦特至800瓦特(例如，600 W)的功率及範圍為10至20 Mhz (例如，135 Mhz)之頻率的射頻(radio frequency，RF)產生器提供。第一腔室402中之N 2流動速率可為約4000 sccm至4500 sccm，且第一腔室402中之NH 3流動速率可為約275 sccm至2000 sccm。預沈積處置190可在約340 ℃至約500 ℃，諸如400 ℃的腔室溫度下執行。在一些實施例中，預沈積處置190經執行歷時約12秒至約24秒。在一些實施例中，預沈積處置190以約2 × 10 10原子/cm -3至約5 × 10 10原子/cm -3的濃度提供H離子。
在預沈積處置190期間，NH 3的氫離子可與氧化鎢反應，從而充當將氧化鎢還原成鎢金屬的還原劑。氫離子相較於氮離子或原子與氧化鎢可具有較大反應速率，使得實質上無氮化鎢在預沈積處置中形成於接點插塞165a及165b中且上方。自NH 3及N 2分離之氮離子或原子可替代地與第二ILD 150的上部部分反應，藉此在第二ILD 150上方形成絕緣層174。舉例而言，在第二ILD 150為氧化矽的實施例中，絕緣層174可為氮化矽、氮氧化矽，或其組合。在一些實施例中，絕緣層174之頂表面與接點插塞165a及165b的頂表面實質平齊。在一些實施例中，絕緣層174具有約1 nm至約2 nm的厚度。
氣體混合物中N 2的添加亦可有助於在預沈積處置190期間防止/減小第二ILD 150的蝕刻。在一些實施例中，NH 3可蝕刻第二ILD 150的材料。舉例而言，在第二ILD 150包含氧化矽的實施例中，NH 3可在預沈積處置期間蝕刻且損害第二ILD 150。氣體混合物中N 2的添加可防止/減小第二ILD 150的蝕刻。
應注意，在預沈積處置190期間，氣體混合物中過高濃度的NH 3(例如，N 2與NH 3之濃度比率低於2)將產生過量氫離子。這些過量氫離子可擴散至接點插塞165a及165b下方的特徵，諸如源極/汲極區134或閘極結構132中，且導致對該些特徵的損害。預沈積處置190的過高腔室溫度或過長時間週期亦可產生過量H離子。此外，相較於N 2具有過量NH 3可允許NH 3蝕刻且損害第二ILD 150。另一方面，在氣體混合物之N 2與NH 3的濃度比率過高(例如，N 2與NH 3的濃度比率高於16)、腔室溫度過低及/或預沈積處置190之時段並非足夠長的一些實施例中，預沈積處置190可能並不足以將接點插塞164a及164b之第二部分162a及162b中的氧化物還原，藉此引起較高接觸電阻。
在第5圖中，根據一些實施例，晶圓(例如，半導體裝置100)經傳送至用於沈積蝕刻終止層(etch stop layer, ESL) 170的沈積工具400的第二腔室404 (參見第15圖)。ESL 170可使用CVD或PECVD沈積於第二ILD 150及接點插塞165a及165b上方。ESL 170可包括氧化鋁、氮化鋁、碳化矽，或其組合。在一些實施例中，ESL 170具有約20 Å至約200 Å，諸如約100 Å的厚度。在一些實施例中，沈積工具400提供用於在腔室之間傳送晶圓之路徑的實質真空環境。晶圓可自第一腔室402及第二腔室404在實質真空環境下方傳送。因此，接點插塞165a及165b在接點插塞165a及165b之經暴露頂表面由ESL 170密封之前可能並未暴露至空氣或氧，藉此防止/減小接點插塞165a及165b在晶圓傳送期間氧化。
再次參看第5圖，晶圓(例如，半導體裝置100)經傳送至沈積工具400之第三腔室406 (參見第15圖)從而在ESL 170上方沈積第三ILD 172。第三ILD 172可為由具有低於約3.0之k值的低k介電材料形成的層。在一些實施例中，第三ILD 172由諸如SiOCN、SiCN、SiOC、SiOCH或類似者的多孔材料形成，且可藉由在ESL 170上方初始地形成前驅物層來形成。前驅物層可包括基質材料及散置於基質材料內之成孔劑兩者，或可替代地包括基質材料而無成孔劑。在一些實施例中，前驅物層可例如藉由由基質材料與成孔劑同時沈積的PECVD共同沈積基質及成孔劑來形成，藉此形成具有混合在一起之基質材料及成孔劑的前驅物層。然而，在一些實施例中，使用同時PECVD製程的共同沈積並非可用以形成前驅物層的唯一製程。
基質材料或基底介電材料可使用諸如PECVD的製程來形成，儘管諸如CVD之任何合適製程可替代地予以利用。PECVD製程可利用前驅物，諸如甲基二乙氧基矽烷(methyldiethoxysilane，DEMS)，儘管可替代地利用其他前驅物，諸如其他矽烷、烷基矽烷(例如，三甲基矽烷及四甲基矽烷)、矽氧烷(例如，甲基三乙氧基矽烷(methyltriethoxysilane，MTEOS)、甲基三甲氧基矽烷(methyltrimethoxysilane，MTMOS)、二甲氧基甲基矽烷(methyldimethoxysilane，MDMOS)、三甲基甲氧基矽烷(trimethylmethoxysilane，TMMOS)及二甲基二甲氧基矽烷(dimethyldimethoxysilane，DMDMOS))、線性矽氧烷及環矽氧烷(例如，八甲基環四氧矽烷(octamethylcyclotetrasiloxane，OMCTS)及四甲基環四矽氧烷(tetramethylcyclotetrasiloxane，TMCTS))、這些各物的組合或類似者。在一些實施例中，成孔劑為分子，該分子在基質材料已經凝固以便於基質內形成孔之後自基質材料去除，且藉此減小第三ILD 172之介電常數的總體值。在一些實施例中，成孔劑可包括α-萜品烯(alpha-terpinene，ATRP)(1-異丙基-4-甲基-1,3-環己二烯)、環辛烷(船形)、1,2-雙(三乙氧基矽烷)乙烷矽或其組合。
在前驅物層已藉由散佈於基質材料內之成孔劑形成之後，成孔劑自基質材料去除以在基質材料內形成孔。在一實施例中，成孔劑的去除由退火製程來執行，退火製程可使成孔劑材料分解且蒸發，藉此允許成孔劑材料擴散且離開基質材料，藉此留下結構上完好無損之多孔介電材料作為第三ILD 172。舉例而言，可利用範圍為約200 ℃與約1100 ℃，諸如約400 ℃歷時例如範圍為約10秒至約1200秒，諸如約200秒的退火。替代地，其他合適製程可用以去除成孔劑，諸如藉由紫外線(ultraviolet，UV)輻射輻照成孔劑以分解成孔劑或利用微波來分解成孔劑。
在第6圖中，上部層級互連件180 (下文中被稱作互連件180)根據一些實施例形成於第三ILD 172及ESL 170中。互連件180可包括金屬化接線182及將金屬化接線182垂直連接至接點插塞165a及165b的導電通孔184。舉例而言，互連件180之形成可包括在第三ILD 172中形成用於收容金屬化線182的開口、在第三ILD 172中形成用於收容導電通孔184的開口，其中用於收容導電通孔184的開口可暴露ESL 170的數個部分。用於形成開口之蝕刻製程可包括使用電漿自蝕刻劑氣體形成反應性物質。在一些實施例中，電漿可為遠端電漿。蝕刻劑氣體可包括氟碳化學物質，諸如C 4F 6、CF 4、C 5F、NF 3、類似者或其組合。在一些實施例中，蝕刻劑氣體使用氟碳化學物質，其中O 2或Ar用作載氣。
根據一些實施例，ESL 170的數個部分自用於收容導電通孔184的開口去除，以暴露下伏接點插塞165a及165b。ESL 170可使用各向異性乾式蝕刻來去除，該乾式蝕刻對於絕緣層174以及接點插塞165a及165b的材料為選擇性的。因此，所得開口可暴露下伏接點插塞165a及165b。在一些實施例中，蝕刻第三ILD 172及/或ESL 170的製程可由所得絕緣層174終止，即使在過度蝕刻發生時，且保護第二ILD 150以免在形成互連件180期間被損害。
接著，導電層形成於開口中。導電層可包括一或多個層。舉例而言，在一些實施例中，導電層包含導電襯裡及導電襯裡上方的導電填充材料。導電襯裡可包括Ta、TaN、Ti、TiN或其組合，且導電填充材料可包括金屬或金屬合金，諸如銅、銀、金、鋁、其合金，或其組合。在一些實施例中，形成導電填充材料包括沈積薄的種子層(圖中未示)，薄的種子層可包括銅或銅合金，及由ECP，諸如高電壓ECP填充開口的剩餘部分。在一些實施例中，使用CVD、PVD或無電電鍍來形成導電填充材料。
平坦化製程可經執行以去除導電層的過量部分，藉此形成具有金屬化接線182及導電通孔184的互連件180。平坦化製程可為研磨製程或CMP製程，且其可經執行，使得導電填充材料、導電襯裡及第三ILD 172的頂表面為平齊或實質上平齊的。在一些實施例中，導電通孔184導降於接點插塞165a及165b以及絕緣層174上。在完成互連件180之後，額外金屬化接線(圖中未示)及額外導電通孔(圖中未示)可形成於金屬化接線182上方。
在第7圖至第13圖中，半導體裝置200及用於形成半導體裝置200的方法根據一些實施例進行繪示。半導體裝置200可藉由類似處理步驟來形成，其中類似參考數字指類似組件，如用於形成半導體裝置100的方法中所繪示，其中形成源極/汲極接點插塞及閘極接點插塞在分離步驟中執行且經分離地處置。
在第8圖中，根據一些實施例，開口252a形成於第一ILD 138及第二ILD 150中。開口252a可使用與開口152a類似的製程形成，其中用於形成開口252a的光學微影及蝕刻製程並不包括形成暴露閘極結構132的開口。在第9圖中，導電層形成於開口252a中且第一ILD 138上方，且接著經平坦化以使用與繪示於第1圖至第7圖中之相同的材料及形成製程來在開口252a中形成接點插塞264a。在一些實施例中，接點插塞264a具有與繪示於第3圖中之接點插塞164a相同的特性或性質。在一些實施例中，接點插塞264a可包括一或多個層。舉例而言，在一些實施例中，接點插塞264a包括導電襯裡258a及由導電材料形成於導電襯裡258a上方的第一部分260a，及設置於接點插塞264a之第一部分上方的由導電材料之氧化物形成的第二部分262a。導電襯裡258a、接點插塞264a的第一部分260a及接點插塞264a的第二部分262a可分別具有類似於或相同於導電襯裡158a、接點插塞164a之第一部分160a及接點插塞164a的第二部分162a的特性或性質。
在第9圖中，第一處置290經執行以將接點插塞264a之第二部分262a中的導電材料之氧化物轉換成導電材料的金屬狀態(例如，將氧化鎢還原成鎢金屬)，藉此形成接點插塞265a。在接點插塞265a中，第一部分260a以及第二部分263a兩者由導電材料(例如，鎢金屬)形成，且實質上無氧。
第一處置290可與預沈積處置190相同，其中第一處置290可在不同於沈積工具400的任何工具中執行。舉例而言，第一處置290可在能夠提供N 2及NH 3之氣體混合物的任何工具，諸如用於形成開口252a的蝕刻工具中執行，此情形可藉由在不同工具之間省略傳送晶圓來節省時間。藉由執行第一處置290，絕緣層274可形成於第二ILD 150上方。在一些實施例中，絕緣層274可具有與絕緣層174相同的特性或性質。
在第10圖中，根據一些實施例，用於形成接點插塞265b的開口252b形成於第二ILD 150及閘極遮罩148中以暴露閘極結構132之導電閘極層144的表面。開口252b可使用與開口152b類似的製程形成，其中用於形成開口252b的光學微影製程及蝕刻製程並不包括形成用於暴露源極/汲極區134的開口。
在第11圖中，導電層形成於開口252b中且絕緣層274上方，且接著經平坦化以使用與繪示於第1圖至第7圖中之相同材料及形成製程在開口252b中形成接點插塞264b。在一些實施例中，用於形成接點插塞264b之CMP的濕式清洗製程可氧化接點插塞265a及264b的上部部分。因此，一個所得接點插塞266a可包括導電襯裡258a、設置於導電襯裡258a上方的由導電材料形成之第一部分260a及設置於接點插塞266a之第一部分260a上方的由導電材料之氧化物形成的第二部分267a。導電襯裡258a、接點插塞266a的第一部分260a及接點插塞266a的第二部分267a可分別具有相同於或類似於導電襯裡158b、接點插塞164a之第一部分160a及接點插塞164a的第二部分162a的特性或性質。在一些實施例中，一個所得接點插塞264b可包括導電襯裡258b、設置於導電襯裡258b上方之由導電材料形成的第一部分260b，及設置於接點插塞264b之第一部分260b上方的由導電材料之氧化物形成的第二部分262b。導電襯裡258b、接點插塞264b的第一部分260b及接點插塞264b的第二部分262b可分別具有相同於或類似於導電襯裡158b、接點插塞164b之第一部分160b及接點插塞164b的第二部分162b的特性或性質。
接著，在第12圖中，晶圓(例如，半導體裝置200)經傳送至沈積工具400 (參見第15圖)從而將ESL 270及第三ILD 272沈積於絕緣層274以及接點插塞265a及264b上方。在一些實施例中，根據一些實施例，在ESL 170及第三ILD 172的沈積之前，晶圓傳送至沈積工具400的第一腔室402以執行第二處置292。第二處置292可使用與預沈積處置190及/或第一處置290相同的參數來執行。因此，第二部分267a及262b中的導電材料之氧化物可轉換成導電材料的金屬狀態(例如，將氧化鎢還原成鎢金屬)，藉此形成接點插塞268a及265b。根據一些實施例，在接點插塞268a中，第一部分260a以及第二部分269a兩者由導電材料(例如，鎢金屬)形成，且實質上無氧。根據一些實施例，在接點插塞265b中，第一部分260b以及第二部分263b兩者由導電材料(例如，鎢金屬)形成，且實質上無氧。
在第13圖中，ESL 270、第三ILD 272及互連件280可形成於接點插塞268a及265b以及絕緣層274上方。在一些實施例中，ESL 270、第三ILD 272及互連件280可分別使用與ESL 170、第三ILD 172及互連件180類似的製程及材料形成。在完成互連件280之後，額外金屬化接線(圖中未示)及額外導電通孔(圖中未示)可使用與如上文所描述之互連件180類似的材料及類似的製程形成於互連件280上方。
在第14圖中，半導體裝置300及用於形成半導體裝置300的方法根據一些實施例進行繪示。半導體裝置300可具有類似於半導體裝置100的結構(其中類似參考數字指類似組件)，且可由類似製造製程形成，其中互連件380的導電通孔384可與接點插塞165a及165b的側壁接觸。在一些實施例中，接點插塞165a或接點插塞165b之頂表面的一部分保持由ESL 170密封。舉例而言，根據一些實施例，如第14圖中所繪示，互連件380之導電通孔384穿過ESL 170、絕緣層174形成，且延伸至第二ILD 150的相鄰於接點插塞165a或165b的一部分中，以與接點插塞165a或165b的側壁接觸。互連件380的形成可類似於互連件180的形成，其中形成用於收容互連件380之開口的蝕刻製程進一步蝕刻穿過絕緣層174及第二ILD 150的一部分。因為互連件180的導電通孔384可與接點插塞165a或165b的側壁接觸，所以互連件380與接點插塞165a或165b之間的總接觸面積可經增大，藉此減小互連件380與接點插塞165a或165b之間的電阻。在完成互連件380之後，額外金屬化接線(圖中未示)及額外導電通孔(圖中未示)可使用與如上文所描述之互連件180類似的材料及類似的製程形成於金屬化接線382上方。
如上文所論述，特定預沈積處置可有助於形成至接點插塞的低電阻接點。特定預沈積處置可包括在合適條件下暴露接點插塞至NH 3及N 2的氣體混合物，且處置可將接點插塞之氧化部分還原至金屬元素，同時不在接點插塞中或上方形成氮化物。因此，隨後形成之上部層級互連件可在之間形成很少或不形成氧化物或氮化物情況下與接點插塞的金屬部分接觸，藉此提供接點插塞與上部層級互連件之間的低電阻導電路徑。此外，預沈積處置亦可氮化包圍接點插塞之絕緣層的上部部分，以形成絕緣層。絕緣層可為一層、允許上部層級互連件導降於保護層上或充當保護層，該保護層防止包圍接點插塞的ILD在形成互連件期間被過度蝕刻。
在一實施例中，一種形成一半導體裝置的方法包括：在一基板上方形成一電子元件；在該電子元件上方形成一第一絕緣層；形成一接點插塞，該接點插塞延伸穿過該第一絕緣層至該電子元件，其中該接點插塞包括由一導電材料形成的一第一部分及設置於該第一部分上方的由該導電材料之一氧化物形成的一第二部分；執行一處置以將該接點插塞及該第一絕緣層暴露至N 2及NH 3的一氣體混合物；在執行該處置之後，在該接點插塞及該第一絕緣層上方形成一第二絕緣層；及在該第二絕緣層中且與該接點插塞接觸地形成一互連件。在一實施例中，形成該接點插塞包括：在該第一絕緣層中形成一開口；在該開口中且該第一絕緣層上方形成一導電層；及執行一化學機械拋光製程，其中該化學機械拋光製程包括一拋光步驟及一濕式清洗步驟。在一實施例中，該化學機械拋光製程的該濕式清洗步驟氧化該導電層之該些剩餘部分的一上部部分以形成該導電材料的該氧化物。在一實施例中，該導電材料為鎢金屬，且該處置使該接點插塞之該第二部分中的氧化物還原成鎢金屬。在一實施例中，該處置將該第一絕緣層的一上部部分轉換成一第三絕緣層，其中該第三絕緣層包括氮化矽、氮氧化矽或其組合。在一實施例中，該第三絕緣層具有與該接點插塞之一頂表面平齊的一頂表面。在一實施例中，該方法進一步包括以下步驟：在執行該處置之後且在形成該第二絕緣層之前在該第一絕緣層及該接點插塞上方形成一蝕刻終止層，其中該蝕刻終止層包括氧化鋁、氮化鋁、碳化矽，或其組合。在一實施例中，執行該處置及形成該第二絕緣層的該些步驟在一沈積工具的不同腔室中執行。在一實施例中，該氣體混合物中N 2與NH 3的一濃度比率為2至16。在一實施例中，該處置在340 ℃至400 ℃的一溫度下執行歷時12秒至24秒。
在一實施例中，一種形成一半導體裝置的方法包括以下步驟：在一基板上方形成一第一導電特徵及一第二導電特徵；形成一第一絕緣層，該第一絕緣層覆蓋該第一導電特徵及該第二導電特徵；在該第一絕緣層中且與該第一導電特徵接觸地形成一第一接點插塞，該第一接點插塞由一導電材料形成，該第一接點插塞具有一第一氧化上表面，該第一接點插塞的該第一氧化上表面由該導電材料的一氧化物形成；執行一第一處置，其中該第一處置包括暴露該第一接點插塞之該第一氧化上表面及該第一絕緣層的一上表面至N 2及NH 3的一氣體混合物；在執行該第一處置之後，在該第一絕緣層中且與該第二導電特徵接觸地形成一第二接點插塞，該第二接點插塞由該導電材料形成，該第二接點插塞具有一第二氧化上表面，該第二接點插塞的該第二氧化上表面由該導電材料的該氧化物形成；及對該第二接點插塞執行一第二處置，其中該第二處置將該第二接點插塞的該第二氧化上表面暴露至N 2及NH 3的一氣體混合物。在一實施例中，該第一導電特徵為一閘極結構與一源極/汲極區中的一者，且該第二導電特徵為該閘極結構及該源極/汲極區中的另一者。在一實施例中，形成該第二接點插塞的步驟包括執行一化學機械拋光製程的步驟，其中該化學機械拋光製程包括清洗該第一接點插塞及該第二接點插塞的頂表面。在一實施例中，執行該第一處置的步驟使該第一接點插塞的該第一氧化上表面還原至該導電材料。在一實施例中，該第一處置使該第一絕緣層的該上表面氮化。在一實施例中，該氣體混合物中N 2與NH 3的一濃度比率為2至16。
在一實施例中，一種半導體裝置包括：一電子元件，該電子元件包括一基板上方的源極/汲極區及一金屬閘極結構；一第一絕緣層，該第一絕緣層覆蓋該源極/汲極區及該金屬閘極結構的一頂表面；一第二絕緣層，該第二絕緣層設置於該第一絕緣層上方，其中該第二絕緣層包括氮化矽、氮氧化矽，或其組合；一接點插塞，其延伸穿過該第二絕緣層及該第一絕緣層至該源極/汲極區或該金屬閘極結構，其中該接點插塞具有與該第二絕緣層之一頂表面實質平齊的一頂表面；一第三絕緣層，該第三絕緣層設置於該接點插塞及該第二絕緣層上方；及一互連件，該互連件設置於該第三絕緣層中且與該接點插塞接觸。在一實施例中，該互連件具有與該第二絕緣層之該頂表面實質平齊的一底表面。在一實施例中，該半導體裝置進一步包括設置於該第二絕緣層與該第三絕緣層之間的一第四絕緣層，其中該第四絕緣層包含氧化鋁、氮化鋁、碳化矽或其組合。在一實施例中，該互連件延伸穿過該第二絕緣層及該第一絕緣層的一部分，其中該互連件係與該接點插塞的一側壁接觸。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。
100:半導體裝置 110:基板 120:電子元件 122:奈米結構 124:類條帶鰭片 130:淺溝槽隔離(STI)區 132:閘極結構 134:源極/汲極區 136:間隔物 138:第一層間介電質(ILD) 140:閘極介電層 144:導電閘極層 148:閘極遮罩 150:第二層間介電質(ILD) 152a:開口 152b:開口 156:導電層 158:導電襯裡 158a:導電襯裡 158b:導電襯裡 160:導電填充層 160a:第一部分 160b:第一部分 162a:第二部分 162b:第二部分 163a:第二部分 163b:第二部分 164a:接點插塞 164b:接點插塞 165a:接點插塞 165b:接點插塞 170:蝕刻終止層(ESL) 172:第三層間介電質(ILD) 174:絕緣層 180:上部層級互連件 182:金屬化接線 184:導電通孔 190:預沈積處置 200:半導體裝置 252a:開口 252b:開口 258a:導電襯裡 258b:導電襯裡 260a:第一部分 260b:第一部分 262a:第二部分 262b:第二部分 263a:第二部分 263b:第二部分 264a:接點插塞 264b:接點插塞 265a:接點插塞 265b:接點插塞 266a:接點插塞 267a:第二部分 268a:接點插塞 269a:第二部分 270:蝕刻終止層(ESL) 272:第三層間介電質(ILD) 274:絕緣層 280:互連件 290:第一處置 292:第二處置 300:半導體裝置 380:互連件 382:金屬化接線 384:導電通孔 400:沈積工具 402:第一腔室 404:第二腔室 406:第三腔室
本揭露之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。請注意，根據行業標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。 第1圖、第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖及第14圖繪示根據一些實施例的形成半導體裝置中中間階段的橫截面圖。 第15圖繪示根據一些實施例的沈積工具之俯視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
110:基板
120:電子元件
122:奈米結構
124:類條帶鰭片
130:淺溝槽隔離(STI)區
132:閘極結構
134:源極/汲極區
136:間隔物
138:第一層間介電質(ILD)
140:閘極介電層
144:導電閘極層
150:第二層間介電質(ILD)
165a:接點插塞
165b:接點插塞
170:蝕刻終止層(ESL)
172:第三層間介電質(ILD)
174:絕緣層
300:半導體裝置
380:互連件
382:金屬化接線
384:導電通孔

Claims (20)

  1. 一種形成半導體裝置的方法，該方法包含以下步驟：  在一基板上方形成一電子元件； 在該電子元件上方形成一第一絕緣層； 形成一接點插塞，該接點插塞延伸穿過該第一絕緣層至該電子元件，其中該接點插塞包含由一導電材料形成的一第一部分及設置於該第一部分上方的由該導電材料之一氧化物形成的一第二部分； 執行一處置以將該接點插塞及該第一絕緣層暴露至N 2及NH 3的一氣體混合物； 在執行該處置之後，在該接點插塞及該第一絕緣層上方形成一第二絕緣層；及 形成一互連件在該第二絕緣層中，且與該接點插塞接觸。
  2. 如請求項1所述之方法，其中形成該接點插塞的步驟包含以下步驟： 在該第一絕緣層中形成一開口； 在該開口中且該第一絕緣層上方形成一導電層；及 執行一化學機械拋光製程，其中該化學機械拋光製程包含一拋光步驟及一濕式清洗步驟。
  3. 如請求項2所述之方法，其中該化學機械拋光製程的該濕式清洗步驟氧化該導電層之剩餘部分的一上部部分以形成該導電材料的該氧化物。
  4. 如請求項1所述之方法，其中該導電材料為鎢金屬，且該處置使該接點插塞之該第二部分中的氧化鎢還原成鎢金屬。
  5. 如請求項1所述之方法，其中該處置將該第一絕緣層的一上部部分轉換成一第三絕緣層，其中該第三絕緣層包含氮化矽、氮氧化矽或其一組合。
  6. 如請求項5所述之方法，其中該第三絕緣層具有與該接點插塞之一頂表面平齊的一頂表面。
  7. 如請求項1所述之方法，進一步包含以下步驟：在執行該處置之後且在形成該第二絕緣層的步驟之前，在該第一絕緣層及該接點插塞上方形成一蝕刻終止層，其中該蝕刻終止層包含氧化鋁、氮化鋁、碳化矽或其一組合。
  8. 如請求項1所述之方法，其中執行該處置及形成該第二絕緣層的步驟在一沈積工具的不同腔室中執行。
  9. 如請求項1所述之方法，其中該氣體混合物中N 2與NH 3的一濃度比率為2至16。
  10. 如請求項1所述之方法，其中該處置在340 ℃至400 ℃的一溫度下執行歷時12秒至24秒。
  11. 一種形成半導體裝置的方法，該方法包含以下步驟：  在一基板上方形成一第一導電特徵及一第二導電特徵； 形成一第一絕緣層，該第一絕緣層覆蓋該第一導電特徵及該第二導電特徵； 形成一第一接點插塞在該第一絕緣層中，且與該第一導電特徵接觸，該第一接點插塞由一導電材料形成，該第一接點插塞具有一第一氧化上表面，該第一接點插塞的該第一氧化上表面由該導電材料的一氧化物形成； 執行一第一處置，其中該第一處置包含暴露該第一接點插塞之該第一氧化上表面及該第一絕緣層的一上表面至N 2及NH 3的一氣體混合物； 在執行該第一處置之後，形成一第二接點插塞在該第一絕緣層中，且與該第二導電特徵接觸，該第二接點插塞由該導電材料形成，該第二接點插塞具有一第二氧化上表面，該第二接點插塞的該第二氧化上表面由該導電材料的該氧化物形成；及 對該第二接點插塞執行一第二處置，其中該第二處置將該第二接點插塞的該第二氧化上表面暴露至N 2及NH 3的一氣體混合物。
  12. 如請求項11所述之方法，其中該第一導電特徵為一閘極結構及一源極/汲極區中的一者，且該第二導電特徵為該閘極結構及該源極/汲極區中的另一者。
  13. 如請求項11所述之方法，其中形成該第二接點插塞的步驟包含執行一化學機械拋光製程的步驟，其中該化學機械拋光製程包含清洗該第一接點插塞及該第二接點插塞的多個頂表面。
  14. 如請求項13所述之方法，其中執行該第一處置的步驟使該第一接點插塞的該第一氧化上表面還原至該導電材料。
  15. 如請求項11所述之方法，其中該第一處置使該第一絕緣層的該上表面氮化。
  16. 如請求項11所述之方法，其中該氣體混合物中N 2與NH 3的一濃度比率為2至16。
  17. 一種半導體裝置，包含： 一電子元件，包含一基板上方的多個源極/汲極區及一金屬閘極結構； 一第一絕緣層，覆蓋該些源極/汲極區及該金屬閘極結構的一頂表面； 一第二絕緣層，設置於該第一絕緣層上方，其中該第二絕緣層包含氮化矽、氮氧化矽或其組合； 一接點插塞，延伸穿過該第二絕緣層及該第一絕緣層至該些源極/汲極區或該金屬閘極結構，其中該接點插塞具有與該第二絕緣層之一頂表面平齊的一頂表面； 一第三絕緣層，設置於該接點插塞及該第二絕緣層上方；及 一互連件，設置於該第三絕緣層中且與該接點插塞接觸。
  18. 如請求項17所述之半導體裝置，其中該互連件具有與該第二絕緣層之該頂表面平齊的一底表面。
  19. 如請求項17所述之半導體裝置，進一步包含設置於該第二絕緣層與該第三絕緣層之間的一第四絕緣層，其中該第四絕緣層包含氧化鋁、氮化鋁、碳化矽或其組合。
  20. 如請求項17所述之半導體裝置，其中該互連件延伸穿過該第二絕緣層及該第一絕緣層的一部分，其中該互連件係與該接點插塞的一側壁接觸。
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