JP2009141096A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2009141096A
JP2009141096A JP2007315522A JP2007315522A JP2009141096A JP 2009141096 A JP2009141096 A JP 2009141096A JP 2007315522 A JP2007315522 A JP 2007315522A JP 2007315522 A JP2007315522 A JP 2007315522A JP 2009141096 A JP2009141096 A JP 2009141096A
Authority
JP
Japan
Prior art keywords
film
gas
flow rate
connection hole
chamber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007315522A
Other languages
English (en)
Inventor
Goji Hayashi
剛司 林
Takuya Futase
卓也 二瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2007315522A priority Critical patent/JP2009141096A/ja
Priority to TW097138595A priority patent/TW200939341A/zh
Priority to US12/328,658 priority patent/US20090149020A1/en
Publication of JP2009141096A publication Critical patent/JP2009141096A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/08—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal halides
    • C23C16/14—Deposition of only one other metal element
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】絶縁膜に開口された接続孔の内部に導電性材料を埋め込む接続部において、接続孔の底部に存在するシリサイド層の表面の自然酸化膜を除去することのできる技術を提供する。
【解決手段】層間絶縁膜（第１及び第２絶縁膜１９ａ，１９ｂ）に接続孔２０を開口して、接続孔２０の底部にニッケルシリサイド層１８の表面を露出させた後、半導体ウエハの主面上にＨＦガス及びＮＨ３ガスを含む還元ガスを供給し、還元反応により生成物を形成してニッケルシリサイド層１８の表面の自然酸化膜を除去する。このときのＨＦガスとＮＨ３ガスとの流量比（ＨＦガス流量／ＮＨ３ガス流量）は１より大きく５以下とする。また半導体ウエハの温度を３０℃以下とすることが好ましい。その後、半導体ウエハに１５０から４００℃の加熱処理を施すことにより、半導体ウエハの主面上に残留する生成物を除去し、続いてバリアメタル膜２１を形成する。
【選択図】図５

Description

本発明は、半導体装置の製造技術に関し、特に、絶縁膜に開口した接続孔の内部にバリアメタル膜を介して金属膜を埋め込む半導体装置の製造工程に適用して有効な技術に関するものである。
日本特許公開２００４−３６３４０２号公報には、絶縁層を貫通するコンタクトホールの少なくとも内壁と底部とにＴｉ層を形成し、さらに、このＴｉ層をＮラジカルを用いて窒化することによりＴｉ層上にＴｉＮ層を形成した後、コンタクトホールの内部を導電層により埋め込む方法が開示されている（特許文献１参照）。
日本特許公開２００６−１７９６４５号公報には、層間絶縁膜にコンタクトホールを形成し、このコンタクトホールを覆うようにＴｉ膜を形成した後、プラズマ窒化の処理を行うことにより、コンタクトホールの底面にＴｉＮ膜を形成する方法が開示されている（特許文献２参照）。
日本特許公開２００５−７９５４３号公報には、被処理基板上にＣＶＤによりＴｉ膜を形成し、このＴｉ膜の表面を酸化し、引き続いてＴｉ膜の表面を窒化処理した後、ＴｉＮ膜を成膜する方法が開示されている（特許文献３参照）。
特開２００４−３６３４０２号公報（段落［００２６］〜［００２８］、図４、図５） 特開２００６−１７９６４５号公報（段落［００３８］〜［００４０］、図２） 特開２００５−７９５４３号公報（段落［００４４］〜［００４８］、図５）
半導体装置における半導体基板と配線との接続には、両者の間に形成された絶縁膜を貫通する接続孔の内部に埋め込まれた導電部材、例えばタングステンからなるプラグが用いられている。また、接続孔の底部に接する半導体基板の表面には低抵抗でかつ浅い接合の形成を可能とするシリサイド層が形成されている。なかでもニッケルシリサイド（ＮｉＳｉ）層は１４から２０μΩ・ｃｍの低抵抗を有し、例えば４００から６００℃の比較的低温によるサリサイド技術により形成することができることから、近年、微細化が要求される半導体素子へのニッケルシリサイド層の採用が検討されている。
ところで、接続孔の内部に埋め込まれたプラグと半導体基板の表面に形成されたニッケルシリサイド層との間には、一般にチタン膜上に窒化チタン膜を堆積した積層構造のバリアメタル膜が形成される。チタン膜は酸素原子を１２ａｔ％まで固溶できることからニッケルシリサイド層表面の還元材として用いられて、ニッケルシリサイド層との接触抵抗を低減する機能を有する。また、窒化チタン膜はプラグの構成原子が拡散するのを抑制または防止する機能を有する。
しかしながら、還元材として機能するチタン膜をニッケルシリサイド層上に形成しても、ニッケルシリサイド層表面に成膜する自然酸化膜を完全に除去することができず、バリアメタル膜とニッケルシリサイド層との間の接触抵抗がばらつくまたは高くなるなどの技術的課題が存在する。
本願発明の目的は、絶縁膜に開口された接続孔の内部に導電性材料を埋め込む接続部において、接続孔の底部に存在するシリサイド層の表面の自然酸化膜を除去することのできる技術を提供することにある。
本願発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、一実施例を簡単に説明すれば、次のとおりである。
本実施例は、半導体ウエハの主面に絶縁膜を形成し、絶縁膜に開口した接続孔の内部にプラグを形成する半導体装置の製造方法である。まず、半導体ウエハの主面に形成された絶縁膜に接続孔を開口して、接続孔の底部にシリサイド層の表面を露出させる。続いて半導体ウエハの主面上にＨＦガス及びＮＨ３ガスを含む還元ガスを供給して反応生成物を形成する。ここでのプロセス条件として、ＨＦガスとＮＨ３ガスとの流量比（ＨＦガス流量／ＮＨ３ガス流量）は１より大きく５以下とする。このとき半導体ウエハの温度は３０℃以下が好ましい。その後、半導体ウエハに熱処理を施して、反応生成物を除去するものである。
本願において開示される発明のうち、一実施例によって得られる効果を簡単に説明すれば以下のとおりである。
絶縁膜に開口された接続孔の内部に導電性材料を埋め込む接続部において、接続孔の底部に存在するシリサイド層の表面の自然酸化膜を除去することができる。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、便宜的にＭＯＳと記載しても非酸化膜を除外するものではない。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を広く指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、シリコン膜、シリコン部、シリコン部材等というときは、明らかにそうでないときまたはそうでない旨明示されているときを除き、純粋なシリコンばかりでなく、不純物を含むもの、ＳｉＧｅまたはＳｉＧｅＣ等のシリコンを主要な成分の一つとする合金等（歪シリコンを含む）、添加物を含むものを含むことはいうまでもない。また、多結晶シリコン等というときも、明らかにそうでないときまたはそうでない旨明示されているときを除き、典型的なものばかりでなく、アモルファスシリコン等も含むことはいうまでもない。
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
また、ドライクリーニング技術に関しては、一之瀬らの日本国特許出願第２００６−３７０４号（２００６．１．１１出願）、一之瀬らの日本国特許出願第２００６−１２３５５号（２００６.１．２０出願）、二瀬らの日本国特許出願第２００６−１０７７８０号（２００６.４．１０出願）、二瀬らの日本国特許出願第２００６−１３８９４９号（２００６．５．１８出願）に開示されているので、それと重複する部分については、原則として繰り返さないこととする。
本発明の実施の形態によるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法を図１から図２５を用いて説明する。図１から図５はＣＭＯＳデバイスの要部断面図、図６はバリアメタル成膜装置の概略平面図、図７はΔＴ（接続孔の上面における削れ量）／ΔＢ（接続孔の底面における削れ量）比とＨＦガス流量／ＮＨ３ガス流量比との関係を説明するグラフ図、図８はΔＴ（接続孔の上面における削れ量）／ΔＢ（接続孔の底面における削れ量）比とウエハステージ温度との関係を説明するグラフ図、図９は半導体ウエハの表面に形成された酸化膜のエッチング速度とＨＦガス流量／ＮＨ３ガス流量との関係を説明するグラフ図、図１０から図１２はバリアメタル成膜工程のプロセスステップを示す図、図１３から図１６は接続孔の内部のバリアメタル膜及びプラグを示す要部拡大断面図、図１７はバリアメタル成膜工程のプロセスステップを示す図、図１８は接続孔の内部を示す要部拡大断面図、図１９から図２１はタングステン成膜工程のプロセスステップを示す図、図２２から図２５はＣＭＯＳデバイスの要部断面図である。
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、半導体基板１の主面に素子分離領域４を形成する。素子分離領域４は、半導体基板１をエッチングして深さ０．３５μｍの溝を形成し、続いて半導体基板１の主面上にＣＶＤ（Chemical Vapor Deposition）法により絶縁膜、例えば酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜をＣＭＰ（Chemical Mechanical Polishing）法により除去することによって形成する。
次に、半導体基板１のｎＭＩＳ形成領域にｐ型不純物、例えばボロンをイオン注入してｐ型ウェル６を形成し、半導体基板１のｐＭＩＳ形成領域にｎ型不純物、例えばリンをイオン注入してｎ型ウェル８を形成する。この後、ｐ型ウェル６またはｎ型ウェル８にｎＭＩＳまたはｐＭＩＳのしきい値を制御するための不純物をイオン注入してもよい。
次に、例えばフッ酸水溶液を用いたウェットエッチングにより半導体基板１の表面を洗浄した後、半導体基板１を熱酸化して、例えば厚さ５ｎｍのゲート絶縁膜９を半導体基板１の表面（ｐ型ウェル６及びｎ型ウェル８のそれぞれの表面）に形成する。
次に、図２に示すように、ゲート絶縁膜９上に、例えば厚さ０．１４μｍのゲート電極用の導体膜を形成した後、レジストパターンをマスクとしたドライエッチングによりゲート電極用の導体膜を加工して導体膜からなるゲート電極１０ｎ，１０ｐを形成する。ゲート電極用の導体膜は、例えばＣＶＤ法により形成された多結晶シリコン膜からなり、ｎＭＩＳ形成領域にはｎ型不純物が導入された多結晶シリコン膜からなるゲート電極１０ｎ、ｐＭＩＳ形成領域にはｐ型不純物が導入された多結晶シリコン膜からなるゲート電極１０ｐが形成される。
次に、ｐ型ウェル６にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳのゲート電極１０ｎに対して自己整合的に相対的に低濃度なソース・ドレイン拡張領域１１を形成する。同様に、ｎ型ウェル８にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐＭＩＳのゲート電極１０ｐに対して自己整合的に相対的に低濃度なソース・ドレイン拡張領域１２を形成する。上記ソース・ドレイン拡張領域１１，１２の深さは、例えば３０ｎｍである。
次に、図３に示すように、半導体基板１の主面上に、例えば厚さ１０ｎｍの酸化シリコン膜１３をＣＶＤ法により堆積した後、さらに酸化シリコン膜１３上に窒化シリコン膜をＣＶＤ法により堆積する。続いて窒化シリコン膜をＲＩＥ（Reactive Ion Etching）法により異方性エッチングして、ｎＭＩＳのゲート電極１０ｎ及びｐＭＩＳのゲート電極１０ｐのそれぞれの側壁にサイドウォール１５を形成する。その後、ｐ型ウェル６にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳのゲート電極１０ｎ及びサイドウォール１５に対して自己整合的に相対的に高濃度なソース・ドレイン拡散領域１６を形成する。同様に、ｎ型ウェル８にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐＭＩＳのゲート電極１０ｐ及びサイドウォール１５に対して自己整合的に相対的に高濃度なソース・ドレイン拡散領域１７を形成する。上記ソース・ドレイン拡散領域１６，１７の深さは、例えば８０ｎｍである。
次に、サリサイド技術によりｎＭＩＳのゲート電極１０ｎ及びソース・ドレイン拡散領域１６の表面及びｐＭＩＳのゲート電極１０ｐ及びソース・ドレイン拡散領域１７の表面に低抵抗のニッケルシリサイド（ＮｉＳｉ）層１８を形成する。なお、ここではニッケルシリサイド層１８を例示したが、他のシリサイド層、例えばニッケル合金シリサイド層、コバルトシリサイド層、タングステンシリサイド層、または白金シリサイド層等を形成することもできる。ニッケルシリサイド層１８は、例えば以下に説明する方法により形成される。
まず、半導体基板１の主面上にスパッタリング法によりニッケル膜及び窒化チタン膜を順次堆積する。ニッケル膜の厚さは、例えば１０ｎｍ、窒化チタン膜の厚さは、例えば１５ｎｍである。窒化チタン膜はニッケル膜の酸化を防止するためにニッケル膜上に設けられ、窒化チタン膜に代えてチタン膜を用いてもよい。続いて半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いて、例えば温度３５０℃の熱処理を３０秒施すことにより、ニッケル膜とｎＭＩＳのゲート電極１０ｎを構成するｎ型多結晶シリコン膜及びニッケル膜とｎＭＩＳのソース・ドレイン拡散領域１６が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてニッケルシリサイド層１８を形成する。同様に、ニッケル膜とｐＭＩＳのゲート電極１０ｐを構成するｐ型多結晶シリコン膜及びニッケル膜とｐＭＩＳのソース・ドレイン拡散領域１７が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてニッケルシリサイド層１８を形成する。続いて硫酸を用いたウエット洗浄、または硫酸と過酸化水素水とを用いたウエット洗浄等により、未反応のニッケル膜及び窒化チタン膜を除去した後、半導体基板１にＲＴＡ法を用いて、例えば温度５５０℃の熱処置を３０秒施すことにより、ニッケルシリサイド層１８の低抵抗化を行う。
次に、図４に示すように、半導体基板１の主面上にＣＶＤ法により窒化シリコン膜を堆積して第１絶縁膜１９ａを形成する。続いて第１絶縁膜１９ａ上にプラズマＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を堆積して第２絶縁膜１９ｂを形成し、第１及び第２絶縁膜１９ａ，１９ｂからなる層間絶縁膜を形成する。その後、第２絶縁膜１９ｂの表面をＣＭＰ法により研磨する。下地段差に起因して第１絶縁膜１９ａの表面に凹凸形状が形成されていても、第２絶縁膜１９ｂの表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜が得られる。
次に、レジストパターンをマスクとして第１及び第２絶縁膜１９ａ，１９ｂをエッチングし、接続孔２０を所定の箇所、例えばｎＭＩＳのゲート電極１０ｎ及びソース・ドレイン拡散領域１６、ならびにｐＭＩＳのゲート電極１０ｐ及びソース・ドレイン拡散領域１７の上方に位置する第１及び第２絶縁膜１９ａ，１９ｂに形成する。接続孔２０の口径は０．１μｍ以下、例えば０．０８μｍである。
次に、図５に示すように、接続孔２０の内部を含む半導体基板１の主面上にチタン膜及び窒化チタン膜を順次形成して、この積層膜からなるバリアメタル膜２１を形成する。チタン膜は酸素原子を１２ａｔ％まで固溶できることからニッケルシリサイド層１８表面の還元材として用いられて、ニッケルシリサイド層１８との接触抵抗を低減する機能を有する。また、窒化チタン膜は後の工程で接続孔２０の内部に埋め込まれる金属膜の構成原子が拡散するのを抑制または防止する機能を有する。バリアメタル膜２１の厚さは、例えば３から１０ｎｍである。なお、以下の説明においては、チタン膜及びその上に形成された窒化チタン膜をバリアメタル膜２１と言い、接続孔２０の内部に埋め込まれて主導電材料となる金属膜、例えばタングステン膜とは区別する。
バリアメタル膜２１の成膜には、図６に示す成膜装置５０が用いられる。成膜装置５０は、搬送室５１の周囲に開閉手段であるゲートバルブ５２を介してロードロック室５３及び４つのチャンバ５４，５５，５６，５７が備わったマルチチャンバタイプである。ロードロック室５３の搬送室５１と反対側にはウエハ搬入出室５８が設けられており、ウエハ搬入出室５８のロードロック室５３と反対側には半導体ウエハＳＷを収納するフープ（Front Open Unified Pod）５９を取り付けるポート６０が設けられている。
搬送室５１は排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット６１が設けられている。
搬送室５１に備わるチャンバ（第１チャンバ）５４はドライクリーニング処理用チャンバ、チャンバ（第２チャンバ）５５は、例えば１５０℃以上の高温の加熱処理を行う加熱処理用チャンバ、チャンバ（第３チャンバ）５６，５７はバリアメタル成膜用チャンバである。なお、成膜装置５０では、搬送室５１に備わるチャンバを４つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。
まず、１枚の半導体ウエハＳＷをウエハ搬入出室５８内に設置された搬送用ロボット６２によっていずれかのフープ５９から取り出し、いずれかのロードロック室５３へ搬入する。フープ５９は半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープ５９の容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置５０とのドッキングは、フープ５９の扉をポート６０に取り付けて、ウエハ搬入出室５８の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室５３内を真空引きした後、半導体ウエハＳＷを搬送用ロボット６１によって搬送室５１へ搬入する。
次に、搬送用ロボット６１によって半導体ウエハＳＷを搬送室５１からドライクリーニング処理用のチャンバ５４へ真空搬送し、チャンバ５４に備わるウエハステージ上に載せる。チャンバ５４のウエハステージには静電的にウエハを吸着させて保持する機構が備わっており、これによって半導体ウエハＳＷの温度を効率的に制御できる。ドライクリーニング処理時には、還元ガス（第７反応ガス）、例えばＨＦガス及びＮＨ３ガスを添加したＡｒガスをチャンバ５４内へ導入し、シャワーヘッドを介して半導体ウエハＳＷの主面上に供給することにより、還元ガスとニッケルシリサイド層１８の表面に形成された自然酸化膜との間で起きる、例えば式（１）に示す還元反応によって自然酸化膜が除去される。
ＳｉＯ２＋６ＨＦ＋２ＮＨ３ → （ＮＨ４）２ＳｉＦ６＋２Ｈ２Ｏ 式（１）
この時、還元反応により生成された生成物（（ＮＨ４）２ＳｉＦ６）が接続孔２０の内部を含む半導体ウエハＳＷの主面上に残留する。
ドライクリーニング処理時におけるプロセス条件として、半導体ウエハ（ウエハステージ）の温度、ＨＦガス流量、ＮＨ３ガス流量、Ａｒガス流量および圧力等を設定する必要があるが、これらのうち、ＨＦガスとＮＨ３ガスとの流量比（ＨＦガス流量／ＮＨ３ガス流量）は１より大きく５以下とする。このとき半導体ウエハの温度は３０℃以下が好ましい。本発明者らが採用したプロセス条件の一例としては、例えば半導体ウエハの温度２５℃、ＨＦガス流量８０ｓｃｃｍ、ＮＨ３ガス流量３８ｓｃｃｍ、Ａｒガス流量５ｓｃｃｍ、圧力１．３Ｐａ、ＥＳＣ電圧２０００Ｖを挙げることができる。
次に、搬送用ロボット６１によって半導体ウエハＳＷをドライクリーニング処理用のチャンバ５４から加熱処理用のチャンバ５５へ搬送室５１を介して真空搬送し、チャンバ５５に備わるステージ上に載せる。チャンバ５５のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し半導体ウエハＳＷの主面上に残留した生成物を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１６５から３５０℃が考えられるが、さらに１８０から２２０℃等の２００℃を中心値とする範囲が最も好適と考えられる。
その後、バリアメタル膜２１が形成されるが、ドライクリーニング処理の工程の後に、１５０から４００℃の熱処理を半導体基板１に施すことによって、接続孔２０の底面及び側面にドライクリーニング処理時に生成された生成物が除去されているので、接続孔２０の底面におけるバリアメタル膜２１とニッケルシリサイド層１８との接触抵抗のばらつきを低減することができる。さらに、接続孔２０の側面におけるバリアメタル膜２１の剥がれを防止することができる。
本発明による実施の形態では、前述したようにドライクリーニング処理のプロセス条件として、ＨＦガスとＮＨ３ガスとの流量比（ＨＦガス流量／ＮＨ３ガス流量）は１より大きく５以下と規定している。また、このときのウエハステージ温度は３０℃以下が好ましい。プロセス条件を規定したことによる効果と、その効果が得られる理由について図７から図９を用いて以下に説明する。
ドライクリーニング処理では、上記式（１）に示す化学反応により、ニッケルシリサイド層１８の表面に形成された自然酸化膜は還元されて、（ＮＨ４）２ＳｉＦ６を生成する。この生成物は、次の加熱処理工程において昇華され、除去される。しかしながら、この化学反応は等方的に進むため、ニッケルシリサイド層１８の表面の自然酸化膜のみでなく、接続孔２０を形成している層間絶縁膜のＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜からなる第２絶縁膜１９ｂの表面にも（ＮＨ４）２ＳｉＦ６が生成される。このため、生成物を除去した後には、接続孔２０の上面及び側面も削られることになる。
接続孔２０の上面及び側面が削られることにより接続孔２０の口径が広がると、接続孔２０と隣接するｎＭＩＳのゲート電極１０ｎまたはｐＭＩＳのゲート電極１０ｐとの距離が近くなり、これらゲート電極１０ｎ，１０ｐと接続孔２０の内部に埋め込まれる金属膜との短絡が懸念される。従って、接続孔２０の上面及び側面の削れ量を抑制し、かつ接続孔２０の底面のニッケルシリサイド層１８の表面の自然酸化膜を除去することのできるプロセス条件がドライクリーニング処理において望ましい。すなわち、接続孔の上面における酸化膜（本実施の形態では第２絶縁膜１９ｂを構成するＴＥＯＳ膜）の削れ量をΔＴとし、接続孔の底面における酸化膜（本実施の形態では第２絶縁膜１９ｂを構成するＴＥＯＳ膜）の削れ量をΔＢとすると、ΔＴ／ΔＢを小さくすることのできるプロセス条件を選択することが、すなわち接続孔２０の底面のニッケルシリサイド層１８の表面の自然酸化膜除去に効果的なプロセス条件となる。
図７に、アスペクト比を５とする接続孔におけるΔＴ／ΔＢとＨＦガス流量／ＮＨ３ガス流量との関係を示し、図８に、アスペクト比を５とする接続孔におけるΔＴ／ΔＢと半導体ウエハの温度との関係を示す。
図７に示すように、ＨＦガス流量／ＮＨ３ガス流量が１以下となると、ΔＴ／ΔＢが著しく増加することから、ＨＦガス流量／ＮＨ３ガス流量は１よりも大きいことが好ましい。また、エッチング速度の低下が予想されることから、ＨＦガス流量／ＮＨ３ガス流量は５以下とすることが好ましい。また、図８に示すように、半導体ウエハの温度が増加するに従い、ΔＴ／ΔＢは増加する。半導体ウエハの温度が３０℃ではΔＴ／ΔＢは約２．５となることから、半導体ウエハの温度は３０℃以下が好ましい。
従って、ドライクリーニング処理のプロセス条件を、ＨＦガス流量／ＮＨ３ガス流量は１より大きく５以下、半導体ウエハの温度は３０℃以下と規定することにより、接続孔２０の口径の広がりを抑えて、かつ接続孔２０の底面のニッケルシリサイド層１８の表面の自然酸化膜を除去することができる。
次に、ＨＦガス流量／ＮＨ３ガス流量を１より大きく５以下とすることにより、上記効果が得られる理由について考察する。
図９に、半導体ウエハの表面に形成された酸化膜のエッチング速度とＨＦガス流量／ＮＨ３ガス流量との関係を示す。ここで、エッチング速度とは、一定時間（例えば６０秒間）ドライクリーニング処理を施し、続いて加熱処理を施すことにより除去された酸化膜の削れ量をいう。図９に示すように、エッチング速度はＨＦガス流量／ＮＨ３ガス流量に依存しており、ＨＦガス流量／ＮＨ３ガス流量が増加するに従いエッチング速度は増加するが、ＨＦガス流量／ＮＨ３ガス流量が１を越えるとエッチング速度はほぼ一定となる。これは、ＨＦガス流量／ＮＨ３ガス流量が１以下の場合は、エッチング速度は供給律速であり、ＨＦガス流量／ＮＨ３ガス流量が１よりも大きい場合は、エッチング速度は表面反応律速であるためと考えられる。
ところで、ドライクリーニング処理用のチャンバに導入されるＨＦガス及びＮＨ３ガスは、まず接続孔の上面の酸化膜を還元するために消費され、接続孔の上面で消費されなかったＨＦガス及びＮＨ３ガスが接続孔の底面に到達することによって接続孔の底面の酸化膜は還元される。従って、ＨＦガス流量／ＮＨ３ガス流量が１以下の場合は、エッチング速度が供給律速であると考えられることから、接続孔の上面における酸化膜の還元が進んでΔＴは増加するが、ＨＦガスが接続孔の底面に供給され難いため、接続孔の底面における酸化膜の還元が進まないと推測される。これに対して、ＨＦガス流量／ＮＨ３ガス流量が１よりも大きい場合は、エッチング速度が表面反応律速であると考えられることから、接続孔の上面における酸化膜の還元は進むものの、ＨＦガスが接続孔の底面に十分に供給されるため接続孔の底面における酸化膜の還元が進み、ΔＢが増加すると推測される。従って、ＨＦガス流量／ＮＨ３ガス流量には、１より大きく５以下とする最適な範囲が存在する。
次に、半導体ウエハの温度を３０℃以下とすることにより、上記効果が得られる理由について考察する。
酸化膜の表面に吸着する生成物（（ＮＨ４）２ＳｉＦ６）の厚さは、酸化膜の表面に吸着するＨＦガス及びＮＨ３ガスの量に依存するが、半導体ウエハの温度が上昇するとガスの吸着量が減少する。このとき、接続孔の上面及び底面の両方においてガスの吸着量は減少するが、接続孔の底面におけるガス濃度が接続孔の上面におけるガス濃度よりも低いために、接続孔の底面で形成される生成物の厚さが接続孔の上面で形成される生成物の厚さよりも減少すると考えられる。従って、半導体ウエハの温度には、３０℃以下とする最適な範囲が存在する。
なお、上記ドライクリーニング処理では、還元ガスにＨＦガスとＮＨ３ガスを用いたが、還元ガス等の反応ガスは上記ガスに限らず、酸化膜と比較的低温で反応して気化する反応種を生成するものであればよい。例えば還元ガスとしてＮＦ３ガスとＨ２ガスまたはＮＦ３ガスとＮＨ３ガスを用いてもよい。
次に、搬送用ロボット６１によって半導体ウエハＳＷを加熱処理用のチャンバ５５からバリアメタル成膜用のチャンバ５６またはチャンバ５７へ搬送室５１を介して真空搬送し、チャンバ５６またはチャンバ５７に備わるステージ上に載せる。
成膜装置５０には、バリアメタル成膜用として同一機能、同一構造を有する２つのチャンバ５６，５７が備わっている。１台の成膜装置５０に同一機能、同一構造を有する２つのチャンバ５６，５７を備えることで、一方のチャンバ、例えばチャンバ５６が停止しても、他の一方のチャンバ、例えばチャンバ５７を使用することにより、成膜装置５０を停止することなくバリアメタル膜２１の成膜ができるので、成膜装置５０の稼働率を向上させることができる。
バリアメタル膜２１は、上記チャンバ５６（またはチャンバ５７）において、以下に説明するＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により半導体ウエハＳＷの主面上へ成膜される。ここでは、バリアメタル膜２１の第１から第４の成膜方法について説明するが、バリアメタル膜２１の成膜方法は、これらに限定されるものではなく、種々変更することは可能である。
バリアメタル膜２１の第１の成膜方法について、図１０及び図１３を用いて説明する。
［ステップ１］まず、ヒータにより所定の温度、例えば４５０℃に加熱されたステージ上に半導体ウエハＳＷを載置する。ステップ１からステップ１０までの間は、ステージは常に所定の温度、例えば４５０℃に加熱される。ステップ１において設定された所定の時間、例えば５秒でチャンバ内を排気機構により所定の圧力、例えば６６７Ｐａとなるよう、チャンバ内へＡｒガス及びＨ２ガスを導入する。Ａｒガスの流量は、例えば８００ｓｃｃｍ、Ｈ２ガスの流量は、例えば４０００ｓｃｃｍである。［ステップ２］圧力とＡｒガス及びＨ２ガスの流量を所定の値に設定した後、ウエハは所定の時間加温される。ステップ２からステップ９までの間は、チャンバ内は常に所定の圧力（例えば６６７Ｐａ）に維持され、ステップ２からステップ１０までの間は、Ａｒガス及びＨ２ガスは常に所定の流量（例えばそれぞれ８００ｓｃｃｍ及び４０００ｓｃｃｍ）でチャンバ内へ導入される。［ステップ３］ＴｉＣｌ４ガス供給源からＴｉＣｌ４ガス（第１反応ガス）を供給し、流量が安定するまで、チャンバの直前でＴｉＣｌ４ガスを外部へ流す。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍである。［ステップ４］ＴｉＣｌ４ガスの流量が安定した後、ＴｉＣｌ４ガスをチャンバ内へ導入してニッケルシリサイド層１８の表面に選択的に熱反応によるチタン膜（以下、熱反応Ｔｉ膜と記す；第１金属膜）２１ａを形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍ、熱処理時間は、例えば５から３０秒である。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下である。ここで、熱反応Ｔｉ膜２１ａは接続孔２０の底部に露出したニッケルシリサイド層１８の表面のみに形成され、接続孔２０の側壁及び第２絶縁膜１９ｂの上面には形成されない。［ステップ５］高周波電力を印加してチャンバ内にプラズマを生成することにより、熱反応Ｔｉ膜２１ａ上にチタン膜（以下、プラズマ反応Ｔｉ膜と記す；第２金属膜）２１ｂを形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍ、高周波電力は、例えば８００Ｗ、成膜時間は、例えば２５秒である。プラズマ反応Ｔｉ膜２１ｂの厚さは２ｎｍ以上、例えば３から１０ｎｍである。［ステップ６］チャンバ内へのＴｉＣｌ４ガスの導入のみを止めて、Ｈ２ガス（第２反応ガス）によるプラズマ反応Ｔｉ膜２１ｂのプラズマ処理（第１プラズマ処理）を行い、プラズマ反応Ｔｉ膜２１ｂの塩素濃度を低減する。プラズマ処理時間は、例えば５秒である。
［ステップ７］高周波電力の印加を止めてチャンバ内からＴｉＣｌ４ガスを排気する。［ステップ８］ＮＨ３ガス（第３反応ガス）をチャンバ内へ導入してプラズマ反応Ｔｉ膜２１ｂの表面を熱反応により窒化する。ＮＨ３ガスの流量は、例えば５００ｓｃｃｍであり、熱処理時間は、例えば１０秒である。［ステップ９］高周波電力を印加してプラズマを生成することにより（第２プラズマ処理）、プラズマ反応Ｔｉ膜２１ｂの表面に化学量論的組成よりも窒素の量が僅かに多い窒化チタン膜（以下、窒素リッチＴｉＮ膜と記す；第１窒化金属膜）２１ｃ、例えばＴｉ１Ｎ１．１膜を形成する。高周波電力は、例えば８００Ｗ、窒化処理時間は、例えば２５〜７５秒である。［ステップ１０］高周波電力の印加を止め、さらにＮＨ３ガスのチャンバ内への導入を止めてチャンバからＮＨ３ガスを排気する。
上記第１の成膜方法により、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂ／窒素リッチＴｉＮ膜２１ｃにより構成されるバリアメタル膜２１が形成される。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下、プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば５ｎｍ、窒素リッチＴｉＮ膜２１ｃの厚さは、例えば３から５ｎｍである。
熱反応Ｔｉ膜２１ａは、ニッケルシリサイド層１８との低い接触抵抗を得ることができる。これは、（１）ニッケルシリサイド層１８と熱反応Ｔｉ膜２１ａとの界面に（Ｎｉ１Ｔｉ１−ｘ）Ｓｉが生成される、（２）ニッケルシリサイドが触媒となり熱分解反応によって純粋なチタンが生成されるので、プラズマ反応Ｔｉ膜２１ｂよりも膜中に含まれる不純物濃度が少ない、（３）ドライクリーニング処理で残留する超微量のフッ素によって塩化チタンが還元される等が原因と考えられる。また、窒素リッチＴｉＮ膜２１ｃは、プラグの構成原子が拡散するのを抑制または防止するバリア膜として有効である。また、ステップ６のプラズマ処理によりプラズマ反応Ｔｉ膜２１ｂの塩素等の不純物濃度が低減する。
次に、バリアメタル膜２１の第２の成膜方法について図１１及び図１４を用いて説明する。
［ステップ１］から［ステップ６］までは、前述した第１の成膜方法と同じであるので、ここでの説明は省略する。但し、ステップ５におけるプラズマ反応Ｔｉ膜２１ｂの成膜時間は、例えば５秒である。
［ステップ７］ＴｉＣｌ４ガス供給源からＴｉＣｌ４ガスを供給し、流量が安定するまで、チャンバの直前でＴｉＣｌ４ガスを外部へ流す。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍである。［ステップ８］ＴｉＣｌ４ガスの流量が安定した後、ＴｉＣｌ４ガスをチャンバ内へ導入し、高周波電力を印加してチャンバ内にプラズマを生成することにより、プラズマ反応Ｔｉ膜２１ｂ上にさらにプラズマ反応Ｔｉ膜２１ｂを形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍ、高周波電力は、例えば８００Ｗ、成膜時間は、例えば５秒である。プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば１から２ｎｍである。［ステップ９］チャンバ内へのＴｉＣｌ４ガスの導入のみを止めて、Ｈ２ガスによるプラズマ反応Ｔｉ膜２１ｂのプラズマ処理を行い、プラズマ反応Ｔｉ膜２１ｂの塩素濃度を低減する。プラズマ処理時間は、例えば５秒である。［ステップ７］から［ステップ９］を複数回、例えば４回繰り返す。プラズマ反応Ｔｉ膜２１ｂの合計の厚さは、例えば５から１０ｎｍとなる。
［ステップ１０］高周波電力の印加を止めてチャンバ内からＴｉＣｌ４ガスを排気する。［ステップ１１］ＮＨ３ガスをチャンバ内へ導入してプラズマ反応Ｔｉ膜２１ｂの表面を熱反応により窒化する。ＮＨ３ガスの流量は、例えば５００ｓｃｃｍであり、熱処理時間は、例えば１０秒である。［ステップ１２］高周波電力を印加してプラズマを生成することにより、プラズマ反応Ｔｉ膜２１ｂの表面に窒素リッチＴｉＮ膜２１ｃを形成する。高周波電力は、例えば８００Ｗ、窒化処理時間は、例えば２５〜７５秒である。［ステップ１３］高周波電力の印加を止め、さらにＮＨ３ガスのチャンバ内への導入を止めてチャンバからＮＨ３ガスを排気する。
上記第２の成膜方法により、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂ（多段）／窒素リッチＴｉＮ膜２１ｃにより構成されるバリアメタル膜２１が形成される。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下、プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば５ｎｍ、窒素リッチＴｉＮ膜２１ｃの厚さは、例えば３から５ｎｍである。
前述した第１の成膜方法と同様に、熱反応Ｔｉ膜２１ａはニッケルシリサイド層１８との低い接触抵抗を得ることができ、窒素リッチＴｉＮ膜２１ｃはプラグの構成原子が拡散するのを抑制または防止するバリア膜として有効である。さらに、ステップ５，６＋（ステップ７，８，９）×４のプロセスにおいては、プラズマ反応Ｔｉ膜２１ｂの成膜と還元とを比較的短時間に交互に行うことにより、プラズマ反応Ｔｉ膜２１ｂの表面のみならず、内部の塩素等の不純物濃度を低減することができて、比抵抗の低い良質なプラズマ反応Ｔｉ膜２１ｂを得ることができる。
次に、バリアメタル膜２１の第３の成膜方法について図１２及び図１５を用いて説明する。
［ステップ１］から［ステップ１０］までは、前述した第１の成膜方法と同じであるので、ここでの説明は省略する。但し、ステップ５におけるプラズマ反応Ｔｉ膜２１ｂの成膜時間は、例えば５秒、ステップ１０における窒化熱処理時間は、例えば５秒である。
［ステップ１１］ＴｉＣｌ４ガス供給源からＴｉＣｌ４ガスを供給し、流量が安定するまで、チャンバの直前でＴｉＣｌ４ガスを外部へ流す。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍである。［ステップ１２］ＴｉＣｌ４ガスの流量が安定した後、ＴｉＣｌ４ガスをチャンバ内へ導入し、高周波電力を印加してチャンバ内にプラズマを生成することにより、窒素リッチＴｉＮ膜２１ｃ上にプラズマ反応Ｔｉ膜２１ｂを形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍ、高周波電力は、例えば８００Ｗ、成膜時間は、例えば５秒である。プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば１から２ｎｍである。［ステップ１３］チャンバ内へのＴｉＣｌ４ガスの導入のみを止めて、Ｈ２ガスによるプラズマ反応Ｔｉ膜２１ｂのプラズマ処理を行い、プラズマ反応Ｔｉ膜２１ｂの塩素濃度を低減する。プラズマ処理時間は、例えば５秒である。［ステップ１４］高周波電力の印加を止めてチャンバ内からＴｉＣｌ４ガスを排気する。［ステップ１５］ＮＨ３ガスをチャンバ内へ導入してプラズマ反応Ｔｉ膜２１ｂの表面を熱反応により窒化する。ＮＨ３ガスの流量は、例えば５００ｓｃｃｍであり、熱処理時間は、例えば１０秒である。［ステップ１６］高周波電力を印加してプラズマを生成することにより、プラズマ反応Ｔｉ膜２１ｂの表面に窒素リッチＴｉＮ膜２１ｃを形成する。高周波電力は、例えば８００Ｗ、窒化処理時間は、例えば５秒である。［ステップ１７］高周波電力の印加を止め、さらにＮＨ３ガスのチャンバ内への導入を止めてチャンバからＮＨ３ガスを排気する。［ステップ１１］から［ステップ１７］を複数回、例えば４回繰り返す。
上記第３の成膜方法により、熱反応Ｔｉ膜２１ａ／（プラズマ反応Ｔｉ膜２１ｂ／窒素リッチＴｉＮ膜２１ｃ）×５により構成されるバリアメタル膜２１が形成される。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下、（プラズマ反応Ｔｉ膜２１ｂ＋窒素リッチＴｉＮ膜２１ｃ）×５の厚さは、例えば５から１０ｎｍである。
前述した第１の成膜方法と同様に、熱反応Ｔｉ膜２１ａはニッケルシリサイド層１８との低い接触抵抗を得ることができ、窒素リッチＴｉＮ膜２１ｃはプラグの構成原子が拡散するのを抑制または防止するバリア膜として有効である。さらに、ステップ５，６，７，８，９，１０＋（ステップ１１，１２，１３，１４，１５，１６，１７）×４のプロセスにおいては、プラズマ反応Ｔｉ膜２１ｂの成膜と還元と窒化の一連のプロセスを比較的短時間に複数回行うことにより、塩素等の不純物濃度の低減による比抵抗の低い良質なプラズマ反応Ｔｉ膜２１ｂを得ることができると同時に、その表面にバリア膜として有効に機能する窒素リッチＴｉＮ膜２１ｃを成膜することができる。
次に、バリアメタル膜２１の第４の成膜方法について前記図１１及び図１６を用いて説明する。
［ステップ１］から［ステップ６］までは、前述した第２の成膜方法と同じであるので、ここでの説明は省略する。但し、ステップ５におけるプラズマ反応Ｔｉ膜２１ｂの成膜時間は、例えば５から１５秒であり、１段目のプラズマ反応Ｔｉ膜２１ｂの厚さが、前述した第２の成膜方法における１段目のプラズマ反応Ｔｉ膜２１ｂの厚さよりも厚い点が異なる。また、［ステップ７］から［ステップ１３］までは、前述した第２の成膜方法と同じであるので、ここでの説明は省略する。
上記第４の成膜方法により、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂ／プラズマ反応Ｔｉ膜２１ｂ（多段）／窒素リッチＴｉＮ膜２１ｃにより構成されるバリアメタル膜２１が形成される。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下、下層に位置するプラズマ反応Ｔｉ膜２１ｂの厚さは、例えば３ｎｍ、上層に位置するプラズマ反応Ｔｉ膜２１ｂの厚さは、例えば４から５ｎｍである。
前述した第１の成膜方法と同様に、熱反応Ｔｉ膜２１ａはニッケルシリサイド層１８との低い接触抵抗を得ることができ、窒素リッチＴｉＮ膜２１ｃはプラグの構成原子が拡散するのを抑制または防止するバリア膜として有効である。さらに、ステップ５，６とステップ７，８，９のプロセスにおいては、プラズマ反応Ｔｉ膜２１ｂの成膜と還元とを比較的短時間に行うことにより、塩素等の不純物濃度の低減による比抵抗の低い良質なプラズマ反応Ｔｉ膜２１ｂを得ることができる。
前述した第１から第４のいずれの成膜方法であっても、塩素等の不純物濃度の低いバリアメタル膜２１を形成することができるので、ニッケルシリサイド層１８の抵抗が低減し、さらにバリアメタル膜２１の剥がれやマイクロクラック等を防止することができる。
その後、搬送用ロボット６１によって半導体ウエハＳＷをバリアメタル成膜用のチャンバ５６（またはチャンバ５７）からいずれかのロードロック室５３へ真空搬出し、さらに搬送用ロボット６２によって半導体ウエハＳＷをロードロック室５３からウエハ搬入出室５８を介していずれかのフープ５９へ戻す。
なお、前述した第１から第４の成膜方法により形成されたバリアメタル膜２１は、プラグの構成原子が拡散するのを抑制または防止するバリア膜として有効であり、窒素リッチＴｉＮ膜２１ｃを有している。しかし、バリアメタル膜２１の上に、例えばＴｉＣｌ４ガス及びＮＨ３ガス（第４反応ガス）を用いた４５０から４８０℃程度の熱ＣＶＤ法により、例えば厚さ０から５ｎｍの窒化チタン膜（第２窒化金属膜）を形成することによって、より高いバリア機能を持たせてもよい。以下に、熱ＣＶＤ法によりバリアメタル膜２１の上に形成される窒化チタン膜の成膜方法について、図１７を用いて簡単に説明する。この窒化チタン膜は、前述した成膜装置５０にさらにチャンバを接続し、そのチャンバ内において成膜してもよいし、または前述した成膜装置５０とは異なるＣＶＤ装置を用いて成膜してもよい。なお、窒化チタン膜の成膜方法は、これに限定されるものではなく、種々変更することは可能である。
［ステップ１］まず、ヒータにより所定の温度、例えば４８０℃に加熱されたステージ上に半導体ウエハＳＷを載置する。ステップ１からステップ１２までの間は、ステージは常に所定の温度に加熱される。ステップ１において設定された所定の時間でチャンバ内を排気機構により所定の圧力となるよう、チャンバ内へＴｉＣｌ４ガス及びＮＨ３ガスのそれぞれのキャリアガスであるＮ２ガス及びＮＨ３ガスを導入する。［ステップ２］圧力とＮ２ガス及びＮＨ３ガスの流量が所定の値に設定された後、ウエハは所定の時間加温される。［ステップ３］同時に、ＴｉＣｌ４ガス供給源からＴｉＣｌ４ガスを供給し、流量が安定するまで、チャンバの直前でＴｉＣｌ４ガスを外部へ流す。
［ステップ４］から［ステップ１０］ＴｉＣｌ４ガス及びＮＨ３ガスを用いて窒化チタン膜を堆積する際には、チャンバ内へＴｉＣｌ４ガス及びＮＨ３ガスが同時に導入される。ＴｉＣｌ４ガス及びＮＨ３ガスの流量は、例えば６０ｓｃｃｍ、圧力は、例えば２６０Ｐａ、堆積時間は、例えば６秒である。厚い窒化チタン膜を成膜する場合は、ステップ４からステップ１０を複数回繰り返す。例えばステップ４からステップ１０を６回繰り返すことによって、５ｎｍの厚さの窒化チタン膜を形成することができる。
［ステップ１１］及び［ステップ１２］高周波電力の印加を止め、さらにＴｉＣｌ４ガス及びＮＨ３ガスのチャンバ内への導入を止めて、チャンバ内へＮ２ガスを導入し、チャンバ内からＴｉＣｌ４ガス及びＮＨ３ガスを排気する。その後、Ｎ２ガスのチャンバ内への導入を止めて、チャンバ内を真空引きする。
次に、図１８に示すように、接続孔２０の内部を含む半導体基板１の主面上にタングステン膜２２をＣＶＤ法により堆積する。タングステン膜２２の成膜では、まず、バリアメタル膜２１上にタングステンの核膜（以下、タングステン核膜と記す；金属核膜）２２ａを形成し、その後、接続孔２０の内部を埋め込むタングステン膜（以下、ブランケット・タングステン膜と記す；金属膜）２２ｂを堆積する。本実施の形態では、上記タングステン核膜２２ａを、例えば厚さ１０ｎｍ以下の多層構造とした。このタングステン核膜２２ａは、バリアメタル膜２１の最上層に位置する窒素リッチＴｉＮ膜２１ｃとの密着性が良く、また、タングステン膜の成膜ガスであるＷＦ６ガスに含まれるフッ素がバリアメタル膜２１へ侵入するのを抑制または防止する機能を有するので、バリアメタル膜２１のフッ素による腐食（例えばプラズマ反応Ｔｉ膜２１ｂのふくれやはがれ等）を防ぐことができる。
ここでは、タングステン膜２２の第１、第２及び第３の成膜方法について説明する。第１の成膜方法は、ＷＦ６ガス、ＳｉＨ４ガス及びＨ２ガスをチャンバ内へ同時に供給し、タングステン核膜２２ａを形成し、その後、ブランケット・タングステン膜２２ｂを形成する。第２の成膜方法は、ＷＦ６ガスを用いてバリアメタル膜２１の表面にタングステン及びフッ素を吸着させた後、ＳｉＨ４ガスを用いた還元反応によりフッ素を除去してタングステン核膜２２ａを形成し、その後、ブランケット・タングステン膜２２ｂを形成する。第３の成膜方法は、ＷＦ６ガスを用いてバリアメタル膜２１の表面にタングステン及びフッ素を吸着させた後、Ｂ２Ｈ６ガスを用いた還元反応によりフッ素を除去してタングステン核膜２２ａを形成し、その後、ブランケット・タングステン膜２２ｂを形成する。なお、タングステン膜２２（タングステン核膜２２ａ及びブランケット・タングステン膜２２ｂ）の成膜方法は、これらに限定されるものではなく、種々変更することは可能である。
第１の成膜方法は、例えば図１９に示すプロセスステップに従って、以下のように行われる。
［ステップ１］及び［ステップ２］ＷＦ６ガス（第５反応ガス）、ＳｉＨ４ガス及びＨ２ガス（第１還元ガス）をそれぞれ所定の流量でチャンバ内へ導入して、バリアメタル膜２１の表面に所定の厚さ（Ａ１）のタングステン核膜２２ａを形成する。チャンバ内の圧力は、例えば２６６７Ｐａ、半導体ウエハの温度は、例えば３９０℃とする。また、ステップ２の時間（Ａ１）を制御することにより、所望する厚さのタングステン核膜２２ａが形成される。タングステン核膜２２ａの厚さは、例えば７ｎｍである。ＷＦ６ガスとＳｉＨ４ガスとを同時にチャンバ内へ導入することにより、成膜と同時にフッ素を除去することができるので、フッ素の含有量の少ないタングステン核膜２２ａを形成することができる。
［ステップ３］から［ステップ６］Ｈ２ガス（第２還元ガス）を所定の流量でチャンバ内へ導入した後、ＷＦ６ガス（第６反応ガス）を所定の流量、例えば２５０ｓｃｃｍでチャンバ内へ導入して、タングステン核膜２２ａ上にＨ２還元によるブランケット・タングステン膜２２ｂを形成する。チャンバ内の圧力は、例えば１０６６６Ｐａ、半導体ウエハの温度は４００℃以下、例えば３９０℃とする。また、ステップ５の時間（Ａ２）を制御することにより、所望する厚さのブランケット・タングステン膜２２ｂが形成される。ブランケット・タングステン膜２２ｂの厚さは、例えば１９３ｎｍである。ブランケット・タングステン膜２２ｂを形成した後は、圧力を０Ｐａ、ＷＦ６ガスの流量を０ｓｃｃｍとする。
上記ＳｉＨ４還元による核付けを採用した第１の成膜方法により、フッ素の含有量の少ないタングステン核膜２２ａ及びブランケット・タングステン膜２２ｂからなるタングステン膜２２が形成される。ブランケット・タングステン膜２２ｂの成膜温度は、例えば３９０℃であり、４００℃以下の比較的低温でタングステン膜２２を成膜することにより、ブランケット・タングステン膜２２ｂの成膜時におけるＷＦ６ガスに含まれるフッ素の侵入を抑制することができる。これにより、ＷＦ６ガスに含まれるフッ素のバリアメタル膜２１への侵入を抑制または防止することができるので、バリアメタル膜２１のフッ素による腐食を防ぐことができる。
第２の成膜方法は、例えば図２０に示すプロセスステップに従って、以下のように行われる。
［ステップ１］及び［ステップ２］ＷＦ６ガス（第５反応ガス）を所定の流量、例えば１６０ｓｃｃｍでチャンバ内へ導入して、バリアメタル膜２１の表面にタングステン及びフッ素を吸着させて、１ｎｍ程度の厚さのタングステン核膜を形成する。チャンバ内の圧力は、例えば１０００Ｐａ、半導体ウエハの温度は、例えば３５０℃である。その後、チャンバ内へのＷＦ６ガスの供給を止める。
［ステップ３］及び［ステップ４］ＳｉＨ４ガス（第１還元ガス）を所定の流量、例えば４００ｓｃｃｍでチャンバ内へ導入して、ＳｉＨ４還元により上記タングステン核膜内のフッ素を除去する。チャンバ内の圧力は、例えば１０００Ｐａ、半導体ウエハの温度は、例えば３５０℃である。その後、チャンバ内へのＳｉＨ４ガスの供給を止める。［ステップ１］から［ステップ４］は複数回、例えば７回繰り返すことにより、多層構造のタングステン核膜２２ａが形成される。タングステン核膜２２ａの厚さは、例えば７ｎｍである。
［ステップ５］から［ステップ９］Ｈ２ガス（第２還元ガス）を所定の流量、例えば４０００ｓｃｃｍでチャンバ内へ導入した後、ＷＦ６ガス（第６反応ガス）を所定の流量、例えば６０ｓｃｃｍでチャンバ内へ導入する。続いてＷＦ６ガスの流量を増加して、例えば３５０ｓｃｃｍとし、圧力を増加して、例えば１０６６６Ｐａとする。また、半導体ウエハの温度も上昇させるが、その温度は４００℃以下、例えば３９０℃とする。その後、タングステン核膜２２ａ上にＨ２還元によるブランケット・タングステン膜２２ｂを形成し、所望する厚さのブランケット・タングステン膜２２ｂを形成した後、圧力を０Ｐａ、ＷＦ６ガスの流量を０ｓｃｃｍとする。ブランケット・タングステン膜２２ｂの厚さは、例えば１９３ｎｍである。
上記ＳｉＨ４還元による核付けを採用した第２の成膜方法により、タングステン核膜２２ａ及びブランケット・タングステン膜２２ｂからなるタングステン膜２２が形成される。タングステン核膜２２ａを多層構造としたことにより各層の界面が不連続となり、ブランケット・タングステン膜２２ｂの成膜時におけるＷＦ６ガスに含まれるフッ素がタングステン核膜２２ａを透過し難くなる。また、ブランケット・タングステン膜２２ｂの成膜温度は、例えば３９０℃であり、４００℃以下の比較的低温でタングステン膜２２を成膜することにより、ブランケット・タングステン膜２２ｂの成膜時におけるＷＦ６ガスに含まれるフッ素の侵入を抑制することができる。これらにより、ＷＦ６ガスに含まれるフッ素のバリアメタル膜２１への侵入を抑制または防止することができるので、バリアメタル膜２１のフッ素による腐食を防ぐことができる。
第３の成膜方法は、例えば図２１に示すプロセスステップに従って、以下のように行われる。
［ステップ１］及び［ステップ２］ＷＦ６ガス（第５反応ガス）を所定の流量、例えば１６０ｓｃｃｍでチャンバ内へ導入して、バリアメタル膜２１の表面にタングステン及びフッ素を吸着させて、１ｎｍ程度の厚さのタングステン核膜を形成する。チャンバ内の圧力は、例えば１０００Ｐａ、半導体ウエハの温度は、例えば３５０℃である。その後、チャンバ内へのＷＦ６ガスの供給を止める。
［ステップ３］及び［ステップ４］Ｈ２ガスにより希釈された５％Ｂ２Ｈ６ガス（第１還元ガス）を所定の流量、例えば１０００ｓｃｃｍでチャンバ内へ導入して、Ｂ２Ｈ６還元により上記タングステン核膜内のフッ素を除去する。チャンバ内の圧力は、例えば１０００Ｐａ、半導体ウエハの温度は、例えば３５０℃である。その後、チャンバ内へのＨ２ガスにより希釈された５％Ｂ２Ｈ６ガスの供給を止める。［ステップ１］から［ステップ４］は複数回、例えば８回繰り返すことにより、多層構造のタングステン核膜２２ａが形成される。タングステン核膜２２ａの厚さは、例えば７ｎｍであり、その構造はアモルファスである。
［ステップ５］から［ステップ１０］Ｈ２ガス（第２還元ガス）を所定の流量、例えば４０００ｓｃｃｍでチャンバ内へ導入した後、ＷＦ６ガス（第６反応ガス）を所定の流量、例えば６０ｓｃｃｍでチャンバ内へ導入する。続いてＷＦ６ガスの流量を増加して、例えば２００ｓｃｃｍとし、圧力を増加して、例えば１０６６６Ｐａとする。また、半導体ウエハの温度も上昇させるが、その温度は４００℃以下、例えば３９０℃とする。その後、タングステン核膜２２ａ上にＨ２還元によるブランケット・タングステン膜２２ｂを形成し、所望する厚さのブランケット・タングステン膜２２ｂを形成した後、圧力を０Ｐａ、ＷＦ６ガスの流量を０ｓｃｃｍとする。ブランケット・タングステン膜２２ｂの厚さは、例えば１９３ｎｍである。
上記Ｂ２Ｈ６還元による核付けを採用した第３の成膜方法により、タングステン核膜２２ａ及びブランケット・タングステン膜２２ｂからなるタングステン膜２２が形成される。前述したＳｉＨ４還元による核付けを採用した第２の成膜方法と同様に、タングステン核膜２２ａを多層構造としたことにより各層の界面が不連続となり、さらにタングステン核膜２２ａの構造がアモルファスであることから、ブランケット・タングステン膜２２ｂの成膜時におけるＷＦ６ガスに含まれるフッ素がタングステン核膜２２ａを透過し難くなる。また、ブランケット・タングステン膜２２ｂの成膜温度は、例えば３９０℃であり、４００℃以下の比較的低温でタングステン膜２２を成膜することにより、ブランケット・タングステン膜２２ｂの成膜時におけるＷＦ６ガスに含まれるフッ素の侵入を抑制することができる。これらにより、ＷＦ６ガスに含まれるフッ素のバリアメタル膜２１への侵入を抑制または防止することができるので、バリアメタル膜２１のフッ素による腐食を防ぐことができる。
次に、図２２に示すように、例えばＣＭＰ法によりタングステン膜２２の表面を研磨して、接続孔２０の内部以外の領域のタングステン膜２２およびバリアメタル膜２１を除去することによって接続孔２０の内部にタングステン膜２２を埋め込み、タングステン膜２２を主導電材料とするプラグを形成する。
なお、前述した接続孔２０の内部にプラグを形成する工程では、プラグの主導電材料をタングステン膜２２とし、バリアメタル膜２１をチタン膜２１ａ，２１ｂ上に窒化チタン膜２１ｃを形成した積層膜としたが、これに限定されるものではなく、種々変更することは可能である。例えばバリアメタル膜を前述したバリアメタル膜２１とし、プラグの主導電材料を銅膜とすることもできる。この場合、まず、前述した製造方法と同様にしてバリアメタル膜２１を成膜し、その後、ＣＶＤ法またはスパッタリング法によりバリアメタル膜２１上にシード層、例えば銅またはルテニウムのシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成することによって、接続孔２０の内部に銅めっき膜を埋め込む。
次に、図２３に示すように、半導体基板１の主面上にストッパ絶縁膜２４及び配線形成用の絶縁膜２５を順次形成する。ストッパ絶縁膜２４は絶縁膜２５への溝加工の際にエッチングストッパとなる膜であり、絶縁膜２５に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２４は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜２５は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜２４と絶縁膜２５には次に説明する第１層目の配線が形成される。
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜２４及び絶縁膜２５の所定の領域に配線溝２６を形成した後、半導体基板１の主面上にバリアメタル膜２７を形成する。バリアメタル膜２７は、例えば窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜２７上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝２６の内部を埋め込む。続いて配線溝２６以外の領域の銅めっき膜、シード層及びバリアメタル膜２７をＣＭＰ法により除去して、銅膜を主導電材料とする第１層目の配線Ｍ１を形成する。
次に、デュアルダマシン法により第２層目の配線を形成する。まず、図２４に示すように、半導体基板１の主面上にキャップ絶縁膜２８、層間絶縁膜２９及び配線形成用のストッパ絶縁膜３０を順次形成する。キャップ絶縁膜２８及び層間絶縁膜２９には、後に説明するように接続孔が形成される。キャップ絶縁膜２８は、層間絶縁膜２９に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。さらにキャップ絶縁膜２８は第１層目の配線Ｍ１を構成する銅の拡散を防止する保護膜としての機能を有している。層間絶縁膜２９は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜とすることができる。ストッパ絶縁膜３０は、層間絶縁膜２９及び後にストッパ絶縁膜３０の上層に堆積される配線形成用の絶縁膜に対してエッチング選択比を有する絶縁材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。
次に、孔形成用のレジストパターンをマスクとしたドライエッチングによりストッパ絶縁膜３０を加工した後、ストッパ絶縁膜３０上に配線形成用の絶縁膜３１を形成する。絶縁膜３１は、例えばＴＥＯＳ膜とすることができる。
次に、配線溝形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜３１を加工する。この際、ストッパ絶縁膜３０がエッチングストッパとして機能する。続いてストッパ絶縁膜３０及び配線溝形成用のレジストパターンをマスクとしたドライエッチングにより層間絶縁膜２９を加工する。この際、キャップ絶縁膜２８がエッチングストッパとして機能する。続いて露出したキャップ絶縁膜２８をドライエッチングにより除去することにより、キャップ絶縁膜２８及び層間絶縁膜２９に接続孔３２が形成され、ストッパ絶縁膜３０及び絶縁膜３１に配線溝３３が形成される。
次に、接続孔３２及び配線溝３３の内部に第２層目の配線を形成する。第２層目の配線は、バリアメタル層及び主導電材料である銅膜からなり、この配線と下層配線である第１層目の配線Ｍ１とを接続する接続部材は第２層目の配線と一体に形成される。まず、接続孔３２及び配線溝３３の内部を含む半導体基板１の主面上にバリアメタル膜３４を形成する。バリアメタル膜３４は、例えば窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。バリアメタル膜３４を形成する前には前述したドライクリーニング処理が行われるが、このドライクリーニング処理においてもその後、前述した１００から１５０℃の温度での加熱と１５０℃よりも高い温度での加熱とを半導体ウエハに対して行い、接続孔３２の底面ならびに接続孔３２及び配線溝３３の側壁に生成した生成物の除去を行ってもよい。これにより、バリアメタル膜３４と第１層目の配線Ｍ１との接触抵抗のばらつきを低減することができ、また、キャップ絶縁膜２８、層間絶縁膜２９、ストッパ絶縁膜３０及び絶縁膜３１からのバリアメタル膜３４の剥がれを防止することができる。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜３４上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により接続孔３２及び配線溝３３の内部を埋め込む。続いて接続孔３２及び配線溝３３以外の領域の銅めっき膜、シード層及びバリアメタル膜３４をＣＭＰ法により除去して、銅膜を主導電材料とする第２層目の配線Ｍ２を形成する。
その後、図２５に示すように、例えば前述した第２層目の配線Ｍ２と同様な方法によりさらに上層の配線を形成する。図２５では、第３層目から第６層目の配線Ｍ３，Ｍ４，Ｍ５，Ｍ６を形成したＣＭＯＳデバイスを例示している。続いて第６層目の配線Ｍ６上に窒化シリコン膜３５を形成し、窒化シリコン膜３５上に酸化シリコン膜３６を形成する。これら窒化シリコン膜３５及び酸化シリコン膜３６は、外部からの水分や不純物の侵入防止及びα線の透過の抑制を行うパッシベーション膜として機能する。
次に、窒化シリコン膜３５及び酸化シリコン膜３６を、レジストパターンをマスクとしたエッチングにより加工して、第６層目の配線Ｍ６の一部（ボンディングパッド部）を露出させる。続いて露出した第６層目の配線Ｍ６上に金膜及びニッケル膜等の積層膜からなるバンプ下地電極３７を形成し、バンプ下地電極３７上に金または半田等からなるバンプ電極３８を形成することにより、本実施の形態であるＣＭＯＳデバイスが略完成する。なお、このバンプ電極３８は外部接続用電極となる。この後、半導体ウエハＳＷから半導体チップに個々に切り分けられ、パッケージ基板等に実装されて半導体装置が完成するが、それらの説明は省略する。
このように、本実施の形態によれば、接続孔２０の内部にバリアメタル膜２１を形成する前に行うドライクリーニング処理及び加熱処理により、接続孔２０の口径の広がりを抑えて、接続孔２０の底面のニッケルシリサイド層１８の表面の自然酸化膜を除去することができる。ニッケルシリサイド層１８の表面の自然酸化膜が除去されることにより、接続孔２０の底面におけるニッケルシリサイド層１８とバリアメタル膜２１との接触抵抗のばらつきや接触抵抗の増加を防ぐことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、絶縁膜に開口された接続孔の内部に導電性材料を埋め込む工程を有する半導体装置の製造に適用することができる。
本発明の実施の形態によるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。 図１に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。 図２に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。 図３に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。 図４に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。 本発明の実施の形態によるバリアメタル膜の成膜装置の概略平面図である。 アスペクト比を５とする接続孔におけるΔＴ（接続孔の上面における削れ量）／ΔＢ（接続孔の底面における削れ量）比とＨＦガス流量／ＮＨ３ガス流量比との関係を示すグラフ図である。 アスペクト比を５とする接続孔におけるΔＴ（接続孔の上面における削れ量）／ΔＢ（接続孔の底面における削れ量）比とウエハステージ温度との関係を示すグラフ図である。 半導体ウエハの表面に形成された酸化膜のエッチング速度とＨＦガス流量／ＮＨ３ガス流量比との関係を説明するグラフ図である。 本発明の実施の形態によるバリアメタル成膜工程における第１の成膜方法のプロセスステップ図である。 本発明の実施の形態によるバリアメタル成膜工程における第２の成膜方法のプロセスステップ図である。 本発明の実施の形態によるバリアメタル成膜工程における第３の成膜方法のプロセスステップ図である。 図５に続くＣＭＯＳデバイスの製造工程中の接続孔の内部のバリアメタル膜及びプラグを示す要部拡大断面図である。 図５に続くＣＭＯＳデバイスの製造工程中の図１３と同じ箇所の要部拡大断面図である。 図５に続くＣＭＯＳデバイスの製造工程中の図１３と同じ箇所の要部拡大断面図である。 図５に続くＣＭＯＳデバイスの製造工程中の図１３と同じ箇所の要部拡大断面図である。 本発明の実施の形態による窒化チタン膜の熱ＣＶＤ成膜方法のプロセスステップ図である。 図１３、１４、１５または１６に続くＣＭＯＳデバイスの製造工程中の接続孔の内部の要部拡大断面図である。 本発明の実施の形態によるタングステン成膜工程における第１の成膜方法のプロセスステップ図である。 本発明の実施の形態によるタングステン成膜工程における第２の成膜方法のプロセスステップ図である。 本発明の実施の形態によるタングステン成膜工程における第３の成膜方法のプロセスステップ図である。 図１８に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部拡大断面図である。 図２２に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部拡大断面図である。 図２３に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部拡大断面図である。 図２４に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部拡大断面図である。
符号の説明
１ 半導体基板
４ 素子分離領域
６ ｐ型ウェル
８ ｎ型ウェル
９ ゲート絶縁膜
１０ｎ，１０ｐ ゲート電極
１１，１２ ソース・ドレイン拡張領域
１３ 酸化シリコン膜
１５ サイドウォール
１６，１７ ソース・ドレイン拡散領域
１８ ニッケルシリサイド層
１９ａ 第１絶縁膜
１９ｂ 第２絶縁膜
２０ 接続孔
２１ バリアメタル膜
２１ａ チタン膜（熱反応Ｔｉ膜）
２１ｂ チタン膜（プラズマ反応Ｔｉ膜）
２１ｃ 窒化チタン膜（窒素リッチＴｉＮ膜）
２２ タングステン膜
２２ａ タングステン核膜
２２ｂ ブランケット・タングステン膜
２４ ストッパ絶縁膜
２５ 絶縁膜
２６ 配線溝
２７ バリアメタル膜
２８ キャップ絶縁膜
２９ 層間絶縁膜
３０ ストッパ絶縁膜
３１ 絶縁膜
３２ 接続孔
３３ 配線溝
３４ バリアメタル膜
３５ 窒化シリコン膜
３６ 酸化シリコン膜
３７ バンプ下地電極
３８ バンプ電極
５０ 成膜装置
５１ 搬送室
５２ ゲートバルブ
５３ ロードロック室
５４，５５，５６，５７ チャンバ
５８ ウエハ搬入出室
５９ フープ
６０ ポート
６１，６２ 搬送用ロボット
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６ 配線
ＳＷ 半導体ウエハ

Claims (11)

  1. （ａ）半導体ウエハの主面上に絶縁膜を形成する工程と、
    （ｂ）前記絶縁膜に接続孔を形成する工程と、
    （ｃ）前記（ｂ）工程の後、前記半導体ウエハの主面上にＨＦガス及びＮＨ３ガスを含むｓ還元ガスを供給する工程と、
    （ｄ）前記（ｃ）工程の後、前記半導体ウエハに加熱処理を施す工程とを有し、
    前記（ｃ）工程では、ＨＦガスとＮＨ３ガスとの流量比（ＨＦガス流量／ＮＨ３ガス流量）を１より大きく５以下とすることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、前記（ｃ）工程の温度は、３０℃以下であることを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記接続孔の底部は、ニッケルシリサイド層、ニッケル合金シリサイド層、コバルトシリサイド層、タングステンシリサイド層、または白金シリサイド層上に開口していることを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、前記（ｃ）工程では、前記接続孔の内部を含む前記半導体ウエハの主面上に、還元反応により生成物が形成されることを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、前記還元反応は表面反応律速であることを特徴とする半導体装置の製造方法。
  6. 請求項４記載の半導体装置の製造方法において、前記生成物は、（ＮＨ４）２ＳｉＦ６であることを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の熱処理の温度は、１５０から４００℃であることを特徴とする半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の熱処理の温度は、１６５から３５０℃であることを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の熱処理の温度は、１８０から２２０℃であることを特徴とする半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の後、
    （ｅ）前記接続孔の内部を含む前記半導体ウエハの主面上にバリアメタル膜を形成する工程と、
    （ｆ）前記接続孔の内部を含む前記半導体ウエハの主面上に金属膜を形成し、前記接続孔の内部に前記金属膜を埋め込む工程と、
    （ｇ）前記接続孔の内部以外の領域の前記金属膜および前記バリアメタル膜を除去して、前記接続孔の内部にプラグを形成する工程と
    をさらに有することを特徴とする半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、前記バリアメタル膜は、チタン膜及び窒化チタン膜を下層から順次堆積した積層膜であることを特徴とする半導体装置の製造方法。
JP2007315522A 2007-12-06 2007-12-06 半導体装置の製造方法 Pending JP2009141096A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007315522A JP2009141096A (ja) 2007-12-06 2007-12-06 半導体装置の製造方法
TW097138595A TW200939341A (en) 2007-12-06 2008-10-07 Method of manufacturing semiconductor device
US12/328,658 US20090149020A1 (en) 2007-12-06 2008-12-04 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007315522A JP2009141096A (ja) 2007-12-06 2007-12-06 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2009141096A true JP2009141096A (ja) 2009-06-25

Family

ID=40722109

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007315522A Pending JP2009141096A (ja) 2007-12-06 2007-12-06 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US20090149020A1 (ja)
JP (1) JP2009141096A (ja)
TW (1) TW200939341A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130010362A (ko) * 2011-07-18 2013-01-28 삼성전자주식회사 반도체 장치의 제조방법
JP2014045037A (ja) * 2012-08-24 2014-03-13 Ulvac Japan Ltd 金属膜の成膜方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312140B2 (en) * 2014-05-19 2016-04-12 International Business Machines Corporation Semiconductor structures having low resistance paths throughout a wafer
KR102467848B1 (ko) * 2015-10-12 2022-11-16 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10658234B2 (en) * 2016-07-29 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Formation method of interconnection structure of semiconductor device
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
KR20230003695A (ko) 2021-06-29 2023-01-06 삼성전자주식회사 반도체 소자가 포함하는 컨택의 형성 방법
FR3131801A1 (fr) * 2022-01-10 2023-07-14 Stmicroelectronics (Rousset) Sas Interrupteur Radio Fréquence

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118078A (ja) * 2000-10-12 2002-04-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
CN100474517C (zh) * 2004-04-09 2009-04-01 东京毅力科创株式会社 Ti膜及TiN膜的成膜方法
JP2007214538A (ja) * 2006-01-11 2007-08-23 Renesas Technology Corp 半導体装置およびその製造方法
JP2007194468A (ja) * 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置およびその製造方法
JP5042517B2 (ja) * 2006-04-10 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007311540A (ja) * 2006-05-18 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
JP5204964B2 (ja) * 2006-10-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130010362A (ko) * 2011-07-18 2013-01-28 삼성전자주식회사 반도체 장치의 제조방법
JP2014045037A (ja) * 2012-08-24 2014-03-13 Ulvac Japan Ltd 金属膜の成膜方法

Also Published As

Publication number Publication date
TW200939341A (en) 2009-09-16
US20090149020A1 (en) 2009-06-11

Similar Documents

Publication Publication Date Title
JP5204964B2 (ja) 半導体装置の製造方法
JP5042517B2 (ja) 半導体装置の製造方法
US7994049B2 (en) Manufacturing method of semiconductor device including filling a connecting hole with metal film
TWI414041B (zh) Semiconductor device manufacturing method
JP5358165B2 (ja) 半導体集積回路装置の製造方法
JP4653949B2 (ja) 半導体装置の製造方法および半導体装置
US7955925B2 (en) Method of manufacturing semiconductor device
JP2009141096A (ja) 半導体装置の製造方法
JP5431752B2 (ja) 半導体集積回路装置の製造方法
JP2009088421A (ja) 半導体装置の製造方法
US10431665B2 (en) Multiple-layer spacers for field-effect transistors
JP2007027680A (ja) 半導体装置の製造方法および半導体装置
JP5507654B2 (ja) 半導体装置の製造方法
CN113299743B (zh) 制造半导体器件的方法及半导体器件
TW202409321A (zh) 用於高品質選擇性氮化矽沉積的集成方法及工具
JP2013077828A (ja) 半導体装置の製造方法
JP2009260004A (ja) 半導体装置の製造方法
JP2006261465A (ja) 半導体装置の製造方法および半導体製造装置
JP2009021331A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528