JP2009021331A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】金属シリサイド層を持つＭＩＳを有する半導体装置の信頼性を向上させる。
【解決手段】半導体基板１上に金属膜１２、バリア膜１３を順次堆積後、ｐＭＩＳのｐ^＋型半導体領域１０ｂと金属膜１２との反応率が、ｎＭＩＳのｎ^＋型半導体領域９ｂと金属膜１２との反応率よりも低い温度範囲において第１の熱処理を行い、ｎＭＩＳのゲート電極８ａまたはｎ^＋型半導体領域９ｂ、およびｐＭＩＳのゲート電極８ｂまたはｐ^＋型半導体領域１０ｂの表面にＭ_２Ｓｉ相の金属シリサイド層を形成する。続いて、バリア膜１３、未反応の金属膜１２の金属元素を除去後、第１の熱処理より高温の第２の熱処理を行って、上記ｐ^＋型半導体領域１０ｂに、上記ｎ^＋型半導体領域９ｂの表面に形成されたＭＳｉ相の金属シリサイド層よりも薄いＭＳｉ相の金属シリサイド層を形成する。
【選択図】図６

Description

本発明は、半導体装置の製造技術に関し、特に、金属シリサイド層を有する半導体素子の製造に適用して有効な技術に関するものである。

半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲート電極やソース・ドレインの抵抗が増大して、電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで、ゲート電極およびソース・ドレインの表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲート電極やソース・ドレインを低抵抗化するサリサイド（Salicide：Self Aligned Silicide）技術が検討されている。

例えば特開平７−３８１０４号公報（特許文献１）には、ソース・ドレインとなる拡散層が形成されたＳｉ（シリコン）基板全面にＮｉ（ニッケル）膜および金属化合物膜を順次堆積し、続いて、熱処理によりＮｉとＳｉとを反応させてソース・ドレインとなる拡散層の表面にニッケルシリサイドを形成した後、未反応のＮｉと金属化合物膜とを除去することにより、ニッケルシリサイドに絶縁物を形成しないように、ニッケルシリサイドを安定に成膜する技術が開示されている。
特開平７−３８１０４号公報

ＮｉＳｉ相のニッケルモノシリサイド層は１４から２０μΩ・ｃｍの低抵抗を有し、例えば４００から６００℃の比較的低温によるサリサイド技術により形成することができる。よって、低抵抗でかつ浅い接合の形成が可能となることから、近年、微細化が要求される電界効果トランジスタのソース・ドレインにニッケルシリサイド層が採用されている。

しかしながら、サリサイド技術により形成されるニッケルシリサイド層については、以下に説明する種々の技術的課題が存在する。

通常、集積回路を構成する能動素子として、ｐチャネル型電界効果トランジスタおよびｎチャネル型電界効果トランジスタが半導体基板の主面上に形成されている。本発明者らは、ｐチャネル型電界効果トランジスタのソース・ドレインおよびｎチャネル型電界効果トランジスタのソース・ドレインのそれぞれの表面にニッケルシリサイド層を形成して、電界効果トランジスタのソース・ドレインの抵抗化を図っている。以下に、本発明者らが検討したニッケルシリサイド層の形成方法の一例について簡単に説明する。

まず、Ｓｉ基板上に、例えば厚さ９ｎｍのＮｉ膜および厚さ１５ｎｍの第１バリア膜を順次堆積した後、例えば温度４１０℃の第１の熱処理をＳｉ基板に対して施すことにより、Ｓｉ基板の表面にニッケルシリサイド層を形成する。次に、ウェット洗浄処理を行い、未反応のＮｉおよび第１バリア膜を除去する。次に、Ｓｉ基板の表面に残存するニッケルシリサイド層上に、例えば厚さ１５ｎｍの第２バリア膜を堆積した後、例えば温度５５０℃の第２の熱処理をＳｉ基板に対して施すことにより、ニッケルシリサイド層を安定化させる。次に、ウェット洗浄処理を行い、第２バリア膜を除去する。このようにして、ｐチャネル型電界効果トランジスタのソース・ドレインおよびｎチャネル型電界効果トランジスタのソース・ドレインのそれぞれの表面に、１０Ω／ｓｑ程度のニッケルシリサイド層が形成される。

ところが、ｐチャネル型電界効果トランジスタのソース・ドレインでは、ニッケルシリサイド層を形成することにより接合リーク電流の増加およびばらつきが生じることが明らかとなった。上記接合リーク電流の低減には、Ｓｉ基板上に堆積するＮｉ膜の厚さを薄くすることが有効ではあるが、Ｎｉ膜の厚さを薄くするとサリサイド技術により形成されるニッケルシリサイド層の厚さが薄くなり、低抵抗化の効果が得られなくなってしまう。ニッケルシリサイド層は電界効果トランジスタのゲート電極の表面にも形成されて、ゲート電極の抵抗も低減している。電界効果トランジスタのゲート電極は集積回路において配線として使用されることも多く、低抵抗のゲート電極による配線が形成されない場合には、回路動作の遅延等の問題が生じてしまう。

本発明の目的は、ソース・ドレインの表面に金属シリサイド層が形成された電界効果トランジスタを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置の製造方法は、ｎチャネル型電界効果トランジスタのゲート絶縁膜、ゲート電極およびソース・ドレイン用の半導体領域、ならびにｐチャネル型電界効果トランジスタのゲート絶縁膜、ゲート電極およびソース・ドレイン用の半導体領域が形成された半導体基板上に金属膜および第１バリア膜を順次堆積した後、ｐチャネル型電界効果トランジスタの半導体領域と金属膜とを反応させたときの金属膜の反応率が、ｎチャネル型電界効果トランジスタの半導体領域と金属膜とを反応させたとき金属膜の反応率よりも低い温度範囲において第１の熱処理を行い、ｎチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上、およびｐチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上に金属シリサイド層を形成する。それから、第１バリア膜および未反応の金属膜を構成する金属元素を除去し、ｎチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上、およびｐチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上に金属シリサイド層を残した後、第１の熱処理よりも熱処理温度が高い第２の熱処理を行うものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

ソース・ドレインの表面に金属シリサイド層が形成された電界効果トランジスタを有する半導体装置の信頼性を向上させることができる。

本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、便宜的にＭＯＳと記載しても非酸化膜を除外するものではない。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、シリコン膜、シリコン部、シリコン部材等というときは、明らかにそうでないときまたはそうでない旨明示されているときを除き、純粋なＳｉばかりでなく、不純物を含むもの、ＳｉＧｅまたはＳｉＧｅＣ等のＳｉを主要な成分の一つとする合金等（歪Ｓｉを含む）、添加物を含むものを含むことはいうまでもない。また、多結晶シリコン等というときも、明らかにそうでないときまたはそうでない旨明示されているときを除き、典型的なものばかりでなく、アモルファスＳｉ等も含むことはいうまでもない。

また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

また、ドライクリーニング技術に関しては、一之瀬らの日本国特許出願第２００６−３７０４号（２００６．１．１１出願）、日本国特許出願第２００６−１２３５５号（２００６.１．２０出願）、二瀬らの日本国特許出願第２００６−１０７７８０（２００６.４.１０出願）に開示されているので、それと重複する部分については、原則として繰り返さないこことする。また、サリサイド技術において、応力制御膜（半導体基板の活性領域の応力を制御する膜）および酸素の透過を防止する膜として機能し、サリサイド材料膜の上に形成されるバリア膜の効果等に関しては、二瀬らの日本国特許出願第２００７−８１１４７（２００７．３．２７出願）に開示されているので、それと重複する部分については、原則として繰り返さないこととする。

（実施の形態１）
本実施の形態１による半導体装置の製造工程を図１から図７の図面を参照して説明する。図１から図７は、本実施の形態１である半導体装置、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造工程中の要部断面図である。

まず、図１に示されるように、例えば１から１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶Ｓｉなどからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を準備する。次に、この半導体基板１を熱酸化してその表面に、例えば厚さ１０ｎｍ程度の絶縁膜２を形成した後、その上層にＣＶＤ（Chemical Vapor Deposition）法などにより、例えば厚さ１００ｎｍ程度の絶縁膜３を堆積する。絶縁膜２は酸化シリコンなどからなり、絶縁膜３は窒化シリコンなどからなる。

それから、フォトレジスト膜をマスクとして絶縁膜３、絶縁膜２および半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に、例えば深さ３００ｎｍ程度の溝（素子分離用の溝）４ａを形成する。

次に、図２に示されるように、熱リン酸などを用いたウェットエッチングにより絶縁膜３を除去した後、溝４ａの内部（側壁および底部）を含む半導体基板１上に、例えば厚さ１０ｎｍ程度の絶縁膜４ｂを形成する。それから、半導体基板１上（すなわち絶縁膜４ｂ上）に、溝４ａ内を埋めるように、絶縁膜４ｃをＣＶＤ法などにより堆積する。

絶縁膜４ｂは、酸化シリコンまたは酸窒化シリコンからなる。絶縁膜４ｂが酸窒化シリコン膜の場合には、絶縁膜４ｂを形成した後の熱処理によって溝４ａの側壁が酸化することによる体積膨張を防止でき、半導体基板１に働く圧縮応力を低減できる効果がある。絶縁膜４ｃは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ_３−ＴＥＯＳ酸化膜などである。なお、Ｏ_３−ＴＥＯＳ酸化膜とは、Ｏ_３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。絶縁膜４ｃがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合、絶縁膜４ｂは、絶縁膜４ｃを堆積する際の半導体基板１へのダメージ防止の効果がある。

次に、絶縁膜４ｃをＣＭＰ（Chemical Mechanical Polishing）法により研磨して、溝４ａの外部の絶縁膜４ｃを除去し、溝４ａの内部に絶縁膜４ｂ，４ｃを残すことにより、素子分離領域４を形成する。

それから、半導体基板１を、例えば１０００℃程度で熱処理することにより、溝４ａに埋め込んだ絶縁膜４ｃを焼き締める。焼き締め前の状態では、Ｏ_３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜４ｃがＯ_３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜４ｃの収縮により、半導体基板１に働く圧縮応力を低減できる効果がある。一方、絶縁膜４ｃがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜４ｃがＯ_３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜４ｃの収縮が少ないため、素子分離領域４によって半導体基板１に働く圧縮応力が大きくなる。

このようにして、溝４ａ内に埋め込まれた絶縁膜４ｂ，４ｃからなる素子分離領域４が、ＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、本実施の形態１の素子分離領域４は、半導体基板１に形成された素子分離用の溝４ａ内に埋め込まれた絶縁体（ここでは絶縁膜４ｂ，４ｃ）からなる。後述するｎＭＩＳ（すなわちｎＭＩＳを構成するゲート絶縁膜７、ゲート電極８ａ、ソース・ドレイン用のｎ⁻型半導体領域９ａおよびｎ^＋型半導体領域９ｂ）は、素子分離領域４で規定された（囲まれた）活性領域に形成される。また、後述するｐＭＩＳ（すなわちｐＭＩＳを構成するゲート絶縁膜７、ゲート電極８ｂ、ソース・ドレイン用のｐ⁻型半導体領域１０ａおよびｐ^＋型半導体領域１０ｂ）も、素子分離領域４で規定された（囲まれた）活性領域に形成される。

次に、図３に示されるように、半導体基板１の表面から所定の深さに渡ってｐ型ウエル５およびｎ型ウエル６を形成する。ｐ型ウエル５は、ｐＭＩＳ形成予定領域を覆うフォトレジスト膜をイオン注入阻止マスクとして、ｎＭＩＳ形成予定領域の半導体基板１に、例えばＢ（ホウ素）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエル６は、ｎＭＩＳ形成予定領域を覆う他のフォトレジスト膜をイオン注入阻止マスクとして、ｐＭＩＳ形成予定領域の半導体基板１に、例えばＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することなどによって形成することができる。

次に、例えばＨＦ（フッ酸）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエル５およびｎ型ウエル６の表面）上にゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。

次に、半導体基板１上（すなわちｐ型ウエル５およびｎ型ウエル６のゲート絶縁膜７上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜８を形成する。シリコン膜８のうちのｎＭＩＳ形成予定領域（後述するゲート電極８ａとなる領域）は、フォトレジスト膜をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８のうちのｐＭＩＳ形成予定領域（後述するゲート電極８ｂとなる領域）は、他のフォトレジスト膜をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。

次に、図４に示されるように、シリコン膜８をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極８ａ，８ｂを形成する。ｎＭＩＳのゲート電極となるゲート電極８ａは、ｎ型の不純物を導入した多結晶シリコン膜（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル５上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極８ａは、ｐ型ウエル５のゲート絶縁膜７上に形成される。また、ｐＭＩＳのゲート電極となるゲート電極８ｂは、ｐ型の不純物を導入した多結晶シリコン膜（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエル６上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極８ｂは、ｎ型ウエル６のゲート絶縁膜７上に形成される。ゲート電極８ａ，８ｂのゲート長は、必要に応じて変更できるが、例えば５０ｎｍ程度とすることができる。

次に、図５に示されるように、ｐ型ウエル５のゲート電極８ａの両側の領域にＰまたはＡｓなどのｎ型の不純物をイオン注入することにより、一対のｎ⁻型半導体領域９ａを形成し、ｎ型ウエル６のゲート電極８ｂの両側の領域にＢなどのｐ型の不純物をイオン注入することにより、（一対の）ｐ⁻型半導体領域１０ａを形成する。ｎ⁻型半導体領域９ａおよびｐ⁻型半導体領域１０ａの深さ（接合深さ）は、例えば３０ｎｍ程度とすることができる。

次に、ゲート電極８ａ，８ｂの側壁上に、絶縁膜として、例えば酸化シリコン膜または窒化シリコン膜あるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）１１を形成する。サイドウォール１１は、例えば半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。

サイドウォール１１の形成後、一対のｎ^＋型半導体領域９ｂを、例えばｐ型ウエル５のゲート電極８ａおよびサイドウォール１１の両側の領域にＰまたはＡｓなどのｎ型の不純物をイオン注入することにより形成する。また、一対のｐ^＋型半導体領域１０ｂを、例えばｎ型ウエル６のゲート電極８ｂおよびサイドウォール１１の両側の領域にＢなどのｐ型の不純物をイオン注入することにより形成する。ｎ^＋型半導体領域９ｂを先に形成しても、あるいはｐ^＋型半導体領域１０ｂを先に形成してもよい。イオン注入後、導入した不純物の活性化のための熱処理を行うこともできる。ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。

ｎ^＋型半導体領域９ｂは、ｎ⁻型半導体領域９ａよりも不純物濃度が高く、ｐ^＋型半導体領域１０ｂは、ｐ⁻型半導体領域１０ａよりも不純物濃度が高い。これにより、ｎＭＩＳのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ^＋型半導体領域（不純物拡散層）９ｂおよびｎ⁻型半導体領域９ａにより形成され、ｐＭＩＳのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ^＋型半導体領域（不純物拡散層）１０ｂおよびｐ⁻型半導体領域１０ａにより形成される。従って、ｎＭＩＳおよびｐＭＩＳのソース・ドレインは、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ⁻型半導体領域９ａは、ゲート電極８ａに対して自己整合的に形成され、ｎ^＋型半導体領域９ｂは、ゲート電極８ａの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。ｐ⁻型半導体領域１０ａは、ゲート電極８ｂに対して自己整合的に形成され、ｐ^＋型半導体領域１０ｂは、ゲート電極８ｂの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。このようにして、ｐ型ウエル５にｎＭＩＳ（Ｑｎ）が形成され、ｎ型ウエル６にｐＭＩＳ（Ｑｐ）が形成され、図５の構造が得られる。なお、ｎ^＋型半導体領域９ｂは、ｎＭＩＳ（Ｑｎ）のソースまたはドレイン用の半導体領域とみなすことができ、ｐ^＋型半導体領域１０ｂは、ｐＭＩＳ（Ｑｐ）のソースまたはドレイン用の半導体領域とみなすことができる。

次に、サリサイド技術により、ｎＭＩＳ（Ｑｎ）のゲート電極８ａおよびソース・ドレイン（ここではｎ^＋型半導体領域９ｂ）の表面と、ｐＭＩＳ（Ｑｐ）のゲート電極８ｂおよびソース・ドレイン（ここではｐ^＋型半導体領域１０ｂ）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層４１ａに対応）を形成する。以下に、この金属シリサイド層の形成工程について説明する。

図６は、図５に続く半導体装置の製造工程中における要部断面図である。図７は、本実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図５の構造が得られた後、サリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図８はシリサイド材料（金属シリサイド層４１形成用の材料膜、ここでは金属膜１２およびバリア膜１３に対応）の成膜装置の概略平面図、図９はシリサイド材料の成膜工程図、図１０はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図、図１１はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図である。さらに、図１２は、図６に続く半導体装置の製造工程中における要部断面図である。なお、図７は、図６および図１２の工程の製造プロセスフローに対応し、図９は図６の工程の製造プロセスフローに対応する。

上記のようにして図５の構造が得られた後、図６に示されるように、ゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面を露出させてから、ゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂ上を含む半導体基板１上に金属膜１２を、例えばスパッタリング法を用いて堆積する（図７のステップＳ１）。それから、金属膜１２上にバリア膜（第１バリア膜、応力制御膜、酸化防止膜、キャップ膜）１３を堆積する（図７のステップＳ２）。また、ステップＳ１（金属膜１２堆積工程）の前に、ＨＦガス、ＮＦ_３ガス、ＮＨ_３ガス又はＨ_２ガスのうち少なくともいずれか一つを用いたドライクリーニング処理（後述する工程Ｐ２に対応）を行って、ゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂ及びｐ^＋型半導体領域１０ｂの表面の自然酸化膜を除去した後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなく、ステップＳ１およびステップＳ２を行えば、より好ましい。金属膜１２は、例えばＮｉ膜からなり、その厚さ（堆積膜厚）は、例えば１０ｎｍ程度とすることができる。Ｎｉ膜以外にも、例えばＮｉ−Ｐｔ（白金）合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｐｄ（パラジウム）合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ（イッテルビウム）合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ（エルビウム）合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを金属膜１２として用いることができる。また、Ｐｔ膜を金属膜１２として用いることもできる。バリア膜１３は、例えばＴｉＮ（窒化チタン）膜またはＴｉ（チタン）膜からなり、その厚さ（堆積膜厚）は、例えば１５ｎｍ程度とすることができる。バリア膜１３は、応力制御膜（半導体基板の活性領域の応力を制御する膜）および酸素の透過を防止する膜として機能し、半導体基板１に働く応力の制御や金属膜１２の酸化防止などのために金属膜１２上に設けられる。以下に、金属膜１２およびバリア膜１３の好ましい形成方法の一例について説明する。

金属膜１２およびバリア膜１３の成膜には、図８に示されるシリサイド材料の成膜装置２０が用いられる。

図８に示されるように、成膜装置２０は、第１搬送室２１ａと第２搬送室２１ｂの２つの搬送室が配置され、第１搬送室２１ａの周囲に開閉手段であるゲートバルブ２２を介してロードロック室２３，２４および３つのチャンバ２５，２６，２７が備わり、第２搬送室２１ｂの周囲に開閉手段であるゲートバルブ２２を介して２つのチャンバ２８，２９が備わったマルチチャンバタイプである。さらに、第１搬送室２１ａと第２搬送室２１ｂとの間には２つの搬送用のチャンバ３０，３１が備わっている。第１搬送室２１ａは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ａが設けられている。同様に、第２搬送室２１ｂは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ｂが設けられている。

第１搬送室２１ａに備わるチャンバ２５，２６は相対的に高温の加熱処理を行う加熱処理用チャンバ、チャンバ２７はドライクリーニング処理用チャンバである。第２搬送室２１ｂに備わるチャンバ２８はスパッタリング法により金属膜１２（例えばＮｉ膜）を成膜する成膜用チャンバ、チャンバ２９はスパッタリング法によりバリア膜１３（例えばＴｉＮ膜）を成膜する成膜用チャンバである。また、バリア膜１３をプラズマＣＶＤ法で成膜する場合は、チャンバ２９はプラズマＣＶＤ法によりバリア膜１３（例えばＴｉ膜）を成膜する成膜用チャンバとなる。

第１搬送室２１ａと第２搬送室２１ｂとの間に備わるチャンバ３０，３１は第１搬送室２１ａと第２搬送室２１ｂとの間での半導体ウエハＳＷの受け渡しを行う受渡用チャンバであり、また半導体ウエハＳＷの冷却にも用いられる冷却用チャンバである。なお、成膜装置２０では、第１搬送室２１ａのみに備わるチャンバを３つとし、第２搬送室２１ｂのみに備わるチャンバを２つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。

まず、１枚の半導体ウエハＳＷをウエハ搬入出室３３内に設置された搬送用ロボット３６によっていずれかのフープ３４から取り出し（図９の工程Ｐ１）、いずれかのロードロック室２３，２４へ搬入する。フープ３４は半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープ３４の容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置２０とのドッキングは、フープ３４の扉をポート３５に取り付けて、ウエハ搬入出室３３の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室２３内を真空引きした後、搬送用ロボット３２ａによって半導体ウエハＳＷを第１搬送室２１ａからドライクリーニング処理用のチャンバ２７へ真空搬送する（図９の工程Ｐ２）。図１０にチャンバ２７の概略断面図が示されている。図１０に示されるように、チャンバ２７は主としてウエハステージ２７ａ、ウエハリフトピン２７ｂ、シャワーヘッド２７ｃおよびリモートプラズマ発生装置２７ｄによって構成される。ウエハステージ２７ａおよびウエハリフトピン２７ｂは独立した昇降機構を持ち、シャワーヘッド２７ｃと半導体ウエハＳＷとの距離および半導体ウエハＳＷとウエハステージ２７ａとの距離を任意に制御することができる。また、ウエハステージ２７ａの上方に設置されたシャワーヘッド２７ｃは常に一定温度に維持されており、その温度は、例えば１８０℃である。

チャンバ２７へ半導体ウエハＳＷを搬入する時は、図１１（ａ）に示されるように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、ウエハリフトピン２７ｂ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば１６．５±１２．７ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば２５．４±１７．８ｍｍに設定される。

続いて、半導体ウエハＳＷの主面上をドライクリーニング処理する時は、図１１（ｂ）に示されるように、ウエハステージ２７ａを上昇させ、ウエハリフトピン２７ｂを下降させて、ウエハステージ２７ａ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば１７．８±５．１ｍｍに設定される。

ドライクリーニング処理時には、リモートプラズマ発生装置２７ｄにおいて還元ガス、例えばＮＦ_３ガスおよびＮＨ_３ガスを添加したＡｒガスを励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入する。チャンバ２７内に導入されたプラズマをシャワーヘッド２７ｃを介して半導体ウエハＳＷの主面上に供給することにより、プラズマとシリコン（ゲート電極８ａ，８ｂを構成する多結晶シリコン膜とｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂが形成された半導体基板１を構成する単結晶シリコン）の表面に形成された自然酸化膜との間で起きる、例えば式（１）に示す還元反応によって自然酸化膜が除去される。ドライクリーニング処理時におけるプロセス条件は、例えばシャワーヘッド２７ｃの温度は、１８０℃、ＮＦ_３ガス流量は、１４ｓｃｃｍ、ＮＨ_３ガス流量は、７０ｓｃｃｍ、圧力は、４００Ｐａ、プラズマパワーは、３０Ｗである。

ＳｉＯ_２＋ＮＦ_３＋ＮＨ_３→ （ＮＨ_４）_２ＳｉＦ_６＋Ｏ_２ 式（１）
この時、還元反応により生成された生成物（（ＮＨ_４）_２ＳｉＦ_６）が半導体ウエハＳＷの主面上に残留する。さらに、半導体ウエハＳＷはウエハステージ２７ａ上に載せてあるだけであり、上記生成物は半導体ウエハＳＷの側面および裏面の一部にも残留する。半導体ウエハＳＷの側面および裏面の一部に残留する生成物は、半導体ウエハＳＷを他のチャンバへ搬送する場合などにおいて剥がれ、汚染や発塵の原因となる。そこで、ドライクリーニング処理に続いて、チャンバ２７内において半導体ウエハＳＷに熱処理を施すことにより、半導体ウエハＳＷの主面上に残留する生成物を除去すると同時に、半導体ウエハＳＷの側面および裏面の一部に残留する生成物を除去する。

続いて、半導体ウエハＳＷを熱処理する時は、図１１（ｃ）に示されるように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、半導体ウエハＳＷを温度１８０℃に設定されたシャワーヘッド２７ｃへ近づける。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば３．８±２．６ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば５．９ｍｍ以上に設定される。

熱処理時には、シャワーヘッド２７ｃの加熱温度（１８０℃）を利用して半導体ウエハＳＷが加熱される。半導体ウエハＳＷの温度は１００から１５０℃となり、上記ドライクリーニング処理時に半導体ウエハＳＷの主面上に形成された生成物（（ＮＨ_４）_２ＳｉＦ_６）が、例えば式（２）に示す反応によって昇華し除去される。さらに、この熱処理によって半導体ウエハＳＷの側面および裏面も加熱されて、側面および裏面の一部に残留した生成物も除去される。

（ＮＨ_４）_２ＳｉＦ_６→ ＳｉＦ_４＋２ＮＨ_３＋２ＨＦ 式（２）
しかしながら、上記ドライクリーニング処理時に半導体ウエハＳＷに形成された生成物の組成が（ＮＨ_４）_２ＳｉＦ_６から僅かでもずれていると、温度１００から１５０℃の熱処理では式（２）の反応が起こり難く、完全に生成物を除去することができなくなり、極微少の生成物が半導体ウエハＳＷの主面上に残留する。半導体ウエハＳＷの主面上に微少な生成物が残留していると、その後半導体ウエハＳＷの主面上に形成される金属シリサイド層（例えばニッケルシリサイド層）の電気抵抗にばらつきが生じる。そこで、次工程において、半導体ウエハＳＷに１５０℃よりも高い温度の熱処理を施して、半導体ウエハＳＷの主面上に残留した微少の生成物を除去する。

次に、搬送用ロボット３２ａによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ２７から加熱処理用のチャンバ２５（またはチャンバ２６）へ第１搬送室２１ａを介して真空搬送し、チャンバ２５（またはチャンバ２６）に備わるステージ上に載せる（図９の工程Ｐ３）。チャンバ２５（またはチャンバ２６）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し、１００から１５０℃の温度では昇華せずに半導体ウエハＳＷの主面上に残留した生成物を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１６５から３５０℃が考えられるが、さらに１８０から２２０℃等の２００℃を中心値とする範囲が最も好適と考えられる。

次に、搬送用ロボット３２ａによって半導体ウエハＳＷを加熱処理用のチャンバ２５（またはチャンバ２６）から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第１搬送室２１ａを介して真空搬送し、チャンバ３０（またはチャンバ３１）に備わるステージ上に載せる（図９の工程Ｐ４）。チャンバ３０（またはチャンバ３１）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷは冷却される。

次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）から金属膜１２成膜用のチャンバ２８へ第２搬送室２１ｂを介して真空搬送する（図９の工程Ｐ５）。チャンバ２８内を排気機構により所定の真空度、例えば１．３３×１０^−６Ｐａ程度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２８内へＡｒガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ金属膜１２（例えばＮｉ膜）を堆積する。この金属膜１２の堆積工程が、上記ステップＳ１（図７のステップＳ１）に対応する。金属膜１２の厚さは、例えば９ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量１３ｓｃｃｍである。

次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを金属膜１２成膜用のチャンバ２８からバリア膜１３成膜用のチャンバ２９へ第２搬送室２１ｂを介して真空搬送する（図９の工程Ｐ６）。チャンバ２９内を排気機構により所定の真空度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２９内へＡｒガスおよびＮ_２ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ窒化チタン膜などからなるバリア膜１３を堆積する。このバリア膜１３の堆積工程が、上記ステップＳ２（図７のステップＳ２）に対応する。バリア膜１３の厚さは、例えば１５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量２８ｓｃｃｍ、窒素ガス流量８０ｓｃｃｍである。

次に、搬送用ロボット３２ｂによって半導体ウエハＳＷをバリア膜１３成膜用のチャンバ２９から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第２搬送室２１ｂを介して真空搬送する（図９の工程Ｐ７）。

次に、搬送用ロボット３２ａによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）からいずれかのロードロック室２３，２４へ真空搬出し、さらに搬送用ロボット３６によって半導体ウエハＳＷをロードロック室２３，２４からウエハ搬入出室３３を介していずれかのフープ３４へ戻す（図１１の工程Ｐ８）。

なお、上記ドライクリーニング処理では、リモートプラズマ発生装置２７ｄにおいて還元ガス、例えばＮＦ_３ガスおよびＮＨ_３ガスを添加したＡｒガス（プラズマ励起用のガスとしてはＡｒガスが多用されるが、その他の希ガスまたはそれらの混合ガスでもよい）を励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入して自然酸化膜を還元反応により除去した。他の形態として、プラズマを用いずに、ＨＦガスとＮＨ_３ガスまたはＮＦ_３ガスとＮＨ_３ガス等の還元ガスをチャンバ２７内へ導入して自然酸化膜を還元反応により除去してもよい。

また、リモートプラズマ装置に限定されるものではなく、その他の特性に問題がなければ、通常のプラズマ装置を用いても問題はない。リモートプラズマは基板に損傷を与えない利点がある。

また、プラズマを用いて処理する場合は、上記ガスの組み合わせに限らず、Ｎ（窒素）、Ｈ（水素）、Ｆ（フッ素）（これらの複合ラジカルを含む）のそれぞれのラジカルまたは反応種を生成するものであれば、特にこのプロセスに対して有害なものでなければ、その他のガスの組み合わせでもよい。すなわち、Ｎ、ＨおよびＦラジカル生成ガス（混合ガス含む）とプラズマ励起ガスとその他の添加ガス等との混合ガス雰囲気を適宜用いればよい。

また、還元ガス等の反応ガスは上記ガスに限らず、Ｓｉ表面の酸化膜と比較的低温で反応して気化する反応種を生成するものであればよい。

このようにして、金属膜１２およびバリア膜１３を形成した後、半導体基板１に第１の熱処理を施す（図７のステップＳ３）。ステップＳ３の第１の熱処理は、不活性ガス（例えばＡｒ（アルゴン）ガスまたはＨｅ（ヘリウム）ガス）またはＮ_２（窒素）ガス雰囲気で満たされた常圧下で行うことが好ましい。ステップＳ３の第１の熱処理により、図１２に示されるように、ゲート電極８ａ，８ｂを構成する多結晶シリコン膜と金属膜１２、およびｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂを構成する単結晶Ｓｉと金属膜１２とを選択的に反応させて、金属・半導体反応層である金属シリサイド層４１を形成する。

本実施の形態１では、ステップＳ３の第１の熱処理は、金属膜１２を構成する金属元素Ｍとｐ^＋型半導体領域１０ｂを構成するＳｉとを反応させたときの金属膜１２の反応率が、金属膜１２を構成する金属元素Ｍとｎ^＋型半導体領域９ｂを構成するＳｉとを反応させたときの金属膜１２の反応率よりも低くなる温度範囲において行う。

すなわち、ステップＳ３の第１の熱処理の段階における金属膜１２を構成する金属元素Ｍとｎ^＋型半導体領域９ｂを構成するＳｉとの反応では、金属元素Ｍを全て消費させてｎ^＋型半導体領域９ｂの表面上（ｎ^＋型半導体領域９ｂの上層部）に金属シリサイド層４１を形成する、あるいは金属元素Ｍを全て消費させずにｎ^＋型半導体領域９ｂの表面上（ｎ^＋型半導体領域９ｂの上層部）に未反応の金属元素Ｍを残存して金属シリサイド層４１を形成する。これに対して、ステップＳ３の第１の熱処理の段階における金属膜１２を構成する金属元素Ｍとｐ^＋型半導体領域１０ｂを構成するＳｉとの反応では、金属元素Ｍの全てを消費させずにｐ^＋型半導体領域１０ｂの表面上（ｐ^＋型半導体領域１０ｂの上層部）に未反応の金属元素Ｍを残存して金属シリサイド層４１を形成する。ここで、上述したように、金属膜１２を構成する金属元素Ｍとｐ^＋型半導体領域１０ｂを構成するＳｉとを反応させたときの金属膜１２の反応率が、金属膜１２を構成する金属元素Ｍとｎ^＋型半導体領域９ｂを構成するＳｉとを反応させたときの金属膜１２の反応率よりも低い温度範囲で第１の熱処理を行う。これにより、ステップＳ３の第１の熱処理を行った段階でのｎ^＋型半導体領域９ｂの表面上（ｎ^＋型半導体領域９ｂの上層部）には第１の厚さの金属シリサイド層４１が形成され、ステップＳ３の第１の熱処理を行った段階でのｐ^＋型半導体領域１０ｂの表面上（ｐ^＋型半導体領域１０ｂの上層部）には上記第１の厚さよりも薄い第２の厚さの金属シリサイド層４１が形成される。

さらに、本実施の形態１では、ステップＳ３の第１の熱処理により、金属膜１２を構成する金属元素Ｍのダイメタルシリサイド（すなわちＭ_２Ｓｉ）からなる金属シリサイド層４１が形成される。

すなわち、ステップＳ３の第１の熱処理により、金属膜１２を構成する金属元素Ｍとゲート電極８ａ，８ｂを構成する多結晶シリコン膜のＳｉとを反応させてゲート電極８ａ，８ｂの表面上（ゲート電極８ａ，８ｂの上層部）にＭ_２Ｓｉからなる金属シリサイド層４１が形成される。また、ステップＳ３の第１の熱処理により、金属膜１２を構成する金属元素Ｍとｎ^＋型半導体領域９ｂのＳｉとを反応させてｎ^＋型半導体領域９ｂの表面上（ｎ^＋型半導体領域９ｂの上層部）にＭ_２Ｓｉからなる金属シリサイド層４１が形成される。また、ステップＳ３の第１の熱処理により、金属膜１２を構成する金属元素Ｍとｐ^＋型半導体領域１０ｂのＳｉとを反応させてｐ^＋型半導体領域１０ｂの表面上（ｐ^＋型半導体領域１０ｂの上層部）にＭ_２Ｓｉからなる金属シリサイド層４１が形成される。

例えば金属膜１２がＮｉ膜の場合には、ステップＳ３の第１の熱処理は、例えば２６０℃以上、３２０℃未満の温度範囲が適切であると考えられる（他の条件によってはこの温度範囲に限定されないことはもとよりである）。また、２９０℃を中心値とする２７０から３１０℃の温度範囲が最も好適であると考えられる。以下に、金属膜１２がＮｉ膜の場合、本実施の形態１によるステップＳ３の第１の熱処理の熱処理温度を２６０℃以上、３２０℃未満とした理由について、図１３から図１５を用いて詳細に説明する。

図１３は、半導体基板にｐ^＋型シリコン領域およびｎ^＋型シリコン領域を形成し、その上にＮｉ膜を１０ｎｍ程度およびＴｉＮ膜を１５ｎｍ程度形成してから、熱処理によりＮｉ膜とｐ^＋型シリコン領域、またはＮｉ膜とｎ^＋型シリコン領域とを反応させてニッケルシリサイド層を形成し、未反応ＮｉおよびＴｉＮ膜を除去したときの、形成されたニッケルシリサイド層のシート抵抗の熱処理温度依存性を示すグラフである。図１３のグラフの横軸は、熱処理によりＮｉ膜とｐ^＋型シリコン領域、またはＮｉ膜とｎ^＋型シリコン領域とを反応させるための熱処理温度に対応し、図１３のグラフの縦軸は、その熱処理によって形成されたニッケルシリサイド層のシート抵抗値に対応する。図１３の場合に行った熱処理はＲＴＡで３０秒程度である。また、図１３のグラフには、熱処理によりＮｉ膜とｐ^＋型シリコン領域とを反応させて形成されたニッケルシリサイド層のシート抵抗値を白丸で示し、熱処理によりＮｉ膜とｎ^＋型シリコン領域とを反応させて形成されたニッケルシリサイド層のシート抵抗値を黒丸で示してある。

図１３に示されるように、熱処理温度が低いと、形成されるニッケルシリサイド層は高抵抗のＮｉ_２Ｓｉ相（Ｎｉ_２Ｓｉ相だと３０Ω／□程度）であるが、熱処理温度が高いと、形成されるニッケルシリサイド層は低抵抗のＮｉＳｉ相（ＮｉＳｉ相だと１０Ω／□程度）となる。しかし、Ｎｉ_２Ｓｉ相からＮｉＳｉ相へ変化する温度は、Ｎｉ膜とｎ^＋型シリコン領域との反応の場合と、Ｎｉ膜とｐ^＋型シリコン領域との反応の場合とでは異なる。例えばＮｉ膜とｎ^＋型シリコン領域とを反応させた場合は、３００℃未満の温度範囲の熱処理によりＮｉ膜が全て消費されずに、未反応のＮｉを残してＮｉ_２Ｓｉ相のニッケルシリサイド層が形成され、３００℃以上、３６０℃以下の温度範囲の熱処理によりＮｉ膜が全て消費されたＮｉ_２Ｓｉ相のニッケルシリサイド層が形成され、さらに３９０℃以上の温度範囲の熱処理によりＮｉＳｉ相のニッケルシリサイド層が形成される。一方、Ｎｉ膜とｐ^＋型シリコン領域とを反応させた場合は、３２０℃未満の温度範囲の熱処理によりＮｉ膜が全て消費されずに、未反応のＮｉを残してＮｉ_２Ｓｉ相のニッケルシリサイド層が形成され、３２０℃以上、３４０℃未満の温度範囲の熱処理によりＮｉ膜が全て消費されたＮｉ_２Ｓｉ相のニッケルシリサイド層が形成され、さらに３６０℃以上の温度範囲の熱処理によりＮｉＳｉ相のニッケルシリサイド層が形成される。

図１４は、半導体基板にｐ^＋型シリコン領域およびｎ^＋型シリコン領域を形成し、その上にＮｉ膜を１０ｎｍ程度およびＴｉＮ膜を１５ｎｍ程度形成してから、熱処理によりＮｉ膜とｐ^＋型シリコン領域、またはＮｉ膜とｎ^＋型シリコン領域とを反応させたときの、Ｎｉ膜の反応率を示すグラフである。図１４のグラフの横軸は、熱処理によりＮｉ膜とｐ^＋型シリコン領域、またはＮｉ膜とｎ^＋型シリコン領域とを反応させるための熱処理温度に対応し、図１４のグラフの縦軸は、Ｎｉ膜の反応率に対応する。図１４の場合に行った熱処理はＲＴＡで３０秒程度である。また、図１４のグラフには、熱処理によりＮｉ膜とｐ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率を白丸で示し、熱処理によりＮｉ膜とｎ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率を黒丸で示してある。

図１４に示されるように、熱処理温度が３２０℃以上であると、Ｎｉ膜とｐ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率と、Ｎｉ膜とｎ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率とがほぼ同じ１００％となっており、Ｎｉが全て消費されていることが分かる。また、Ｎｉが全て消費されていることから、熱処理温度が３２０℃以上の場合は、ｐ^＋型シリコン領域の表面上（ｐ^＋型シリコン領域の上層部）に形成されるニッケルシリサイド層（Ｎｉ_２Ｓｉ相）の厚さと、ｎ^＋型シリコン領域の表面上（ｎ^＋型シリコン領域の上層部）に形成されるニッケルシリサイド層（Ｎｉ_２Ｓｉ相）の厚さとは同じであると考えられる。

これに対して、熱処理温度が３２０℃未満であると、Ｎｉ膜とｐ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率と、Ｎｉ膜とｎ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率とが異なる。Ｎｉ膜とｎ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率は、熱処理温度が３００℃以上、３２０℃以下の範囲ではほぼ１００％であり、Ｎｉが全て消費されて、ｎ^＋型シリコン領域の表面上（ｎ^＋型シリコン領域の上層部）にはニッケルシリサイド層（Ｎｉ_２Ｓｉ相）が形成される。熱処理温度が３００℃未満の範囲では、熱処理温度が低くなるに従いＮｉ膜とｎ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率は低下して、例えば熱処理温度が２９０℃で約９８％、熱処理温度が２７０℃で約６０％となる。すなわち、この熱処理温度範囲（３００℃未満）ではＮｉが全て消費されず、ｎ^＋型シリコン領域の表面上（ｎ^＋型シリコン領域の上層部）には、未反応のＮｉを残存してニッケルシリサイド層（Ｎｉ_２Ｓｉ相）が形成され、その厚さも熱処理温度が低くなるに従い薄くなることが分かる。

一方、Ｎｉ膜とｐ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率は、熱処理温度が３２０℃未満の範囲では、熱処理温度が低くなるに従い低下して、例えば熱処理温度が３１０℃で約８０％、熱処理温度が２７０℃で約４０％となる。すなわち、この熱処理温度範囲（３２０℃未満）ではＮｉが全て消費されず、ｐ^＋型シリコン領域の表面上（ｐ^＋型シリコン領域の上層部）には、未反応のＮｉを残存してＮｉ_２Ｓｉ相のニッケルシリサイド層が形成され、その厚さも熱処理温度が低くなるに従い薄くなることが分かる。

さらに、熱処理温度が３２０℃未満であると、Ｎｉ膜とｐ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率が、Ｎｉ膜とｎ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率よりも低くなる。このＮｉ膜とｐ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率とＮｉ膜とｎ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率との違いから、Ｎｉ膜とｎ^＋型シリコン領域とを反応させたときのｎ^＋型シリコン領域の表面上（ｎ^＋型シリコン領域の上層部）に形成されるニッケルシリサイド層の厚さよりも、Ｎｉ膜とｐ^＋型シリコン領域とを反応させたときのｐ^＋型シリコン領域の表面上（ｐ^＋型シリコン領域の上層部）に形成されるニッケルシリサイド層の厚さの方が薄くなることが分かる。

図１５は、前記図１４に示された熱処理によりＮｉ膜とｎ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率と、熱処理によりＮｉ膜とｐ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率との差を示すグラフ図である。

熱処理によりＮｉ膜とｎ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率と熱処理によりＮｉ膜とｐ^＋型シリコン領域とを反応させたときのＮｉ膜の反応率との差は、熱処理温度が２９０℃において最も大きく、約４５％である。熱処理温度が２９０℃よりも高い温度範囲では、熱処理温度が高くなるに従って、その反応率の差は減少するが、熱処理温度が３１０℃では約２０％の反応率の差がある。また、熱処理温度が２９０℃よりも低い温度範囲では、熱処理温度が低くなるに従って、その反応率の差は減少するが、熱処理温度が２７０℃では約２２％の反応率の差がある。

図１３から図１５に示されたデータから、２６０℃以上、３２０℃未満の温度範囲の熱処理によりＮｉ膜とｎ^＋型シリコン領域およびＮｉ膜とｐ^＋型シリコン領域とを反応させると、ｐ^＋型シリコン領域の表面上（ｐ^＋型シリコン領域の上層部）には、ｎ^＋型シリコン領域の表面上（ｎ^＋型シリコン領域の上層部）に形成されるＮｉ_２Ｓｉ相のニッケルシリサイド層よりも薄いＮｉ_２Ｓｉ相のニッケルシリサイド層が形成されると考えられる。例えば半導体基板にｐ^＋型シリコン領域およびｎ^＋型シリコン領域を形成し、その上にＮｉ膜を１０ｎｍ程度およびＴｉＮ膜を１５ｎｍ程度形成してから、熱処理温度が３１０℃、熱処理時間が３０秒の熱処理によりＮｉ膜とｐ^＋型シリコン領域およびｎ^＋型シリコン領域とを反応させると、ｎ^＋型シリコン領域の表面上（ｎ^＋型シリコン領域の上層部）には、厚さ１５ｎｍ（反応率を１００％とする）のＮｉ_２Ｓｉ相のニッケルシリサイド層が形成され、ｐ^＋型シリコン領域の表面上（ｐ^＋型シリコン領域の上層部）には、厚さ１２ｎｍ（反応率を８０％とする）のＮｉ_２Ｓｉ相のニッケルシリサイド層が形成される（第１の熱処理における反応率が１００％の場合、Ｎｉ_２Ｓｉ膜の厚さはＮｉ膜の厚さの約１．５倍となる）。

このように、金属膜１２を構成する金属元素Ｍとｐ^＋型半導体領域１０ｂのＳｉとを反応させたときの金属膜１２の反応率が金属膜１２を構成する金属元素Ｍとｎ^＋型半導体領域９ｂのＳｉとを反応させたときの金属膜の反応率よりも低い温度（金属膜１２がＮｉ膜の場合は２６０℃以上、３２０℃未満）でステップＳ３の第１の熱処理を行うことにより、ステップＳ３の第１の熱処理の段階におけるｐ^＋型半導体領域１０ｂの表面上（ｐ^＋型半導体領域１０ｂの上層部）に形成される金属シリサイド層（Ｍ_２Ｓｉ）４１の厚さ（前述した第２の厚さ）を、ステップＳ３の第１の熱処理の段階におけるｎ^＋型半導体領域９ｂの表面上（ｎ^＋型半導体領域９ｂの上層部）に形成される金属シリサイド層（Ｍ_２Ｓｉ）４１の厚さ（前述した第１の厚さ）よりも薄くすることができる。

なお、本実施の形態１および以下の実施の形態２では、金属膜１２を構成する金属元素を化学式ではＭ、カタカナ表記では「メタル」と表記している。例えば金属膜１２がＮｉ膜である場合は、上記Ｍ（金属膜１２を構成する金属元素Ｍ）はＮｉであり、上記ＭＳｉ（メタルモノシリサイド）はＮｉＳｉ（ニッケルモノシリサイド）であり、上記Ｍ_２Ｓｉ（ダイメタルシリサイド）はＮｉ_２Ｓｉ（ダイニッケルシリサイド）であり、上記ＭＳｉ_２（メタルダイシリサイド）はＮｉＳｉ_２（ニッケルダイシリサイド）である。また、例えば金属膜１２が、Ｎｉが９９原子％でＰｔが１原子％のＮｉ−Ｐｔ合金膜の場合は、上記Ｍ（金属膜１２を構成する金属元素Ｍ）はＮｉおよびＰｔ(但しＮｉとＰｔの組成比を勘案すると上記ＭはＮｉ_０．９９Ｐｔ_０．０１)であり、上記ＭＳｉはＮｉ_０．９９Ｐｔ_０．０１Ｓｉであり、上記Ｍ_２Ｓｉは（Ｎｉ_０．９９Ｐｔ_０．０１）_２Ｓｉであり、上記ＭＳｉ_２はＮｉ_０．９９Ｐｔ_０．０１Ｓｉ_２である。また、例えば金属膜１２が、Ｎｉが９８原子％でＰｄが２原子％のＮｉ−Ｐｄ合金膜の場合、上記Ｍ（金属膜１２を構成する金属元素Ｍ）はＮｉおよびＰｄ(但しＮｉとＰｄの組成比を勘案すると上記ＭはＮｉ_０．９８Ｐｄ_０．０２)であり、上記ＭＳｉはＮｉ_０．９８Ｐｄ_０．０２Ｓｉであり、上記Ｍ_２Ｓｉは（Ｎｉ_０．９８Ｐｄ_０．０２）_２Ｓｉであり、上記ＭＳｉ_２はＮｉ_０．９８Ｐｄ_０．０２Ｓｉ_２である。金属膜１２が他の組成の合金膜の場合も、同様に考えることができる。

次に、ウェット洗浄処理を行うことにより、バリア膜１３と、未反応の金属膜１２を構成する金属元素Ｍ（すなわちゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂまたはｐ^＋型半導体領域１０ｂと反応しなかった金属膜１２を構成する金属元素Ｍ）とを除去する（図７のステップＳ４）。この際、ゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面上に金属シリサイド層４１を残存させる。ステップＳ４のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。

次に、半導体基板１に第２の熱処理を施す（図７のステップＳ５）。ステップＳ５の第２の熱処理は、不活性ガス（例えばＡｒガスまたはＨｅガス）またはＮ_２ガス雰囲気で満たされた常圧下で行うことが好ましい。また、ステップＳ５の第２の熱処理は、上記ステップＳ３の第１の熱処理の熱処理温度よりも高い熱処理温度で行う。金属膜１２がＮｉ膜であった場合には、ステップＳ５の第２の熱処理は、例えば５５０℃程度とすることができる。例えば不活性ガス（例えばＡｒガスまたはＨｅガス）またはＮ_２ガス雰囲気で満たされた常圧下で半導体基板１にＲＴＡ法を用いて温度５５０℃程度の熱処理を３０秒程度施すことにより、ステップＳ５の第２の熱処理を行うことができる。ステップＳ５の第２の熱処理を行うことにより、ステップＳ３の第１の熱処理で形成されたＭ_２Ｓｉ相の金属シリサイド層４１は、ＭＳｉ相に変わり、金属元素ＭとＳｉとの組成比が１：１の化学量論比により近い、安定な金属シリサイド層４１ａが形成される。なお、ＭＳｉ相は、Ｍ_２Ｓｉ相およびＭＳｉ_２相よりも低抵抗率であり、ステップＳ５以降も（半導体装置の製造終了まで）金属シリサイド層４１ａは低抵抗のＭＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層４１ａは低抵抗のＭＳｉ相となっている。

また、ステップＳ５の第２の熱処理により、Ｍ_２Ｓｉ相の金属シリサイド層４１からＭＳｉ相の金属シリサイド層４１ａへ変わると膜厚も増加する。しかし、ｎ^＋型半導体領域９ｂの表面上（ｎ^＋型半導体領域９ｂの上層部）に形成された金属シリサイド層（Ｍ_２Ｓｉ相）４１が金属シリサイド層（ＭＳｉ相）４１ａへ変わる際の膜厚の増加率と、ｐ^＋型半導体領域１０ｂの表面上（ｐ^＋型半導体領域１０ｂの上層部）に形成された金属シリサイド層（Ｍ_２Ｓｉ相）４１が金属シリサイド層（ＭＳｉ相）４１ａへ変わる際の膜厚の増加率とは同じである。従って、ステップＳ３の第１の熱処理の段階におけるｎ^＋型半導体領域９ｂの表面上（ｎ^＋型半導体領域９ｂの上層部）に形成された金属シリサイド層（Ｍ_２Ｓｉ相）４１の厚さと、ステップＳ３の第１の熱処理の段階におけるｐ^＋型半導体領域１０ｂの表面上（ｐ^＋型半導体領域１０ｂの上層部）に形成された金属シリサイド層（Ｍ_２Ｓｉ相）４１の厚さとの比を維持して、ステップＳ５の第２の熱処理によりｐ^＋型半導体領域１０ｂの表面上（ｐ^＋型半導体領域１０ｂの上層部）およびｎ^＋型半導体領域９ｂの表面上（ｎ^＋型半導体領域９ｂの上層部）に金属シリサイド層４１ａが形成される。

例えば半導体基板にｐ^＋型シリコン領域およびｎ^＋型シリコン領域を形成し、その上にＮｉ膜を１０ｎｍ程度およびＴｉＮ膜を１５ｎｍ程度形成してから、熱処理温度が３１０℃、熱処理時間が３０秒の第１の熱処理によりＮｉ膜とｐ^＋型シリコン領域およびｎ^＋型シリコン領域とを反応させると、ｎ^＋型シリコン領域の表面上（ｎ^＋型シリコン領域の上層部）には、厚さ１５ｎｍ（反応率を１００％とする）のＮｉ_２Ｓｉ相のニッケルシリサイド層が形成され、ｐ^＋型シリコン領域の表面上（ｐ^＋型シリコン領域の上層部）には、厚さ１２ｎｍ（反応率を８０％とする）のＮｉ_２Ｓｉ相のニッケルシリサイド層が形成される。それから、ウェット洗浄処理を行うことにより、ＴｉＮ膜および未反応のＮｉを除去した後、熱処理温度が５５０℃、熱処理時間が３０秒の第２の熱処理を行うと、ｎ^＋型シリコン領域の表面上（ｎ^＋型シリコン領域の上層部）には、厚さ２１ｎｍ（第１の熱処理における反応率が１００％の場合、ＮｉＳｉ膜の厚さはＮｉ膜の厚さの約２．１倍となる）のＮｉＳｉ相のニッケルシリサイド層が形成され、ｐ^＋型シリコン領域の表面上（ｐ^＋型シリコン領域の上層部）には、厚さ１６．８ｎｍのＮｉＳｉ相のニッケルシリサイド層が形成される。

図１６は、本実施の形態１のステップＳ１からＳ５に従って形成したニッケルシリサイド層（図１６のグラフで「本実施の形態１」として示されている）と比較例のステップに従って形成したニッケルシリサイド層（図１６のグラフで「比較例」として示されている）のリーク電流の分布（ばらつき）を示すグラフである。図１６のグラフの横軸はリーク電流に対応し、図１６のグラフの縦軸は、確率分布に対応する。比較例のステップは、本実施の形態１のステップＳ１からＳ５のうち、ステップＳ３の第１の温度を３２０℃とするものである。

図１６に示されるように、上記比較例のステップに従って形成したニッケルシリサイド層に比べて、本実施の形態１のステップＳ１からＳ５に従って形成したニッケルシリサイド層の方が、ニッケルシリサイド層のリーク電流のばらつきが小さい。これは、比較例では、ｐ^＋型シリサイド領域の表面上（ｐ^＋型シリサイド領域の上層部）およびｎ^＋型シリサイド領域の表面上（ｎ^＋型シリサイド領域の上層部）には、ほぼ同じ厚さのニッケルシリサイド層が形成される。しかし、ｐ^＋型シリサイド領域の方がｎ^＋型シリサイド領域よりもＮｉが拡散しやすいため、ｐ^＋型シリサイド領域の表面上（ｐ^＋型シリサイド領域の上層部）に形成されるニッケルシリサイド層が異常成長しやすい。このため、同じ厚さのニッケルシリサイド層が形成されているにもかかわらず、ｐ^＋型シリサイド領域の方が、ｎ^＋型シリサイド領域よりも接合リーク電流にばらつきが生じやすい。

これに対して、本実施の形態１では、ｐ^＋型シリサイド領域の表面上（ｐ^＋型シリサイド領域の上層部）に形成されるニッケルシリサイド層の厚さが、ｎ^＋型シリサイド領域の表面上（ｎ^＋型シリサイド領域の上層部）に形成されるニッケルシリサイド層の厚さよりも薄く形成されるので、ｐ^＋型シリサイド領域における接合リーク電流のばらつきを低減することができる。

本実施の形態１では、ステップＳ１で形成される金属膜１２の膜厚（堆積膜厚、半導体基板１の主面に垂直な方向の厚み）は、４から３３ｎｍであることが好ましい。金属膜１２が薄すぎると金属シリサイド層４１ａの厚みが薄くなりすぎて抵抗が増大する。金属シリサイド層４１ａの厚さは、設計から要求される金属シリサイド層４１ａのシート抵抗とシリサイド材料の比抵抗とから求められ、金属膜１２がＮｉ膜の場合は、８．４ｎｍ以上の厚さのニッケルシリサイド層（ＮｉＳｉ相）が必要とされることから、Ｎｉ膜の下限膜厚は４ｎｍとなる。また、金属膜１２が厚すぎると金属シリサイド層４１ａの厚みが厚く成りすぎて、リーク電流の増加を招く可能性があり、また、ＭＩＳの微細化にも不利となる。金属膜１２がＮｉ膜の場合は、ニッケルシリサイド層（ＮｉＳｉ相）の厚さを２１ｎｍ以下とする必要があり、ステップＳ３の第１の熱処理の下限温度（２６０℃）での反応率が３０％であることから、Ｎｉ膜の上限膜厚は３３ｎｍとなる。

サリサイド技術により、ｎＭＩＳ（Ｑｎ）のゲート電極８ａおよびソース・ドレイン（ここではｎ^＋型半導体領域９ｂ）の表面と、ｐＭＩＳ（Ｑｐ）のゲート電極８ｂおよびソース・ドレイン（ここではｐ^＋型半導体領域１０ｂ）の表面とに、低抵抗の金属シリサイド層４１ａを形成した後は、配線を形成する。この配線の形成工程について、図１７から図１９を用いて説明する。図１７から図１９は、図１２に続く半導体装置の製造工程中における要部断面図である。

図１７に示されるように、半導体基板１の主面上に絶縁膜４２を形成する。すなわち、ゲート電極８ａ，８ｂを覆うように、金属シリサイド層４１ａ上を含む半導体基板１上に絶縁膜４２を形成する。絶縁膜４２は、例えば窒化シリコン膜からなり、４５０℃程度のプラズマＣＶＤ法などにより形成することができる。それから、絶縁膜４２上に絶縁膜４２よりも厚い絶縁膜４３を形成する。絶縁膜４３は、例えばＯ_３−ＴＥＯＳ酸化膜のような酸化シリコン膜などからなる。これにより、絶縁膜４２，４３からなる層間絶縁膜が形成される。その後、絶縁膜４３の表面をＣＭＰ法により研磨するなどして、絶縁膜４３の上面を平坦化する。下地段差に起因して絶縁膜４２の表面に凹凸形状が形成されていても、絶縁膜４３の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。

次に、図１８に示されるように、絶縁膜４３上に形成したフォトレジスト膜をマスクとして用いて、絶縁膜４３，４２をドライエッチングすることにより、絶縁膜４２，４３にコンタクトホール（貫通孔、孔）４４を形成する。この際、まず絶縁膜４２に比較して絶縁膜４３がエッチングされやすい条件で絶縁膜４３のドライエッチングを行い、絶縁膜４２をエッチングストッパ膜として機能させることで、絶縁膜４３にコンタクトホール４４を形成してから、絶縁膜４３に比較して絶縁膜４２がエッチングされやすい条件でコンタクトホール４４の底部の絶縁膜４２をドライエッチングして除去する。コンタクトホール４４の底部では、半導体基板１の主面の一部、例えばｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面上の金属シリサイド層４１ａの一部、ゲート電極８ａ，８ｂの表面上の金属シリサイド層４１ａの一部などが露出される。

次に、コンタクトホール４４内に、Ｗ（タングステン）などからなるプラグ（接続用導体部）４５を形成する。プラグ４５を形成するには、例えばコンタクトホール４４の内部（底部および側壁上）を含む絶縁膜４３上にバリア導体膜４５ａ（例えばＴｉＮ膜またはＴｉ膜とＴｉＮ膜との積層膜）を４５０℃程度のプラズマＣＶＤ法などにより形成する。それから、Ｗ膜などからなる主導体膜４５ｂをＣＶＤ法などによってバリア導体膜４５ａ上にコンタクトホール４４を埋めるように形成し、絶縁膜４３上の不要な主導体膜４５ｂおよびバリア導体膜４５ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグ４５を形成することができる。ゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂまたはｐ^＋型半導体領域１０ｂ上に形成されたプラグ４５は、その底部でゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂまたはｐ^＋型半導体領域１０ｂの表面上の金属シリサイド層４１ａと接して、電気的に接続される。

次に、図１９に示されるように、プラグ４５が埋め込まれた絶縁膜４３上に、第１層配線として、例えばタングステンなどからなる配線４６を形成する。配線４６は、絶縁膜４３上にＷ膜などの導体膜を形成し、この導体膜をフォトリソグラフィ法およびドライエッチング法によってパターニングすることにより形成することができる。配線４６は、プラグ４５を介してｎＭＩＳ（Ｑｎ）およびｐＭＩＳ（Ｑｐ）のソースまたはドレイン用のｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂやゲート電極８ａ，８ｂと電気的に接続されている。配線４６は、Ｗ膜に限定されず種々変更可能であり、例えばＡｌ（アルミニウム）膜またはＡｌ合金膜などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にＴｉ膜やＴｉＮ膜などのような金属膜を形成した積層金属膜により形成しても良い。また、配線４６をダマシン法により形成した埋込配線（例えば埋込銅配線）とすることもできる。

次に、絶縁膜４３上に、配線４６を覆うように、絶縁膜４７が形成される。その後、コンタクトホール４４と同様にして、絶縁膜４７に配線４６の一部を露出するビアまたはスルーホールが形成され、プラグ４５や配線４６と同様にして、スルーホールを埋めるプラグや、プラグを介して配線４６に電気的に接続する第２層配線が形成されるが、ここでは図示およびその説明は省略する。第２層配線以降はダマシン法により形成した埋込配線（例えば埋込銅配線）とすることもできる。

すなわち、図７のステップＳ５の第２の熱処理よりも後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）で、半導体基板１の温度がステップＳ５の第２の熱処理の熱処理温度よりも高い温度にならないようにする。これにより、ステップＳ５よりも後の工程での熱印加（例えば種々の絶縁膜や導体膜の成膜工程）によって金属シリサイド層（ＭＳｉ相）４１ａを構成する金属元素Ｍが半導体基板１（ゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂ）中に拡散してｎＭＩＳ（Ｑｎ）およびｐＭＩＳ（Ｑｐ）の特性変動を招くのを防止することができる。

このように、本実施の形態１によれば、ｎＭＩＳ（Ｑｎ）のゲート電極８ａおよびｐＭＩＳ（Ｑｐ）のゲート電極８ｂの表面上、ならびにｎＭＩＳ（Ｑｎ）のソース・ドレイン用のｎ^＋型半導体領域９ｂの表面上に形成される金属シリサイド層４１ａの厚さを変えることなく、ｐＭＩＳ（Ｑｐ）のソース・ドレイン用のｐ^＋型半導体領域１０ｂの表面上に形成される金属シリサイド層４１ａの厚さのみを薄く形成することができるので、ｎＭＩＳ（Ｑｎ）のゲート電極８ａおよびｐＭＩＳ（Ｑｐ）のゲート電極８ｂの抵抗値の増加、およびｎＭＩＳ（Ｑｎ）のソース・ドレイン用のｎ^＋型半導体領域９ｂの接合リーク電流や抵抗の増加を招くことなく、ｐＭＩＳ（Ｑｐ）のソース・ドレイン用のｐ^＋型半導体領域１０ｂの接合リーク電流のばらつきを低減することができる。従って、ｐＭＩＳ（Ｑｐ）の特性の変動を防止することができて、半導体装置の性能を向上させることができる。

なお、本実施の形態１では、金属膜１２を構成する金属元素Ｍ（例えばＮｉ）がソースまたはドレイン用の半導体領域（ここではｎ^＋型半導体領域９ｂ、ｐ^＋型半導体領域１０ｂ）に拡散してＭＳｉからなる金属シリサイド層４１ａを形成する。このため、半導体基板１は、Ｓｉ含有材料により構成されていることが好ましく、例えば単結晶Ｓｉ、不純物をドープしたＳｉ、多結晶Ｓｉ、アモルファスＳｉ、Ｓｉ_ｘＧｅ_１−ｘ（シリコンゲルマニウム、ここで０＜ｘ＜１）またはカーボンドープシリコン（Ｓｉ_ｘＣ_1-ｘ、ここで０．５＜ｘ＜１）などにより構成することができるが、単結晶シリコンであれば最も好ましい。また、ＳＯＩ基板のように、絶縁基板上にＳｉ含有材料層を形成したものを半導体基板１に用いることもできる。これは、以下の実施の形態２についても同様である。

（実施の形態２）
図２０は、本実施の形態２による半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図７に対応するものである。図２０には、上記図５の構造が得られた後、サリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図２１から図２４は、本実施の形態２による半導体装置の製造工程中における要部断面図である。

本実施の形態２による半導体装置の製造工程は、上記ステップＳ４でウェット洗浄処理を行うことによりバリア膜１３と、未反応の金属膜１２とを除去する工程までは、上記実施の形態１と同様であるので、ここではその説明を省略し、上記ステップＳ４に続く工程について説明する。

上記実施の形態１と同様にして上記ステップＳ４までの工程を行って、上記図１２にほぼ相当する図２１の構造を得た後、図２２に示されるように、金属シリサイド層４１上を含む半導体基板１上にバリア膜（第２バリア膜、応力制御膜、キャップ膜）１３ａを堆積する（図２０のステップＳ１１）。

次に、上記実施の形態１と同様のステップＳ５の第２の熱処理を行う。本実施の形態２では、ステップＳ５の第２の熱処理は、バリア膜１３ａが形成されている状態で行われるが、ステップＳ５の第２の熱処理の条件や役割については上記実施の形態１と同様である。

本実施の形態２でも、ステップＳ５の第２の熱処理は、ステップＳ３の第１の熱処理の熱処理温度よりも高い熱処理温度で行い、例えば金属膜１２がＮｉの場合には５５０℃程度とすることができる。また、上記実施の形態１と同様に、本実施の形態２においても、ステップＳ５の第２の熱処理の後は、半導体装置の製造終了（例えば半導体基板１を切断して半導体チップに個片化する）まで、ステップＳ５の第２の熱処理の熱処理温度よりも高い温度に半導体基板１がならないようにする。

ステップＳ５の第２の熱処理の後、ウェット洗浄処理などを行うことにより、図２３に示されるように、バリア膜１３ａを除去する（図２０のステップＳ１２）。この際、ゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面上に金属シリサイド層４１ｂを残存させる。ステップＳ１２のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。

それ以降の工程は、上記実施の形態１と同様である。すなわち、上記実施の形態１と同様にして、図２４に示されるように、絶縁膜４２および絶縁膜４３を形成し、絶縁膜４３，４２にコンタクトホール４４を形成し、コンタクトホール４４内にプラグ４５を形成し、プラグ４５が埋め込まれた絶縁膜４３上に配線４６および絶縁膜４７を形成する。

バリア膜１３ａは、バリア膜１３と同様に、応力制御膜（半導体基板の活性領域の応力を制御する膜）および酸素の透過を防止する膜として機能し、半導体基板１に働く応力の制御や金属膜１２の酸化防止などのために金属膜１２上に設けられる。このため、バリア膜１３と同様の膜を、バリア膜１３ａとして用いることができ、好ましくは、ＴｉＮ膜またはＴｉ膜を用いることができる。

本発明者らは、サリサイド技術によりニッケルシリサイド層を形成する製造過程において、ニッケルシリサイド層からＮｉＳｉ_２がＭＩＳのチャネル部に異常成長し易いことを見いだした。このようなＮｉＳｉ_２の異常成長の発生は、本発明者の実験（半導体装置の断面観察および断面の組成分析など）により確認された。そして、ニッケルシリサイド層からチャネル部にＮｉＳｉ_２が異常成長していると、ＭＩＳのソース・ドレイン間のリーク電流の増大を招いたり、ソース・ドレイン領域の拡散抵抗の増大を招いたりすることも分かった。

そこで、ニッケルシリサイド層からチャネル部にＮｉＳｉ_２が異常成長する原因を調べたところ、主に次の２つに起因していることが分かった。第１の原因は、ニッケルシリサイド層の形成時にシリコン領域（Ｎｉが拡散し得るシリコン領域）に圧縮応力が働いていることである。第２の原因は、ニッケルシリサイド層の形成時に表面に酸素が存在することである。第１の原因と第２の原因では、第１の原因の方が影響は大きい。

ＭＩＳは素子分離領域４で規定された半導体基板１の活性領域に形成されるが、第１の原因のように、ＭＩＳを形成する活性領域に圧縮応力が生じている状態で、Ｎｉが拡散（移動）する反応を伴う熱処理を行うと、圧縮応力がＮｉの異常拡散を助長し、ニッケルシリサイド層からチャネル部へのＮｉＳｉ_２の異常成長が生じ易くなる。これは、半導体基板１に圧縮応力が働くと半導体基板１（活性領域）を構成するＳｉの格子間隔が小さくなり、Ｓｉより格子間隔の小さいＮｉＳｉ_２の格子間隔に近づくことで、ＮｉとＳｉの格子間での置換が生じやすくなるためであると考えられる。また、第２の原因のように酸素が存在していると、酸素に起因した欠陥が増えて、ＮｉＳｉ_２の異常成長を促進する。これは、生じた欠陥を通してＮｉが拡散しやすくなるためであると考えられる。

本実施の形態１、２の場合のように、半導体基板１に形成した溝４ａ内を絶縁体材料（絶縁膜４ｂ，４ｃ）で埋め込むことで素子分離領域４を形成した場合、すなわち、ＳＴＩ法により素子分離領域４を形成した場合、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離領域を形成した場合に比べて、素子分離領域４の間の活性領域に作用する圧縮応力が大きくなる。これは、半導体基板１に形成した溝４ａの側壁が活性領域側を押すような圧縮応力が素子分離領域４の間の活性領域に作用するためである。また、特に、溝４ａ内を埋める素子分離領域４用の絶縁体材料（ここでは絶縁膜４ｃ）がプラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）により成膜された絶縁膜（例えば酸化シリコン膜）の場合には、Ｏ_３−ＴＥＯＳ酸化膜（熱ＣＶＤ法で形成された絶縁膜）の場合などに比べて、焼き締め時の収縮が少ないため、ＭＩＳを形成する活性領域に素子分離領域４により働く圧縮応力が大きくなる。

本実施の形態２では、素子分離領域４に起因した圧縮応力（ＭＩＳを形成する活性領域に素子分離領域４が作用させている圧縮応力）を、半導体基板１に引張応力を生じさせるバリア膜１３ａによって相殺した状態でステップＳ５の第２の熱処理を行って金属シリサイド層４１ｂを安定化させる。これにより、ステップＳ５の第２の熱処理中の金属シリサイド層４１，４１ｂからチャネル部へのＭＳｉ_２の異常成長を圧縮応力が促進するのを防止できる。従って、本実施の形態２では、上記実施の形態１の効果を得られるのに加えて、ステップＳ５の第２の熱処理中の金属シリサイド層４１，４１ｂからチャネル部へのＭＳｉ_２の異常成長を防止できる。従って、半導体装置の性能や信頼性をさらに向上させることができる。

本実施の形態２では、ステップＳ３の第１の熱処理工程を行い、それからステップＳ４のウェット洗浄処理工程を行った後、ステップＳ１１で金属シリサイド層４１上を含む半導体基板１上にバリア膜１３ａを形成しているが、バリア膜１３ａを形成する前に、ステップＳ１のドライクリーニング処理と同様のドライクリーニング処理を行ってもよい。金属シリサイド層４１の表面に自然酸化膜がある状態でバリア膜１３ａを形成し、ステップＳ５の第２の熱処理を行うと、自然酸化膜に含まれる酸素が金属シリサイド層４１の中に取り込まれてしまう。この状態で、ステップＳ５の第２の熱処理を行うと、金属シリサイド層４１の抵抗値が高くなる、抵抗値のばらつきが大きくなるなどの不具合が生じる。このため、ステップＳ１１のバリア膜１３ａを形成する前に、金属シリサイド層４１の表面の自然酸化膜を除去することが好ましい。従って、ステップＳ４のウェット洗浄処理工程を行った後、ドライクリーニング処理工程を行い、自然酸化膜を除去した状態で、ステップＳ１１のバリア膜１３ａの堆積工程を行ってもよい。

また、ステップＳ１１のバリア膜１３ａの堆積工程で、バリア膜１３ａの下層にＴｉ膜を形成することもできる。Ｔｉ膜は酸素を取り込み易い性質を有することから、ステップＳ４のウェット洗浄処理の後に、金属シリサイド層４１の表面に自然酸化膜が形成されていても、Ｔｉ膜がこの自然酸化膜に含まれる酸素を取り込むことにより、自然酸化膜を除去することができる。従って、ステップＳ１１のバリア膜１３ａの堆積工程では、まず、金属シリサイド層４１上を含む半導体基板１上にＴｉ膜を堆積し、その後、バリア膜１３ａを堆積してもよい。なお、前述したステップＳ４のウェット洗浄処理工程とステップＳ１１のバリア膜１３ａの堆積工程との間に、前述したドライクリーニング処理工程を行い、さらに、バリア膜１３ａの下にチタン膜を堆積してもよい。これにより、ステップＳ３の第１の熱処理工程およびステップＳ４のウェット洗浄処理工程により、ゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂ、ｐ^＋型半導体領域１０ｂの表面に形成された金属シリサイド層４１の表面の自然酸化膜を的確に除去することができて、ステップＳ５の第２の熱処理により形成される金属シリサイド層４１の抵抗値が高くなる、抵抗値のばらつきが大きくなるなどの不具合を防止することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効である。

本発明の実施の形態１による半導体装置の製造工程を示す要部断面図である。 図１に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図２に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図３に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図４に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図５に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 本発明の実施の形態１による半導体装置の製造工程の一部を示す製造プロセスフロー図である。 本発明の実施の形態１によるシリサイド材料の成膜装置の概略平面図である。 本発明の実施の形態１によるシリサイド材料の成膜工程図である。 本発明の実施の形態１によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図である。 （ａ）、（ｂ）および（ｃ）は、それぞれ本発明の実施の形態１によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図である。 図６に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 本発明の実施の形態１によるニッケルシリサイド層のシート抵抗の熱処理温度依存性を示すグラフ図である。 本発明の実施の形態１によるｎ^＋型シリコン領域とＮｉ膜との反応率およびｐ^＋型シリコン領域とＮｉ膜との反応率の熱処理温度依存性を示すグラフ図である。 本発明の実施の形態１によるｎ^＋型シリコン領域とＮｉ膜との反応率と、ｐ^＋型シリコン領域とＮｉ膜との反応率との差の熱処理温度依存性を示すグラフ図である。 本発明の実施の形態１によるニッケルシリサイド層のリーク電流の分布を示すグラフ図である。 図１２に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図１７に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図１８に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 本発明の実施の形態２による半導体装置の製造工程の一部を示す製造プロセスフロー図である。 本発明の実施の形態２による半導体装置の製造工程を示す要部断面図である。 図２１に続く半導体装置の製造工程中の図２１と同じ箇所の要部断面図である。 図２２に続く半導体装置の製造工程中の図２１と同じ箇所の要部断面図である。 図２３に続く半導体装置の製造工程中の図２１と同じ箇所の要部断面図である。

符号の説明

１ 半導体基板
２、３ 絶縁膜
４ 素子分離領域
４ａ 溝
４ｂ、４ｃ 絶縁膜
５ ｐ型ウエル
６ ｎ型ウエル
７ ゲート絶縁膜
８ シリコン膜
８ａ，８ｂ ゲート電極
９ａ ｎ⁻型半導体領域
９ｂ ｎ^＋型半導体領域
１０ａ ｐ⁻型半導体領域
１０ｂ ｐ^＋型半導体領域
１１ サイドウォール
１２ 金属膜
１３，１３ａ バリア膜
２０ 成膜装置
２１ａ 第１搬送室
２１ｂ 第２搬送室
２２ ゲートバルブ
２３ ロードロック室
２４ ロードロック室
２５，２６，２７ チャンバ
２７ａ ウエハステージ
２７ｂ ウエハリフトピン
２７ｃ，２７ＣＨ シャワーヘッド
２７ｄ リモートプラズマ発生装置
２７ｅ シーリング
２７ｆ シャドウリング
２７ｇ 排気室
２８，２９，３０，３１ チャンバ
３２ａ，３２ｂ 搬送用ロボット
４１，４１ａ，４１ｂ 金属シリサイド層
４２，４３ 絶縁膜
４４ コンタクトホール
４５ プラグ
４５ａ バリア導体膜
４５ｂ 主導体膜
４６ 配線
４７ 絶縁膜
Ｑｎ ｎチャネル型電界効果トランジスタ
Ｑｐ ｐチャネル型電界効果トランジスタ
ＳＷ 半導体ウエハ

Claims (17)

1. （ａ）半導体基板を準備する工程、
   （ｂ）前記半導体基板に素子分離領域を形成し、ｎチャネル型電界効果トランジスタを形成する活性領域とｐチャネル型電界効果トランジスタを形成する活性領域とを規定する工程、
   （ｃ）前記半導体基板上に前記ｎチャネル型電界効果トランジスタのゲート絶縁膜、および前記ｐチャネル型電界効果トランジスタのゲート絶縁膜を形成する工程、
   （ｄ）前記ｎチャネル型電界効果トランジスタのゲート絶縁膜上、および前記ｐチャネル型電界効果トランジスタのゲート絶縁膜上にそれぞれゲート電極を形成する工程、
   （ｅ）前記半導体基板に前記ｎチャネル型電界効果トランジスタのソースまたはドレイン用の半導体領域、および前記ｐチャネル型電界効果トランジスタのソースまたはドレイン用の半導体領域を形成する工程、
   （ｆ）前記ｎチャネル型電界効果トランジスタのゲート電極および半導体領域上、および前記ｐチャネル型電界効果トランジスタのゲート電極および半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
   （ｇ）前記金属膜上に第１バリア膜を形成する工程
   （ｈ）第１の熱処理を行って、前記金属膜と前記ｎチャネル型電界効果トランジスタのゲート電極または半導体領域、および前記金属膜と前記ｐチャネル型電界効果トランジスタのゲート電極または半導体領域とを反応させて金属シリサイド層を形成する工程、
   （ｉ）前記（ｈ）工程後に、前記第１バリア膜および前記金属膜を構成する金属元素を除去し、前記ｎチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上、およびｐチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上に前記金属シリサイド層を残す工程、
   （ｊ）第２の熱処理を行う工程とを有し、
   前記（ｈ）工程では、前記金属膜と前記ｐチャネル型電界効果トランジスタの半導体領域とを反応させたときの前記金属膜の反応率が、前記金属膜と前記ｎチャネル型電界効果トランジスタの半導体領域とを反応させたときの前記金属膜の反応率よりも低い温度範囲において、前記第１の熱処理が行われることを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、前記（ｈ）工程では、前記ｐチャネル型電界効果トランジスタの半導体領域の表面上に形成される前記金属シリサイド層の厚さが、前記ｎチャネル型電界効果トランジスタの半導体領域の表面上に形成される前記金属シリサイド層の厚さよりも薄いことを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、前記（ｊ）工程では、前記ｐチャネル型電界効果トランジスタの半導体領域の表面上に形成される前記金属シリサイド層の厚さが、前記ｎチャネル型電界効果トランジスタの半導体領域の表面上に形成される前記金属シリサイド層の厚さよりも薄いことを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、前記（ｈ）工程では、前記金属膜と前記ｐチャネル型電界効果トランジスタの半導体領域との反応において、前記金属膜は全て消費されずに、未反応の前記金属膜を構成する金属元素が残留することを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、前記（ｊ）工程の前記第２の熱処理の温度は、前記（ｈ）工程の前記第１の熱処理の温度よりも高いことを特徴とする半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法において、前記（ｈ）工程で形成される前記金属シリサイド層は前記金属膜を構成する金属元素のダイメタルシリサイドからなり、前記（ｊ）工程で形成される金属シリサイド層は前記金属膜を構成する金属元素のメタルモノシリサイドからなることを特徴とする半導体装置の製造方法。
7. 請求項１記載の半導体装置の製造方法において、前記金属膜はＮｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙｂ合金膜、Ｎｉ−Ｅｒ合金膜またはＰｔ膜であることを特徴とする半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法において、前記金属膜はＮｉ膜であることを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、前記（ｈ）工程の前記第１の熱処理の温度は２６０℃以上、３２０℃未満であることを特徴とする半導体装置の製造方法。
10. 請求項８記載の半導体装置の製造方法において、前記（ｆ）工程で形成される前記金属膜の厚さは４から３３ｎｍであることを特徴とする半導体装置の製造方法。
11. 請求項１記載の半導体装置の製造方法において、前記第１バリア膜は、前記第１の熱処理を行っても前記金属シリサイド層と反応しない膜であることを特徴とする半導体装置の製造方法。
12. 請求項１記載の半導体装置の製造方法において、前記第１バリア膜はＴｉ膜またはＴｉＮ膜であることを特徴とする半導体装置の製造方法。
13. 請求項１記載の半導体装置の製造方法において、前記（ｆ）工程前に、（ｆ１）前記ｎチャネル型電界効果トランジスタのゲート電極または半導体領域の表面、および前記ｐチャネル型電界効果トランジスタのゲート電極または半導体領域の表面をドライクリーニングする工程をさらに有し、前記（ｆ１）工程後、前記半導体基板を大気中にさらすことなく前記（ｆ）工程および前記（ｇ）工程が行われることを特徴とする半導体装置の製造方法。
14. 請求項１記載の半導体装置の製造方法において、前記（ｉ）工程後で前記（ｊ）工程前に、（ｊ１）前記金属シリサイド層上を含む前記半導体基板上に第２バリア膜を形成する工程をさらに有し、前記（ｊ）工程後に、（ｊ２）前記第２バリア膜を除去する工程をさらに有することを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、前記第２バリア膜は、前記第２の熱処理を行っても前記金属シリサイド層と反応しない膜であることを特徴とする半導体装置の製造方法。
16. 請求項１４記載の半導体装置の製造方法において、前記第２バリア膜はＴｉＮ膜、またはＴｉ膜を下層とするＴｉ膜とＴｉＮ膜との積層膜であることを特徴とする半導体装置の製造方法。
17. 請求項１４記載の半導体装置の製造方法において、前記（ｉ）工程後で前記（ｊ１）工程前に、（ｊ３）前記金属シリサイド層の表面をドライクリーニングする工程をさらに有することを特徴とする半導体装置の製造方法。

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