JP2009260004A - 半導体装置の製造方法 - Google Patents

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茂業 岡田
Takuya Futase
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Abstract

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート絶縁膜７、ゲート電極８ａ，８ｂ、ソース・ドレイン用のｎ＋型半導体領域９ｂ及びｐ＋型半導体領域１０ｂを形成してから、半導体基板１上に金属膜及びバリア膜を形成し、第１の熱処理を行って金属膜とゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂとを反応させることで、金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層４１を形成する。その後、バリア膜および未反応の金属膜を除去してから、第２の熱処理を行い金属シリサイド層４１を安定化させる。これ以降、半導体基板１の温度が第２の熱処理の熱処理温度よりも高温となるような処理は行わない。第２の熱処理の熱処理温度は、金属元素ＭのダイシリサイドＭＳｉ２の格子サイズと半導体基板１の格子サイズが一致する温度よりも低くする。
【選択図】図１４

Description

本発明は、半導体装置の製造方法に関し、特に、金属シリサイド層を有する半導体素子の製造に適用して有効な技術に関する。
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されている。
特開２００５−１０９５０４号公報（特許文献１）には、ゲート電極およびソース／ドレイン領域の上にメタル層を形成する段階と、Ａｒプラズマを利用して前記メタル層の表面処理を行う段階と、前記メタル層が形成されたシリコン基板を所定の温度でアニール処理してシリサイド薄膜を形成する段階とを含む半導体素子の製造方法に関する技術が記載されている。
特開２００６−２９４８６１号公報（特許文献２）には、Ｓｉ含有部分の表面を、高周波を用いたプラズマにより物理的に処理する物理的表面処理工程と、プラズマによる処理が施されたＳｉ含有部分の表面を反応性ガスにより化学的に処理する化学的表面処理工程と、化学的表面処理が施されたＳｉ含有部分上に金属含有膜を成膜する成膜工程とを具備する、Ｓｉ含有部分表面に金属含有膜を成膜する方法に関する技術が記載されている。
特開２００３−１１９５６４号公報（特許文献３）には、プラズマＣＶＤ装置のチャンバ内でＳｉ基板の表面にある自然酸化膜の除去後、該自然酸化膜が除去されたＳｉ基板を大気に晒すことなく、エッチングと成膜を最適化された同一チャンバ内で連続して自然酸化膜が除去されたＳｉ基板上に高融点金属を含む膜を成膜する技術が記載されている。
特開平７−３８１０４号公報（特許文献４）には、ソース・ドレインとなる拡散層が形成されたＳｉ基板全面にＮｉ膜および金属化合物膜を順次堆積し、続いて熱処理によりＮｉとＳｉを反応させてソース・ドレインとなる拡散層の表面にニッケルシリサイドを形成した後、未反応のＮｉと金属化合物膜とを除去することにより、ニッケルシリサイドに絶縁物を形成しないように、ニッケルシリサイドを安定に成膜する技術が開示されている。
特開２００５−１０９５０４号公報 特開２００６−２９４８６１号公報 特開２００３−１１９５６４号公報 特開平７−３８１０４号公報
本発明者の検討によれば、次のことが分かった。
ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面にサリサイドプロセスにより形成する金属シリサイド層は、微細化による低抵抗化の要求から、コバルトシリサイドよりも、ニッケルシリサイドからなることが好ましい。金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層の抵抗をより低くすることができ、ソース・ドレインの拡散抵抗や、コンタクト抵抗などをより低減できる。また、金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層を薄く形成することができ、ソース・ドレインの接合深さを浅くできるので、電界効果トランジスタの微細化に有利となる。
サリサイドプロセスで形成する金属シリサイド層がコバルトシリサイドの場合、ＣｏＳｉ相よりもＣｏＳｉ２相の方が低抵抗であるため、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面には、ＣｏＳｉ２からなる金属シリサイドを形成する必要がある。それに対して、サリサイドプロセスで形成する金属シリサイド層がニッケルシリサイドの場合、ＮｉＳｉ２相よりもＮｉＳｉ相の方が低抵抗であるため、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面には、ＮｉＳｉからなる金属シリサイド層を形成する必要がある。
コバルトシリサイド形成の場合は、Ｓｉ（シリコン）が拡散種であり、Ｃｏ膜中へＳｉが移動することによりコバルトシリサイドが形成されるのに対して、ニッケルシリサイド形成の場合は、Ｎｉ（ニッケル）が拡散種であり、シリコン領域側にＮｉ（ニッケル）が移動することによってニッケルシリサイドが形成される。
このため、熱処理の際にＮｉ（ニッケル）が過剰に拡散するなどして不要なＮｉＳｉ２部分が形成され、電界効果トランジスタ毎に金属シリサイド層の電気抵抗がばらつく可能性があることが、本発明者の検討により分かった。電界効果トランジスタの更なる性能向上のためには、電界効果トランジスタ毎の金属シリサイド層の電気抵抗のばらつきを低減し、電界効果トランジスタの特性の変動を防止することが望まれる。
また、熱処理の際にＮｉＳｉ層からチャネル部へのＮｉＳｉ２の異常成長が生じる可能性があることも、本発明者の検討により分かった。ＮｉＳｉ層からチャネル部にＮｉＳｉ２が異常成長していると、電界効果トランジスタのソース・ドレイン間のリーク電流の増大を招いたり、ソース・ドレイン領域の拡散抵抗の増大を招いたりするため、電界効果トランジスタの更なる性能向上のためには、このようなＮｉＳｉ層からチャネル部へのＮｉＳｉ２の異常成長を防止することが望まれる。
また、通常、集積回路を構成する能動素子として、ｐチャネル型電界効果トランジスタおよびｎチャネル型電界効果トランジスタが半導体基板の主面上に形成されている。本発明者らは、ｐチャネル型電界効果トランジスタのソース・ドレインおよびｎチャネル型電界効果トランジスタのソース・ドレインのそれぞれの表面にニッケルシリサイド層を形成して、電界効果トランジスタのソース・ドレインの低抵抗化を図る場合について検討した。
その結果、ｐチャネル型電界効果トランジスタのソース・ドレインでは、ニッケルシリサイド層を形成することにより接合リーク電流の増加およびばらつきが生じやすいことが明らかとなった。上記接合リーク電流の低減には、Ｓｉ基板上に堆積するＮｉ膜の厚さを薄くすることが有効ではあるが、Ｎｉ膜の厚さを薄くするとサリサイド技術により形成されるニッケルシリサイド層の厚さが薄くなり、低抵抗化の効果が得られなくなってしまう。ニッケルシリサイド層は電界効果トランジスタのゲート電極の表面にも形成されて、ゲート電極の抵抗も低減している。電界効果トランジスタのゲート電極は集積回路において配線として使用されることも多く、低抵抗のゲート電極による配線が形成されない場合には、回路動作の遅延等の問題が生じてしまう。
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
また、本発明の他の目的は、ソース・ドレインの表面に金属シリサイド層が形成された電界効果トランジスタを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置の製造方法は、半導体基板に半導体領域を形成してから、半導体基板の主面の半導体領域の表面をドライクリーニングにより清浄化し、半導体基板上に金属膜を形成し、第１の熱処理を行って前記金属膜と前記半導体領域とを反応させて前記金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層を形成してから、未反応の前記金属膜を除去し、その後、第２の熱処理を行う。そして、前記第２の熱処理の熱処理温度を、前記第１の熱処理の熱処理温度よりも高く、かつ、前記金属元素ＭのダイシリサイドＭＳｉ２の格子サイズと前記半導体基板の格子サイズとが一致する第１の温度よりも低くするものである。
また、他の代表的な実施の形態による半導体装置の製造方法は、ｎチャネル型電界効果トランジスタのゲート絶縁膜、ゲート電極およびソース・ドレイン用の半導体領域、ならびにｐチャネル型電界効果トランジスタのゲート絶縁膜、ゲート電極およびソース・ドレイン用の半導体領域が形成された半導体基板上に金属膜および第１バリア膜を順次堆積する。その後、ｐチャネル型電界効果トランジスタの半導体領域と金属膜とを反応させたときの金属膜の反応率が、ｎチャネル型電界効果トランジスタの半導体領域と金属膜とを反応させたとき金属膜の反応率よりも低くなる温度範囲において第１の熱処理を行い、ｎチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上、及びｐチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上に金属シリサイド層を形成する。それから、第１バリア膜および未反応の金属膜を構成する金属元素を除去し、ｎチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上、およびｐチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上に金属シリサイド層を残した後、第１の熱処理よりも熱処理温度が高い第２の熱処理を行うものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
また、ソース・ドレインの表面に金属シリサイド層が形成された電界効果トランジスタを有する半導体装置の信頼性を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、ドライクリーニング技術に関しては、一之瀬らの日本国特許出願第２００６−３７０４号（２００６．１．１１出願）、日本国特許出願第２００６−１２３５５号（２００６.１．２０出願）、二瀬らの日本国特許出願第２００６−１０７７８０号（２００６.４.１０出願）、二瀬らの日本国特許出願第２００７−８１１４７号（２００７．３．２７出願）に開示されている。また、サリサイド技術において、応力制御膜（半導体基板の活性領域の応力を制御する膜）および酸素の透過を防止する膜として機能し、サリサイド材料膜の上に形成されるバリア膜の効果等に関しては、二瀬らの日本国特許出願第２００７−８１１４７（２００７．３．２７出願）に開示されている。
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図８は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。次に、この半導体基板１を熱酸化してその表面に例えば厚さ１１ｎｍ程度の絶縁膜２を形成した後、その上層にＣＶＤ（Chemical Vapor Deposition）法などにより、例えば厚さ９０ｎｍ程度の絶縁膜３を堆積する。絶縁膜２は酸化シリコンなどからなり、絶縁膜３は窒化シリコン膜などからなる。それから、図２に示されるように、フォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３、絶縁膜２および半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に、例えば深さ３００ｎｍ程度の溝（素子分離用の溝）４ａを形成する。溝４ａは、素子分離用の溝であり、すなわち後述する素子分離領域４形成用の溝である。
次に、図３に示されるように、熱リン酸などを用いたウェットエッチングにより絶縁膜３を除去した後、溝４ａの内部（側壁および底部）を含む半導体基板１の主面上に、例えば厚み１０ｎｍ程度の絶縁膜４ｂを形成する。それから、半導体基板１の主面上（すなわち絶縁膜４ｂ上）に、溝４ａ内を埋めるように、絶縁膜４ｃをＣＶＤ法などにより形成（堆積）する。
絶縁膜４ｂは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜４ｂが酸窒化シリコン膜の場合には、絶縁膜４ｂ形成工程以降の熱処理によって溝４ａの側壁が酸化することによる体積膨張を防止でき、半導体基板１に働く圧縮応力を低減できる効果がある。
絶縁膜４ｃは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。絶縁膜４ｃがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合、絶縁膜４ｂは、絶縁膜４ｃを堆積する際の半導体基板１へのダメージ防止の効果がある。
次に、図４に示されるように、絶縁膜４ｃをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して、溝４ａの外部の絶縁膜４ｃを除去し、溝４ａの内部に絶縁膜４ｂ，４ｃを残すことにより、素子分離領域（素子分離）４を形成する。
それから、半導体基板１を例えば１１５０℃程度で熱処理することにより、溝４ａに埋め込んだ絶縁膜４ｃを焼き締める。焼き締め前の状態では、Ｏ３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜４ｃがＯ３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜４ｃの収縮により、半導体基板１に働く圧縮応力を低減できる効果がある。一方、絶縁膜４ｃがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜４ｃがＯ３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜４ｃの収縮が少ないため、素子分離領域４によって半導体基板１に働く圧縮応力が大きくなる。
このようにして、溝４ａ内に埋め込まれた絶縁膜４ｂ，４ｃからなる素子分離領域４が形成される。本実施の形態では、素子分離領域４は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、好ましくはＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、本実施の形態の素子分離領域４は、好ましくは、半導体基板１に形成された素子分離用の溝４ａ内に埋め込まれた絶縁体（ここでは絶縁膜４ｂ，４ｃ）からなる。後述するｎチャネル型ＭＩＳＦＥＴＱｎ（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを構成するゲート絶縁膜７、ゲート電極８ａおよびソース・ドレイン用のｎ−型半導体領域９ａおよびｎ＋型半導体領域９ｂ）は、素子分離領域４で規定された（囲まれた）活性領域に形成される。また、後述するｐチャネル型ＭＩＳＦＥＴＱｐ（すなわちｐチャネル型ＭＩＳＦＥＴＱｐを構成するゲート絶縁膜７、ゲート電極８ｂおよびソース・ドレイン用のｐ−型半導体領域１０ａおよびｐ＋型半導体領域１０ｂ）も、素子分離領域４で規定された（囲まれた）活性領域に形成される。
次に、図５に示されるように、半導体基板１の主面から所定の深さに渡ってｐ型ウエル５およびｎ型ウエル６を形成する。ｐ型ウエル５は、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエル６は、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエル５およびｎ型ウエル６の表面）上にゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
次に、半導体基板１上（すなわちｐ型ウエル５およびｎ型ウエル６のゲート絶縁膜７上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜８を形成する。シリコン膜８のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極８ａとなる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８のうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極８ｂとなる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
次に、図６に示されるように、シリコン膜８をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極８ａ，８ｂを形成する。
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極８ａは、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル５上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極８ａは、ｐ型ウエル５のゲート絶縁膜７上に形成される。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極８ｂは、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエル６上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極８ｂは、ｎ型ウエル６のゲート絶縁膜７上に形成される。ゲート電極８ａ，８ｂのゲート長は、必要に応じて変更できるが、例えば５０ｎｍ程度とすることができる。
次に、図７に示されるように、ｐ型ウエル５のゲート電極８ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域９ａを形成し、ｎ型ウエル６のゲート電極８ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域１０ａを形成する。ｎ−型半導体領域９ａおよびｐ−型半導体領域１０ａの深さ（接合深さ）は、例えば３０ｎｍ程度とすることができる。
次に、ゲート電極８ａ，８ｂの側壁上に、絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）１１を形成する。サイドウォール１１は、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
サイドウォール１１の形成後、（一対の）ｎ＋型半導体領域９ｂ（ソース、ドレイン）を、例えば、ｐ型ウエル５のゲート電極８ａおよびサイドウォール１１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより形成する。例えば、リン（Ｐ）を５×１０１５／ｃｍ２程度、ヒ素（Ａｓ）を４×１０１５／ｃｍ２程度注入して形成する。また、（一対の）ｐ＋型半導体領域１０ｂ（ソース、ドレイン）を、例えば、ｎ型ウエル６のゲート電極８ｂおよびサイドウォール１１の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成する。例えば、ホウ素（Ｂ）を４×１０１５／ｃｍ２程度注入して形成する。ｎ＋型半導体領域９ｂを先に形成しても、あるいはｐ＋型半導体領域１０ｂを先に形成してもよい。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度のスパイクアニール処理にて行うこともできる。ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。
ｎ＋型半導体領域９ｂは、ｎ−型半導体領域９ａよりも不純物濃度が高く、ｐ＋型半導体領域１０ｂは、ｐ−型半導体領域１０ａよりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）９ｂおよびｎ−型半導体領域９ａにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）１０ｂおよびｐ−型半導体領域１０ａにより形成される。従って、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ−型半導体領域９ａは、ゲート電極８ａに対して自己整合的に形成され、ｎ＋型半導体領域９ｂは、ゲート電極８ａの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。ｐ−型半導体領域１０ａは、ゲート電極８ｂに対して自己整合的に形成され、ｐ＋型半導体領域１０ｂは、ゲート電極８ｂの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。
このようにして、ｐ型ウエル５に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。また、ｎ型ウエル６に、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成される。これにより、図７の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。また、ｎ＋型半導体領域９ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域１０ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン領域（ここではｎ＋型半導体領域９ｂ）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン領域（ここではｐ＋型半導体領域１０ｂ）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層４１に対応）を形成する。以下に、この金属シリサイド層の形成工程について説明する。
図８は、図７に続く半導体装置の製造工程中における要部断面図である。図９は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図７の構造が得られた後、サリサイド（Salicide：Self Aligned Silicide）プロセスによりゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図１０はシリサイド材料（金属シリサイド層４１形成用の材料膜、ここでは金属膜１２およびバリア膜１３に対応）の成膜装置の概略平面図、図１１はシリサイド材料の成膜工程図（プロセスフロー図）、図１２はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図、図１３はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図である。図１４〜図１７は、図８に続く半導体装置の製造工程中における要部断面図である。なお、図９は、図８および図１４の工程の製造プロセスフローに対応し、図１１は図８の工程の製造プロセスフローに対応する。
上記のようにして図７の構造が得られた後、図８に示されるように、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面を露出させてから、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面（全面）上に金属膜１２を、例えばスパッタリング法を用いて形成（堆積）する（図９のステップＳ１）。すなわち、ステップＳ１では、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１上に、ゲート電極８ａ，８ｂを覆うように、金属膜１２が形成される。
それから、金属膜１２上にバリア膜（第１バリア膜、応力制御膜、酸化防止膜、キャップ膜）１３を形成（堆積）する（図９のステップＳ２）。
また、ステップＳ１（金属膜１２堆積工程）の前に、ＨＦガス、ＮＦ３ガス、ＮＨ３ガス又はＨ２ガスのうち少なくともいずれか一つを用いたドライクリーニング処理（後述する工程Ｐ２に対応）を行って、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂ及びｐ＋型半導体領域１０ｂの表面の自然酸化膜を除去した後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなく、ステップＳ１およびステップＳ２を行えば、より好ましい。
金属膜１２は、例えばニッケル（Ｎｉ）膜からなり、その厚さ（堆積膜厚）は、例えば９ｎｍ程度とすることができる。Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ-Ｙ合金膜（ＮｉとＹの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）、Ｎｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）またはＮｉ−ランタノイド合金膜（Ｎｉとランタノイドの合金膜）のようなニッケル合金膜などを金属膜１２として用いることができる。バリア膜１３は、例えば窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜からなり、その厚さ（堆積膜厚）は、例えば１５ｎｍ程度とすることができる。バリア膜１３は、応力制御膜（半導体基板の活性領域の応力を制御する膜）および酸素の透過を防止する膜として機能し、半導体基板１に働く応力の制御や金属膜１２の酸化防止などのために金属膜１２上に設けられる。以下に、金属膜１２およびバリア膜１３の好ましい形成方法の一例について説明する。
金属膜１２およびバリア膜１３の成膜には、図１０に示されるシリサイド材料の成膜装置２０が用いられる。
図１０に示されるように、成膜装置２０は、第１搬送室２１ａと第２搬送室２１ｂの２つの搬送室が配置され、第１搬送室２１ａの周囲に開閉手段であるゲートバルブ２２を介してロードロック室２３，２４および３つのチャンバ２５，２６，２７が備わり、第２搬送室２１ｂの周囲に開閉手段であるゲートバルブ２２を介して２つのチャンバ２８，２９が備わったマルチチャンバタイプである。さらに、第１搬送室２１ａと第２搬送室２１ｂとの間には２つの搬送用のチャンバ３０，３１が備わっている。第１搬送室２１ａは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ａが設けられている。同様に、第２搬送室２１ｂは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ｂが設けられている。
第１搬送室２１ａに備わるチャンバ２５，２６は相対的に高温の加熱処理を行う加熱処理用チャンバ、チャンバ２７はドライクリーニング処理（処置）用チャンバである。第２搬送室２１ｂに備わるチャンバ２８はスパッタリング法により金属膜１２（例えばニッケル膜）を成膜する成膜用チャンバ、チャンバ２９はスパッタリング法によりバリア膜１３（例えば窒化チタン膜）を成膜する成膜用チャンバである。また、バリア膜１３をプラズマＣＶＤ法で成膜する場合は、チャンバ２９はプラズマＣＶＤ法によりバリア膜１３（例えばチタン膜）を成膜する成膜用チャンバとなる。
第１搬送室２１ａと第２搬送室２１ｂとの間に備わるチャンバ３０，３１は第１搬送室２１ａと第２搬送室２１ｂとの間での半導体ウエハＳＷの受け渡しを行う受渡用チャンバであり、また半導体ウエハＳＷの冷却にも用いられる冷却用チャンバである。なお、成膜装置２０では、第１搬送室２１ａのみに備わるチャンバを３つとし、第２搬送室２１ｂのみに備わるチャンバを２つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。
まず、１枚の半導体ウエハＳＷをウエハ搬入出室３３内に設置された搬送用ロボット３６によっていずれかのフープ３４から取り出し（図１１の工程Ｐ１）、いずれかのロードロック室２３または２４へ搬入する。フープ３４は半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープ３４の容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置２０とのドッキングは、フープ３４の扉をポート３５に取り付けて、ウエハ搬入出室３３の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室２３内を真空引きした後、搬送用ロボット３２ａによって半導体ウエハＳＷを第１搬送室２１ａからドライクリーニング処理用のチャンバ２７へ真空搬送する（図１１の工程Ｐ２）。図１２にチャンバ２７の概略断面図が示されている。図１２に示されるように、チャンバ２７は主としてウエハステージ２７ａ、ウエハリフトピン２７ｂ、シャワーヘッド２７ｃおよびリモートプラズマ発生装置２７ｄによって構成される。ウエハステージ２７ａおよびウエハリフトピン２７ｂは独立した昇降機構を持ち、シャワーヘッド２７ｃと半導体ウエハＳＷとの距離および半導体ウエハＳＷとウエハステージ２７ａとの距離を任意に制御することができる。また、ウエハステージ２７ａの上方に設置されたシャワーヘッド２７ｃは常に一定温度に維持されており、その温度は例えば１８０℃である。
チャンバ２７へ半導体ウエハＳＷを搬入する時は、図１３（ａ）に示されるように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、ウエハリフトピン２７ｂ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば１６．５±１２．７ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば２５．４±１７．８ｍｍに設定される。
続いて半導体ウエハＳＷの主面上をドライクリーニング処理する時は、図１３（ｂ）に示されるように、ウエハステージ２７ａを上昇させ、ウエハリフトピン２７ｂを下降させて、ウエハステージ２７ａ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば１７．８±５．１ｍｍに設定される。
ドライクリーニング処理時には、リモートプラズマ発生装置２７ｄにおいて還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガスを励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入する。チャンバ２７内に導入されたプラズマをシャワーヘッド２７ｃを介して半導体ウエハＳＷの主面上に供給することにより、プラズマとシリコン（ゲート電極８ａ，８ｂを構成する多結晶シリコンとｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂが形成された半導体基板１を構成する単結晶シリコン）の表面に形成された自然酸化膜との間で起きる、例えば式（１）に示す還元反応によって自然酸化膜が除去される。ドライクリーニング処理時におけるプロセス条件は、例えばシャワーヘッド温度１８０℃、ＮＦ３ガス流量１４ｓｃｃｍ、ＮＨ３ガス流量７０ｓｃｃｍ、圧力４００Ｐａ、プラズマパワー３０Ｗである。
ＳｉＯ２＋２ＮＦ３＋２ＮＨ３→ （ＮＨ４）２ＳｉＦ６（ｓ）＋２Ｎ２＋２Ｈ２Ｏ 式（１）
この時、還元反応により生成された生成物（（ＮＨ４）２ＳｉＦ６）が半導体ウエハＳＷの主面上に残留する。さらに、半導体ウエハＳＷはウエハステージ２７ａ上に載せてあるだけであり、上記生成物は半導体ウエハＳＷの側面および裏面の一部にも残留する。半導体ウエハＳＷの側面および裏面の一部に残留する生成物は、半導体ウエハＳＷを他のチャンバへ搬送する場合などにおいて剥がれ、汚染や発塵の原因となる。そこで、ドライクリーニング処理（処置）に続いて、チャンバ２７内において半導体ウエハＳＷに熱処理を施すことにより、半導体ウエハＳＷの主面上に残留する生成物を除去すると同時に、半導体ウエハＳＷの側面および裏面の一部に残留する生成物を除去する。
続いて半導体ウエハＳＷを熱処理する時は、図１３（ｃ）に示されるように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、半導体ウエハＳＷを温度１８０℃に設定されたシャワーヘッド２７ｃへ近づける。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば３．８±２．６ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば５．９ｍｍ以上に設定される。
熱処理時には、シャワーヘッド２７ｃの加熱温度（１８０℃）を利用して半導体ウエハＳＷが加熱される。半導体ウエハＳＷの温度は１００から１５０℃となり、上記ドライクリーニング処理（処置）時に半導体ウエハＳＷの主面上に形成された生成物（（ＮＨ４）２ＳｉＦ６）が、例えば式（２）に示す反応によって昇華し除去される。さらに、この熱処理によって半導体ウエハＳＷの側面および裏面も加熱されて、側面および裏面の一部に残留した生成物も除去される。
（ＮＨ４）２ＳｉＦ６（ｓ） → (ＮＨ４)２ＳｉＦ６（ｇ） 式（２）
しかしながら、上記ドライクリーニング処理時に半導体ウエハＳＷに形成された生成物の組成が（ＮＨ４）２ＳｉＦ６から僅かでもずれていると、温度１００から１５０℃の熱処理では式（２）の反応が起こり難く、完全に生成物を除去することができなくなり、極微少の生成物が半導体ウエハＳＷの主面上に残留する。前述したように、半導体ウエハＳＷの主面上に微少な生成物が残留していると、その後半導体ウエハＳＷの主面上に形成される金属シリサイド層（例えばニッケルシリサイド層）の電気抵抗にばらつきが生じる。そこで、次工程において、半導体ウエハＳＷに１５０℃よりも高い温度の熱処理を施して、半導体ウエハＳＷの主面上に残留した微少の生成物を除去する。
次に、搬送用ロボット３２ａによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ２７から加熱処理用のチャンバ２５（またはチャンバ２６）へ第１搬送室２１ａを介して真空搬送し、チャンバ２５（またはチャンバ２６）に備わるステージ上に載せる（図１１の工程Ｐ３）。チャンバ２５（またはチャンバ２６）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し、１００から１５０℃の温度では昇華せずに半導体ウエハＳＷの主面上に残留した生成物を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１６５から３５０℃が考えられるが、さらに１８０から２２０℃等の２００℃を中心値とする範囲が最も好適と考えられる。
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを加熱処理用のチャンバ２５（またはチャンバ２６）から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第１搬送室２１ａを介して真空搬送し、チャンバ３０（またはチャンバ３１）に備わるステージ上に載せる（図１１の工程Ｐ４）。チャンバ３０（またはチャンバ３１）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷは冷却される。
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）から金属膜１２成膜用のチャンバ２８へ第２搬送室２１ｂを介して真空搬送する（図１１の工程Ｐ５）。チャンバ２８内を排気機構により所定の真空度、例えば１．３３×１０−６Ｐａ程度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２８内へＡｒガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ金属膜１２（例えばニッケル膜）を堆積する。この金属膜１２の堆積工程が、上記ステップＳ１（図９のステップＳ１）に対応する。金属膜１２の厚さは、例えば９ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量１３ｓｃｃｍである。
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを金属膜１２成膜用のチャンバ２８からバリア膜１３成膜用のチャンバ２９へ第２搬送室２１ｂを介して真空搬送する（図１１の工程Ｐ６）。チャンバ２９内を排気機構により所定の真空度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２９内へＡｒガスおよびＮ２ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ窒化チタン膜などからなるバリア膜１３を堆積する。このバリア膜１３の堆積工程が、上記ステップＳ２（図９のステップＳ２）に対応する。バリア膜１３の厚さは、例えば１５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量２８ｓｃｃｍ、窒素ガス流量８０ｓｃｃｍである。
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷをバリア膜１３成膜用のチャンバ２９から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第２搬送室２１ｂを介して真空搬送する（図１１の工程Ｐ７）。
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）からいずれかのロードロック室２３または２４へ真空搬出し、さらに搬送用ロボット３６によって半導体ウエハＳＷをロードロック室２３または２４からウエハ搬入出室３３を介していずれかのフープ３４へ戻す（図１１の工程Ｐ８）。
なお、上記ドライクリーニング処理では、リモートプラズマ発生装置２７ｄにおいて還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガス（プラズマ励起用のガスとしてはＡｒガスが多用されるが、その他の希ガスまたはそれらの混合ガスでもよい）を励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入して自然酸化膜を還元反応により除去した。他の形態として、プラズマを用いずに、ＨＦガスとＮＨ３ガスまたはＮＦ３ガスとＮＨ３ガス等の還元ガスをチャンバ２７内へ導入して自然酸化膜を還元反応により除去してもよい。
また、リモートプラズマ装置に限定されるものではなく、その他の特性に問題がなければ、通常のプラズマ装置を用いても問題はない。リモートプラズマは基板に損傷を与えない利点がある。
また、プラズマを用いて処理する場合は、上記ガスの組み合わせに限らず、窒素、水素、フッ素（これらの複合ラジカルを含む）のそれぞれのラジカルまたは反応種を生成するものであれば、特にこのプロセスに対して有害なものでなければ、その他のガスの組み合わせでもよい。すなわち、窒素、水素およびフッ素ラジカル生成ガス（混合ガスを含む）とプラズマ励起ガスとその他の添加ガス等との混合ガス雰囲気を適宜用いればよい。
また、還元ガス等の反応ガスは上記ガスに限らず、シリコン表面の酸化膜と比較的低温で反応して気化する反応種を生成するものであればよい。
このようにして、金属膜１２およびバリア膜１３を形成した後、半導体基板１に第１の熱処理（アニール処理）を施す（図９のステップＳ３）。ステップＳ３の第１の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガス雰囲気で満たされた常圧下で行うことが好ましい。また、金属膜１２がニッケル（Ｎｉ）膜の場合には、ステップＳ３の第１の熱処理は、４００〜５００℃で行うことが好ましい。例えば、不活性ガスまたは窒素ガス雰囲気中でＲＴＡ（Rapid Thermal Anneal）法を用いて、４１０℃程度の温度にて、１０秒以上、１分以下の熱処理を半導体基板１に施すことにより、ステップＳ３の第１の熱処理を行うことができ、金属膜１２にかかる熱量を半導体基板１の主面の全領域において均一にするため、昇温レートを低く(３℃／秒以上で１０℃／秒以下程度)設定すればより好ましい。
ステップＳ３の第１の熱処理により、図１４に示されるように、ゲート電極８ａ，８ｂを構成する多結晶シリコン膜と金属膜１２、およびｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂを構成する単結晶シリコンと金属膜１２を選択的に反応させて、金属・半導体反応層である金属シリサイド層４１を形成する。本実施の形態では、ステップＳ３の第１の熱処理により、金属膜１２を構成する金属元素Ｍのモノシリサイド（すなわちＭＳｉ）からなる金属シリサイド層４１が形成される。また、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部（上層部）と金属膜１２とが反応することにより金属シリサイド層４１が形成されるので、金属シリサイド層４１は、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各表面（上層部）に形成される。
すなわち、ステップＳ３の第１の熱処理により、金属膜１２を構成する金属元素Ｍとゲート電極８ａ，８ｂを構成する多結晶シリコンのＳｉ（シリコン）とを反応（Ｍ＋Ｓｉ→ＭＳｉ）させてゲート電極８ａ，８ｂの表面上（ゲート電極８ａ，８ｂの上層部）にＭＳｉからなる金属シリサイド層４１を形成する。また、ステップＳ３の第１の熱処理により、金属膜１２を構成する金属元素Ｍとｎ＋型半導体領域９ｂのＳｉ（シリコン）とを反応（Ｍ＋Ｓｉ→ＭＳｉ）させてｎ＋型半導体領域９ｂの表面上（ｎ＋型半導体領域９ｂの上層部）にＭＳｉからなる金属シリサイド層４１を形成する。また、ステップＳ３の第１の熱処理により、金属膜１２を構成する金属元素Ｍとｐ＋型半導体領域１０ｂのＳｉ（シリコン）とを反応（Ｍ＋Ｓｉ→ＭＳｉ）させてｐ＋型半導体領域１０ｂの表面上（ｐ＋型半導体領域１０ｂの上層部）にＭＳｉからなる金属シリサイド層４１を形成する。
このように、ステップＳ３の第１の熱処理で、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）と金属膜１２を選択的に反応させて、金属シリサイド層４１を形成するが、ステップＳ３の第１の熱処理を行った段階で金属シリサイド層４１をＭＳｉ（メタルモノシリサイド）相とし、Ｍ２Ｓｉ（ダイメタルシリサイド）相やＭＳｉ２（メタルダイシリサイド）相とはしない。ここで、ＭＳｉ（メタルモノシリサイド）は、金属膜１２を構成する金属元素Ｍのモノシリサイドであり、ＭＳｉ２（メタルダイシリサイド）は、金属膜１２を構成する金属元素Ｍのダイシリサイドである。例えば、金属膜１２がニッケル（Ｎｉ）膜であった場合は、ステップＳ３の第１の熱処理を行った段階で、金属シリサイド層４１をＮｉＳｉ（ニッケルモノシリサイド）相とし、Ｎｉ２Ｓｉ（ダイニッケルシリサイド）相やＮｉＳｉ２（ニッケルダイシリサイド）相とはしない。
なお、本実施の形態１および以下の実施の形態２〜６では、金属膜１２を構成する金属元素を化学式ではＭ、カタカナ表記では「メタル」と表記している。例えば、金属膜１２がニッケル（Ｎｉ）膜である場合は、上記Ｍ（金属膜１２を構成する金属元素Ｍ）はＮｉであり、上記ＭＳｉ（メタルモノシリサイド）はＮｉＳｉ（ニッケルモノシリサイド）であり、上記Ｍ２Ｓｉ（ダイメタルシリサイド）はＮｉ２Ｓｉ（ダイニッケルシリサイド）であり、上記ＭＳｉ２（メタルダイシリサイド）はＮｉＳｉ２（ニッケルダイシリサイド）である。金属膜１２が、Ｎｉが９８原子％でＰｔが２原子％のＮｉ−Ｐｔ合金膜（Ｎｉ０．９８Ｐｔ０．０２合金膜）の場合、上記Ｍ（金属膜１２を構成する金属元素Ｍ）はＮｉ及びＰｔ(但しＮｉとＰｔの組成比を勘案すると上記ＭはＮｉ０．９８Ｐｔ０．０２)であり、上記ＭＳｉはＮｉ０．９８Ｐｔ０．０２Ｓｉであり、上記Ｍ２Ｓｉは（Ｎｉ０．９８Ｐｔ０．０２）２Ｓｉであり、上記ＭＳｉ２はＮｉ０．９８Ｐｔ０．０２Ｓｉ２である。金属膜１２が、Ｎｉが９９原子％でＰｄが１原子％のＮｉ−Ｐｄ合金膜（Ｎｉ０．９９Ｐｔ０．０１合金膜）の場合、上記Ｍ（金属膜１２を構成する金属元素Ｍ）はＮｉ及びＰｄ(但しＮｉとＰｄの組成比を勘案すると上記ＭはＮｉ０．９９Ｐｄ０．０１)であり、上記ＭＳｉはＮｉ０．９９Ｐｄ０．０１Ｓｉであり、上記Ｍ２Ｓｉは（Ｎｉ０．９９Ｐｄ０．０１）２Ｓｉであり、上記ＭＳｉ２はＮｉ０．９９Ｐｄ０．０１Ｓｉ２である。金属膜１２が他の組成の合金膜の場合も、同様に考えることができる。
次に、ウェット洗浄処理を行うことにより、バリア膜１３と、未反応の金属膜１２（すなわちゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂと反応しなかった金属膜１２）とを除去する（図９のステップＳ４）。この際、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に金属シリサイド層４１を残存させる。ステップＳ４のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。
次に、半導体基板１に第２の熱処理（アニール処理）を施す（図９のステップＳ５）。ステップＳ５の第２の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガス雰囲気で満たされた、常圧下で行うことが好ましい。また、ステップＳ５の第２の熱処理は、上記ステップＳ３の第１の熱処理の熱処理温度よりも高い熱処理温度で行う。例えば不活性ガスまたは窒素ガス雰囲気中で半導体基板１にＲＴＡ法を用いて、１０秒以上、１分以下の熱処理を施すことにより、ステップＳ５の第２の熱処理を行うことができる。
このステップＳ５の第２の熱処理を行うことで、金属シリサイド層４１を安定化することができる。すなわち、ステップＳ３の第１の熱処理でＭＳｉ相の金属シリサイド層４１が形成され、この金属シリサイド層４１は、ステップＳ５の第２の熱処理を行っても、変わらずＭＳｉ相のままであるが、ステップＳ５の第２の熱処理を行うことで、金属シリサイド層４１内の組成がより均一化され、金属シリサイド層４１内の金属元素ＭとＳｉとの組成比が１：１の化学量論比により近くなり、金属シリサイド層４１を安定化できる。なお、ＭＳｉ相は、Ｍ２Ｓｉ相およびＭＳｉ２相よりも低抵抗率であり、ステップＳ５以降も（半導体装置の製造終了まで）金属シリサイド層４１は低抵抗のＭＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層４１は低抵抗のＭＳｉ相となっている。
ステップＳ３の第１の熱処理の熱処理温度Ｔ１よりもステップＳ５の第２の熱処理の熱処理温度Ｔ２が低いと、ステップＳ５の第２の熱処理を行っても、金属シリサイド層４１はほとんど変化せず、金属シリサイド層４１の安定化効果を見込めないため、ステップＳ５の第２の熱処理の熱処理温度Ｔ２は、ステップＳ３の第１の熱処理の熱処理温度Ｔ１よりも高く（Ｔ２＞Ｔ１）する。ステップＳ３の第１の熱処理の熱処理温度Ｔ１よりも高い熱処理温度Ｔ２で（すなわちＴ２＞Ｔ１）ステップＳ５の第２の熱処理を行うことにより、金属シリサイド層４１内の組成を均一化させ、金属シリサイド層４１内の金属元素ＭとＳｉとの組成比が１：１の化学量論比により近くなり、金属シリサイド層４１を安定化させることができる。
しかしながら、ステップＳ５の第２の熱処理の熱処理温度Ｔ２が高すぎると、ステップＳ５の第２の熱処理により、金属シリサイド層４１を構成する金属元素Ｍが過剰に拡散するなどして、金属シリサイド層４１からチャネル部にＭＳｉ２（メタルダイシリサイド）が異常成長しやすいことが、本発明者の検討により分かった。また、不要なＭＳｉ２部分が形成され、電界効果トランジスタ毎に金属シリサイド層４１の電気抵抗がばらつく可能性があることも分かった。
このため、本実施の形態では、金属膜１２を構成する金属元素ＭのダイシリサイドであるＭＳｉ２（メタルダイシリサイド）の格子サイズ（格子定数）と、半導体基板１の格子サイズ（格子定数）とが一致する温度Ｔ３（第１の温度）よりも、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を低くする（Ｔ３＞Ｔ２）。これにより、ステップＳ５の第２の熱処理を行った際に、金属シリサイド層４１からチャネル部へのＭＳｉ２（メタルダイシリサイド）の異常成長を抑制または防止することができ、また、不要なＭＳｉ２部分の形成を抑制または防止して各金属シリサイド層４１の電気抵抗のばらつきを低減できる。このことについては、後でより詳細に説明する。
このようにして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン領域（ｎ＋型半導体領域９ｂ）の表面（上層部）と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン領域（ｐ＋型半導体領域１０ｂ）の表面（上層部）とに、ＭＳｉ（メタルモノシリサイド）からなる金属シリサイド層４１が形成される。また、金属膜１２の膜厚によるが、金属膜１２の膜厚が例えば９ｎｍ程度の場合、金属シリサイド層４１の膜厚は、例えば１９ｎｍ程度である。
次に、図１５に示されるように、半導体基板１の主面上に絶縁膜４２を形成する。すなわち、ゲート電極８ａ，８ｂを覆うように、金属シリサイド層４１上を含む半導体基板１上に絶縁膜４２を形成する。絶縁膜４２は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。それから、絶縁膜４２上に絶縁膜４２よりも厚い絶縁膜４３を形成する。絶縁膜４３は例えば酸化シリコン膜などからなり、ＴＥＯＳ(Tetraethoxysilane：テトラエトキシシラン、またはTetra Ethyl Ortho Silicateとも言う)を用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。これにより、絶縁膜４２，４３からなる層間絶縁膜が形成される。その後、絶縁膜４３の表面をＣＭＰ法により研磨するなどして、絶縁膜４３の上面を平坦化する。下地段差に起因して絶縁膜４２の表面に凹凸形状が形成されていても、絶縁膜４３の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
次に、図１６に示されるように、絶縁膜４３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜４３，４２をドライエッチングすることにより、絶縁膜４２，４３にコンタクトホール（貫通孔、孔）４４を形成する。この際、まず絶縁膜４２に比較して絶縁膜４３がエッチングされやすい条件で絶縁膜４３のドライエッチングを行い、絶縁膜４２をエッチングストッパ膜として機能させることで、絶縁膜４３にコンタクトホール４４を形成してから、絶縁膜４３に比較して絶縁膜４２がエッチングされやすい条件でコンタクトホール４４の底部の絶縁膜４２をドライエッチングして除去する。コンタクトホール４４の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１の一部や、ゲート電極８ａ，８ｂの表面上の金属シリサイド層４１の一部などが露出される。
次に、コンタクトホール４４内に、タングステン（Ｗ）などからなるプラグ（接続用導体部、埋め込みプラグ、埋め込み導体部）４５を形成する。プラグ４５を形成するには、例えば、コンタクトホール４４の内部（底部および側壁上）を含む絶縁膜４３上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜４５ａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜４５ｂをＣＶＤ法などによってバリア導体膜４５ａ上にコンタクトホール４４を埋めるように形成し、絶縁膜４３上の不要な主導体膜４５ｂおよびバリア導体膜４５ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグ４５を形成することができる。ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂ上に形成されたプラグ４５は、その底部でゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１と接して、電気的に接続される。
次に、図１７に示されるように、プラグ４５が埋め込まれた絶縁膜４３上に、ストッパ絶縁膜５１および配線形成用の絶縁膜５２を順次形成する。ストッパ絶縁膜５１は絶縁膜５２への溝加工の際にエッチングストッパとなる膜であり、絶縁膜５２に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜５１は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜５２は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜５１と絶縁膜５２には次に説明する第１層目の配線が形成される。
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜５２およびストッパ絶縁膜５１の所定の領域に配線溝５３を形成した後、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜５２上）にバリア導体膜（バリアメタル膜）５４を形成する。バリア導体膜５４は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜５４上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝５３の内部を埋め込む。それから、配線溝５３以外の領域の銅めっき膜、シード層およびバリアメタル膜５４をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線５５を形成する。配線５５は、プラグ４５を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂやゲート電極８ａ，８ｂなどと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
次に、本実施の形態の効果について、より詳細に説明する。図１８は、比較例の半導体装置におけるＮｉＳｉ層１４１ｂの形成工程を示すプロセスフロー図であり、本実施の形態の図９に対応するものである。図１９〜図２１は、比較例の半導体装置の製造工程中の要部断面図である。図２２は、比較例の半導体装置の製造工程中の要部断面図であり、図２１に対応する工程段階のｎチャネル型ＭＩＳＦＥＴが形成された領域が示されている。
図１８〜図２２の比較例の半導体装置は、本実施の形態の金属シリサイド層４１に相当するＮｉＳｉ層１４１ｂが本実施の形態とは異なる工程で形成されている以外は、本実施の形態の半導体装置と同様にして製造されている。
比較例の半導体装置を製造するには、本実施の形態の上記図７に相当する構造が得られた後、図１９に示されるように、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面上にＮｉ膜１１２（本実施の形態の金属膜１２に相当するもの）を堆積（図１８のステップＳ１０１）させる。それから、Ｎｉ膜１１２上に窒化チタン膜１１３（本実施の形態のバリア膜１３に相当するもの）を堆積させる（図１８のステップＳ１０２）。その後、図２０に示されるように、ＲＴＡ法で３２０℃程度の熱処理を３０秒程度行うことで、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）とＮｉ膜１１２を選択的に反応させて、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上にＮｉ２Ｓｉ（ダイニッケルシリサイド）層１４１ａを形成する（図１８のステップＳ１０３）。
次に、ウェット洗浄処理を行うことにより、窒化チタン膜１１３と、未反応のＮｉ膜１１２とを除去（図１８のステップＳ１０４）してから、ＲＴＡ法で５５０℃程度の熱処理を３０秒程度行う（図１８のステップＳ１０５）。Ｎｉ２Ｓｉ層１４１ａと、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂのシリコン（Ｓｉ）とを、ステップＳ１０５の熱処理で更に反応させて（Ｎｉ２Ｓｉ＋Ｓｉ→２ＮｉＳｉの反応をさせて）、図２１に示されるように、Ｎｉ２Ｓｉ相より安定で低抵抗率のＮｉＳｉ相からなるＮｉＳｉ層１４１ｂをゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に形成する。すなわち、先のステップＳ１０３の熱処理で一旦Ｎｉ２Ｓｉ相（Ｎｉ２Ｓｉ層１４１ａ）を形成し、これをその後のステップＳ１０５の熱処理でＮｉＳｉ相（ＮｉＳｉ層１４１ｂ）に変化させる。その後、比較例の半導体装置でも、本実施の形態と同様に、絶縁膜４２，４３、コンタクトホール４４、プラグ４５、ストッパ絶縁膜５１、絶縁膜５２および配線５５を形成するが、ここではその図示および説明は省略する。このようにして、比較例の半導体装置が製造される。
コバルトシリサイド形成の場合は、Ｓｉ（シリコン）が拡散種であり、Ｃｏ膜中へＳｉが移動することによりコバルトシリサイドが形成されるのに対して、ニッケルシリサイド形成の場合は、Ｎｉ（ニッケル）が拡散種であり、シリコン領域側にＮｉ（ニッケル）が移動することによってニッケルシリサイドが形成される。
本発明者が、上記のようにして製造した比較例の半導体装置を丹念に調べたところ、ＮｉＳｉ層１４１ｂからチャネル部にＮｉＳｉ２（ニッケルダイシリサイド）が異常成長しやすいことが分かった。図２２では、ＮｉＳｉ２が異常成長しやすい領域を、ＮｉＳｉ２異常成長領域１４１ｃとして模式的に示してある。このようなＮｉＳｉ２異常成長領域１４１ｃの発生は、本発明者の実験（半導体装置の断面観察および断面の組成分析など）により確認された。そして、ＮｉＳｉ層１４１ｂからチャネル部にＮｉＳｉ２が異常成長していると、ＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大を招いたり、ソース・ドレイン領域の拡散抵抗の増大を招いたりすることも分かった。
そこで、本実施の形態では、上述したように、ステップＳ１としてゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面上に金属膜１２を堆積してから、ステップＳ２として金属膜１２上にバリア膜１３を堆積させ、それから、ステップＳ３として第１の熱処理を行うが、この第１の熱処理により、ＭＳｉ（メタルモノシリサイド）相の金属シリサイド層４１が形成されるようにする。すなわち、ステップＳ３の第１の熱処理で、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）と金属膜１２を選択的に反応させて、金属シリサイド層４１を形成するが、このステップＳ３の第１の熱処理を行った段階で、金属シリサイド層４１をＭ２Ｓｉ（ダイメタルシリサイド）相やＭＳｉ２（メタルダイシリサイド）相ではなく、ＭＳｉ（メタルモノシリサイド）相とする。例えば、金属膜１２がニッケル（Ｎｉ）膜であった場合は、ステップＳ３の第１の熱処理を行った段階で、金属シリサイド層４１を、Ｎｉ２Ｓｉ（ダイニッケルシリサイド）相やＮｉＳｉ２（ニッケルダイシリサイド）相ではなく、ＮｉＳｉ（ニッケルモノシリサイド）相とする。このため、本実施の形態では、ステップＳ３の第１の熱処理を、上記比較例のステップＳ１０３の熱処理よりも高い熱処理温度で行う。金属膜１２がニッケル（Ｎｉ）膜の場合は、ステップＳ３の第１の熱処理の熱処理温度は、４００〜５００℃の範囲内であることが好ましく、例えば４１０℃とすることができる。
図２３は、半導体基板にｐ＋型シリコン領域およびｎ＋型シリコン領域を形成し、その上にＮｉ膜を１０ｎｍ程度およびＴｉＮ（窒化チタン）膜を１５ｎｍ程度形成してから、熱処理によりＮｉ膜とｐ＋型シリコン領域およびｎ＋型シリコン領域とを反応させてニッケルシリサイド層を形成し、未反応Ｎｉ膜及びＴｉＮ膜を除去したときの、形成されたニッケルシリサイド層のシート抵抗の熱処理温度依存性を示すグラフである。図２３のグラフの横軸は、熱処理によりＮｉ膜とｐ＋型シリコン領域およびｎ＋型シリコン領域とを反応させるための熱処理温度に対応し、図２３のグラフの縦軸は、その熱処理によって形成されたニッケルシリサイド層のシート抵抗値に対応する。図２３の場合に行った熱処理はＲＴＡで３０秒程度である。また、図２３のグラフには、熱処理によりＮｉ膜とｐ＋型シリコン領域とを反応させて形成されたニッケルシリサイド層のシート抵抗値を白丸（ｐ＋型シリコン領域＋Ｎｉ膜）で示し、熱処理によりＮｉ膜とｎ＋型シリコン領域とを反応させて形成されたニッケルシリサイド層のシート抵抗値を黒丸（ｎ＋型シリコン領域＋Ｎｉ膜）で示してある。
図２３のグラフにも示されるように、ニッケルシリサイド層は、Ｎｉ２Ｓｉ（ダイニッケルシリサイド）相よりもＮｉＳｉ（ニッケルモノシリサイド）相の方が、シート抵抗が低い（Ｎｉ２Ｓｉ相だと３０Ω／□程度、ＮｉＳｉ相だと１０Ω／□程度）。図２３のグラフからも分かるように、熱処理温度が低いと、形成されるニッケルシリサイド層は高抵抗のＮｉ２Ｓｉ相であるが、熱処理温度を高くすると、形成されるニッケルシリサイド層は低抵抗のＮｉＳｉ相となる。また、熱処理によりＮｉ膜とｎ＋型シリコン領域とが反応して形成されたニッケルシリサイド層（図２３のグラフの黒丸に示されたものに対応）に比べて、熱処理によりＮｉ膜とｐ＋型シリコン領域とが反応して形成されたニッケルシリサイド層（図２３のグラフの白丸に示されたものに対応）の方が、Ｎｉ２Ｓｉ相からＮｉＳｉ相へ変化する温度が低い（すなわちより低い熱処理温度でＮｉＳｉ相が形成できる）。熱処理温度が４００℃以上であれば、ｐ＋型シリコン領域およびｎ＋型シリコン領域のいずれであっても、ＮｉＳｉ相のニッケルシリサイド層を形成することができる。
上記比較例では、ステップＳ１０３の熱処理でＮｉ２Ｓｉ層１４１ａを形成するため、ステップＳ１０３の熱処理温度は、ＮｉＳｉ相が形成される温度よりも低い温度、例えば３２０℃程度で行う。それに対して、本実施の形態では、ステップＳ３の第１の熱処理によりＭ２Ｓｉ相ではなくＭＳｉ相の金属シリサイド層４１を形成するため、ステップＳ３の第１の熱処理は、ＭＳｉ相を形成できる熱処理温度（ＭＳｉ相を形成できる最低熱処理温度よりも高い温度）で行う。例えば金属膜１２がニッケル（Ｎｉ）膜の場合は、図２３からも分かるように、ステップＳ３の第１の熱処理は、４００℃以上の温度で行うことが好ましく、例えば４１０℃程度で行う。これにより、ステップＳ３の第１の熱処理を行った段階で、金属シリサイド層４１をＭ２Ｓｉ（ダイメタルシリサイド）相ではなく、ＭＳｉ（メタルモノシリサイド）相とすることができる。
但し、ステップＳ３の第１の熱処理では、金属元素Ｍの移動を伴うＭ＋Ｓｉ→ＭＳｉの反応を生じさせており、金属元素Ｍが移動しやすい状態のため、熱処理温度が高すぎると、バリア膜１３が存在していても金属元素Ｍが過剰に拡散（移動）してしまい、ＭＳｉ２（メタルダイシリサイド）が部分的に形成されてしまう可能性がある。更に、ステップＳ３の第１の熱処理の熱処理温度が、ＭＳｉ相からＭＳｉ２相へ変化する温度よりも高いと、金属シリサイド層４１全体がＭＳｉ２相となってしまう。このため、例えば金属膜１２がニッケル（Ｎｉ）膜の場合は、ステップＳ３の第１の熱処理の熱処理温度を好ましくは５００℃以下、より好ましくは４５０℃以下とし、それによって、ＭＳｉからなる金属シリサイド層４１形成時にＭＳｉ２が形成されるのを防止することができる。従って、金属膜１２がニッケル（Ｎｉ）膜の場合は、ステップＳ３の第１の熱処理の熱処理温度は、４００〜５００℃の範囲内であることが好ましい。
金属元素Ｍが拡散（移動）する反応を伴う熱処理の際には、金属元素Ｍが異常拡散して金属シリサイド層からチャネル部へのＭＳｉ２の異常成長が生じ易い。本実施の形態では、ステップＳ３の第１の熱処理では、金属元素Ｍの移動を伴うＭ＋Ｓｉ→ＭＳｉの反応を生じさせており、金属元素Ｍが移動しやすい状態のため、金属元素Ｍが異常拡散して金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長が生じるおそれがあるが、バリア膜１３がそれを防止している。
すなわち、上記比較例のように、ニッケルシリサイド層がバリア膜で覆われてない状態でニッケルシリサイド層の相が変化する（Ｎｉ２Ｓｉ層１４１ａをＮｉＳｉ層１４１ｂとする）ような熱処理（上記ステップＳ１０５の熱処理）が行われた場合、ＮｉＳｉ相形成時に表面に酸素（Ｏ）が存在することになる。このため、酸素に起因した欠陥が増え、生じた欠陥を通してＮｉが拡散しやすくなるので、ＮｉＳｉ層１４１ｂ形成のための熱処理中にＮｉＳｉ２の異常成長が促進されてしまう。
それに対して、本実施の形態では、ステップＳ３の第１の熱処理によってＭＳｉからなる金属シリサイド層４１を形成する際に、バリア膜１３が酸素（Ｏ）の透過を抑制または防止して、金属シリサイド層４１に酸素（Ｏ）が供給されるのを防止できる。これにより、ステップＳ３の第１の熱処理によってＭＳｉからなる金属シリサイド層４１を形成する際に、酸素に起因した欠陥が生成されるのを抑制または防止でき、酸素に起因した欠陥を通して金属元素Ｍが拡散するのを抑制または防止できる。従って、ステップＳ３の第１の熱処理時に金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長が生じるのを抑制または防止することができる。このような効果を高めるためには、バリア膜１３は、酸素（Ｏ）を透過しない（透過しにくい）膜、すなわち、バリア膜１３は酸素透過性が無い膜であることが好ましく、そのようなバリア膜１３として、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。
また、本実施の形態では、バリア膜１３は、半導体基板１に引張応力を生じさせる膜であることが好ましい。すなわち、半導体基板１に引張応力を生じさせる膜であるバリア膜１３を金属膜１２上に設けた状態で、ステップＳ３の第１の熱処理を行って、金属膜１２とシリコン領域（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）とを反応させて、ＭＳｉ相の金属シリサイド層４１を形成する。
半導体基板１の格子サイズがＭＳｉ２（メタルダイシリサイド）の格子サイズに近い状態で、金属元素Ｍが拡散（移動）する反応を伴う熱処理を行うと、金属元素ＭとＳｉ（半導体基板１を構成するＳｉ）の格子間での置換が生じやすくなるため、熱処理中に金属元素Ｍが異常拡散しやすくなり、金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長が生じやすくなる。
それに対して、本実施の形態では、半導体基板１に引張応力を生じさせるバリア膜１３を形成した状態で、ステップＳ３の第１の熱処理を行うことで、バリア膜１３が作用させる引張応力に起因して、バリア膜１３が無い場合に比べて半導体基板１の格子サイズを大きくすることができ、半導体基板１の格子サイズとＭＳｉ２（メタルダイシリサイド）の格子サイズとの差を大きくすることができる。このため、ステップＳ３の第１の熱処理時に金属シリサイド層４１からチャネル部へＭＳｉ２の異常成長が生じるのを抑制または防止することができる。
また、本実施の形態では、上述のように、ステップＳ３の第１の熱処理を行ってＭＳｉ相の金属シリサイド層４１を形成した後、ステップＳ４としてウェット洗浄処理を行うことによりバリア膜１３と、未反応の金属膜１２とを除去し、それから、ステップＳ５として第２の熱処理を行う。本実施の形態では、ステップＳ３の第１の熱処理を行った段階で金属シリサイド層４１は既にＭＳｉ相となっており、ステップＳ５の第２の熱処理を行っても、金属シリサイド層４１はＭＳｉ相のままであり、ステップＳ５の第２の熱処理の前後で金属シリサイド層４１の相（ＭＳｉ相）は変わらない。比較例のステップＳ１０５の熱処理とは異なり、本実施の形態のステップＳ５の第２の熱処理は、金属シリサイド層４１の相変化（Ｍ２Ｓｉ相からＭＳｉ相への相変化）のために行うのではなく、金属シリサイド層４１の安定化のために行われる安定化アニールである。ステップＳ５の第２の熱処理の後は、半導体装置の製造終了まで（例えば半導体基板１を切断して半導体チップに個片化するまで）、ステップＳ５の第２の熱処理の熱処理温度Ｔ２よりも高い温度に半導体基板１がならないようにする。すなわち、ステップＳ５の第２の熱処理よりも後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）で、半導体基板１の温度がステップＳ５の第２の熱処理の熱処理温度Ｔ２よりも高い温度にならないようにして、ステップＳ５の第２の熱処理の後には、半導体基板１の温度が第２の熱処理の熱処理温度Ｔ２よりも高温となるような処理が行われないようにする。換言すれば、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、ステップＳ５よりも後の全ての加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）での半導体基板１の加熱温度よりも高くしておく。これにより、ステップＳ５よりも後の工程での熱印加（例えば種々の絶縁膜や導体膜の成膜工程）によって金属シリサイド層４１（ＭＳｉ相）を構成する金属元素Ｍが半導体基板１（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）中に拡散してＭＩＳＦＥＴの特性変動を招くのを防止することができる。
また、本実施の形態とは異なり、ステップＳ５の第２の熱処理を行わなかった場合には、その後の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）の条件に依存して金属シリサイド層４１の特性が変わってしまう可能性があるため、半導体基板１の加熱を伴う工程の管理や見直しは、慎重に行う必要がある。それに対して、本願発明では、ステップＳ５の熱処理を行うことで、金属シリサイド層４１を安定化しているので、ステップＳ５よりも後の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）の条件に依存して金属シリサイド層４１の特性が変わるのを抑制または防止でき、半導体基板１の加熱を伴う工程の管理や見直しが容易になる。
また、ステップＳ５の第２の熱処理の熱処理温度Ｔ２は、ステップＳ５よりも後の全ての加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）での半導体基板１の加熱温度よりも高くしておくことが好ましく、これにより、ステップＳ５の後には、半導体基板１の温度が第２の熱処理の熱処理温度Ｔ２よりも高温となるような処理が行われないことになる。このようにすれば、ステップＳ５よりも後の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）の条件の変動に金属シリサイド層４１の特性が影響されなくなる。従って、ステップＳ５よりも後の半導体基板１の加熱を伴う工程の管理や見直しが極めて容易になる。
このように、ステップＳ５の第２の熱処理を行うことで、金属シリサイド層４１の安定化効果や特性変動防止効果などを得ることができる。
ステップＳ３の第１の熱処理では、Ｍ＋Ｓｉ→ＭＳｉの反応が生じるため金属元素Ｍがシリコン領域（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂ及びｐ＋型半導体領域１０ｂ）中に大きく拡散（移動）するが、それに比べると、ステップＳ５の第２の熱処理では、そのような反応（Ｍ＋Ｓｉ→ＭＳｉ）は生じないため、金属シリサイド層４１中の金属元素Ｍはシリコン領域中へ拡散（移動）しにくい。また、ステップＳ３の第１の熱処理は、金属膜１２が形成された状態で行われるので、金属膜１２から金属元素Ｍが供給されるが、ステップＳ５の第２の熱処理は、金属膜１２が除去された状態で行われるので、金属元素Ｍは新たに供給されない。このため、ステップＳ３の第１の熱処理を行った段階でのＭＳｉ相の金属シリサイド層４１の安定性を高めようとステップＳ３の第１の熱処理を高くするよりも、ステップＳ５の第２の熱処理によりＭＳｉ相の金属シリサイド層４１の安定性を高める方が、最終的な金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長を防止するには有効である。
しかしながら、ステップＳ５の第２の熱処理でも、熱処理温度Ｔ２に依存して、金属シリサイド層４１を構成する金属元素Ｍが過剰に拡散して、金属シリサイド層４１からチャネル部にＭＳｉ２（メタルダイシリサイド）が異常成長する可能性があることが、本発明者の検討により分かった。また、ステップＳ５の第２の熱処理の熱処理温度Ｔ２に依存して、不要なＭＳｉ２部分が形成されて、電界効果トランジスタ毎に金属シリサイド層４１の電気抵抗がばらつく可能性があることも、本発明者の検討により分かった。このステップＳ５の第２の熱処理の熱処理温度Ｔ２について、更に詳細に説明する。
ステップＳ３の第１の熱処理の熱処理温度Ｔ１よりもステップＳ５の第２の熱処理の熱処理温度Ｔ２が低いと、ステップＳ５の第２の熱処理を行っても、金属シリサイド層４１はほとんど変化せず、金属シリサイド層４１の安定化効果を得られないため、ステップＳ５の第２の熱処理の熱処理温度Ｔ２は、ステップＳ３の第１の熱処理の熱処理温度Ｔ１よりも高く（Ｔ２＞Ｔ１）することが必要である。ステップＳ５の第２の熱処理の熱処理温度Ｔ２をステップＳ３の第１の熱処理の熱処理温度Ｔ１よりも高く（Ｔ２＞Ｔ１）することで、ステップＳ５の第２の熱処理により、金属シリサイド層４１内の組成がより均一化され、金属シリサイド層４１内の金属元素ＭとＳｉとの組成比が１：１の化学量論比により近くなり、金属シリサイド層４１を安定化させることができる。金属シリサイド層４１を安定化させることで、ＭＩＳＦＥＴのソース・ドレイン間のリーク電流などを抑制できる。
しかしながら、ステップＳ５の第２の熱処理の熱処理温度Ｔ２が高すぎると、ステップＳ５の第２の熱処理により、金属シリサイド層４１を構成する金属元素Ｍが過剰に拡散して、金属シリサイド層４１からチャネル部にＭＳｉ２（メタルダイシリサイド）が異常成長しやすくなってしまう。すなわち、ステップＳ５の第２の熱処理の熱処理温度Ｔ２が高すぎると、上記図２２でＮｉＳｉ２異常成長領域１４１ｃとして示したようなＭＳｉ２（メタルダイシリサイド）の異常成長が発生してしまう。ステップＳ５の第２の熱処理の熱処理温度Ｔ２に依存して、金属シリサイド層４１からチャネル部にＭＳｉ２（メタルダイシリサイド）が異常成長することは、本発明者の実験（半導体装置の断面観察および断面の組成分析など）により確認された。この金属シリサイド層４１からチャネル部へのＭＳｉ２（メタルダイシリサイド）の異常成長は、上述したように電界効果トランジスタのソース・ドレイン間のリーク電流の増大を招いたり、ソース・ドレイン領域の拡散抵抗の増大を招いたりするので、電界効果トランジスタの性能や信頼性の向上のためには、このような金属シリサイド層４１からチャネル部へのＭＳｉ２（メタルダイシリサイド）の異常成長を防止することが必要である。
そこで、本発明者は、ステップＳ５の第２の熱処理と金属シリサイド層４１からチャネル部へのＭＳｉ２（メタルダイシリサイド）の異常成長との相間を調べたところ、次のことが分かった。すなわち、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、金属膜１２を構成する金属元素ＭのダイシリサイドであるＭＳｉ２（メタルダイシリサイド）の格子サイズ（格子定数）と、半導体基板１の格子サイズ（格子定数）とが一致する温度Ｔ３よりも低くする（Ｔ２＜Ｔ３）ことが、金属シリサイド層４１からチャネル部へのＭＳｉ２（メタルダイシリサイド）の異常成長を防止するのに極めて有効であることが分かった。これは、熱処理中、半導体基板１とＭＳｉ２（メタルダイシリサイド）との格子サイズ（格子定数）が一致した状態になると、金属シリサイド層４１からチャネル部へのＭＳｉ２（メタルダイシリサイド）の異常成長が起こりやすくなるからである。なお、本願において、格子サイズとは格子定数（単位格子の長さ）を意味する。
すなわち、半導体基板１の格子サイズがＭＳｉ２（メタルダイシリサイド）の格子サイズからかけ離れていると、ステップＳ５の第２の熱処理を行っても、金属元素ＭとＳｉの格子間で置換が生じにくいため、ＭＳｉ相の金属シリサイド層４１から半導体基板領域（単結晶シリコン領域）に金属元素Ｍは拡散しづらく、ＭＳｉ２（メタルダイシリサイド）部分は生成されにくい。それに対して、半導体基板１の格子サイズがＭＳｉ２（メタルダイシリサイド）の格子サイズに近いと、金属元素ＭとＳｉの格子間で置換が生じやすくなるため、熱処理によりＭＳｉ相の金属シリサイド層４１から半導体基板領域（単結晶シリコン領域）に金属元素Ｍが拡散しやすく、ＭＳｉ２（メタルダイシリサイド）部分が生成されやすい。このため、ステップＳ５の第２の熱処理を行った際に、半導体基板１とＭＳｉ２（メタルダイシリサイド）との格子サイズ（格子定数）が一致した状態にならないようにすれば、金属シリサイド層４１からチャネル部へのＭＳｉ２（メタルダイシリサイド）の異常成長を抑制または防止することができる。
そこで、本実施の形態では、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、ＭＳｉ２（メタルダイシリサイド）の格子サイズと半導体基板１の格子サイズとが一致する温度Ｔ３よりも低くし（Ｔ２＜Ｔ３）、それによって、ステップＳ５の第２の熱処理を行った際に、半導体基板１とＭＳｉ２（メタルダイシリサイド）との格子サイズが一致した状態にならないようにすることができる。これにより、ステップＳ５の第２の熱処理により金属シリサイド層４１からチャネル部へＭＳｉ２（メタルダイシリサイド）が異常成長するのを抑制または防止でき、製造された半導体装置において、金属シリサイド層４１からチャネル部へのＭＳｉ２（メタルダイシリサイド）の異常成長領域が生じるのを防止できる。
次に、半導体基板１を単結晶シリコン（Ｓｉ）基板とし、金属膜１２をニッケル（Ｎｉ）膜とし、金属シリサイド層４１をニッケルシリサイド（ＮｉＳｉ）層とした場合への適用例について、より具体的に説明する。この場合、上記金属元素ＭはＮｉ（ニッケル）となり、上記ＭＳｉはＮｉＳｉ（ニッケルモノシリサイド）となり、上記ＭＳｉ２はＮｉＳｉ２（ニッケルダイシリサイド）となる。
図２４は、単結晶シリコン（Ｓｉ）とＮｉＳｉ２（ニッケルダイシリサイド）の格子サイズの温度依存性を示すグラフである。図２４のグラフの横軸は温度に対応し、図２４のグラフの縦軸は格子サイズまたは後述する格子サイズのミスマッチαに対応する。図２４のグラフには、単結晶シリコン（Ｓｉ）の格子サイズ（格子定数、後述の格子サイズＬＳや長さＬ１に対応）の温度依存性が実線で示され、ＮｉＳｉ２（ニッケルダイシリサイド）の格子サイズ（格子定数、後述の格子サイズＬＭや長さＬ２に対応）の温度依存性が一点鎖線で示されている。また、単結晶シリコン（Ｓｉ）の格子サイズとＮｉＳｉ２（ニッケルダイシリサイド）の格子サイズとのミスマッチαの温度依存性が点線で示されている。
単結晶シリコン（Ｓｉ）とＮｉＳｉ２（ニッケルダイシリサイド）とは、いずれも温度の上昇と共に膨張するが、線膨張係数（熱膨張係数）は両者で異なる。図２４のグラフに示されるように、室温での格子サイズは、ＮｉＳｉ２（ニッケルダイシリサイド）よりも単結晶シリコン（Ｓｉ）の方が大きいが、線膨張係数は単結晶シリコン（Ｓｉ）よりもＮｉＳｉ２（ニッケルダイシリサイド）の方が大きいため、室温から温度を上昇させるにつれて、単結晶シリコン（Ｓｉ）とＮｉＳｉ２（ニッケルダイシリサイド）との格子サイズの差は縮まっていく。そして、温度Ｔ４で結晶シリコン（Ｓｉ）とＮｉＳｉ２（ニッケルダイシリサイド）との格子サイズ（格子定数）が一致する。更に、温度Ｔ４よりも高温になると、単結晶シリコン（Ｓｉ）よりもＮｉＳｉ２（ニッケルダイシリサイド）の方が、格子サイズが大きくなる。単結晶シリコン（Ｓｉ）とＮｉＳｉ２（ニッケルダイシリサイド）の場合、格子サイズが一致する温度Ｔ４は、約５９０℃である（Ｔ４＝５９０℃）。
半導体基板１の格子サイズがＮｉＳｉ２（ニッケルダイシリサイド）の格子サイズからかけ離れていると、ステップＳ５の第２の熱処理を行っても、ＮｉとＳｉの格子間で置換は生じにくいため、ＮｉＳｉ相のニッケルシリサイド層（金属シリサイド層４１）から半導体基板領域（単結晶シリコン領域）にＮｉは拡散しづらく、ＮｉＳｉ２（ニッケルダイシリサイド）部分は生成されにくい。しかしながら、本実施の形態とは異なり、もしステップＳ５の第２の熱処理の熱処理温度Ｔ２が温度Ｔ４以上（Ｔ２≧Ｔ４）だと、ステップＳ５の第２の熱処理の際に、半導体基板１の温度が温度Ｔ４に達した時点で、半導体基板１を構成する単結晶シリコン（Ｓｉ）の格子サイズがＮｉＳｉ２（ニッケルダイシリサイド）の格子サイズに一致する状態が発生する。このとき、ＮｉとＳｉの格子間で置換が生じやすくなり、ニッケルシリサイド層（金属シリサイド層４１）から単結晶シリコン領域（半導体基板領域）にＮｉが拡散してＮｉＳｉ２（ニッケルダイシリサイド）の異常成長が促進されてしまう。
このため、本実施の形態では、半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をＮｉ膜とした場合には、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を温度Ｔ４よりも低くする（Ｔ２＜Ｔ４）。これにより、ステップＳ５の第２の熱処理の際には、第２の熱処理の開始から終了まで、半導体基板１を構成する単結晶シリコン（Ｓｉ）の格子サイズは、常にＮｉＳｉ２（ニッケルダイシリサイド）の格子サイズよりも大きく、半導体基板１を構成する単結晶シリコン（Ｓｉ）の格子サイズがＮｉＳｉ２（ニッケルダイシリサイド）の格子サイズに一致する状態は発生しなくなる。従って、ステップＳ５の第２の熱処理中にＮｉＳｉ相のニッケルシリサイド層（金属シリサイド層４１）からチャネル部へＮｉＳｉ２（ニッケルダイシリサイド）が異常成長するのを抑制または防止することができる。
上記のように、単結晶シリコン（Ｓｉ）とＮｉＳｉ２（ニッケルダイシリサイド）の格子サイズ（格子定数）が一致する温度Ｔ４は、約５９０℃である（Ｔ４＝５９０℃）ため、半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をニッケル（Ｎｉ）膜とした場合には、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、温度Ｔ４すなわち５９０℃よりも低くする（Ｔ２＜Ｔ４＝５９０℃）。
次に、半導体基板１を単結晶シリコン（Ｓｉ）基板とし、金属膜１２をニッケル（Ｎｉ）と白金（Ｐｔ）の合金膜、すなわちＮｉ−Ｐｔ合金膜とし、金属シリサイド層４１をニッケル白金シリサイド（Ｎｉ１−ｘＰｔｘＳｉ）層とした場合への適用例について、より具体的に説明する。この場合、上記金属元素ＭはＮｉおよびＰｔであり、上記ＭＳｉはＮｉ１−ｘＰｔｘＳｉとなり、上記ＭＳｉ２はＮｉ１−ｘＰｔｘＳｉ２となる。
図２５は、単結晶シリコン（Ｓｉ）とＮｉ１−ｘＰｔｘＳｉ２の格子サイズの温度依存性を示すグラフであり、上記図２４に対応するものである。図２５のグラフの横軸は温度に対応し、図２５のグラフの縦軸は格子サイズまたは後述する格子サイズのミスマッチαに対応する。図２５のグラフには、単結晶シリコン（Ｓｉ）の格子サイズ（格子定数、後述の格子サイズＬＳや長さＬ１に対応）の温度依存性が実線で示され、Ｎｉ１−ｘＰｔｘＳｉ２の格子サイズ（格子定数、後述の格子サイズＬＭや長さＬ２に対応）の温度依存性が一点鎖線で示されている。また、単結晶シリコン（Ｓｉ）の格子サイズとＮｉ１−ｘＰｔｘＳｉ２の格子サイズとのミスマッチαの温度依存性が点線で示されている。但し、図２５のグラフに示されているのは、Ｎｉ１−ｘＰｔｘＳｉ２においてｘ＝０．０２の場合、すなわちＮｉ１−ｘＰｔｘＳｉ２がＮｉ０．９８Ｐｔ０．０２Ｓｉ２の場合である。このようにＮｉ１−ｘＰｔｘＳｉ２のｘがｘ＝０．０２となるのは、金属膜１２を構成するＮｉ−Ｐｔ合金膜中のＰｔの比率が２．０原子％（Ｎｉの比率が９８原子％）である場合、すなわち金属膜１２がＮｉ０．９８Ｐｔ０．０２合金膜である場合に対応する。
図２５に示される単結晶シリコン（Ｓｉ）の格子サイズの温度依存性は、上記図２４における単結晶シリコン（Ｓｉ）の格子サイズの温度依存性と同じである。一方、Ｎｉ１−ｘＰｔｘＳｉ２の格子サイズ（室温での格子サイズ）は、Ｖｅｇａｒｄの定理（Ｖｅｇａｒｄの法則）を用いて、求めることができる。ＮｉＳｉ２のＮｉサイトの一部（ここではＮｉのサイトに対して２％）がＰｔに置き換わっている分、図２４および図２５を比較すると分かるように、Ｎｉ０．９８Ｐｔ０．０２Ｓｉ２の格子サイズ（室温での格子サイズ）は、ＮｉＳｉ２の格子サイズ（室温での格子サイズ）よりも大きい。そして、Ｐｔ含有率が小さい場合、例えばＮｉ１−ｘＰｔｘＳｉ２におけるｘが０．０２（ｘ＝０．０２）程度の場合には、Ｎｉ１−ｘＰｔｘＳｉ２（すなわちＮｉ０．９８Ｐｔ０．０２Ｓｉ２）の線膨張係数（熱膨張係数）は、ＮｉＳｉ２の線膨張係数（熱膨張係数）とほぼ同じとみなすことができる。このようにして求められたＮｉ１−ｘＰｔｘＳｉ２（図２５ではＮｉ０．９８Ｐｔ０．０２Ｓｉ２）の格子サイズの温度依存性が、図２５のグラフに示されている。
図２５のグラフにも示されるように、室温での格子サイズは、単結晶シリコン（Ｓｉ）よりもＮｉ１−ｘＰｔｘＳｉ２の方が大きいが、線膨張係数は単結晶シリコン（Ｓｉ）よりもＮｉ１−ｘＰｔｘＳｉ２の方が大きいため、室温から温度を上昇させるにつれて、単結晶シリコン（Ｓｉ）とＮｉ１−ｘＰｔｘＳｉ２との格子サイズの差は縮まっていく。そして、温度Ｔ５で結晶シリコン（Ｓｉ）とＮｉ１−ｘＰｔｘＳｉ２との格子サイズが一致し、更に、温度Ｔ５よりも高温になると、単結晶シリコン（Ｓｉ）よりもＮｉ１−ｘＰｔｘＳｉ２の方が、格子サイズが大きくなる。Ｎｉ１−ｘＰｔｘＳｉ２におけるｘが０．０２の場合（すなわちＮｉ０．９８Ｐｔ０．０２Ｓｉ２の場合）、単結晶シリコン（Ｓｉ）とＮｉ１−ｘＰｔｘＳｉ２の格子サイズが一致する温度Ｔ５は、約４９５℃である（Ｔ５＝４９５℃）。
本実施の形態では、半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をＮｉ−Ｐｔ合金膜とした場合には、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、単結晶シリコン（Ｓｉ）とＮｉ１−ｘＰｔｘＳｉ２の格子サイズが一致する温度Ｔ５よりも低くする（Ｔ２＜Ｔ５）。これにより、ステップＳ５の第２の熱処理の際には、第２の熱処理の開始から終了まで、半導体基板１を構成する単結晶シリコン（Ｓｉ）の格子サイズ（格子定数）は、常にＮｉ１−ｘＰｔｘＳｉ２の格子サイズよりも大きく、半導体基板１を構成する単結晶シリコン（Ｓｉ）の格子サイズがＮｉ１−ｘＰｔｘＳｉ２の格子サイズに一致する状態は発生しなくなる。従って、ステップＳ５の第２の熱処理中にＮｉ１−ｘＰｔｘＳｉ相のＰｔ含有ニッケルシリサイド層（金属シリサイド層４１）からチャネル部へＮｉ１−ｘＰｔｘＳｉ２が異常成長するのを抑制または防止することができる。
上記のように、単結晶シリコン（Ｓｉ）とＮｉ０．９８Ｐｔ０．０２Ｓｉ２の格子サイズが一致する温度Ｔ５は、約４９５℃である（Ｔ５＝４９５℃）。このため、半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をＮｉ０．９８Ｐｔ０．０２膜（Ｎｉ含有率が９８原子％でＰｔ含有率が２．０原子％の合金膜をＮｉ０．９８Ｐｔ０．０２膜またはＮｉ０．９８Ｐｔ０．０２合金膜と表記している）とした場合には、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、温度Ｔ５すなわち４９５℃よりも低くする（Ｔ２＜Ｔ５＝４９５℃）。
また、半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をＮｉ−Ｐｔ合金膜とした場合でも、金属膜１２中のＰｔ含有率に応じて上記の温度Ｔ５は変化する。Ｎｉ−Ｐｔ合金膜（金属膜１２）中のＰｔ含有率が２．０原子％の場合は、上記温度Ｔ５は約４９５℃であるが、Ｎｉ−Ｐｔ合金膜（金属膜１２）中のＰｔ含有率が２．０原子％よりも少なければ、上記温度Ｔ５は約４９５℃よりも高温側にシフトし、Ｎｉ−Ｐｔ合金膜（金属膜１２）中のＰｔ含有率が２．０原子％よりも多ければ、上記温度Ｔ５は約４９５℃よりも低温側にシフトする。
また、上記温度Ｔ４や上記温度Ｔ５は、上記温度Ｔ３に対応するものである。すなわち、半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をニッケル（Ｎｉ）膜とした場合の、半導体基板１の格子サイズとＭＳｉ２（メタルダイシリサイド）の格子サイズとが一致する温度Ｔ３が、上記温度Ｔ４である（Ｔ３＝Ｔ４）。また、半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をＮｉ−Ｐｔ合金膜とした場合の、半導体基板１の格子サイズとＭＳｉ２（メタルダイシリサイド）の格子サイズとが一致する温度Ｔ３が、上記温度Ｔ５である（Ｔ３＝Ｔ５）。
また、金属膜１２がＮｉ膜の場合とＮｉ−Ｐｔ合金膜の場合とを例に挙げて説明したが、金属膜１２がＮｉ−Ｐｄ合金膜、Ｎｉ−Ｙ合金膜、Ｎｉ−Ｙｂ合金膜、Ｎｉ−Ｅｒ合金膜またはＮｉ−ランタノイド合金膜などの場合についても同様である。すなわち、金属膜１２がＮｉ１−ｘＰｔｘ合金膜の場合は、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、Ｎｉ１−ｘＰｔｘＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度よりも低くしたが、金属膜１２がＮｉ１−ｘＰｄｘ合金膜の場合には、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、Ｎｉ１−ｘＰｄｘＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度よりも低くする。また、金属膜１２がＮｉ１−ｘＹｂｘ合金膜の場合は、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、Ｎｉ１−ｘＹｂｘＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度よりも低くする。また、金属膜１２がＮｉ１−ｘＥｒｘ合金膜の場合は、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、Ｎｉ１−ｘＥｒｘＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度よりも低くする。また、金属膜１２がＮｉ１−ｘＹｘ合金膜の場合は、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、Ｎｉ１−ｘＹｘＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度よりも低くする。また、金属膜１２がＮｉ１−ｘＬｎｘ合金膜（ここでＬｎ：ランタノイド元素）の場合は、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、Ｎｉ１−ｘＬｎｘＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度よりも低くする。
このように、本実施の形態では、少なくとも、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、ＭＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する（すなわちミスマッチαがゼロ％となる）温度Ｔ３よりも低く（Ｔ２＜Ｔ３）する。その上で、ステップＳ５の第２の熱処理の熱処理温度Ｔ２におけるＭＳｉ２（メタルダイシリサイド）の格子サイズと半導体基板１の格子サイズとの差（の絶対値）が、半導体基板１の格子サイズの０．０１％以上（すなわちα≧０．０１％）であるようにすれば、より好ましく、半導体基板１の格子サイズの０．０２％以上（すなわちα≧０．０２％）であるようにすれば、更に好ましい。
ＭＳｉ２（メタルダイシリサイド）の格子サイズＬＭ（後述の長さＬ２に対応）と半導体基板１の格子サイズＬＳ（後述の長さＬ１に対応）との差の半導体基板１の格子サイズＬＳに対する比率（割合）を百分率表示で表したものをミスマッチαとすると、このミスマッチαは、次式、
α＝［（ＬＳ−ＬＭ）／ＬＳ］×１００（単位は％）
で表される。
上記図２４および図２５のグラフには、上記ミスマッチαの温度依存性を点線で示してある。図２４および図２５のいずれの場合も、上記式中のＬＳは単結晶シリコン（Ｓｉ）の格子サイズに対応するが、図２４の場合は、上記式中のＬＭはＮｉＳｉ２の格子サイズに対応し、図２５の場合は、上記式中のＬＭはＮｉ０．９８Ｐｔ０．０２Ｓｉ２の格子サイズに対応する。
図２４の場合は、室温から温度の上昇と共に、結晶シリコン（Ｓｉ）とＮｉＳｉ２との格子サイズの差が縮小していくので、上記ミスマッチαは小さくなっていき、温度Ｔ４（約５９０℃）で、結晶シリコン（Ｓｉ）とＮｉＳｉ２との格子サイズが一致（ＬＳ＝ＬＭ）し、上記ミスマッチαはゼロ％（α＝０％）となる。一方、図２５の場合は、室温から温度の上昇と共に、結晶シリコン（Ｓｉ）とＮｉ０．９８Ｐｔ０．０２Ｓｉ２との格子サイズの差が縮小していくので、上記ミスマッチαは小さくなっていき、温度Ｔ５（約４９５℃）で、結晶シリコン（Ｓｉ）とＮｉ０．９８Ｐｔ０．０２Ｓｉ２との格子サイズが一致（ＬＳ＝ＬＭ）し、上記ミスマッチαはゼロ％（α＝０％）となる。
ステップＳ５の第２の熱処理中に、半導体基板１の格子サイズとＭＳｉ２の格子サイズとが一致する状態を作らないようにするだけでなく、半導体基板１の格子サイズとＭＳｉ２の格子サイズとの差をある程度大きい状態を維持することで、ＭＳｉ相の金属シリサイド層４１から半導体基板領域への金属元素Ｍの拡散をより的確に抑制でき、チャネル部へのＭＳｉ２の異常成長をより的確に防止できるようになる。このため、ステップＳ５の第２の熱処理の熱処理温度Ｔ２における上記ミスマッチαはゼロ％より大きい（α＞０％）ことが望ましいが、０．０１％以上（α≧０．０１％）であば、より好ましく、０．０２％以上（α≧０．０２％）であれば、更に好ましい。従って、上記ミスマッチαが０．０１％となる温度を温度Ｔ６とし、上記ミスマッチαが０．０２％となる温度を温度Ｔ７とすると、ステップＳ５の第２の熱処理の熱処理温度Ｔ２は、上記ミスマッチαが０．０１％となる温度Ｔ６以下（Ｔ２≦Ｔ６）であることがより好ましく、上記ミスマッチαが０．０２％となる温度Ｔ７以下（Ｔ２≦Ｔ７）であることが更に好ましい。これにより、ステップＳ５の第２の熱処理において、半導体基板１の格子サイズとＭＳｉ２の格子サイズとの差がある程度大きい状態になっているので、ＭＳｉ相の金属シリサイド層４１から半導体基板領域への金属元素Ｍの拡散をより的確に抑制でき、チャネル部へのＭＳｉ２の異常成長をより的確に防止できるようになる。
図２４のグラフのように半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をニッケル（Ｎｉ）膜とした場合、すなわち金属シリサイド層４１がニッケルシリサイド（ＮｉＳｉ）層の場合、上記ミスマッチαが０．０１％となる温度Ｔ６は約５７５℃（Ｔ６＝５７５℃）であり、上記ミスマッチαが０．０２％となる温度Ｔ７は約５６０℃（Ｔ７＝５６０℃）である。従って、半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をニッケル（Ｎｉ）膜とした場合には、ステップＳ５の第２の熱処理の熱処理温度Ｔ２は、少なくとも上記ミスマッチαがゼロ％となる温度Ｔ４（約５９０℃）以下とするが、上記ミスマッチαが０．０１％となる温度Ｔ６以下、すなわち約５７５℃以下（Ｔ２≦Ｔ６＝５７５℃）であることがより好ましい。そして、ステップＳ５の第２の熱処理の熱処理温度Ｔ２が、上記ミスマッチαが０．０２％となる温度Ｔ７以下、すなわち約５６０℃以下（Ｔ２≦Ｔ７＝５６０℃）であれば更に好ましい。
また、図２５のグラフのように半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をＮｉ０．９８Ｐｔ０．０２合金膜とした場合、すなわち金属シリサイド層４１がＮｉ０．９８Ｐｔ０．０２Ｓｉ層の場合、上記ミスマッチαが０．０１％となる温度Ｔ６は約４８０℃（Ｔ６＝４８０℃）であり、上記ミスマッチαが０．０２％となる温度Ｔ７は約４７０℃（Ｔ７＝４７０℃）である。従って、半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をＮｉ０．９８Ｐｔ０．０２合金膜とした場合には、ステップＳ５の第２の熱処理の熱処理温度Ｔ２は、少なくとも上記ミスマッチαがゼロ％となる温度Ｔ５（約４９５℃）以下とするが、上記ミスマッチαが０．０１％となる温度Ｔ６以下、すなわち約４８０℃以下である（Ｔ２≦Ｔ６＝４８０℃）ことがより好ましい。そして、ステップＳ５の第２の熱処理の熱処理温度Ｔ２が、上記ミスマッチαが０．０２％となる温度Ｔ７以下、すなわち約４７０℃以下（Ｔ２≦Ｔ７＝４７０℃）であれば更に好ましい。
図２６は、リーク電流の分布（ばらつき）を示すグラフである。図２６には、本実施の形態のステップＳ１〜Ｓ５に従ってニッケルシリサイド層（金属シリサイド層４１に対応するもの）を形成した場合（図２６では「第２の熱処理あり」として白丸で示してある）と、本実施の形態とは異なりステップＳ５の第２の熱処理を省略してニッケルシリサイド層（金属シリサイド層４１に対応するもの）を形成した場合（図２６では「第２の熱処理なし」として黒丸で示してある）とが示されている。なお、図２６のグラフは、ｎ＋型シリコン領域上にＮｉ膜を成膜してニッケルシリサイド層を形成した場合であり、第２の熱処理の熱処理温度Ｔ２は５５０℃にしてある。図２６のグラフの横軸はリーク電流値（arbitrary unit：任意単位）に対応し、図２６のグラフの縦軸は、確率分布（累積度数、Cumulative Frequency）に対応する。
本実施の形態とは異なり、ステップＳ５の第２の熱処理を省略した場合、ニッケルシリサイド層（金属シリサイド層４１）が不安定なＮｉＳｉ（ＭＳｉ）相となっていると考えられ、図２６のグラフにも示されるように、リーク電流が増加する可能性が高くなる。このようなリーク電流の増加は、ｐ＋型シリコン領域上にＮｉ膜を成膜してニッケルシリサイド層を形成した場合よりも、ｎ＋型シリコン領域上にＮｉ膜を成膜してニッケルシリサイド層を形成した場合に顕著であるが、これは、上記図２３からも分かるように、ｐ＋型シリコン領域よりもｎ＋型シリコン領域の方が、ＮｉＳｉ相が形成される温度が高いため、形成されるＮｉＳｉ層が不安定になり易いためと考えられる。
それに対して、本実施の形態のようにステップＳ５の第２の熱処理を行った場合、ニッケルシリサイド層（金属シリサイド層４１）内の組成がより均一化され、ニッケルシリサイド層（金属シリサイド層４１）内のＮｉ（金属元素Ｍ）とＳｉとの組成比が１：１の化学量論比により近くなるなどして、ニッケルシリサイド層（金属シリサイド層４１）を安定化できる。ステップＳ５の第２の熱処理によりニッケルシリサイド層（金属シリサイド層４１）を安定化したことにより、図２６のグラフにも示されるように、リーク電流が増加してしまうのを防止できる。従って、ＭＩＳＦＥＴ毎の特性変動を防止でき、半導体装置の性能を向上することができる。
図２７は、本実施の形態のステップＳ１〜Ｓ５に従って形成したニッケルシリサイド層（金属シリサイド層４１に対応するもの）のシート抵抗の分布（ばらつき）を示すグラフである。なお、図２７のグラフは、ｐ＋型シリコン領域上にＮｉ膜を成膜してニッケルシリサイド層を形成した場合である。図２７のグラフの横軸はシート抵抗値に対応し、図２７のグラフの縦軸は、確率分布（累積度数、Cumulative Frequency）に対応する。また、図２７のグラフには、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を５５０℃にした場合（図２７のグラフの丸印で示されている）と、６００℃にした場合（図２７のグラフでは四角印で示されている）とが示されている。
上述のように、単結晶シリコン（Ｓｉ）とＮｉＳｉ２の格子サイズが一致する温度Ｔ４は、約５９０℃である（Ｔ４＝５９０℃）。このため、図２７のグラフに示されるステップＳ５の第２の熱処理の熱処理温度Ｔ２を５５０℃にした場合は、本実施の形態のようにステップＳ５の第２の熱処理の熱処理温度Ｔ２を、ＮｉＳｉ２（ＭＳｉ２）の格子サイズと半導体基板１の格子サイズとが一致する温度Ｔ４（Ｔ３）よりも低く（Ｔ２＜Ｔ４すなわちＴ２＜Ｔ３）した場合（第２の熱処理の熱処理温度Ｔ２を上記温度Ｔ７よりも若干低くした場合）に対応する。一方、図２７のグラフに示されるステップＳ５の第２の熱処理の熱処理温度Ｔ２を６００℃にした場合は、本実施の形態とは異なり、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、ＮｉＳｉ２（ＭＳｉ２）の格子サイズと半導体基板１の格子サイズとが一致する温度Ｔ４（Ｔ３）よりも高く（Ｔ２＞Ｔ４すなわちＴ２＞Ｔ３）した場合に対応する。
図２７のグラフからも分かるように、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を６００℃にした場合に比べて、５５０℃にした場合の方が、ニッケルシリサイド層のシート抵抗値のばらつきが小さい。すなわち、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を６００℃にした場合に比べて、５５０℃にした場合の方が、ニッケルシリサイド層が高抵抗（高シート抵抗）になってしまう割合が低い。
この理由は、次のように考えられる。すなわち、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を６００℃にした場合には、熱処理温度Ｔ２が、ＮｉＳｉ２（ＭＳｉ２）の格子サイズと半導体基板１の格子サイズとが一致する温度Ｔ４（Ｔ３）よりも高くなるため、ステップＳ５の第２の熱処理中にニッケルシリサイド層（金属シリサイド層４１に対応するもの）中に高抵抗のＮｉＳｉ２部分が生じてシート抵抗が高くなってしまう可能性が高くなる。それに対して、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を５５０℃にした場合には、熱処理温度Ｔ２が、ＮｉＳｉ２（ＭＳｉ２）の格子サイズと半導体基板１の格子サイズとが一致する温度Ｔ４（Ｔ３）よりも低くなるため、ステップＳ５の第２の熱処理を行っても、ニッケルシリサイド層（金属シリサイド層４１に対応するもの）中に高抵抗のＮｉＳｉ２部分が生じるのが抑制または防止されるためと考えられる。
本実施の形態では、ステップＳ５の第２の熱処理の熱処理温度Ｔ２をＭＳｉ２（ＮｉＳｉ２）の格子サイズと半導体基板１の格子サイズとが一致する温度Ｔ３（Ｔ４）よりも低くする（Ｔ２＜Ｔ３）ことにより、金属シリサイド層４１中にＭＳｉ２部分（ＮｉＳｉ２部分）が生じるのを抑制または防止できる。このため、金属シリサイド層４１の抵抗を、低抵抗のＭＳｉ相の抵抗値にするだけでなく、各金属シリサイド層４１の抵抗のばらつきを低減できる。従って、半導体基板１に複数のＭＩＳＦＥＴを形成して各ＭＩＳＦＥＴに金属シリサイド層４１を形成した際に、各ＭＩＳＦＥＴの金属シリサイド層４１の抵抗を均一にでき、ＭＩＳＦＥＴの特性の変動を防止できる。従って、半導体装置の性能を向上させることができる。
このように、本実施の形態では、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、ＭＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する（すなわち上記ミスマッチαがゼロ％となる）温度Ｔ３よりも低く（Ｔ２＜Ｔ３）、より好ましくは、上記ミスマッチαが０．０１％となる温度Ｔ６以下（Ｔ２≦Ｔ６）、更に好ましくは、上記ミスマッチαが０．０２％となる温度Ｔ７以下（Ｔ２≦Ｔ７）とする。このようにすることで、上記図２２に示されるＮｉＳｉ２異常成長領域１４１ｃのようなＭＳｉ２の異常成長を抑制または防止することができ、これは、本発明者の実験（半導体装置の断面観察および断面の組成分析など）により確認された。また、ＭＳｉ２の異常成長に起因したＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大やソース・ドレイン領域の拡散抵抗の増大を抑制または防止することができる。また、本実施の形態では、ステップＳ５の第２の熱処理を行うことで、金属シリサイド層４１を安定化できるので、ＭＩＳＦＥＴの特性変動（ＭＩＳＦＥＴ毎の特性変動）を防止することができる。従って、半導体装置の性能を向上することができる。
また、本実施の形態では、バリア膜１３を形成した状態でステップＳ３の第１の熱処理を行って金属膜１２を基板領域などと反応させて、ＭＳｉ相の金属シリサイド層４１を形成しているが、上記のように、バリア膜１３は、半導体基板１に引張応力を生じさせる膜であることが好ましい。すなわち、バリア膜１３は、膜応力（膜自身の応力）は圧縮応力（スパッタリング法で成膜した窒化チタン膜の場合で例えば２ＧＰａ(ギガパスカル)程度の圧縮応力）が働き、作用・反作用で半導体基板１（ＭＩＳＦＥＴを形成する活性領域）に引張応力を生じさせる。このような半導体基板１に引っ張り応力を生じさせる膜（ここではバリア膜１３）として好ましいのは、窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜である。
バリア膜１３が半導体基板１に生じさせる応力の方向や大きさは、膜の材料だけでなく成膜法にも依存する。バリア膜１３が窒化チタン（ＴｉＮ）膜の場合、プラズマＣＶＤ法で成膜すると、バリア膜１３が半導体基板１に圧縮応力を生じさせる膜となる可能性があるが、スパッタリング法（ＰＶＤ法：Physical Vapor Deposition）で成膜することで、バリア膜１３を半導体基板１に引張応力を生じさせる膜とすることができる。一方、バリア膜１３がチタン（Ｔｉ）膜の場合、スパッタリング法で成膜すると、バリア膜１３が半導体基板１に圧縮応力を生じさせる膜となる可能性があるが、プラズマＣＶＤ法で成膜することで、バリア膜１３を半導体基板１に引張応力を生じさせる膜とすることができる。このため、バリア膜１３が窒化チタン（ＴｉＮ）膜の場合は、スパッタリング法（ＰＶＤ法）で形成することが好ましく、バリア膜１３がチタン（Ｔｉ）膜の場合は、プラズマＣＶＤ法で形成することが好ましい。
また、バリア膜１３が半導体基板１に生じさせる応力の方向や大きさは、成膜温度にも依存する。バリア膜１３がスパッタリング法（ＰＶＤ法）を用いた窒化チタン（ＴｉＮ）膜の場合は、成膜温度が低いほどバリア膜１３が半導体基板１に生じさせ得る引張応力が大きくなり、逆に成膜温度が高くなり過ぎると、バリア膜１３が半導体基板１に圧縮応力を生じさせる膜となる可能性がある。このため、バリア膜１３がスパッタリング法（ＰＶＤ法）を用いた窒化チタン（ＴｉＮ）膜の場合は、バリア膜１３の成膜温度（基板温度）は３００℃以下であることが好ましく、これにより、バリア膜１３を半導体基板１に的確に引張応力を生じさせる膜とすることができる。また、成膜温度（基板温度）は、成膜装置に冷却機構を設けることで、室温以下とすることも可能である。
一方、バリア膜１３がプラズマＣＶＤ法を用いたチタン（Ｔｉ）膜の場合も、成膜温度が低いほどバリア膜１３が半導体基板１に生じさせ得る引張応力が大きくなり、逆に成膜温度が高くなり過ぎると、バリア膜１３が半導体基板１に圧縮応力を生じさせる膜となる可能性がある。また、成膜温度が高すぎると、バリア膜１３成膜時に金属膜１２とゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）とが過剰に反応する可能性がある。このため、バリア膜１３がプラズマＣＶＤ法を用いたチタン（Ｔｉ）膜の場合は、バリア膜１３の成膜温度（基板温度）は４５０℃以下であることが好ましい。これにより、バリア膜１３を半導体基板１に的確に引張応力を生じさせる膜とすることができるとともに、バリア膜１３成膜時に金属膜１２とゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）とが過剰に反応するのを抑制または防止できる。
また、窒化タンタル（ＴａＮ）膜またはタンタル（Ｔａ）膜も半導体基板１に引張応力を生じさせる膜とすることができるので、バリア膜１３として用いることが可能である。但し、窒化タンタル（ＴａＮ）膜またはタンタル（Ｔａ）膜を用いた場合は、ステップＳ４のウェット洗浄処理の際にフッ酸（ＨＦ）を用いる必要が生じ、ウェット洗浄時にバリア膜１３および金属膜１２以外の部分までエッチングされてしまう可能性がある。このため、バリア膜１３としては、窒化タンタル（ＴａＮ）膜やタンタル（Ｔａ）膜よりも、ステップＳ４のウェット洗浄処理による除去が容易な窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜を用いることがより好ましい。
また、バリア膜１３は、金属膜１２と反応しがたい膜であり、ステップＳ３の第１の熱処理を行っても金属膜１２と反応しない膜であることが望ましい。ステップＳ３の第１の熱処理でバリア膜１３が金属膜１２と反応してしまうと、金属シリサイド層４１の形成が阻害されたり、金属シリサイド層４１の組成が変動してしまう可能性がある。本実施の形態では、バリア膜１３を金属膜１２と反応しがたい膜とすることで、ステップＳ３の第１の熱処理で金属膜１２とバリア膜１３とが反応するのを防止することができ、ステップＳ３の第１の熱処理で金属シリサイド層４１を的確に形成できるようになる。このような金属膜１２と反応しがたいバリア膜１３として、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。
また、形成された金属シリサイド層４１の厚みが厚すぎると、リーク電流の増加を招く可能性があり、また、ＭＩＳＦＥＴの微細化にも不利となる。このため、本実施の形態では、金属膜１２の膜厚をあまり厚くしない方がより好ましい。すなわち、本実施の形態では、ステップＳ１で形成される金属膜１２の膜厚（堆積膜厚、半導体基板１の主面に垂直な方向の厚み）は、１５ｎｍ以下であることが好ましい。また、金属膜１２が薄すぎると金属シリサイド層４１の厚みが薄くなりすぎて拡散抵抗が増大する。このため、ステップＳ１で形成される金属膜１２の膜厚（堆積膜厚、半導体基板１の主面に垂直な方向の厚み）は、３〜１５ｎｍであればより好ましく、６〜１２ｎｍであれば更に好ましく、例えば９ｎｍとすることができる。
また、半導体基板１表面（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面）に自然酸化膜がある状態で金属膜１２を形成した場合、この自然酸化膜が金属膜１２とシリコン（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂのシリコン）との反応を阻害するように作用する。このため、半導体基板１表面に自然酸化膜がある状態で金属膜１２を形成する場合には、金属膜１２を厚く形成して金属膜１２の金属元素Ｍがシリコン領域（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）中に拡散しやすくする必要があるが、本実施の形態では、上記のように金属膜１２をあまり厚くしない方がよい。従って、本実施の形態では、半導体基板１表面（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面）に自然酸化膜がない状態で金属膜１２を形成することが好ましい。このため、半導体基板１の主面のゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面をドライクリーニングする工程（上記図１１の工程Ｐ２に対応）を行ってそれら表面の自然酸化膜を除去し、その後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなくステップＳ１（金属膜１２の堆積工程）およびステップＳ２（バリア膜１３の堆積工程）を行うことが好ましい。これにより、自然酸化膜がない状態で金属膜１２を形成でき、金属膜１２が厚くなくとも、ＭＳｉからなる金属シリサイド層４１を的確に形成できるようになる。従って、金属シリサイド層４１の厚みが厚くなり過ぎてリーク電流が増加するのを防止することができる。また、ＭＩＳＦＥＴの微細化にも有利となる。
また、本実施の形態では、上記のように、ドライクリーニング処理の工程（上記図１１の工程Ｐ２）と半導体基板１の主面上に金属膜１２を堆積する工程（図９のステップＳ１すなわち図１１の工程Ｐ２）との間に、ドライクリーニング処理（処置）時に生成された生成物を除去することを目的とした１５０〜４００℃の熱処理が半導体基板１に施されている（図１１の工程Ｐ３）。このため、半導体基板１の主面上に堆積された金属膜１２の自己整合反応（ステップＳ３の第１の熱処理によるＭ＋Ｓｉ→ＭＳｉの反応）が、上記生成物によって阻害されることがなく、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面で均一に起こり、電気抵抗のばらつきの小さい金属シリサイド層４１を得ることができる。
また、ドライクリーニング処理工程（上記図１１の工程Ｐ２）と金属膜１２堆積工程（図９のステップＳ１、図１１の工程Ｐ５）との間に、ドライクリーニング処理時に生成された生成物を除去することを目的とした熱処理が施されている（図１１の工程Ｐ３）ので、金属膜１２の自己整合反応が上記生成物によって阻害されることがなく、金属膜１２が厚くなくとも、ＭＳｉからなる金属シリサイド層４１を的確に形成できるようになる。従って、金属シリサイド層４１の厚みが厚くなり過ぎてリーク電流が増加するのを防止することができる。また、ＭＩＳＦＥＴの微細化にも有利となる。
本実施の形態では、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する工程において、ドライクリーニング処理（処置）により半導体基板１の主面上に残留する生成物が１５０℃よりも高い温度の熱処理により除去されている。このため、シリコン（ゲート電極８ａを構成するｎ型多結晶シリコン、ゲート電極８ｂを構成するｐ型多結晶シリコン、ｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂが形成された半導体基板１を構成する単結晶シリコン）と金属膜１２との自己整合反応が生成物により阻害されることなく均一に起こり、電気的抵抗のばらつきの小さい金属シリサイド層４１を得ることができる。
また、本実施の形態では、半導体装置の製造終了（例えば半導体基板１をダイシングなどにより個片化して半導体チップを形成した段階）まで、金属シリサイド層４１は、ＭＳｉ（メタルモノシリサイド）相のままとされている。これは、製造された半導体装置において、金属シリサイド層４１を、ＭＳｉ２相およびＭ２Ｓｉ相よりも低抵抗率のＭＳｉ相とすることで、金属シリサイド層４１を低抵抗とし、コンタクト抵抗や、ソース・ドレインの拡散抵抗を低減でき、ＭＩＳＦＥＴが形成された半導体装置の性能を向上できるためである。このため、本実施の形態は、第１の条件として、ＭＳｉ２（メタルダイシリサイド）相およびＭ２Ｓｉ（ダイメタルシリサイド）相よりも、ＭＳｉ（メタルモノシリサイド）相の方が低抵抗率であるような金属シリサイドにより、金属シリサイド層４１を形成する場合に適用すれば、効果が大きい。
また、本実施の形態は、ＭＳｉ２の異常成長を抑制または防止しながらＭＳｉ相の金属シリサイド層４１を形成できるので、第２の条件として、ＭＳｉ２（メタルダイシリサイド）相が存在可能なシリサイドにより、金属シリサイド層４１を形成する場合に適用すれば、効果が大きい。
また、本実施の形態は、熱処理工程での金属元素Ｍの不要（過剰）な拡散（移動）を防止してＭＳｉ２の異常成長を抑制または防止しながらＭＳｉ相の金属シリサイド層４１を形成できるので、第３の条件として、金属シリサイド形成時にＳｉ（シリコン）ではなく金属元素Ｍが拡散種となる場合に、本実施の形態を適用すれば、効果が大きい。
これら第１〜第３の条件を勘案すると、金属膜１２が、Ｎｉ膜またはＮｉ合金膜の場合、特に、Ｎｉ（ニッケル）膜、Ｎｉ−Ｐｔ（ニッケル−白金）合金膜、Ｎｉ−Ｐｄ（ニッケル−パラジウム）合金膜、Ｎｉ-Ｙ（ニッケル−イットリウム）合金膜、Ｎｉ−Ｙｂ（ニッケル−イッテルビウム）合金膜、Ｎｉ−Ｅｒ（ニッケル−エルビウム）合金膜またはＮｉ-ランタノイド合金膜である場合に、本実施の形態を適用すれば、効果が大きい。金属膜１２が、Ｎｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ-Ｙ合金膜、Ｎｉ−Ｙｂ合金膜、Ｎｉ−Ｅｒ合金膜またはＮｉ-ランタノイド合金膜であれば、金属シリサイド形成時にＳｉ（シリコン）ではなく金属元素Ｍが拡散種となり、ＭＳｉ２相が存在し、ＭＳｉ２相およびＭ２Ｓｉ相よりもＭＳｉ相の方が低抵抗率となる。但し、金属シリサイド層からチャネル部へのＭＳｉ２の異常成長の問題や、金属シリサイド層中のＭＳｉ２部分の形成による抵抗ばらつき増大の問題は、金属膜１２がＮｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ-Ｙ合金膜、Ｎｉ−Ｙｂ合金膜、Ｎｉ−Ｅｒ合金膜またはＮｉ-ランタノイド合金膜のいずれの場合にも生じるが、特に金属膜１２がＮｉ（ニッケル）膜の場合に最も顕著に現れる。このため、金属膜１２がＮｉ（ニッケル）膜である場合に本実施の形態を適用すれば、最も効果が大きい。これは、以下の実施の形態についても同様である。
また、上記図２２に示されるようなＮｉＳｉ層１４１ｂからチャネル部へのＮｉＳｉ２（ニッケルダイシリサイド）異常成長領域１４１ｃは、ｐチャネル型のＭＩＳＦＥＴよりもｎチャネル型のＭＩＳＦＥＴで形成されやすい。上記図２３からも分かるように、ｎ型シリコン領域よりもｐ型シリコン領域の方が、より低い温度でＮｉとＳｉの反応が進んでおり、ｎ型シリコン領域よりもｐ型シリコン領域の方が、Ｎｉが拡散しやすいと考えられる。このため、ＮｉＳｉ２異常成長領域１４１ｃはｎ型ウエル６よりもＮｉが拡散しやすいｐ型ウエル５で生じ易い。このため、本実施の形態を適用したときの金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長を防止できる効果は、ｐチャネル型ＭＩＳＦＥＴＱｐよりもｎチャネル型ＭＩＳＦＥＴＱｎにおいて、より大きくなる。これは、以下の実施の形態についても同様である。
また、上記図２７に関連して説明したように、ニッケルシリサイド層のシート抵抗がばらつきやすいのは、ｎ型シリコン領域上にＮｉ膜を成膜して熱処理することでニッケルシリサイド層を形成した場合よりも、ｐ型シリコン領域上にＮｉ膜を成膜して熱処理することでニッケルシリサイド層を形成した場合である。これも、ｎ型領域よりもｐ型領域の方が、Ｎｉが拡散しやすく、ＮｉとＳｉの反応が進み易いため、形成されたＮｉＳｉ相のニッケルシリサイド層中に高抵抗のＮｉＳｉ２部分が生じやすいためと考えられる。このため、本実施の形態を適用したときの金属シリサイド層４１の抵抗のばらつきを低減できる効果は、ｎチャネル型ＭＩＳＦＥＴＱｎよりもｐチャネル型ＭＩＳＦＥＴＱｐにおいて、より大きくなる。これは、以下の実施の形態についても同様である。
また、本実施の形態では、ソースまたはドレイン用の半導体領域（９ｂ，１０ｂ）上とゲート電極（８ａ，８ｂ）上とに金属シリサイド層４１を形成する場合について説明したが、他の形態として、ゲート電極８ａ，８ｂ上には金属シリサイド層４１を形成せずに、ソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂ）上に金属シリサイド層４１を形成することもできる。これは、以下の実施の形態についても同様である。
また、本実施の形態では、最良の形態として、半導体基板１に形成したソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂ）上に金属シリサイド層４１を形成する場合について説明したが、他の形態として、半導体基板１に形成したソースまたはドレイン用以外の半導体領域上に、本実施の形態と同様の手法で金属シリサイド層４１を形成することもできる。その場合にも、本実施の形態のような金属シリサイド層４１形成法を用いたことにより、形成した金属シリサイド層中にＭＳｉ２部分が形成されるのを防止でき、金属シリサイド層の抵抗のばらつき低減効果を得ることができる。但し、本実施の形態のように、半導体基板１に形成したソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂ）上に金属シリサイド層４１を形成する場合であれば、金属シリサイド層４１中にＭＳｉ２部分が形成されるのを防止して金属シリサイド層４１の抵抗のばらつきを低減する効果に加えて、チャネル領域へのＭＳｉ２の異常成長防止効果を得ることができるので、効果が極めて大きい。
また、本実施の形態では、金属膜１２を構成する金属元素Ｍ（例えばＮｉ）がソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂ）に拡散してＭＳｉからなる金属シリサイド層４１を形成する。このため、半導体基板１は、シリコン（Ｓｉ）含有材料により構成されていることが好ましく、例えば単結晶シリコン、不純物をドープしたシリコン、多結晶シリコン、アモルファスシリコン、シリコンゲルマニウム（ＳｉｘＧｅ１−ｘ、ここで０＜ｘ＜１）またはカーボンドープシリコン（ＳｉｘＣ1-ｘ、ここで０．５＜ｘ＜１）などにより構成することができるが、単結晶シリコンであれば最も好ましい。また、ＳＯＩ（Silicon On Insulator）基板のように、絶縁基板上にシリコン（Ｓｉ）含有材料層を形成したものを半導体基板１に用いることもできる。これは、以下の実施の形態についても同様である。
また、本実施の形態は、素子分離領域４が、半導体基板１（素子分離領域４で規定された活性領域であり、ＭＩＳＦＥＴが形成される活性領域）に圧縮応力を生じさせるように作用する場合に適用すれば、効果が大きい。これは、以下の実施の形態についても同様である。その理由は次の通りである。
素子分離領域４が半導体基板１に圧縮応力を生じさせると、この圧縮応力は、半導体基板１（活性領域）の格子サイズを小さくし、ＭＳｉ２の格子サイズに近づけるように作用する。このため、素子分離領域４に起因して半導体基板１に圧縮応力が生じた状態で熱処理を行うと、その圧縮応力によって半導体基板１の格子サイズが小さくなってＭＳｉ２の格子サイズに近くなった状態で熱処理が行われることになり、熱処理中に金属元素Ｍが拡散（移動）しやすくなるので、金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長が生じやすくなる。
それに対して、本実施の形態では、半導体基板１に引張応力を生じさせる膜であるバリア膜１３を金属膜１２上に設けた状態で、ステップＳ３の第１の熱処理を行って、金属膜１２とシリコン領域（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）とを反応させて、ＭＳｉ相の金属シリサイド層４１を形成している。このため、バリア膜１３が、素子分離領域４に起因した圧縮応力（ＭＩＳＦＥＴを形成する活性領域に素子分離領域４が作用させている圧縮応力）を相殺するように作用する。バリア膜１３の引張応力により、素子分離領域４に起因する圧縮応力が半導体基板１の格子サイズを小さくするよう作用するのを抑制または防止できるので、ステップＳ３の第１の熱処理時に金属シリサイド層４１からチャネル部へＭＳｉ２の異常成長が生じるのを抑制または防止することができる。
更に、本実施の形態では、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を、ＭＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する（すなわち上記ミスマッチαがゼロ％となる）温度Ｔ３未満（Ｔ２＜Ｔ３）とし、より好ましくは上記ミスマッチαが０．０１％となる温度Ｔ６以下（Ｔ２≦Ｔ６）、更に好ましくは上記ミスマッチαが０．０２％となる温度Ｔ７以下（Ｔ２≦Ｔ７）としている。このため、素子分離領域４に起因した圧縮応力が半導体基板１（活性領域）の格子サイズを小さくするように作用したとしても、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を上記のような温度に制御することにより、ステップＳ５の第２の熱処理中に金属シリサイド層４１からチャネル部へＭＳｉ２（メタルダイシリサイド）が異常成長するのを抑制または防止することができる。
また、本実施の形態の場合のように、半導体基板１に形成した溝４ａ内を絶縁体材料（絶縁膜４ｂ，４ｃ）で埋め込むことで素子分離領域４を形成した場合、すなわち、ＳＴＩ法により素子分離領域４を形成した場合、ＬＯＣＯＳ法により素子分離を形成した場合に比べて、素子分離領域４の間の活性領域に作用する圧縮応力が大きくなる。これは、半導体基板１に形成した溝４ａの側壁が活性領域側を押すような圧縮応力が素子分離領域４の間の活性領域に作用するためである。また、特に、溝４ａ内を埋める素子分離領域４用の絶縁体材料（ここでは絶縁膜４ｃ）がプラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）により成膜された絶縁膜（例えば酸化シリコン膜）の場合には、Ｏ３−ＴＥＯＳ酸化膜（熱ＣＶＤ法で形成された絶縁膜）の場合などに比べて、焼き締め時の収縮が少ないため、ＭＩＳＦＥＴを形成する活性領域に素子分離領域４により働く圧縮応力が大きくなる。このように、ＭＩＳＦＥＴを形成する活性領域に素子分離領域４により働く圧縮応力が大きい場合に本実施の形態を適用すれば、効果が大きく、これは、以下の実施の形態についても同様である。
また、ＳＴＩ法により形成した素子分離領域４が半導体基板１（活性領域のうちの素子分離領域４に近い領域）に作用させる圧縮応力は、ＣＢＥＤ（収束電子線回折）法を用いた測定によると、−０．０３５ＧＰａ程度であった。このため、バリア膜１３が半導体基板１に生じさせる引張応力は、０．０３５ＧＰａ（ギガパスカル）以上であればより好ましく、これにより、ステップＳ３の第１の熱処理の際に、素子分離領域４に起因した圧縮応力の影響（ＭＳｉ２の異常成長など）を、的確に防止できる。また、バリア膜１３が半導体基板１に生じさせる引張応力が、２．５ＧＰａ（ギガパスカル）以下であれば更に好ましく、バリア膜１３の成膜が容易になる。従って、バリア膜１３が半導体基板１に生じさせる引張応力は、０．０３５〜２．５ＧＰａ（ギガパスカル）程度であれば、より好ましい。但し、バリア膜１３が半導体基板１に生じさせる引張応力の上記数値（上記０．０３５〜２．５ＧＰａ）は、半導体基板１単体（ゲート電極や不純物拡散層のような構成物を形成していない状態の半導体基板）の一方の主面全面上にバリア膜１３を成膜したときの、半導体基板１とバリア膜１３全体の反り量（室温での反り量）から計算した値である。なお、バリア膜１３成膜面側を上に向けた状態で半導体基板１が上に凸型に反ったときに、半導体基板１には引張応力が生じている。
また、素子分離用の溝４ａ内に埋め込まれた絶縁体が、主としてプラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）で形成されている場合（すなわち絶縁膜４ｃがプラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）で形成されている場合）、成膜した段階で緻密な膜が形成され、成膜後の焼き締め時の収縮が少ない。このため、素子分離領域４が半導体基板１（素子分離領域４で規定された活性領域）に作用させる圧縮応力が大きくなり、この圧縮応力が金属シリサイド層形成時に影響を及ぼしやすくなる。本実施の形態は、素子分離領域４が半導体基板１に作用させる圧縮応力が大きくても、それが金属シリサイド層４１形成時に悪影響（例えばＭＳｉ２の異常成長）を及ぼすのを防止できる。このため、本実施の形態は、素子分離用の溝４ａ内に埋め込まれた絶縁体（素子分離領域４を構成する絶縁体、ここでは絶縁膜４ｂ，４ｃ）が、主としてプラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）で形成された絶縁膜（ここでは絶縁膜４ｃ）からなる場合に適用すれば、その効果は極めて大きい。これは、以下の実施の形態についても同様である。
次に、ＭＳｉ２（メタルダイシリサイド）の異常成長と結晶構造の関係について説明する。
半導体基板１がシリコン（単結晶シリコン）の場合、シリコンの結晶構造は、ダイヤモンド構造であり、結晶系は立方晶系であり、空間群はＦｄ３ｍ（２２７）であり、この結晶構造の単位格子の長さが格子定数、すなわち格子サイズに対応する。
図２８はシリコン（Ｓｉ）の結晶構造であるダイヤモンド構造を示す説明図（斜視図）である。図２８で示される立方体が、シリコン（Ｓｉ）の単位結晶となり、この立方体の一辺（単位格子）の長さＬ１が、シリコン（Ｓｉ）の格子定数、すなわちシリコン（Ｓｉ）の格子サイズとなる。従って、この長さＬ１が、半導体基板１がシリコン（単結晶シリコン）の場合の上記ＬＳに対応する（Ｌ１＝ＬＳ）。図２８において、球が配置された位置にＳｉ原子が配置される。
一方、ＭＳｉ２（メタルダイシリサイド）がＮｉＳｉ２（ニッケルダイシリサイド）の場合、ＮｉＳｉ２（ニッケルダイシリサイド）の結晶構造は、蛍石構造（ＣａＦ２型構造）であり、結晶系は立方晶系であり、空間群はＦｍ３ｍ（２２５）であり、この結晶構造の単位格子の長さが格子定数、すなわち格子サイズに対応する。
図２９はＮｉＳｉ２（ニッケルダイシリサイド）の結晶構造である蛍石構造を示す説明図（斜視図）である。図２９で示される立方体が、ＮｉＳｉ２（ニッケルダイシリサイド）の単位結晶となり、この立方体の一辺（単位格子）の長さＬ２が、ＮｉＳｉ２（ニッケルダイシリサイド）の格子定数、すなわちＮｉＳｉ２（ニッケルダイシリサイド）の格子サイズとなる。従って、この長さＬ２が、上記ＭＳｉ２がＮｉＳｉ２の場合の上記ＬＭに対応する（Ｌ２＝ＬＭ）。図２９において、球が配置された位置にＮｉ原子またはＳｉ原子が配置される。
図２９に示される蛍石構造は、ＡＢ２（Ａ，Ｂはそれぞれ異なる元素）の組成を持つ化合物の構造であり、ＮｉＳｉ２は、前記ＡＢ２において、Ａ＝Ｎｉ，Ｂ＝Ｓｉに対応する。この蛍石構造は、Ａ元素（ＮｉＳｉ２の場合はＮｉ）の面心立方構造（図３０（ａ）の構造）と、Ｂ元素（ＮｉＳｉ２の場合はＳｉ）の単純立方構造（図３０（ｂ）の構造）の組み合わせとなっている。
図３０の（ａ）は、ＡＢ２の組成を持つ蛍石構造におけるＡ元素（ＮｉＳｉ２の場合はＮｉ）の結晶構造を示し、図３０の（ｂ）は、ＡＢ２の組成を持つ蛍石構造におけるＢ元素（ＮｉＳｉ２の場合はＳｉ）の結晶構造を示す説明図（斜視図）である。
図３０（ａ）に示される立方体において、球の位置にＮｉ元素が配置される。すなわち、図３０（ａ）は、立方体の各頂点と、立方体の各面の中心にＮｉ元素が配置する面心立方構造となっている。図３０（ａ）の面心立方構造の一辺（単位格子）の長さは、上記Ｌ２と同じであり、ＮｉＳｉ２（ニッケルダイシリサイド）の格子定数、すなわちＮｉＳｉ２（ニッケルダイシリサイド）の格子サイズと同じになる。
また、図３０（ｂ）に示される立方体において、球の位置にＳｉ元素が配置される。すなわち、図３０（ｂ）は、立方体の各頂点にＳｉ元素が配置する単純立方構造となっている。図３０（ｂ）の単純立方構造の一辺（単位格子）の長さＬ３は、上記の長さＬ２の半分であり、Ｌ２＝２Ｌ３の関係が成り立つ。
図３０（ａ）の構造（面心立方構造）と図３０（ｂ）の構造（単純立方構造）とが、それぞれの重心が一致するように組み合わさって、図２９の蛍石構造が構成される。
半導体基板１を構成する単結晶Ｓｉ（シリコン）の格子サイズとＮｉＳｉ２（ニッケルダイシリサイド）の格子サイズが一致した状態とは、シリコン（Ｓｉ）の格子定数である上記長さＬ１と、ＮｉＳｉ２（ニッケルダイシリサイド）の格子定数である上記長さＬ２とが等しく（すなわちＬ１＝Ｌ２）なった状態に対応する。また、半導体基板１を構成する単結晶シリコン（Ｓｉ）の格子サイズとＮｉＳｉ２（ニッケルダイシリサイド）の格子サイズとが一致する上記温度Ｔ４は、シリコン（Ｓｉ）の格子定数である上記長さＬ１とＮｉＳｉ２（ニッケルダイシリサイド）の格子定数である上記長さＬ２とが一致する（等しくなる、すなわちＬ１＝Ｌ２になる）温度に対応する。
図２８のダイヤモンド構造と図２９の蛍石構造とは、類似性が高い。すなわち、図２９の蛍石構造において、面心立方構造のＮｉのサイトにＮｉではなくＳｉを配置し、かつ、単純立方構造の８つのＳｉのサイトのうち、４つのサイト（図３０（ｂ）において符号６１で示される４つのサイト）にはＳｉを配置するが、残りの４つのサイト（図３０（ｂ）において符号６２で示される４つのサイト）にはＳｉを配置しないようにすれば、図２８のダイヤモンド構造と同じ構造になる。
また、図２８のシリコンのダイヤモンド構造におけるＳｉの配置と図２９のＮｉＳｉ２の蛍石構造におけるＳｉの配置とに注目してみると、図２８のシリコンのダイヤモンド構造において、{４００}，｛２００｝，｛１００｝面に位置する［１１０］方向の２個のＳｉ原子の間の距離は（１／２）０．５×Ｌ１となる。一方、ＮｉＳｉ２の蛍石構造において、図３０（ｂ）のＳｉの単純立方構造の各面の対角線の距離（すなわち［１１０］方向のＳｉ原子間の距離）は、（２）０．５×Ｌ３＝（１／２）０．５×Ｌ２となる。Ｌ１＝Ｌ２の場合は、両者は一致する（等しくなる）。
熱処理を施すことによりＳｉとＮｉが相互拡散する。ステップＳ５の第２の熱処理温度Ｔ２が、半導体基板１を構成する単結晶シリコン（Ｓｉ）の格子サイズとＮｉＳｉ２の格子サイズとが一致する上記温度Ｔ４に近いと、ステップＳ５の第２の熱処理の際に、ダイヤモンド構造と蛍石構造との高い類似性により、ダイヤモンド構造のＳｉがＮｉＳｉ２の蛍石構造内のＳｉと同じような配置をとる（特に{４００}面のＳｉ）。このため、ステップＳ５の第２の熱処理でＮｉとＳｉの格子間で置換が生じやすくなってＮｉＳｉ２部分が生成されやすくなると考えられる。
従って、半導体基板１の結晶構造とＭＳｉ２（メタルダイシリサイド）の結晶構造の類似性が高い場合、特に、半導体基板１の結晶構造がダイヤモンド構造をとり、ＭＳｉ２（メタルダイシリサイド）の結晶構造が蛍石構造をとる場合には、上述したような金属シリサイド層からチャネル部へのＭＳｉ２の異常成長の問題や、金属シリサイド層中のＭＳｉ２部分の形成による抵抗ばらつき増大の問題が顕著に発生することになる。
このため、半導体基板１の結晶構造とＭＳｉ２（メタルダイシリサイド）の結晶構造の類似性が高い場合、特に、半導体基板１の結晶構造がダイヤモンド構造をとり、ＭＳｉ２（メタルダイシリサイド）の結晶構造が蛍石構造をとる場合に、本実施の形態を適用すれば、効果が大きい。従って、半導体基板１に単結晶シリコンを用いれば最も好ましいが、単結晶シリコン以外であっても、単結晶シリコンと同様にダイヤモンド構造型の結晶構造を有するものであれば、半導体基板１に好適に用いることができる。これは、以下の実施の形態についても同様である。
また、金属膜１２としてＮｉ膜を用いれば、形成され得る上記ＭＳｉ２が蛍石構造のＮｉＳｉ２となるので、本実施の形態を適用する効果が大きいが、Ｎｉ膜以外であっても、形成され得るＭＳｉ２が蛍石構造型の結晶構造をとるような金属または合金を、金属膜１２に用いる場合にも、本実施の形態は有効である。例えば、金属膜１２が、ニッケル合金膜、特にＮｉ−Ｐｔ（ニッケル−白金）合金膜、Ｎｉ−Ｐｄ（ニッケル−パラジウム）合金膜、Ｎｉ-Ｙ（ニッケル−イットリウム）合金膜、Ｎｉ−Ｙｂ（ニッケル−イッテルビウム）合金膜、Ｎｉ−Ｅｒ（ニッケル−エルビウム）合金膜またはＮｉ−ランタノイド合金膜である場合には、形成されるＭＳｉ２が蛍石構造（但し、図３０（ａ）の面心立方構造のＮｉサイトの一部が、合金を構成する他の金属に置換される）となり得るので、本実施の形態を適用して、好適である。これは、以下の実施の形態についても同様である。
（実施の形態２）
図３１は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図９に対応するものである。図３１には、上記図７の構造が得られた後、サリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図３２〜図３５は、本実施の形態の半導体装置の製造工程中における要部断面図である。
本実施の形態の半導体装置の製造工程は、上記ステップＳ４でウェット洗浄処理を行うことによりバリア膜１３と、未反応の金属膜１２とを除去する工程までは、上記実施の形態１と同様であるので、ここではその説明を省略し、上記ステップＳ４に続く工程について説明する。
上記実施の形態１と同様にして上記ステップＳ４までの工程を行って、上記図１４にほぼ相当する図３２の構造を得た後、図３３に示されるように、金属シリサイド層４１上を含む半導体基板１の主面（全面）上にバリア膜（第２バリア膜、応力制御膜、キャップ膜）１３ａを形成（堆積）する（図３１のステップＳ１１）。
次に、上記実施の形態１と同様のステップＳ５の第２の熱処理を行う。本実施の形態では、ステップＳ５の第２の熱処理は、バリア膜１３ａが形成されている状態で行われるが、ステップＳ５の第２の熱処理の条件や役割については上記実施の形態１と同様である。
従って、上記実施の形態１と同様に、本実施の形態においても、ステップＳ５の第２の熱処理は、金属シリサイド層４１の相変化（Ｍ２Ｓｉ相からＭＳｉ相への相変化）のために行うのではなく、金属シリサイド層４１の安定化のために行われる安定化アニールである。本実施の形態のステップＳ５の第２の熱処理の熱処理温度Ｔ２については、上記実施の形態１におけるステップＳ５の第２の熱処理の熱処理温度Ｔ２と同様であるので、ここではその説明は省略する。また、本実施の形態のステップＳ５の第２の熱処理時の雰囲気も上記実施の形態１と同様である。また、上記実施の形態１と同様に、本実施の形態においても、ステップＳ５の第２の熱処理の後は、半導体装置の製造終了（例えば半導体基板１を切断して半導体チップに個片化する）まで、ステップＳ５の第２の熱処理の熱処理温度よりも高い温度に半導体基板１がならないようにする。
ステップＳ５の第２の熱処理の後、ウェット洗浄処理などを行うことにより、図３４に示されるように、バリア膜１３ａを除去する（図３１のステップＳ１２）。この際、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に金属シリサイド層４１を残存させる。ステップＳ１２のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。
それ以降の工程は、上記実施の形態１と同様である。すなわち、上記実施の形態１と同様にして、図３５に示されるように、絶縁膜４２および絶縁膜４３を形成し、絶縁膜４３，４２にコンタクトホール４４を形成し、コンタクトホール４４内にプラグ４５を形成し、プラグ４５が埋め込まれた絶縁膜４３上にストッパ絶縁膜５１および絶縁膜５２を形成し、配線溝５３を形成し、配線溝５３内にバリア導体膜５４および銅膜を埋め込んで配線５５を形成する。
バリア膜１３ａは、バリア膜１３と同様に、半導体基板１に引張応力を生じさせる膜である。このため、バリア膜１３と同様の膜を、バリア膜１３ａとして用いることができ、好ましくは、窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜を用いることができる。本実施の形態では、半導体基板１の活性領域に素子分離領域４が生じさせている圧縮応力を相殺するために、半導体基板１に引張応力を生じさせるバリア膜１３ａを形成するので、バリア膜１３ａは応力制御膜（半導体基板１の活性領域の応力を制御する膜）とみなすこともできる。
また、上記実施の形態１でバリア膜１３について説明したように、半導体基板１に生じさせる応力の方向や大きさは、膜の材料だけでなく成膜法にも依存するため、バリア膜１３と同様の理由により、バリア膜１３ａが窒化チタン（ＴｉＮ）膜の場合は、スパッタリング法（ＰＶＤ法）で形成することが好ましく、バリア膜１３ａがチタン（Ｔｉ）膜の場合は、プラズマＣＶＤ法で形成することが好ましい。また、バリア膜１３と同様の理由により、バリア膜１３ａがスパッタリング法（ＰＶＤ法）を用いた窒化チタン（ＴｉＮ）膜の場合は、バリア膜１３ａの成膜温度（基板温度）は３００℃以下であることが好ましく、バリア膜１３ａがプラズマＣＶＤ法を用いたチタン（Ｔｉ）膜の場合は、バリア膜１３ａの成膜温度（基板温度）は４５０℃以下であることが好ましい。
また、窒化タンタル（ＴａＮ）膜またはタンタル（Ｔａ）膜も半導体基板１に引張応力を生じさせる膜とすることができるので、バリア膜１３ａとして用いることが可能である。但し、窒化タンタル（ＴａＮ）膜またはタンタル（Ｔａ）膜を用いた場合は、ステップＳ１２のウェット洗浄処理の際にフッ酸（ＨＦ）を用いる必要が生じ、ウェット洗浄時にバリア膜１３ａ以外の部分までエッチングされてしまう可能性がある。このため、バリア膜１３ａとしては、窒化タンタル（ＴａＮ）膜やタンタル（Ｔａ）膜よりも、ステップＳ１２のウェット洗浄処理による除去が容易な窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜を用いることがより好ましい。また、バリア膜１３ａの引張応力の好ましい範囲も、バリア膜１３と同様である。
また、バリア膜１３と同様に、バリア膜１３ａも、酸素（Ｏ）を透過しない（透過しにくい）膜である。すなわち、バリア膜１３ａは酸素透過性が無い膜である。バリア膜１３ａが酸素（Ｏ）の透過を防止するので、ステップＳ５の第２の熱処理時に、金属シリサイド層４１に酸素（Ｏ）が供給されるのを防止できる。これにより、酸素に起因した欠陥が生成されるのを抑制または防止でき、酸素に起因した欠陥を通して金属元素Ｍが拡散するのを抑制または防止して、ステップＳ５の第２の熱処理時に金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長が生じるのを更に的確に抑制または防止することができる。このような酸素（Ｏ）を透過しないバリア膜１３ａとして、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。
また、バリア膜１３ａは、金属シリサイド層４１と反応しがたい膜であり、ステップＳ５の第２の熱処理を行っても金属シリサイド層４１と反応しない膜である。ステップＳ５の第２の熱処理でバリア膜１３ａが金属シリサイド層４１と反応してしまうと、金属シリサイド層４１の組成が変動してしまう可能性があるが、本実施の形態では、バリア膜１３ａを金属シリサイド層４１と反応しがたい膜とすることで、ステップＳ５の第２の熱処理で金属シリサイド層４１とバリア膜１３ａとが反応するのを防止することができ、金属シリサイド層４１を的確に形成できるようになる。このような金属シリサイド層４１と反応しがたいバリア膜１３ａとして、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。
上記実施の形態１では、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を制御することで、ステップＳ５の第２の熱処理中に金属シリサイド層４１からチャネル部へＭＳｉ２（メタルダイシリサイド）が異常成長するのを抑制または防止していた。しかしながら、半導体装置の更なる高性能化や高信頼性化を考えると、金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長は可能な限り少なくすることが望ましい。このため、本実施の形態では、バリア膜１３および金属膜１２を除去して金属シリサイド層４１の表面を露出した後、ステップＳ１１として金属シリサイド層４１上を含む半導体基板１の主面（全面）上にバリア膜１３ａを形成してから、金属シリサイド層４１がバリア膜１３ａで覆われた状態でステップＳ５の第２の熱処理を行っている。このバリア膜１３ａは、バリア膜１３同様、半導体基板１に引張応力を生じさせる膜である。
本実施の形態では、半導体基板１に引張応力を生じさせるバリア膜１３ａを形成した状態でステップＳ５の第２の熱処理を行うことで、バリア膜１３ａが作用させる引張応力に起因して、バリア膜１３ａが無い場合に比べて半導体基板１の格子サイズを大きくすることができ、半導体基板１の格子サイズとＭＳｉ２の格子サイズとの差を大きくして、金属元素Ｍの異常拡散をより的確に防止できる。これにより、ステップＳ５の第２の熱処理中に金属シリサイド層４１からチャネル部へＭＳｉ２が異常成長するのを、より的確に防止できる。
また、本実施の形態では、ステップＳ５の第２の熱処理の熱処理温度Ｔ２を上記実施の形態１で説明したような温度に制御するだけでなく、半導体基板１に引張応力を生じさせるバリア膜１３ａを形成した状態でステップＳ５の第２の熱処理を行うので、バリア膜１３ａが、素子分離領域４に起因した圧縮応力を相殺するように作用する。素子分離領域４に起因する圧縮応力が半導体基板１の格子サイズを小さくするよう作用するのを、バリア膜１３ａの引張応力により抑制または防止できるので、たとえ素子分離領域４が半導体基板１（活性領域）に圧縮応力を生じさせるように作用していても、ステップＳ５の第２の熱処理時に金属シリサイド層４１からチャネル部へＭＳｉ２の異常成長が生じるのを、より的確に防止できる。
このように、本実施の形態では、上記実施の形態１の効果を得られるのに加えて、ステップＳ５の第２の熱処理中の金属シリサイド層４１からチャネル部へのＭＳｉ２の異常成長を更に的確に防止できる。また、金属シリサイド層４１中に高抵抗のＮｉＳｉ２部分が生じるのを更に的確に防止して、金属シリサイド層４１の抵抗のばらつきを更に的確に低減できる。従って、半導体装置の性能や信頼性を更に向上させることができる。
（実施の形態３）
上記図１８〜図２１の比較例の工程について更に検討したところ、ｎチャネル型ＭＩＳＦＥＴに比べて、ｐチャネル型ＭＩＳＦＥＴのソース・ドレインでは、ニッケルシリサイド層１４１ｂを形成することにより接合リーク電流の増加および接合リーク電流のばらつき（トランジスタごとの接合リーク電流の変動）が生じやすいことが本発明者の検討により分かった。
上記接合リーク電流の低減のためには、半導体基板１上に堆積するＮｉ膜１１２の厚さを薄くしてニッケルシリサイド層１４１ｂの厚みを薄くすることが有効である。しかしながら、ニッケルシリサイド層１４１ｂは低抵抗化のために設けたものである。このため、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両者でニッケルシリサイド層１４１ｂの厚みを薄くしてしまうと、接合リーク電流に影響が生じにくいｎチャネル型ＭＩＳＦＥＴでも、ニッケルシリサイド層１４１ｂによる低抵抗化の効果が薄れてしまう。
そこで、本実施の形態では、以下のような工程で金属シリサイド層を形成することで、上記問題を解決している。
図３６は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図９に対応するものである。図３６には、上記図７の構造が得られた後、サリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図３７および図３８は、本実施の形態の半導体装置の製造工程中における要部断面図であり、上記図１４に対応するものである。
本実施の形態の半導体装置の製造工程は、上記ステップＳ３の第１の熱処理工程の前まで、すなわち上記ステップＳ１，Ｓ２で金属膜１２およびバリア膜１３を形成する工程までは、上記実施の形態１と同様であるので、ここではその説明を省略し、上記ステップＳ３に相当するステップＳ３ａの第１の熱処理工程およびそれ以降の工程について説明する。
上記実施の形態１と同様にして上記ステップＳ１，Ｓ２までの工程（図１１の工程Ｐ８まで）を行って、上記図８の構造を得た後（すなわち金属膜１２およびバリア膜１３を形成した後）、半導体基板１に第１の熱処理（アニール処理）を施す（図３６のステップＳ３ａ）。上記ステップＳ３の第１の熱処理と同様、ステップＳ３ａの第１の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガス雰囲気で満たされた常圧下で行うことが好ましい。
ステップＳ３ａの第１の熱処理により、図３７に示されるように、ゲート電極８ａ，８ｂを構成する多結晶シリコン膜と金属膜１２、およびｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂを構成する単結晶シリコン（単結晶Ｓｉ）と金属膜１２を選択的に反応させて、金属・半導体反応層である金属シリサイド層４１ａを形成する。ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部（上層部）と金属膜１２とが反応することにより金属シリサイド層４１ａが形成されるので、金属シリサイド層４１ａは、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各表面（上層部）に形成される。
本実施の形態３では、ステップＳ３ａの第１の熱処理は、金属膜１２を構成する金属元素Ｍとｐ＋型半導体領域１０ｂを構成するＳｉとを反応させたときの金属膜１２の反応率が、金属膜１２を構成する金属元素Ｍとｎ＋型半導体領域９ｂを構成するＳｉとを反応させたときの金属膜１２の反応率よりも低くなる温度範囲において行う。
すなわち、ステップＳ３ａの第１の熱処理の段階における金属膜１２を構成する金属元素Ｍとｎ＋型半導体領域９ｂを構成するＳｉとの反応では、金属元素Ｍを全て消費させてｎ＋型半導体領域９ｂの表面上（ｎ＋型半導体領域９ｂの上層部）に金属シリサイド層４１ａを形成する、あるいは金属元素Ｍを全ては消費させずにｎ＋型半導体領域９ｂの表面上（ｎ＋型半導体領域９ｂの上層部）に未反応の金属元素Ｍを残存して金属シリサイド層４１ａを形成する。これに対して、ステップＳ３ａの第１の熱処理の段階における金属膜１２を構成する金属元素Ｍとｐ＋型半導体領域１０ｂを構成するＳｉとの反応では、金属元素Ｍの全ては消費させずにｐ＋型半導体領域１０ｂの表面上（ｐ＋型半導体領域１０ｂの上層部）に未反応の金属元素Ｍを残存して金属シリサイド層４１ａを形成する。ここで、上述したように、金属膜１２を構成する金属元素Ｍとｐ＋型半導体領域１０ｂを構成するＳｉとを反応させたときの金属膜１２の反応率が、金属膜１２を構成する金属元素Ｍとｎ＋型半導体領域９ｂを構成するＳｉとを反応させたときの金属膜１２の反応率よりも低くなる温度範囲で第１の熱処理を行う。これにより、ステップＳ３ａの第１の熱処理を行った段階でのｎ＋型半導体領域９ｂの表面上（ｎ＋型半導体領域９ｂの上層部）には第１の厚さの金属シリサイド層４１ａが形成され、ステップＳ３ａの第１の熱処理を行った段階でのｐ＋型半導体領域１０ｂの表面上（ｐ＋型半導体領域１０ｂの上層部）には上記第１の厚さよりも薄い第２の厚さの金属シリサイド層４１ａが形成される。
更に、本実施の形態では、ステップＳ３ａの第１の熱処理により、金属膜１２を構成する金属元素Ｍのダイメタルシリサイド（すなわちＭ２Ｓｉ）からなる金属シリサイド層４１ａが形成される。
すなわち、ステップＳ３ａの第１の熱処理により、金属膜１２を構成する金属元素Ｍとゲート電極８ａ，８ｂを構成する多結晶シリコン膜のＳｉとを反応させてゲート電極８ａ，８ｂの表面上（ゲート電極８ａ，８ｂの上層部）にＭ２Ｓｉからなる金属シリサイド層４１ａが形成される。また、ステップＳ３ａの第１の熱処理により、金属膜１２を構成する金属元素Ｍとｎ＋型半導体領域９ｂのＳｉとを反応させてｎ＋型半導体領域９ｂの表面上（ｎ＋型半導体領域９ｂの上層部）にＭ２Ｓｉからなる金属シリサイド層４１ａが形成される。また、ステップＳ３ａの第１の熱処理により、金属膜１２を構成する金属元素Ｍとｐ＋型半導体領域１０ｂのＳｉとを反応させてｐ＋型半導体領域１０ｂの表面上（ｐ＋型半導体領域１０ｂの上層部）にＭ２Ｓｉからなる金属シリサイド層４１ａが形成される。
また、バリア膜１３は、金属膜１２と反応しがたい膜であり、ステップＳ３ａの第１の熱処理を行っても金属膜１２と反応しない膜であることが望ましい。ステップＳ３ａの第１の熱処理でバリア膜１３が金属膜１２と反応してしまうと、金属シリサイド層４１ａの形成が阻害されたり、金属シリサイド層４１ａの組成が変動してしまう可能性がある。上記実施の形態１と同様、本実施の形態でも、バリア膜１３を金属膜１２と反応しがたい膜とすることで、ステップＳ３ａの第１の熱処理で金属膜１２とバリア膜１３とが反応するのを防止することができ、ステップＳ３ａの第１の熱処理で金属シリサイド層４１ａを的確に形成できるようになる。このような金属膜１２と反応しがたいバリア膜１３として、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。
例えば金属膜１２がＮｉ膜の場合には、ステップＳ３ａの第１の熱処理は、例えば２６０℃以上、３２０℃未満の温度範囲が適切であると考えられる（他の条件によってはこの温度範囲に限定されないことはもとよりである）。また、２９０℃を中心値とする２７０から３１０℃の温度範囲が最も好適であると考えられる。以下に、金属膜１２がＮｉ膜の場合、本実施の形態３によるステップＳ３ａの第１の熱処理の熱処理温度を２６０℃以上、３２０℃未満とした理由について、図３９から図４１を用いて詳細に説明する。
図３９は、半導体基板にｐ＋型シリコン領域およびｎ＋型シリコン領域を形成し、その上にＮｉ膜を１０ｎｍ程度およびＴｉＮ膜を１５ｎｍ程度形成してから、熱処理によりＮｉ膜とｐ＋型シリコン領域、またはＮｉ膜とｎ＋型シリコン領域とを反応させてニッケルシリサイド層を形成し、未反応ＮｉおよびＴｉＮ膜を除去したときの、形成されたニッケルシリサイド層のシート抵抗の熱処理温度依存性を示すグラフである。図３９のグラフの横軸は、熱処理によりＮｉ膜とｐ＋型シリコン領域、またはＮｉ膜とｎ＋型シリコン領域とを反応させるための熱処理温度に対応し、図３９のグラフの縦軸は、その熱処理によって形成されたニッケルシリサイド層のシート抵抗値に対応する。図３９の場合に行った熱処理はＲＴＡで３０秒程度である。また、図３９のグラフには、熱処理によりＮｉ膜とｐ＋型シリコン領域とを反応させて形成されたニッケルシリサイド層のシート抵抗値を白丸で示し、熱処理によりＮｉ膜とｎ＋型シリコン領域とを反応させて形成されたニッケルシリサイド層のシート抵抗値を黒丸で示してある。なお、図３９は、上記図２３を、より広範囲な温度領域で示したものに対応する。
図３９に示されるように、熱処理温度が低いと、形成されるニッケルシリサイド層は高抵抗のＮｉ２Ｓｉ相（Ｎｉ２Ｓｉ相だと３０Ω／□程度）であるが、熱処理温度が高いと、形成されるニッケルシリサイド層は低抵抗のＮｉＳｉ相（ＮｉＳｉ相だと１０Ω／□程度）となる。しかし、Ｎｉ２Ｓｉ相からＮｉＳｉ相へ変化する温度は、Ｎｉ膜とｎ＋型シリコン領域との反応の場合と、Ｎｉ膜とｐ＋型シリコン領域との反応の場合とでは異なる。例えばＮｉ膜とｎ＋型シリコン領域とを反応させた場合は、３００℃未満の温度範囲の熱処理によりＮｉ膜が全ては消費されずに、未反応のＮｉを残してＮｉ２Ｓｉ相のニッケルシリサイド層が形成され、３００℃以上、３６０℃以下の温度範囲の熱処理によりＮｉ膜が全て消費されたＮｉ２Ｓｉ相のニッケルシリサイド層が形成され、さらに３９０℃以上の温度範囲の熱処理によりＮｉＳｉ相のニッケルシリサイド層が形成される。一方、Ｎｉ膜とｐ＋型シリコン領域とを反応させた場合は、３２０℃未満の温度範囲の熱処理によりＮｉ膜が全ては消費されずに、未反応のＮｉを残してＮｉ２Ｓｉ相のニッケルシリサイド層が形成され、３２０℃以上、３４０℃未満の温度範囲の熱処理によりＮｉ膜が全て消費されたＮｉ２Ｓｉ相のニッケルシリサイド層が形成され、さらに３６０℃以上の温度範囲の熱処理によりＮｉＳｉ相のニッケルシリサイド層が形成される。
図４０は、半導体基板にｐ＋型シリコン領域およびｎ＋型シリコン領域を形成し、その上にＮｉ膜を１０ｎｍ程度およびＴｉＮ膜を１５ｎｍ程度形成してから、熱処理によりＮｉ膜とｐ＋型シリコン領域、またはＮｉ膜とｎ＋型シリコン領域とを反応させたときの、Ｎｉ膜の反応率を示すグラフである。図４０のグラフの横軸は、熱処理によりＮｉ膜とｐ＋型シリコン領域、またはＮｉ膜とｎ＋型シリコン領域とを反応させるための熱処理温度に対応し、図４０のグラフの縦軸は、Ｎｉ膜の反応率に対応する。図４０の場合に行った熱処理はＲＴＡで３０秒程度である。また、図４０のグラフには、熱処理によりＮｉ膜とｐ＋型シリコン領域とを反応させたときのＮｉ膜の反応率を白丸で示し、熱処理によりＮｉ膜とｎ＋型シリコン領域とを反応させたときのＮｉ膜の反応率を黒丸で示してある。
図４０に示されるように、熱処理温度が３２０℃以上であると、Ｎｉ膜とｐ＋型シリコン領域とを反応させたときのＮｉ膜の反応率と、Ｎｉ膜とｎ＋型シリコン領域とを反応させたときのＮｉ膜の反応率とがほぼ同じ１００％となっており、Ｎｉが全て消費されていることが分かる。また、Ｎｉが全て消費されていることから、熱処理温度が３２０℃以上の場合は、ｐ＋型シリコン領域の表面上（ｐ＋型シリコン領域の上層部）に形成されるニッケルシリサイド層（Ｎｉ２Ｓｉ相）の厚さと、ｎ＋型シリコン領域の表面上（ｎ＋型シリコン領域の上層部）に形成されるニッケルシリサイド層（Ｎｉ２Ｓｉ相）の厚さとは同じであると考えられる。
これに対して、熱処理温度が３２０℃未満であると、Ｎｉ膜とｐ＋型シリコン領域とを反応させたときのＮｉ膜の反応率と、Ｎｉ膜とｎ＋型シリコン領域とを反応させたときのＮｉ膜の反応率とが異なる。Ｎｉ膜とｎ＋型シリコン領域とを反応させたときのＮｉ膜の反応率は、熱処理温度が３００℃以上、３２０℃以下の範囲ではほぼ１００％であり、Ｎｉが全て消費されて、ｎ＋型シリコン領域の表面上（ｎ＋型シリコン領域の上層部）にはニッケルシリサイド層（Ｎｉ２Ｓｉ相）が形成される。熱処理温度が３００℃未満の範囲では、熱処理温度が低くなるに従いＮｉ膜とｎ＋型シリコン領域とを反応させたときのＮｉ膜の反応率は低下して、例えば熱処理温度が２９０℃で約９８％、熱処理温度が２７０℃で約６０％となる。すなわち、この熱処理温度範囲（３００℃未満）ではＮｉが全ては消費されず、ｎ＋型シリコン領域の表面上（ｎ＋型シリコン領域の上層部）には、未反応のＮｉを残存してニッケルシリサイド層（Ｎｉ２Ｓｉ相）が形成され、その厚さも熱処理温度が低くなるに従い薄くなることが分かる。
一方、Ｎｉ膜とｐ＋型シリコン領域とを反応させたときのＮｉ膜の反応率は、熱処理温度が３２０℃未満の範囲では、熱処理温度が低くなるに従い低下して、例えば熱処理温度が３１０℃で約８０％、熱処理温度が２７０℃で約４０％となる。すなわち、この熱処理温度範囲（３２０℃未満）ではＮｉが全ては消費されず、ｐ＋型シリコン領域の表面上（ｐ＋型シリコン領域の上層部）には、未反応のＮｉを残存してＮｉ２Ｓｉ相のニッケルシリサイド層が形成され、その厚さも熱処理温度が低くなるに従い薄くなることが分かる。
さらに、熱処理温度が３２０℃未満であると、Ｎｉ膜とｐ＋型シリコン領域とを反応させたときのＮｉ膜の反応率が、Ｎｉ膜とｎ＋型シリコン領域とを反応させたときのＮｉ膜の反応率よりも低くなる。このＮｉ膜とｐ＋型シリコン領域とを反応させたときのＮｉ膜の反応率とＮｉ膜とｎ＋型シリコン領域とを反応させたときのＮｉ膜の反応率との違いから、Ｎｉ膜とｎ＋型シリコン領域とを反応させたときのｎ＋型シリコン領域の表面上（ｎ＋型シリコン領域の上層部）に形成されるニッケルシリサイド層の厚さよりも、Ｎｉ膜とｐ＋型シリコン領域とを反応させたときのｐ＋型シリコン領域の表面上（ｐ＋型シリコン領域の上層部）に形成されるニッケルシリサイド層の厚さの方が薄くなることが分かる。
図４１は、前記図４０に示された熱処理によりＮｉ膜とｎ＋型シリコン領域とを反応させたときのＮｉ膜の反応率と、熱処理によりＮｉ膜とｐ＋型シリコン領域とを反応させたときのＮｉ膜の反応率との差を示すグラフ図である。
熱処理によりＮｉ膜とｎ＋型シリコン領域とを反応させたときのＮｉ膜の反応率と熱処理によりＮｉ膜とｐ＋型シリコン領域とを反応させたときのＮｉ膜の反応率との差は、熱処理温度が２９０℃において最も大きく、約４５％である。熱処理温度が２９０℃よりも高い温度範囲では、熱処理温度が高くなるに従って、その反応率の差は減少するが、熱処理温度が３１０℃では約２０％の反応率の差がある。また、熱処理温度が２９０℃よりも低い温度範囲では、熱処理温度が低くなるに従って、その反応率の差は減少するが、熱処理温度が２７０℃では約２２％の反応率の差がある。
図３９から図４１に示されたデータから、２６０℃以上、３２０℃未満の温度範囲の熱処理によりＮｉ膜とｎ＋型シリコン領域およびＮｉ膜とｐ＋型シリコン領域とを反応させると、ｐ＋型シリコン領域の表面上（ｐ＋型シリコン領域の上層部）には、ｎ＋型シリコン領域の表面上（ｎ＋型シリコン領域の上層部）に形成されるＮｉ２Ｓｉ相のニッケルシリサイド層よりも薄いＮｉ２Ｓｉ相のニッケルシリサイド層が形成されると考えられる。
例えば、半導体基板にｐ＋型シリコン領域およびｎ＋型シリコン領域を形成し、その上にＮｉ膜を１０ｎｍ程度およびＴｉＮ膜を１５ｎｍ程度形成してから、熱処理温度が３１０℃、熱処理時間が３０秒の熱処理によりＮｉ膜とｐ＋型シリコン領域およびｎ＋型シリコン領域とを反応させる。この場合、ｎ＋型シリコン領域の表面上（ｎ＋型シリコン領域の上層部）には、厚さ１５ｎｍ（反応率を１００％とする）のＮｉ２Ｓｉ相のニッケルシリサイド層が形成され、ｐ＋型シリコン領域の表面上（ｐ＋型シリコン領域の上層部）には、厚さ１２ｎｍ（反応率を８０％とする）のＮｉ２Ｓｉ相のニッケルシリサイド層が形成される。ここで、第１の熱処理における反応率が１００％の場合、Ｎｉ２Ｓｉ膜の厚さはＮｉ膜の厚さの約１．５倍となる。
このように、本実施の形態では、金属膜１２を構成する金属元素Ｍとｐ＋型半導体領域１０ｂのＳｉとを反応させたときの金属膜１２の反応率が、金属膜１２を構成する金属元素Ｍとｎ＋型半導体領域９ｂのＳｉとを反応させたときの金属膜の反応率よりも低くなる温度（金属膜１２がＮｉ膜の場合は２６０℃以上、３２０℃未満）でステップＳ３ａの第１の熱処理を行う。これにより、ステップＳ３ａの第１の熱処理の段階におけるｐ＋型半導体領域１０ｂの表面上（ｐ＋型半導体領域１０ｂの上層部）に形成される金属シリサイド層（Ｍ２Ｓｉ）４１ａの厚さ（前述した第２の厚さ）を、ステップＳ３ａの第１の熱処理の段階におけるｎ＋型半導体領域９ｂの表面上（ｎ＋型半導体領域９ｂの上層部）に形成される金属シリサイド層（Ｍ２Ｓｉ）４１ａの厚さ（前述した第１の厚さ）よりも薄くすることができる。
次に、ウェット洗浄処理を行うことにより、バリア膜１３と、未反応の金属膜１２を構成する金属元素Ｍ（すなわちゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂと反応しなかった金属膜１２を構成する金属元素Ｍ）とを除去する（図３６のステップＳ４）。この際、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に金属シリサイド層４１ａを残存させる。ステップＳ４のウェット洗浄処理（バリア膜１３および未反応の金属膜１２の除去工程）は、上記実施の形態１と同様、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。
次に、半導体基板１に第２の熱処理を施す（図３６のステップＳ５ａ）。上記ステップＳ５の第２の熱処理と同様、ステップＳ５ａの第２の熱処理は、不活性ガス（例えばＡｒガスまたはＨｅガス）またはＮ２ガス雰囲気で満たされた常圧下で行うことが好ましい。また、ステップＳ５ａの第２の熱処理は、上記ステップＳ３ａの第１の熱処理の熱処理温度よりも高い熱処理温度で行う。金属膜１２がＮｉ膜であった場合には、ステップＳ５ａの第２の熱処理は、例えば５５０℃程度とすることができる。例えば不活性ガス（例えばＡｒガスまたはＨｅガス）またはＮ２ガス雰囲気で満たされた常圧下で半導体基板１にＲＴＡ法を用いて温度５５０℃程度の熱処理を３０秒程度施すことにより、ステップＳ５ａの第２の熱処理を行うことができる。ステップＳ５ａの第２の熱処理を行うことにより、図３８に示されるように、ステップＳ３ａの第１の熱処理で形成されたＭ２Ｓｉ相の金属シリサイド層４１ａは、ＭＳｉ相（ＭＳｉ相の金属シリサイド層４１ｂ）に変わり、金属元素ＭとＳｉとの組成比が１：１の化学量論比により近い、安定な金属シリサイド層４１ｂが形成される。なお、ＭＳｉ相は、Ｍ２Ｓｉ相およびＭＳｉ２相よりも低抵抗率であり、ステップＳ５ａ以降も（半導体装置の製造終了まで）金属シリサイド層４１ｂは低抵抗のＭＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層４１ｂは低抵抗のＭＳｉ相となっている。
また、ステップＳ５ａの第２の熱処理により、Ｍ２Ｓｉ相の金属シリサイド層４１ａからＭＳｉ相の金属シリサイド層４１ｂへ変わると膜厚も増加する。しかし、ｎ＋型半導体領域９ｂの表面上（ｎ＋型半導体領域９ｂの上層部）に形成された金属シリサイド層（Ｍ２Ｓｉ相）４１ａが金属シリサイド層（ＭＳｉ相）４１ｂへ変わる際の膜厚の増加率と、ｐ＋型半導体領域１０ｂの表面上（ｐ＋型半導体領域１０ｂの上層部）に形成された金属シリサイド層（Ｍ２Ｓｉ相）４１ａが金属シリサイド層（ＭＳｉ相）４１ｂへ変わる際の膜厚の増加率とは同じである。従って、ステップＳ３ａの第１の熱処理の段階におけるｎ＋型半導体領域９ｂの表面上（ｎ＋型半導体領域９ｂの上層部）に形成された金属シリサイド層（Ｍ２Ｓｉ相）４１ａの厚さと、ステップＳ３の第１の熱処理の段階におけるｐ＋型半導体領域１０ｂの表面上（ｐ＋型半導体領域１０ｂの上層部）に形成された金属シリサイド層（Ｍ２Ｓｉ相）４１ａの厚さとの比を維持して、ステップＳ５ａの第２の熱処理によりｐ＋型半導体領域１０ｂの表面上（ｐ＋型半導体領域１０ｂの上層部）およびｎ＋型半導体領域９ｂの表面上（ｎ＋型半導体領域９ｂの上層部）に金属シリサイド層４１ｂが形成される。
例えば、半導体基板にｐ＋型シリコン領域およびｎ＋型シリコン領域を形成し、その上にＮｉ膜を１０ｎｍ程度およびＴｉＮ膜を１５ｎｍ程度形成してから、ステップＳ３ａとして熱処理温度が３１０℃、熱処理時間が３０秒の第１の熱処理によりＮｉ膜とｐ＋型シリコン領域およびｎ＋型シリコン領域とを反応させる。この場合、ｎ＋型シリコン領域の表面上（ｎ＋型シリコン領域の上層部）には、厚さ１５ｎｍ（反応率を１００％とする）のＮｉ２Ｓｉ相のニッケルシリサイド層が形成され、ｐ＋型シリコン領域の表面上（ｐ＋型シリコン領域の上層部）には、厚さ１２ｎｍ（反応率を８０％とする）のＮｉ２Ｓｉ相のニッケルシリサイド層が形成される。それから、ウェット洗浄処理を行うことにより、ＴｉＮ膜および未反応のＮｉを除去した後、ステップＳ５ａとして熱処理温度が５５０℃、熱処理時間が３０秒の第２の熱処理を行う。これにより、ｎ＋型シリコン領域の表面上（ｎ＋型シリコン領域の上層部）には、厚さ２１ｎｍ（第１の熱処理における反応率が１００％の場合、ＮｉＳｉ膜の厚さはＮｉ膜の厚さの約２．１倍となる）のＮｉＳｉ相のニッケルシリサイド層が形成され、ｐ＋型シリコン領域の表面上（ｐ＋型シリコン領域の上層部）には、厚さ１６．８ｎｍのＮｉＳｉ相のニッケルシリサイド層が形成される。
上述した関係を分かりやすくまとめると、次のようになる。図４２〜図４６は、ステップＳ２，Ｓ３ａ，Ｓ４，Ｓ５の各段階における半導体装置の製造工程中の要部断面図であり、ｐ＋型半導体領域１０ｂの上部近傍領域とｎ＋型半導体領域９ｂの上部近傍領域が示されている。図４２は、ステップＳ１，Ｓ２を行って金属膜１２およびバリア膜１３を形成した段階（ステップＳ３ａの第１の熱処理の前の段階）が示されている。図４３は、ステップＳ３ａの第１の熱処理を行った段階（ステップＳ４の金属膜１２およびバリア膜１３の除去工程を行う前の段階）が示されている。図４４は、ステップＳ４の金属膜１２およびバリア膜１３の除去工程を行った段階（ステップＳ５ａの第２の熱処理を行う前の段階）が示されている。図４５は、ステップＳ５ａの第２の熱処理を行った段階（絶縁膜４２を形成する前の段階）が示されている。
図４２に示されるように、ｐ＋型半導体領域１０ｂおよびｎ＋型半導体領域９ｂ上には、共通の金属膜１２が形成されるので、ステップＳ３ａの第１の熱処理を行う前の段階では、ｐ＋型半導体領域１０ｂ上の金属膜１２の厚み（膜厚）ｔｎ１と、ｎ＋型半導体領域９ｂ上の金属膜１２の膜厚ｔｎ２とは、同じである（すなわちｔｎ１＝ｔｎ２）。そして、ステップＳ３ａの第１の熱処理を行うことで、図４３に示されるように、ｐ＋型半導体領域１０ｂおよびｎ＋型半導体領域９ｂと金属膜１２とが反応して、ｐ＋型半導体領域１０ｂおよびｎ＋型半導体領域９ｂの表面上に金属シリサイド層４１ａが形成される。金属シリサイド層４１ａは、上記実施の形態１の金属シリサイド層４１に相当するものであるが、上記実施の形態１ではステップＳ３の第１の熱処理によってＭＳｉ相の金属シリサイド層４１を形成したのに対し、本実施の形態では、ステップＳ３ａの第１の熱処理によってＭ２Ｓｉ相の金属シリサイド層４１ａを形成している。
上述したように、ステップＳ３ａの第１の熱処理は、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ＋型半導体領域１０ｂと金属膜１２との反応率が、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ＋型半導体領域９ｂと金属膜１２との反応率よりも低くなるような温度範囲で行う。ここで、ｐ＋型半導体領域１０ｂと金属膜１２との反応率とは、ｐ＋型半導体領域１０ｂ上に位置する金属膜１２のうち、ステップＳ３ａの第１の熱処理よってｐ＋型半導体領域１０ｂと反応して金属シリサイド層４１ａを形成した部分の割合に対応する。同様に、ｎ＋型半導体領域９ｂと金属膜１２との反応率とは、ｎ＋型半導体領域９ｂ上に位置する金属膜１２のうち、ステップＳ３ａの第１の熱処理よってｎ＋型半導体領域９ｂと反応して金属シリサイド層４１ａを形成した部分の割合に対応する。従って、ステップＳ３ａの第１の熱処理において、ｐ＋型半導体領域１０ｂ上に位置する金属膜１２のうちのｐ＋型半導体領域１０ｂと反応する部分の割合（厚み）は、ｎ＋型半導体領域９ｂ上に位置する金属膜１２のうちのｎ＋型半導体領域９ｂと反応する部分の割合（厚み）よりも小さくなる。換言すれば、ステップＳ３ａの第１の熱処理において、ｐ＋型半導体領域１０ｂ上に位置する金属膜１２のうちの未反応部分（ｐ＋型半導体領域１０ｂと反応しなかった部分）の割合（厚み）は、ｎ＋型半導体領域９ｂ上に位置する金属膜１２のうちの未反応部分（ｎ＋型半導体領域９ｂと反応しなかった部分の割合（厚み）よりも多いと言うこともできる。
このため、ステップＳ３ａの第１の熱処理によって金属シリサイド層４１ａを形成した段階で、図４３に示されるように、ｐ＋型半導体領域１０ｂの表面上に形成された金属シリサイド層４１ａの厚さｔｎ３は、ｎ＋型半導体領域９ｂの表面上に形成された金属シリサイド層４１ａの厚さｔｎ４よりも薄くなる（すなわちｔｎ３＜ｔｎ４）。
また、ステップＳ３ａの第１の熱処理において、ｐ＋型半導体領域１０ｂ上に位置する金属膜１２は、ｎ＋型半導体領域９ｂ上に位置する金属膜１２に比べて反応率が低い。このため、第１の熱処理前にｐ＋型半導体領域１０ｂ上に位置していた金属膜１２は、全てが第１の熱処理によってｐ＋型半導体領域１０ｂと反応するわけではなく、その一部がｐ＋型半導体領域１０ｂと反応する。すなわち、ステップＳ３ａの第１の熱処理工程では、金属膜１２とｐ＋型半導体領域１０ｂとの反応において、金属膜１２は全てが消費される（反応する）わけではなく、ｐ＋型半導体領域１０ｂの表面上に形成された金属シリサイド層４１ａの上に、未反応の金属膜１２を構成する金属元素Ｍが残留する。従って、ステップＳ３ａの第１の熱処理後、金属膜１２のうちの未反応部分１２ａが、ｐ＋型半導体領域１０ｂ上の金属シリサイド層４１ａ上に、初期厚み（膜厚ｔｎ１）よりも薄い厚み（残存厚み）ｔｎ５で残存する（すなわちｔｎ５＜ｔｎ１）。
一方、ステップＳ３ａの第１の熱処理において、ｎ＋型半導体領域９ｂ上に位置する金属膜１２は、ｐ＋型半導体領域１０ｂ上に位置する金属膜１２に比べて反応率が高い。このため、ステップＳ３ａの第１の熱処理後、ｎ＋型半導体領域９ｂ上の金属シリサイド層４１ａ上に残存する金属膜１２の未反応部分１２ａの厚み（残存厚み）ｔｎ６は、ｐ＋型半導体領域１０ｂ上の金属シリサイド層４１ａ上に残存する金属膜１２の未反応部分１２ａの厚み（残存厚み）ｔｎ５よりも薄くなる（すなわちｔｎ６＜ｔｎ５）。なお、ステップＳ３ａの第１の熱処理後において、ｎ＋型半導体領域９ｂ上に位置していた金属膜１２は、全てがｎ＋型半導体領域９ｂと反応しても、あるいは、全てではなく一部がｎ＋型半導体領域９ｂと反応してもよい。ｎ＋型半導体領域９ｂ上に位置していた金属膜１２の全てがｎ＋型半導体領域９ｂと反応した場合には、ステップＳ３ａの第１の熱処理後、ｎ＋型半導体領域９ｂ上の金属シリサイド層４１ａ上には、金属膜１２の未反応部分１２ａは残存せず、上記厚み（残存厚み）ｔｎ６がゼロ（ｔｎ６＝０）となる。一方、ｎ＋型半導体領域９ｂ上に位置していた金属膜１２のうち、一部がｎ＋型半導体領域９ｂと反応した場合には、ステップＳ３ａの第１の熱処理後、ｎ＋型半導体領域９ｂ上の金属シリサイド層４１ａ上には、金属膜１２の未反応部分１２ａが残存（ｔｎ６＞０）し、その厚みｔｎ６が上記厚みｔｎ５よりも薄く（ｔｎ６＜ｔｎ５）なる。なお、図４３には、ｎ＋型半導体領域９ｂ上の金属シリサイド層４１ａ上に金属膜１２の未反応部分１２ａが残存した場合について図示しているが、ｎ＋型半導体領域９ｂ上の金属シリサイド層４１ａ上には、金属膜１２の未反応部分１２ａが残存しなくともよい。
ステップＳ３ａの第１の熱処理の後、ステップＳ４で、図４４に示されるように、バリア膜１３と、金属膜１２の未反応部分１２ａとを除去してから、ステップＳ５ａの第２の熱処理を行うことで、図４５に示されるように、Ｍ２Ｓｉ相の金属シリサイド層４１ａをＭＳｉ相の金属シリサイド層４１ｂにする。すなわち、Ｍ２Ｓｉ相の金属シリサイド層４１ａと、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂのシリコン（Ｓｉ）とを、ステップＳ５ａの第２の熱処理で更に反応させて（Ｍ２Ｓｉ＋Ｓｉ→２ＭＳｉの反応をさせて）、Ｍ２Ｓｉ相より安定で低抵抗率のＭＳｉ相からなる金属シリサイド層４１ｂをゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に形成する。このため、ステップＳ５ａの第２の熱処理は、Ｍ２Ｓｉ相の金属シリサイド層４１ａをＭＳｉ相の金属シリサイド層４１ｂにすることができるような温度で行う。
ｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１ａの厚さｔｎ３は、ｎ＋型半導体領域９ｂの表面上の金属シリサイド層４１ａの厚さｔｎ４よりも薄かった（ｔｎ３＜ｔｎ４）ので、ステップＳ５ａの第２の熱処理後において、ｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１ｂの厚さｔｎ７は、ｎ＋型半導体領域９ｂの表面上の金属シリサイド層４１ｂの厚さｔｎ８よりも薄くなる（すなわちｔｎ７＜ｔｎ８）。
図４６は、本実施の形態３のステップＳ１〜Ｓ５ａ（Ｓ１，Ｓ２，Ｓ３ａ，Ｓ４，Ｓ５ａ）に従って形成したニッケルシリサイド層（図４６のグラフで「実施の形態３」として示されている）と比較例のステップに従って形成したニッケルシリサイド層（図４６のグラフで「比較例」として示されている）のリーク電流の分布（ばらつき）を示すグラフである。図４６のグラフの横軸はリーク電流に対応し、図４６のグラフの縦軸は、確率分布（累積度数、Cumulative Frequency）に対応する。図４６における比較例のステップ（工程）は、本実施の形態３のステップＳ１〜Ｓ５ａのうち、ステップＳ３ａの第１の熱処理の熱処理温度を３２０℃とするものである。
図４６に示されるように、上記比較例のステップに従って形成したニッケルシリサイド層に比べて、本実施の形態３のステップＳ１〜Ｓ５ａに従って形成したニッケルシリサイド層の方が、ニッケルシリサイド層のリーク電流のばらつきが小さい。この理由は、次のように考えられる。比較例では、ｐ＋型シリコン領域の表面上（ｐ＋型シリコン領域の上層部）およびｎ＋型シリコン領域の表面上（ｎ＋型シリコン領域の上層部）には、ほぼ同じ厚さのニッケルシリサイド層が形成される。しかし、ｐ＋型シリコン領域の方がｎ＋型シリコン領域よりもＮｉが拡散しやすいため、ｐ＋型シリコン領域の表面上（ｐ＋型シリコン領域の上層部）に形成されるニッケルシリサイド層が異常成長しやすい。このため、同じ厚さのニッケルシリサイド層が形成されているにもかかわらず、ｐ＋型シリコン領域の方が、ｎ＋型シリサイド領域よりも接合リーク電流にばらつきが生じやすい。
これに対して、本実施の形態３では、ｐ＋型シリコン領域の表面上（ｐ＋型シリコン領域の上層部）に形成されるニッケルシリサイド層の厚さが、ｎ＋型シリサイド領域の表面上（ｎ＋型シリコン領域の上層部）に形成されるニッケルシリサイド層の厚さよりも薄く形成されるので、ｐ＋型シリサイド領域における接合リーク電流のばらつきを低減することができる。
すなわち、ｎ＋型シリコン領域よりもｐ＋型シリコン領域の方がＮｉが拡散しやすく（ＮｉとＳｉの反応が進み易く）、ｎ＋型シリコン領域の表面上に形成されるニッケルシリサイド層に比べて、ｐ＋型シリコン領域の表面上に形成されるニッケルシリサイド層の方が、異常成長しやすい。ｐ＋型シリコン領域に対して生じやすいニッケルシリサイド層の異常成長は、ＮｉＳｉ相のニッケルシリサイド層からその下の半導体領域（ｐ＋型シリコン領域，ｎ＋型シリコン領域）に向かって局所的にＮｉＳｉ２の部分が成長することが主因であると考えられる。ニッケルシリサイド層から局所的にＮｉＳｉ２の部分がｐ＋型シリコン領域やｎ＋型シリコン領域に向かって成長すると、その異常成長部（ＮｉＳｉ２）が接合面に接近してしまい、そのｐ＋型シリコン領域やｎ＋型シリコン領域の接合リークが増大してしまう。また、このニッケルシリサイド層の異常成長は、ニッケルシリサイド層全体ではなく局所的に生じ、これが発生したトランジスタと発生しないトランジスタとができるため、トランジスタごとに接合リークがばらつく原因となる。ｎ＋型シリコン領域よりもｐ＋型シリコン領域でニッケルシリサイド層が異常成長しやすい分、ｎ＋型シリコン領域よりもｐ＋型シリコン領域の方が、接合リーク電流の増加や接合リーク電流のばらつき増大が発生しやすくなる。
ｐ＋型シリコン領域の接合リーク電流の増加や接合リーク電流のばらつき増大を抑制するには、ｐ＋型シリコン領域の表面上に形成するニッケルシリサイド層の厚みを薄くすることが有効である。ｐ＋型シリコン領域の表面上に形成するニッケルシリサイド層の厚みを薄くすれば、ニッケルシリサイド層の量が少なく（厚みが薄く）なったことに伴い、ＮｉＳｉ２の部分が異常成長するためにＮｉＳｉ／Ｓｉ界面へ供給されるＮｉ量が少なくなり、ニッケルシリサイド層から局所的にＮｉＳｉ２の部分がｐ＋型シリコン領域側に異常成長するのを抑制することができる。このため、ニッケルシリサイド層が異常成長したトランジスタの発生頻度を低下することができる。更に、ニッケルシリサイド層を薄くしたことに伴い、ニッケルシリサイド層からｐ＋型シリコン領域の接合面までの距離が長くなって接合リーク電流を低下できるので、たとえニッケルシリサイド層が異常成長したとしても、それが接合リーク電流に及ぼす影響を抑制することができる。従って、ｐ＋型シリコン領域の表面上に形成するニッケルシリサイド層の厚みを薄くすることで、ｐ＋型シリコン領域の接合リーク電流の増加や接合リーク電流のばらつき増大を抑制することができる。
しかしながら、ｐ＋型シリコン領域の表面上とｎ＋型シリコン領域の表面上とに同じ厚さのニッケルシリサイド層を形成した場合、ｐ＋型シリコン領域の表面上のニッケルシリサイド層を薄くしようとすると、異常成長（ニッケルシリサイド層からｎ＋型シリコン領域へのＮｉＳｉ２部分の局所的な成長）が生じにくいｎ＋型シリコン領域の表面上のニッケルシリサイド層までも、薄くなってしまう。これは、ｎ＋型シリコン領域の表面上にニッケルシリサイド層を形成したことによる抵抗低減の効果を低下させてしまう。
そこで、本実施の形態３では、ｐ＋型半導体領域１０ｂの表面上に形成される金属シリサイド層４１ｂの厚さを、ｎ＋型半導体領域９ｂの表面上に形成される金属シリサイド層４１ｂの厚さよりも薄くしている。このため、異常成長（金属シリサイド層４１ｂからｐ＋型半導体領域１０ｂへのＭＳｉ２部分の局所的な成長）が生じやすいｐ＋型半導体領域１０ｂの表面上に形成される金属シリサイド層４１ｂの厚さを薄くしたことにより、ｐ＋型半導体領域１０ｂの接合リーク電流の増加や接合リーク電流のばらつき増大を抑制することができる。また、異常成長（金属シリサイド層４１ｂからｎ＋型半導体領域９ｂへのＭＳｉ２部分の局所的な成長）が生じにくいｎ＋型半導体領域９ｂの表面上に形成される金属シリサイド層４１ｂの厚さを厚くしたことにより、ｎ＋型半導体領域９ｂの表面上に金属シリサイド層４１ｂを形成したことによる抵抗低減の効果を的確に得ることができる。
このように、本実施の形態３では、ｎ＋型半導体領域９ｂの表面上に形成される金属シリサイド層４１ｂの厚さを維持しながら、ｐ＋型半導体領域１０ｂの表面上に形成される金属シリサイド層４１ｂの厚さを薄くすることができる。このため、ｎ＋型半導体領域９ｂの表面上に相対的に厚い金属シリサイド層４１ｂを形成したことによる抵抗低減効果と、それよりも相対的に薄い金属シリサイド層４１ｂをｐ＋型半導体領域１０ｂの表面上に形成したことによるｐ＋型半導体領域１０ｂにおける接合リーク電流の低減および接合リーク電流のばらつき低減の効果とを、両立することができる。従って、半導体装置の信頼性を向上させることができる。また、半導体装置の性能を向上させることができる。
また、ステップＳ３ａの第１の熱処理の温度を制御することによりｎ＋型半導体領域９ｂ上とｐ＋型半導体領域１０ｂ上とで金属シリサイド層４１ａの厚みを変え、それによって、ステップＳ５ａの第２の熱処理後におけるｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１ｂの厚さを、ｎ＋型半導体領域９ｂの表面上の金属シリサイド層４１ｂの厚さよりも薄くすることができる。このため、半導体装置の製造工程数を増加することなく、ｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１ｂの厚さを、ｎ＋型半導体領域９ｂの表面上の金属シリサイド層４１ｂの厚さよりも薄くすることができる。従って、半導体装置の製造工程数を低減でき、半導体装置の製造工程を簡略化でき、半導体装置の製造コストを低減することができる。
また、ｐ＋型半導体領域１０ｂおよびｎ＋型半導体領域９ｂの接合深さを浅くするほど、金属シリサイド層が異常成長したときに接合リーク電流に及ぼす影響が大きくなる。本実施の形態では、ｎ＋型半導体領域９ｂの表面上に形成される金属シリサイド層４１ｂよりも、ｐ＋型半導体領域１０ｂの表面上に形成される金属シリサイド層４１ｂを薄くすることで、金属シリサイド層の異常成長に起因した接合リーク電流の問題を改善している。このため、ｐ＋型半導体領域１０ｂおよびｎ＋型半導体領域９ｂの接合深さを浅くすることができ、電界効果トランジスタを微細化でき、半導体装置の小型化に有利となる。
また、Ｐｔ（白金）は、Ｐｔ２Ｓｉ相およびＰｔＳｉ相は存在するが、ＰｔＳｉ２相は存在しない。しかしながら、本発明者が検討したところ、金属膜１２にＮｉ膜またはＮｉ合金膜を使用した場合だけでなく、金属膜１２にＰｔ膜を使用した場合でも、ｎチャネル型ＭＩＳＦＥＴに比べて、ｐチャネル型ＭＩＳＦＥＴのソース・ドレインで接合リーク電流の増加および接合リーク電流のばらつきが生じやすく、本実施の形態の製造工程を適用することで、接合リーク電流の問題を改善できることが分かった。このため、本実施の形態および以下の実施の形態４では、金属膜１２にＰｔ膜を用いることもできる。
金属膜１２にＮｉ膜またはＮｉ合金膜を用いる場合には、上述のように、Ｍ２Ｓｉ相よりもＭＳｉ相の方が低抵抗率であるため、Ｍ２Ｓｉ相ではなくＭＳｉ相を、デバイスが完成した時の金属シリサイド層４１ｂとして用いる。
一方、金属膜１２にＰｔ膜を用いる場合には、ＰｔＳｉ（プラチナモノシリサイド）相ではなくＰｔ2Ｓｉ（ダイプラチナシリサイド）相を、デバイスが完成した時の金属シリサイド層４１ｂとして用いる。なぜなら、ＰｔＳｉとＰｔ２Ｓｉの比抵抗は３０μΩ・ｃｍ程度と同じであり、ＰｔＳｉのＳｉ消費量と比較してＰｔ２Ｓｉのシリコン消費量が小さく、金属シリサイド層４１ｂをＰｔＳｉとした場合よりもＰｔ２Ｓｉとした場合の方が、金属シリサイド層から接合までの距離を大きくできるため、リーク電流を小さくできるからである。
このため、金属膜１２にＰｔ（白金）膜を用いた場合と、金属膜１２にＮｉ膜またはＮｉ合金膜を用いた場合とで、金属シリサイド層４１ａ，４１ｂにおける金属元素ＭとＳｉの組成比が異なる。上述のように、金属膜１２にＮｉ膜またはＮｉ合金膜を用いた場合には、金属シリサイド層４１ａはＭ２Ｓｉ相で、金属シリサイド層４１ｂはＭＳｉ相である。
一方、金属膜１２にＰｔ（白金）膜を用いた場合には、上記ステップＳ３ａの第１の熱処理により、金属膜１２としてのＰｔ膜をゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂと選択的に反応させて、Ｐｔのシリサイドからなる金属シリサイド層４１ａを形成する。この場合の金属シリサイド層４１ａは、Ｐｔ２Ｓｉ（ダイプラチナシリサイド）よりもメタルリッチなシリサイド（すなわちＰｔ２ＳｉよりもＰｔの原子比が大きなシリサイド、従ってＰｔの原子比が２／３よりも大きなシリサイド）からなり、より具体的にはＰｔ５Ｓｉ２（ぺンタプラチナダイシリサイド)からなる。ここで、メタルリッチとは、金属元素の原子比が多いことを指している。ステップＳ３ａの第１の熱処理の後、未反応のＰｔ膜を除去してから、上記ステップＳ５ａの第２の熱処理により、金属シリサイド層４１ａ（Ｐｔ５Ｓｉ２）を、ＰｔのダイメタルシリサイドであるＰｔ２Ｓｉ（ダイプラチナシリサイド）からなる金属シリサイド層４１ｂにして安定化させる。Ｐｔ２Ｓｉは、７００℃以下において安定で相変態せず、Ｐｔ２Ｓｉ相の金属シリサイド層４１ｂが得られる。このように、金属膜１２にＰｔ膜を用いた場合には、ステップＳ３ａ第１の熱処理により、Ｐｔ（金属膜１２を構成する金属元素）のダイメタルシリサイド（すなわちＰｔ2Ｓｉ）よりもメタルリッチなシリサイド（ここではＰｔ５Ｓｉ２)からなる金属シリサイド層４１ａを形成し、ステップＳ５ａの第２の熱処理により、金属シリサイド層４１ａをＰｔ（金属膜１２を構成する金属元素）のダイメタルシリサイド（すなわちＰｔ2Ｓｉ）からなる金属シリサイド層４１ｂにする。しかしながら、Ｐｔ２Ｓｉ相の金属シリサイド層４１ｂから局所的にＰｔＳｉ相が発生（異常成長）することで、金属シリサイド層４１ｂから接合までの距離が小さくなり接合リーク電流の増加が懸念されるため、金属膜１２にＰｔ（白金）膜を用いた場合にも、本実施の形態および以下の実施の形態４を適用すれば有効である。
但し、金属膜１２にＰｔ膜を使用した場合よりも、金属膜１２にＮｉ膜またはＮｉ合金膜（Ｎｉ合金膜として好ましいのはＮｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙ合金膜、Ｎｉ−Ｙｂ合金膜、Ｎｉ−Ｅｒ合金膜またはＮｉ−ランタノイド合金膜）を使用する場合に、本実施の形態および以下の実施の形態４の製造工程を適用すれば、より効果が大きい。
本実施の形態では、ステップＳ１で形成される金属膜１２の膜厚（堆積膜厚、半導体基板１の主面に垂直な方向の厚み）は、４から３３ｎｍであることが好ましい。金属膜１２が薄すぎると金属シリサイド層４１ｂの厚みが薄くなりすぎて抵抗が増大する。金属シリサイド層４１ｂの厚さは、設計から要求される金属シリサイド層４１ｂのシート抵抗とシリサイド材料の比抵抗とから求められ、金属膜１２がＮｉ膜の場合は、８．４ｎｍ以上の厚さのニッケルシリサイド層（ＮｉＳｉ相）が必要とされることから、Ｎｉ膜の下限膜厚は４ｎｍとなる。また、金属膜１２が厚すぎると金属シリサイド層４１ｂの厚みが厚く成りすぎて、リーク電流の増加を招く可能性があり、また、ＭＩＳの微細化にも不利となる。金属膜１２がＮｉ膜の場合は、ニッケルシリサイド層（ＮｉＳｉ相）の厚さを２１ｎｍ以下とする必要があり、ステップＳ３の第１の熱処理の下限温度（２６０℃）での反応率が３０％であることから、Ｎｉ膜の上限膜厚は３３ｎｍとなる。
サリサイド技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン（ここではｎ＋型半導体領域９ｂ）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン（ここではｐ＋型半導体領域１０ｂ）の表面とに、低抵抗の金属シリサイド層４１ｂを形成した後は、上記実施の形態１と同様にして配線を形成する。図４７は、図３８に続く半導体装置の製造工程中における要部断面図である。
すなわち、上記実施の形態１と同様にして、図４７に示されるように、絶縁膜４２および絶縁膜４３を形成し、絶縁膜４３，４２にコンタクトホール４４を形成し、コンタクトホール４４内にプラグ４５を形成し、プラグ４５が埋め込まれた絶縁膜４３上にストッパ絶縁膜５１および絶縁膜５２を形成し、配線溝５３を形成し、配線溝５３内にバリア導体膜５４および銅膜を埋め込んで配線５５を形成する。配線５５は、ダマシン法により形成した埋込配線に限定されず、パターニングした導体膜により形成した配線（例えばタングステン配線またはアルミニウム配線）などとしてもよく、これは上記実施の形態１，２や以下の実施の形態４〜６でも同様である。
本実施の形態においても、図３６のステップＳ５ａの第２の熱処理よりも後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）で、半導体基板１の温度がステップＳ５ａの第２の熱処理の熱処理温度よりも高い温度にならないようにする。これにより、ステップＳ５ａよりも後の工程での熱印加（例えば種々の絶縁膜や導体膜の成膜工程）によって金属シリサイド層（ＭＳｉ相）４１ｂを構成する金属元素Ｍが半導体基板１（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）中に拡散してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの特性変動を招くのを防止することができる。
このように、本実施の形態３によれば、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂの表面上、ならびにｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ＋型半導体領域９ｂの表面上に形成される金属シリサイド層４１ｂの厚さを変えることなく、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ＋型半導体領域１０ｂの表面上に形成される金属シリサイド層４１ｂの厚さのみを薄く形成することができる。このため、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂの抵抗値の増加、およびｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ＋型半導体領域９ｂの接合リーク電流や抵抗の増加を招くことなく、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ＋型半導体領域１０ｂの接合リーク電流のばらつきを低減することができる。従って、ｐチャネル型ＭＩＳＦＥＴＱｐの特性の変動を防止することができて、半導体装置の性能を向上させることができる。
（実施の形態４）
上記実施の形態３では、金属シリサイド層４１ａ上にバリア膜を形成していない状態でステップＳ５ａの第２の熱処理を行っていたが、本実施の形態は、以下に説明するように、上記実施の形態３の製造工程において、バリア膜１３ａを設けた状態でステップＳ５ａの第２の熱処理を行うものである。
図４８は、本実施の形態４による半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態２の図３１や上記実施の形態３の図３６に対応するものである。図４８には、上記図７の構造が得られた後、サリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図４９〜図５２は、本実施の形態４による半導体装置の製造工程中における要部断面図である。
本実施の形態４による半導体装置の製造工程は、上記ステップＳ４でウェット洗浄処理を行うことによりバリア膜１３と、未反応の金属膜１２とを除去する工程までは、上記実施の形態３と同様であるので、ここではその説明を省略し、上記ステップＳ４に続く工程について説明する。
上記実施の形態３と同様にして上記ステップＳ４までの工程を行って、上記図３７にほぼ相当する図４９の構造を得た後、図５０に示されるように、金属シリサイド層４１ａ上を含む半導体基板１上にバリア膜（第２バリア膜、応力制御膜、キャップ膜）１３ａを堆積（形成）する（図４８のステップＳ１１）。
本実施の形態におけるこのステップＳ１１のバリア膜１３ａ形成工程は、上記実施の形態２におけるステップＳ１１のバリア膜１３ａ形成工程と同様である。すなわち、本実施の形態におけるバリア膜１３ａの好ましい材料、成膜法および応力（バリア膜１３ａが半導体基板１に生じさせる応力）は、上記実施の形態２におけるバリア膜１３ａの場合と同様である。従って、バリア膜１３ａは、半導体基板１に引張応力を生じさせる膜である。
次に、上記実施の形態３と同様のステップＳ５ａの第２の熱処理を行う。本実施の形態４では、ステップＳ５ａの第２の熱処理は、バリア膜１３ａが形成されている状態で行われるが、ステップＳ５ａの第２の熱処理の条件や役割については上記実施の形態３と同様である。
上記実施の形態３と同様、本実施の形態４においても、ステップＳ５ａの第２の熱処理を行うことにより、ステップＳ３ａの第１の熱処理で形成されたＭ２Ｓｉ相の金属シリサイド層４１ａは、ＭＳｉ相の金属シリサイド層４１ｂに変わり、金属元素ＭとＳｉとの組成比が１：１の化学量論比により近い、安定な金属シリサイド層４１ｂが形成される。また、上記実施の形態３と同様、本実施の形態４においても、ステップＳ５ａの第２の熱処理後におけるｐ＋型半導体領域１０ｂの表面上の金属シリサイド層（ＭＳｉ）４１ｂの厚さが、ステップＳ５ａの第２の熱処理後におけるｎ＋型半導体領域９ｂの表面上の金属シリサイド層（ＭＳｉ）４１ｂの厚さよりも薄くなる。
上記実施の形態３と同様に、本実施の形態４でも、ステップＳ５ａの第２の熱処理は、ステップＳ３ａの第１の熱処理の熱処理温度よりも高い熱処理温度で行い、例えば金属膜１２がＮｉの場合には５５０℃程度とすることができる。また、上記実施の形態３と同様に、本実施の形態４においても、ステップＳ５ａの第２の熱処理の後は、半導体装置の製造終了（例えば半導体基板１を切断して半導体チップに個片化する）まで、ステップＳ５ａの第２の熱処理の熱処理温度よりも高い温度に半導体基板１がならないようにする。
また、バリア膜１３ａは、金属シリサイド層４１ａ，４１ｂと反応しがたい膜であり、ステップＳ５ａの第２の熱処理を行っても金属シリサイド層４１ａ，４１ｂと反応しない膜である。ステップＳ５ａの第２の熱処理でバリア膜１３ａが金属シリサイド層４１ａ，４１ｂと反応してしまうと、金属シリサイド層４１ｂの組成が変動してしまう可能性がある。このため、上記実施の形態２と同様、本実施の形態でも、バリア膜１３ａを金属シリサイド層４１ａ，４１ｂと反応しがたい膜とすることで、ステップＳ５ａの第２の熱処理で金属シリサイド層４１ａ，４１ｂとバリア膜１３ａとが反応するのを防止することができ、金属シリサイド層４１ｂを的確に形成できるようになる。このような金属シリサイド層４１ａ，４１ｂと反応しがたいバリア膜１３ａとして、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。
ステップＳ５ａの第２の熱処理の後、ウェット洗浄処理などを行うことにより、図５１に示されるように、バリア膜１３ａを除去する（図４８のステップＳ１２）。この際、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に金属シリサイド層４１ｂを残存させる。ステップＳ１２のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。本実施の形態におけるこのステップＳ１２のバリア膜１３ａ除去工程は、上記実施の形態２におけるステップＳ１２のバリア膜１３ａ除去工程と同様である。
それ以降の工程は、上記実施の形態３と同様である。すなわち、上記実施の形態１〜３と同様にして、図５２に示されるように、絶縁膜４２および絶縁膜４３を形成し、絶縁膜４３，４２にコンタクトホール４４を形成し、コンタクトホール４４内にプラグ４５を形成し、プラグ４５が埋め込まれた絶縁膜４３上にストッパ絶縁膜５１および絶縁膜５２を形成し、配線溝５３を形成し、配線溝５３内にバリア導体膜５４および銅膜を埋め込んで配線５５を形成する。
本実施の形態においても、バリア膜１３ａは、バリア膜１３と同様に、応力制御膜（半導体基板の活性領域の応力を制御する膜）および酸素の透過を防止する膜として機能し、半導体基板１に働く応力の制御や金属膜１２の酸化防止などのために金属膜１２上に設けられる。このため、バリア膜１３と同様の膜を、バリア膜１３ａとして用いることができ、好ましくは、ＴｉＮ膜またはＴｉ膜を用いることができる。
上記図１８〜図２２を参照して説明したように、本発明者らは、サリサイド技術によりニッケルシリサイド層を形成する製造過程において、ニッケルシリサイド層からＮｉＳｉ２がＭＩＳＦＥＴのチャネル部に異常成長し易いことを見いだした。このようなＮｉＳｉ２の異常成長の発生は、本発明者の実験（半導体装置の断面観察および断面の組成分析など）により確認された。そして、ニッケルシリサイド層からチャネル部にＮｉＳｉ２が異常成長していると、ＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大を招いたり、ソース・ドレイン領域の拡散抵抗の増大を招いたりすることも分かった。
そこで、ニッケルシリサイド層からチャネル部にＮｉＳｉ２が異常成長する原因を調べたところ、主に次の２つに起因していることが分かった。第１の原因は、ニッケルシリサイド層の形成時にシリコン領域（Ｎｉが拡散し得るシリコン領域）に圧縮応力が働いていることである。第２の原因は、ニッケルシリサイド層の形成時に表面に酸素が存在することである。第１の原因と第２の原因では、第１の原因の方が影響は大きい。
ＭＩＳＦＥＴは素子分離領域４で規定された半導体基板１の活性領域に形成されるが、第１の原因のように、ＭＩＳＦＥＴを形成する活性領域に圧縮応力が生じている状態で、Ｎｉが拡散（移動）する反応を伴う熱処理を行うと、圧縮応力がＮｉの異常拡散を助長し、ニッケルシリサイド層からチャネル部へのＮｉＳｉ２の異常成長が生じ易くなる。これは、半導体基板１に圧縮応力が働くと半導体基板１（活性領域）を構成するＳｉの格子サイズ（格子間隔）が小さくなり、Ｓｉより格子間隔の小さいＮｉＳｉ２の格子サイズ（格子間隔）に近づくことで、ＮｉとＳｉの格子間での置換が生じやすくなるためであると考えられる。また、第２の原因のように酸素が存在していると、酸素に起因した欠陥が増えて、ＮｉＳｉ２の異常成長を促進する。これは、生じた欠陥を通してＮｉが拡散しやすくなるためであると考えられる。
実施の形態１〜６の場合のように、半導体基板１に形成した溝４ａ内を絶縁体材料（絶縁膜４ｂ，４ｃ）で埋め込むことで素子分離領域４を形成した場合、すなわち、ＳＴＩ法により素子分離領域４を形成した場合、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離領域を形成した場合に比べて、素子分離領域４の間の活性領域に作用する圧縮応力が大きくなる。これは、半導体基板１に形成した溝４ａの側壁が活性領域側を押すような圧縮応力が素子分離領域４の間の活性領域に作用するためである。また、特に、溝４ａ内を埋める素子分離領域４用の絶縁体材料（ここでは絶縁膜４ｃ）がプラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）により成膜された絶縁膜（例えば酸化シリコン膜）の場合には、Ｏ３−ＴＥＯＳ酸化膜（熱ＣＶＤ法で形成された絶縁膜）の場合などに比べて、焼き締め時の収縮が少ないため、ＭＩＳを形成する活性領域に素子分離領域４により働く圧縮応力が大きくなる。
本実施の形態４では、素子分離領域４に起因した圧縮応力（ＭＩＳＦＥＴを形成する活性領域に素子分離領域４が作用させている圧縮応力）を、半導体基板１に引張応力を生じさせるバリア膜１３ａによって相殺した状態で、ステップＳ５ａの第２の熱処理を行い、Ｍ２Ｓｉ相の金属シリサイド層４１ａを低抵抗で安定なＭＳｉ相の金属シリサイド層４１ｂにする。これにより、ステップＳ５ａの第２の熱処理中の金属シリサイド層４１ａ，４１ｂからチャネル部へのＭＳｉ２の異常成長を圧縮応力が促進するのを防止できる。従って、本実施の形態４では、上記実施の形態３の効果を得られるのに加えて、ステップＳ５ａの第２の熱処理中の金属シリサイド層４１ａ，４１ｂからチャネル部へのＭＳｉ２の異常成長を防止できる。従って、半導体装置の性能や信頼性をさらに向上させることができる。
また、本実施の形態４では、ステップＳ３ａの第１の熱処理工程を行い、それからステップＳ４のウェット洗浄処理工程を行った後、ステップＳ１１で金属シリサイド層４１ａ上を含む半導体基板１上にバリア膜１３ａを形成しているが、バリア膜１３ａを形成する前に、ステップＳ１（金属膜１２形成工程）の前に行うドライクリーニング処理（上記図１１の工程Ｐ２に対応）と同様のドライクリーニング処理を行ってもよい。金属シリサイド層４１ａの表面に自然酸化膜がある状態でバリア膜１３ａを形成し、ステップＳ５ａの第２の熱処理を行うと、自然酸化膜に含まれる酸素が金属シリサイド層４１ａ，４１ｂの中に取り込まれてしまう。この状態で、ステップＳ５ａの第２の熱処理を行うと、金属シリサイド層４１ｂの抵抗値が高くなる、抵抗値のばらつきが大きくなるなどの不具合が生じる可能性がある。このため、ステップＳ１１のバリア膜１３ａを形成する前に、金属シリサイド層４１ａの表面の自然酸化膜を除去することが好ましい。従って、ステップＳ４のウェット洗浄処理工程を行った後、ドライクリーニング処理工程（金属シリサイド層４１ａの表面をドライクリーニングする工程）を行い、自然酸化膜を除去した状態で、ステップＳ１１のバリア膜１３ａの堆積工程を行ってもよい。このことは、上記実施の形態２についても同様であるが、上記実施の形態２の場合は、ステップＳ３ａおよびステップＳ５ａをステップＳ３およびステップＳ５に読み替え、金属シリサイド層４１ａと金属シリサイド層４１ｂを金属シリサイド層４１に読み替えることになる。
また、ステップＳ１１のバリア膜１３ａの堆積工程で、バリア膜１３ａの下層にＴｉ膜を形成することもできる。Ｔｉ膜は酸素を取り込み易い性質を有することから、ステップＳ４のウェット洗浄処理の後に、金属シリサイド層４１ａの表面に自然酸化膜が形成されていても、Ｔｉ膜がこの自然酸化膜に含まれる酸素を取り込むことにより、自然酸化膜を除去することができる。従って、ステップＳ１１のバリア膜１３ａの堆積工程では、まず、金属シリサイド層４１ａ上を含む半導体基板１上にＴｉ膜（チタン膜）を堆積し、その後、バリア膜１３ａ（この場合は好ましくは窒化チタン（ＴｉＮ）膜）を堆積してもよい。なお、前述したステップＳ４のウェット洗浄処理工程とステップＳ１１のバリア膜１３ａの堆積工程との間に、前述したドライクリーニング処理工程を行い、さらに、バリア膜１３ａの下にチタン膜を堆積してもよい。バリア膜１３ａの下層にＴｉ膜を設けた場合には、そのＴｉ膜もバリア膜１３ａの一部とみなすことができるので、バリア膜１３ａが、下層のチタン（Ｔｉ）膜とその上の窒化チタン（ＴｉＮ）膜との積層膜により形成されているとみなすこともできる。これにより、ステップＳ３ａの第１の熱処理工程およびステップＳ４のウェット洗浄処理工程により、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂの表面に形成された金属シリサイド層４１ａの表面の自然酸化膜を的確に除去することができて、ステップＳ５ａの第２の熱処理により形成される金属シリサイド層４１ｂの抵抗値が高くなる、抵抗値のばらつきが大きくなるなどの不具合を防止することができる。このことは、上記実施の形態２についても同様であるが、上記実施の形態２の場合は、ステップＳ３ａおよびステップＳ５ａをステップＳ３およびステップＳ５に読み替え、金属シリサイド層４１ａと金属シリサイド層４１ｂを金属シリサイド層４１に読み替えることになる。
（実施の形態５）
本実施の形態は、以下に説明するように、上記実施の形態３の製造工程において、ステップＳ５ａの第２の熱処理の熱処理温度に対して、上記実施の形態１のステップＳ５の第２の熱処理と同様の上限温度を設定したものである。
図５３は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図９や上記実施の形態３の図３６に対応するものである。図５３には、上記図７の構造が得られた後、サリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図５４〜図５６は、本実施の形態の半導体装置の製造工程中における要部断面図である。
本実施の形態の半導体装置の製造工程は、上記ステップＳ４でウェット洗浄処理を行うことによりバリア膜１３と、未反応の金属膜１２とを除去する工程までは、上記実施の形態３と同様であるので、ここではその説明を省略し、上記ステップＳ４に続く工程について説明する。
上記実施の形態３と同様にして上記ステップＳ４までの工程（すなわちステップＳ１，Ｓ２，Ｓ３ａ，Ｓ４）を行って、上記図３７にほぼ相当する図５４の構造を得る。それから、半導体基板１に第２の熱処理を施す（図５３のステップＳ５ｂ）。ステップＳ５ｂの第２の熱処理は、上記実施の形態３のステップＳ５ａの第２の熱処理に相当するものであり、上記実施の形態３のステップＳ５ａの第２の熱処理と同じ役割を有している。
上記ステップＳ５ａの第２の熱処理と同様、ステップＳ５ｂの第２の熱処理は、不活性ガス（例えばＡｒガスまたはＨｅガス）またはＮ２ガス雰囲気で満たされた常圧下で行うことが好ましい。
また、ステップＳ５ｂの第２の熱処理は、上記ステップＳ３ａの第１の熱処理の熱処理温度よりも高い熱処理温度で行う。ステップＳ５ｂの第２の熱処理を行うことにより、図５５に示されるように、ステップＳ３ａの第１の熱処理で形成されたＭ２Ｓｉ相の金属シリサイド層４１ａは、ＭＳｉ相の金属シリサイド層４１ｂに変わり、金属元素ＭとＳｉとの組成比が１：１の化学量論比により近い、安定な金属シリサイド層４１ｂが形成される。なお、ＭＳｉ相は、Ｍ２Ｓｉ相およびＭＳｉ２相よりも低抵抗率であり、ステップＳ５ｂ以降も（半導体装置の製造終了まで）金属シリサイド層４１ｂは低抵抗のＭＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層４１ｂは低抵抗のＭＳｉ相となっている。
上記実施の形態３と同様に、本実施の形態においても、ステップＳ３ａの第１の熱処理によって形成されたＭ２Ｓｉ相の金属シリサイド層４１ａにおいては、ｎ＋型半導体領域９ｂの表面上に形成された金属シリサイド層４１ａの厚さが、ｐ＋型半導体領域１０ｂの表面上に形成された金属シリサイド層４１ａの厚さよりも薄くなっている。このため、上記実施の形態３と同様に、本実施の形態においても、ステップＳ５ｂの第２の熱処理によって形成されたＭＳｉ相の金属シリサイド層４１ｂにおいては、ｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１ｂの厚さが、ｎ＋型半導体領域９ｂの表面上の金属シリサイド層４１ｂの厚さよりも薄くなる。
上記実施の形態３でも説明したように、ｎ＋型半導体領域９ｂよりもｐ＋型半導体領域１０ｂの方が、金属元素Ｍが拡散しやすく金属元素ＭとＳｉの反応が進み易いため、ｎ＋型半導体領域９ｂの表面上に形成されるＭＳｉ相の金属シリサイド層４１ｂに比べて、ｐ＋型半導体領域１０ｂの表面上に形成されるＭＳｉ相の金属シリサイド層４１ｂの方が、ＭＳｉ２部分が生成されて異常成長しやすい。これに対処するために、上記実施の形態３および本実施の形態５では、ｐ＋型半導体領域１０ｂの表面上に形成される金属シリサイド層４１ｂの厚さを、ｎ＋型半導体領域９ｂの表面上に形成される金属シリサイド層４１ｂの厚さよりも薄くしている。
しかしながら、可能な限り金属シリサイド層４１ｂの異常成長（ＭＳｉ２部分の局所的な成長）を抑制することが、より望ましい。上記実施の形態１のステップＳ５の第２の熱処理と同様に、本実施の形態のステップＳ５ｂの第２の熱処理においても、半導体基板１の格子サイズがＭＳｉ２の格子サイズに近いと、金属元素ＭとＳｉの格子間で置換が生じやすくなるため、第２の熱処理により金属シリサイド層４１ａ，４１ｂから半導体基板領域（例えばｐ＋型半導体領域１０ｂ，ｎ＋型半導体領域９ｂ）に金属元素Ｍが拡散しやすく、ＭＳｉ２部分が異常成長しやすい。
このため、本実施の形態のステップＳ５ｂの第２の熱処理は、熱処理温度の上限を、上記実施の形態１におけるステップＳ５の第２の熱処理と同様に設定することで、金属シリサイド層４１ｂの異常成長（ＭＳｉ２部分の局所的な成長）を更に抑制する。
すなわち、上記実施の形態１のステップＳ５の第２の熱処理と同様に、本実施の形態においても、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２を、ＭＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度Ｔ３よりも低くする（Ｔ１２＜Ｔ３）。これにより、ステップＳ５ｂの第２の熱処理を行った際に、半導体基板１とＭＳｉ２との格子サイズが一致した状態にならないようにする。このようにすることで、ステップＳ５ｂの第２の熱処理により金属シリサイド層４１ａ，４１ｂが異常成長する（ＭＳｉ２部分が局所的に成長する）のを、更に的確に抑制または防止でき、その理由は、上記実施の形態１のステップＳ５の第２の熱処理において、ＭＳｉ２の異常成長を防止できるのとほぼ同様である。
このため、上記実施の形態１のステップＳ５の第２の熱処理と同様に、本実施の形態においても、例えば、半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をＮｉ膜とした場合には、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２を、単結晶シリコン（Ｓｉ）とＮｉＳｉ２の格子サイズが一致する上記温度Ｔ４（Ｔ４＝５９０℃）よりも低くする（Ｔ１２＜Ｔ４＝５９０℃）。また、例えば、半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をＮｉ−Ｐｔ合金膜とした場合には、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２を、単結晶シリコン（Ｓｉ）とＮｉ１−ｘＰｔｘＳｉ２の格子サイズが一致する上記温度Ｔ５よりも低くする（Ｔ１２＜Ｔ５）。また、例えば、金属膜１２がＮｉ１−ｘＰｄｘ合金膜の場合には、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２を、Ｎｉ１−ｘＰｄｘＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度よりも低くする。また、例えば、金属膜１２がＮｉ１−ｘＹｂｘ合金膜の場合は、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２を、Ｎｉ１−ｘＹｂｘＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度よりも低くする。また、例えば、金属膜１２がＮｉ１−ｘＥｒｘ合金膜の場合は、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２を、Ｎｉ１−ｘＥｒｘＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度よりも低くする。また、例えば、金属膜１２がＮｉ１−ｘＹｘ合金膜の場合は、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２を、Ｎｉ１−ｘＹｘＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度よりも低くする。また、例えば、金属膜１２がＮｉ１−ｘＬｎｘ合金膜（ここでＬｎ：ランタノイド元素）の場合は、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２を、Ｎｉ１−ｘＬｎｘＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度よりも低くする。
このように、本実施の形態では、少なくとも、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２を、ＭＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する（すなわち上記ミスマッチαがゼロ％となる）温度Ｔ３よりも低く（Ｔ１２＜Ｔ３）する。その上で、上記実施の形態１のステップＳ５と同様、本実施の形態においても、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２におけるＭＳｉ２の格子サイズと半導体基板１の格子サイズとの差（の絶対値）が、半導体基板１の格子サイズの０．０１％以上（すなわちα≧０．０１％）であるようにすれば、より好ましく、半導体基板１の格子サイズの０．０２％以上（すなわちα≧０．０２％）であるようにすれば、更に好ましい。なお、本実施の形態においても、ミスマッチαの定義は、上記実施の形態１と同様である。
このため、上記実施の形態１のステップＳ５の第２の熱処理と同様、本実施の形態においても、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２における上記ミスマッチαはゼロ％より大きい（α＞０％）ことが望ましいが、０．０１％以上（α≧０．０１％）であば、より好ましく、０．０２％以上（α≧０．０２％）であれば、更に好ましい。換言すれば、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２は、上記ミスマッチαが０．０１％となる上記温度Ｔ６以下（Ｔ１２≦Ｔ６）であることがより好ましく、上記ミスマッチαが０．０２％となる上記温度Ｔ７以下（Ｔ１２≦Ｔ７）であることが更に好ましい。このようにすることで、ステップＳ５ｂの第２の熱処理において、半導体基板１の格子サイズとＭＳｉ２の格子サイズとの差がある程度大きい状態になっているので、金属シリサイド層４１ａ，４１ｂが異常成長する（ＭＳｉ２部分が局所的に成長する）のを、より的確に防止できるようになる。なお、上述のように、例えば、半導体基板１を単結晶シリコン（Ｓｉ）基板としかつ金属膜１２をニッケル（Ｎｉ）膜とした場合、すなわち金属シリサイド層４１ｂがニッケルシリサイド（ＮｉＳｉ）層の場合、上記ミスマッチαが０．０１％となる温度Ｔ６は約５７５℃（Ｔ６＝５７５℃）であり、上記ミスマッチαが０．０２％となる温度Ｔ７は約５６０℃（Ｔ７＝５６０℃）である。
ステップＳ５ｂの第２の熱処理を行って、ＭＳｉ相の金属シリサイド層４１ｂを、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン（ここではｎ＋型半導体領域９ｂ）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン（ここではｐ＋型半導体領域１０ｂ）の表面とに形成した後は、上記実施の形態１，３と同様の工程を行う。
すなわち、上記実施の形態１，３と同様にして、図５６に示されるように、絶縁膜４２および絶縁膜４３を形成し、絶縁膜４３，４２にコンタクトホール４４を形成し、コンタクトホール４４内にプラグ４５を形成し、プラグ４５が埋め込まれた絶縁膜４３上にストッパ絶縁膜５１および絶縁膜５２を形成し、配線溝５３を形成し、配線溝５３内にバリア導体膜５４および銅膜を埋め込んで配線５５を形成する。
本実施の形態においても、図５３のステップＳ５ｂの第２の熱処理よりも後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）で、半導体基板１の温度がステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２よりも高い温度にならないようにする。これにより、ステップＳ５ｂよりも後の工程での熱印加（例えば種々の絶縁膜や導体膜の成膜工程）によって金属シリサイド層（ＭＳｉ相）４１ｂを構成する金属元素Ｍが半導体基板１（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）中に拡散してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの特性変動を招くのを防止することができる。
本実施の形態では、上記実施の形態３の効果を得られるのに加えて、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２の上限を、上記実施の形態１におけるステップＳ５の第２の熱処理と同様に設定する。すなわち、本実施の形態では、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２を、ＭＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する（すなわち上記ミスマッチαがゼロ％となる）温度Ｔ３よりも低く（Ｔ１２＜Ｔ３）、より好ましくは、上記ミスマッチαが０．０１％となる温度Ｔ６以下（Ｔ１２≦Ｔ６）、更に好ましくは、上記ミスマッチαが０．０２％となる温度Ｔ７以下（Ｔ１２≦Ｔ７）とする。このようにすることで、上記実施の形態３の効果を得られるのに加えて、ｎ＋型半導体領域９ｂの表面上およびｐ＋型半導体領域１０ｂの表面上に形成される金属シリサイド層４１ｂの異常成長（ＭＳｉ２部分の局所的な成長）を更に的確に防止でき、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂにおける接合リーク電流を更に低減でき、接合リークのばらつきも更に低減することができる。従って、半導体装置の信頼性や性能を更に向上させることができる。
（実施の形態６）
本実施の形態は、以下に説明するように、上記実施の形態４の製造工程において、ステップＳ５ａの第２の熱処理の熱処理温度に対して、上記実施の形態１のステップＳ５の第２の熱処理と同様の上限温度を設定したものである。
図５７は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態２の図３１や上記実施の形態５の図４８に対応するものである。図５７には、上記図７の構造が得られた後、サリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図５８〜図６０は、本実施の形態の半導体装置の製造工程中における要部断面図である。
本実施の形態の半導体装置の製造工程は、上記ステップＳ１１でバリア膜１３ａを形成する工程までは、上記実施の形態４と同様であるので、ここではその説明を省略し、上記ステップＳ１１に続く工程について説明する。
上記実施の形態４と同様にして上記ステップＳ１１までの工程（すなわちステップＳ１，Ｓ２，Ｓ３ａ，Ｓ４，Ｓ１１）を行って、上記図５０にほぼ相当する図５８の構造を得る。それから、半導体基板１に、上記実施の形態５のステップＳ５ｂの第２の熱処理と同様の第２の熱処理を施す（図５７のステップＳ５ｂ）。
本実施の形態６では、ステップＳ５ｂの第２の熱処理は、バリア膜１３ａが形成されている状態で行われるが、ステップＳ５ｂの第２の熱処理の条件（上限温度を含む）や役割については上記実施の形態５と同様であるので、その繰り返しの説明は省略する。
上記実施の形態５と同様、本実施の形態６においても、ステップＳ５ｂの第２の熱処理を行うことにより、ステップＳ３ａの第１の熱処理で形成されたＭ２Ｓｉ相の金属シリサイド層４１ａは、ＭＳｉ相の金属シリサイド層４１ｂに変わり、金属元素ＭとＳｉとの組成比が１：１の化学量論比により近い、低抵抗で安定な金属シリサイド層４１ｂが形成される。また、上記実施の形態５と同様、本実施の形態６においても、ステップＳ５ｂの第２の熱処理後におけるｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１ｂの厚さが、ステップＳ５ａの第２の熱処理後におけるｎ＋型半導体領域９ｂの表面上の金属シリサイド層４１ｂの厚さよりも薄くなる。なお、ＭＳｉ相は、Ｍ２Ｓｉ相およびＭＳｉ２相よりも低抵抗率であり、ステップＳ５ｂ以降も（半導体装置の製造終了まで）金属シリサイド層４１ｂは低抵抗のＭＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層４１ｂは低抵抗のＭＳｉ相となっている。
また、バリア膜１３ａは、金属シリサイド層４１ａ，４１ｂと反応しがたい膜であり、ステップＳ５ｂの第２の熱処理を行っても金属シリサイド層４１ａ，４１ｂと反応しない膜である。ステップＳ５ｂの第２の熱処理でバリア膜１３ａが金属シリサイド層４１ａ，４１ｂと反応してしまうと、金属シリサイド層４１ｂの組成が変動してしまう可能性がある。このため、上記実施の形態２，４と同様、本実施の形態でも、バリア膜１３ａを金属シリサイド層４１ａ，４１ｂと反応しがたい膜とすることで、ステップＳ５ｂの第２の熱処理で金属シリサイド層４１ａ，４１ｂとバリア膜１３ａとが反応するのを防止することができ、金属シリサイド層４１ｂを的確に形成できるようになる。このような金属シリサイド層４１ａ，４１ｂと反応しがたいバリア膜１３ａとして、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。
ステップＳ５ｂの第２の熱処理の後、上記実施の形態４と同様、本実施の形態においても、ウェット洗浄処理などを行うことにより、図５９に示されるように、バリア膜１３ａを除去する（図５７のステップＳ１２）。この際、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に金属シリサイド層４１ｂを残存させる。本実施の形態におけるこのステップＳ１２のバリア膜１３ａ除去工程は、上記実施の形態２，４におけるステップＳ１２のバリア膜１３ａ除去工程と同様にして行うことができる。
それ以降の工程は、上記実施の形態４と同様である。すなわち、上記実施の形態４と同様にして、図６０に示されるように、絶縁膜４２および絶縁膜４３を形成し、絶縁膜４３，４２にコンタクトホール４４を形成し、コンタクトホール４４内にプラグ４５を形成し、プラグ４５が埋め込まれた絶縁膜４３上にストッパ絶縁膜５１および絶縁膜５２を形成し、配線溝５３を形成し、配線溝５３内にバリア導体膜５４および銅膜を埋め込んで配線５５を形成する。
本実施の形態においても、図５７のステップＳ５ｂの第２の熱処理よりも後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）で、半導体基板１の温度がステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２よりも高い温度にならないようにする。これにより、ステップＳ５ｂよりも後の工程での熱印加（例えば種々の絶縁膜や導体膜の成膜工程）によって金属シリサイド層（ＭＳｉ相）４１ｂを構成する金属元素Ｍが半導体基板１（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ）中に拡散してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの特性変動を招くのを防止することができる。
上記実施の形態５と同様に、本実施の形態でも、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２の上限を、上記実施の形態１におけるステップＳ５の第２の熱処理と同様に設定している。すなわち、ステップＳ５ｂの第２の熱処理の熱処理温度Ｔ１２を、ＭＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する（すなわち上記ミスマッチαがゼロ％となる）温度Ｔ３よりも低く（Ｔ１２＜Ｔ３）、より好ましくは、上記ミスマッチαが０．０１％となる温度Ｔ６以下（Ｔ１２≦Ｔ６）、更に好ましくは、上記ミスマッチαが０．０２％となる温度Ｔ７以下（Ｔ１２≦Ｔ７）とする。このようにすることで、上記実施の形態４の効果を得られるのに加えて、金属シリサイド層４１ｂの異常成長（ＭＳｉ２部分の局所的な成長）を更に的確に防止でき、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂにおける接合リーク電流を更に低減でき、接合リークのばらつきも更に低減することができる。また、ステップＳ５ｂの第２の熱処理中の金属シリサイド層４１ａ，４１ｂからチャネル部へのＭＳｉ２の異常成長の防止効果も更に高めることができる。従って、半導体装置の信頼性や性能を更に向上させることができる。
また、上記実施の形態１，２と同様に、本実施の形態および上記実施の形態５は、ステップＳ５ｂの第２の熱処理の熱処理温度を、ＭＳｉ２の格子サイズと半導体基板１の格子サイズとが一致する温度Ｔ３よりも低くすることで、金属シリサイド層４１ｂの異常成長（ＭＳｉ２部分の局所的な成長）を防止している。このため、上記実施の形態１，２と同様に、本実施の形態および上記実施の形態５も、ＭＳｉ２相が存在可能なシリサイドにより、金属シリサイド層４１ａ，４１ｂを形成する場合に適用すれば、効果が大きい。また、上記実施の形態１，２と同様に、本実施の形態および上記実施の形態５も、半導体基板１の結晶構造とＭＳｉ２の結晶構造の類似性が高い場合、特に、半導体基板１の結晶構造がダイヤモンド構造をとり、ＭＳｉ２の結晶構造が蛍石構造をとる場合に適用すれば、効果が大きい。
このため、上記実施の形態１，２と同様に、本実施の形態および上記実施の形態５も、金属膜１２として、Ｎｉ膜またはＮｉ合金膜（Ｎｉ合金膜として好ましいのはＮｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙ合金膜、Ｎｉ−Ｙｂ合金膜、Ｎｉ−Ｅｒ合金膜またはＮｉ−ランタノイド合金膜）を使用する場合に適用すれば、効果が大きい。また、上記実施の形態１，２と同様に、本実施の形態および上記実施の形態５も、半導体基板１に単結晶シリコンを用いれば最も好ましいが、単結晶シリコン以外であっても、単結晶シリコンと同様にダイヤモンド構造型の結晶構造を有するものであれば、半導体基板１に好適に用いることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効である。
本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。 本発明の一実施の形態によるシリサイド材料の成膜装置の概略平面図である。 本発明の一実施の形態によるシリサイド材料の成膜工程図である。 本発明の一実施の形態によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図である。 （ａ）、（ｂ）および（ｃ）は、それぞれ本発明の実施の形態１によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 比較例の半導体装置におけるＮｉＳｉ層の形成工程を示すプロセスフロー図である。 比較例の半導体装置の製造工程中の要部断面図である。 図１９に続く比較例の半導体装置の製造工程中の要部断面図である。 図２０に続く比較例の半導体装置の製造工程中の要部断面図である。 比較例の半導体装置の製造工程中の要部断面図である。 ニッケルシリサイド層のシート抵抗の熱処理温度依存性を示すグラフである。 単結晶ＳｉとＮｉＳｉ２の格子サイズの温度依存性を示すグラフである。 単結晶ＳｉとＮｉ１−ｘＰｔｘＳｉ２の格子サイズの温度依存性を示すグラフである。 第２の熱処理を行ってニッケルシリサイド層を形成した場合と、第２の熱処理を行うことなしにニッケルシリサイド層を形成した場合の、リーク電流の分布を示すグラフである。 ニッケルシリサイド層のシート抵抗の分布を示すグラフである。 シリコンの結晶構造であるダイヤモンド構造を示す説明図である。 ＮｉＳｉ２の結晶構造である蛍石構造を示す説明図である。 （ａ）はＮｉＳｉ２の蛍石構造におけるＮｉの結晶構造を示し、（ｂ）はＮｉＳｉ２の蛍石構造におけるＳｉの結晶構造を示す説明図である。 本発明の実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 本発明の実施の形態２の半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態３の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 本発明の実施の形態３の半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態３によるニッケルシリサイド層のシート抵抗の熱処理温度依存性を示すグラフ図である。 本発明の実施の形態３によるｎ＋型シリコン領域とＮｉ膜との反応率およびｐ＋型シリコン領域とＮｉ膜との反応率の熱処理温度依存性を示すグラフ図である。 本発明の実施の形態３によるｎ＋型シリコン領域とＮｉ膜との反応率と、ｐ＋型シリコン領域とＮｉ膜との反応率との差の熱処理温度依存性を示すグラフ図である。 本発明の実施の形態３の半導体装置の製造工程中（金属膜およびバリア膜を形成した段階）の要部断面図である。 本発明の実施の形態３の半導体装置の製造工程中（第１の熱処理を行った段階）の要部断面図である。 本発明の実施の形態３の半導体装置の製造工程中（バリア膜および未反応金属膜の除去工程を行った段階）の要部断面図である。 本発明の実施の形態３の半導体装置の製造工程中（第２の熱処理を行った段階）の要部断面図である。 本発明の実施の形態３によるニッケルシリサイド層のリーク電流の分布を示すグラフ図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態４の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 本発明の実施の形態４の半導体装置の製造工程中の要部断面図である。 図４９に続く半導体装置の製造工程中の要部断面図である。 図５０に続く半導体装置の製造工程中の要部断面図である。 図５１に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態５の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 本発明の実施の形態５の半導体装置の製造工程中の要部断面図である。 図５４に続く半導体装置の製造工程中の要部断面図である。 図５５に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態６の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 本発明の実施の形態６の半導体装置の製造工程中の要部断面図である。 図５８に続く半導体装置の製造工程中の要部断面図である。 図５９に続く半導体装置の製造工程中の要部断面図である。
符号の説明
１ 半導体基板
２ 絶縁膜
３ 絶縁膜
４ 素子分離領域
４ａ 溝
４ｂ 絶縁膜
４ｃ 絶縁膜
５ ｐ型ウエル
６ ｎ型ウエル
７ ゲート絶縁膜
８ シリコン膜
８ａ，８ｂ ゲート電極
９ａ ｎ−型半導体領域
９ｂ ｎ＋型半導体領域
１０ａ ｐ−型半導体領域
１０ｂ ｐ＋型半導体領域
１１ サイドウォール
１２ 金属膜
１２ａ 未反応部分
１３，１３ａ バリア膜
２０ 成膜装置
２１ａ 第１搬送室
２１ｂ 第２搬送室
２２ ゲートバルブ
２３ ロードロック室
２４ ロードロック室
２５，２６，２７ チャンバ
２７ａ ウエハステージ
２７ｂ ウエハリフトピン
２７ｃ，２７ＣＨ シャワーヘッド
２７ｄ リモートプラズマ発生装置
２７ｅ シーリング
２７ｆ シャドウリング
２７ｇ 排気室
２８，２９，３０，３１ チャンバ
３２ａ，３２ｂ 搬送用ロボット
３３ ウエハ搬入出室
３４ フープ
３５ ポート
３６ 搬送用ロボット
４１，４１ａ，４１ｂ 金属シリサイド層
４２，４３ 絶縁膜
４４ コンタクトホール
４５ プラグ
４５ａ バリア導体膜
４５ｂ 主導体膜
５１ ストッパ絶縁膜
５２ 絶縁膜
５３ 配線溝
５４ バリア導体膜
５５ 配線
１１２ Ｎｉ膜
１１３ 窒化チタン膜
１４１ａ Ｎｉ２Ｓｉ層
１４１ｂ ＮｉＳｉ層
１４１ｃ ＮｉＳｉ２異常成長領域
Ｑｎ，Ｑｐ ＭＩＳＦＥＴ
ＳＷ 半導体ウエハ

Claims (49)

  1. （ａ）半導体基板を準備する工程、
    （ｂ）前記半導体基板に半導体領域を形成する工程、
    （ｃ）前記半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
    （ｄ）第１の熱処理を行って前記金属膜と前記半導体領域とを反応させて、前記金属膜を構成する金属元素のモノシリサイドからなる金属シリサイド層を形成する工程、
    （ｅ）前記（ｄ）工程後に、未反応の前記金属膜を除去し、前記半導体領域上に前記金属シリサイド層を残す工程、
    （ｆ）前記（ｅ）工程後に、前記第１の熱処理よりも熱処理温度が高い第２の熱処理を行う工程、
    （ｇ）前記（ｆ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に絶縁膜を形成する工程、
    を有し、
    前記（ｆ）工程の前記第２の熱処理の熱処理温度は、前記金属膜を構成する前記金属元素のダイシリサイドの格子サイズと、前記半導体基板の格子サイズとが一致する第１の温度よりも低いことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記金属膜は、Ｎｉ膜またはＮｉ合金膜であることを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記金属膜は、Ｎｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙ合金膜、Ｎｉ−Ｙｂ合金膜、Ｎｉ−Ｅｒ合金膜またはＮｉ−ランタノイド合金膜であることを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程の後には、前記半導体基板の温度が前記第２の熱処理の熱処理温度よりも高温となるような処理は行われないことを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記金属膜はＮｉ膜であり、前記第１の温度は５９０℃であることを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記金属膜を構成する前記金属元素のダイシリサイド相よりも、前記金属膜を構成する前記金属元素のモノシリサイド相の方が低抵抗率であり、
    前記（ｆ）工程の前記第２の熱処理後も、前記金属シリサイド層は、前記金属元素のモノシリサイド相のままであることを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記第２の熱処理は、前記金属シリサイド層の安定化のために行われることを特徴とする半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記半導体基板は、シリコン含有材料からなることを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記半導体基板の結晶構造がダイヤモンド構造であり、前記金属元素のダイシリサイドの結晶構造が蛍石構造であることを特徴とする半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記第２の熱処理の熱処理温度における前記金属元素のダイシリサイドの格子サイズと前記半導体基板の格子サイズとの差は、前記半導体基板の格子サイズの０．０１％以上であることを特徴とする半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記第２の熱処理の熱処理温度における前記金属元素のダイシリサイドの格子サイズと前記半導体基板の格子サイズとの差は、前記半導体基板の格子サイズの０．０２％以上であることを特徴とする半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程では、不活性ガスまたは窒素ガス雰囲気中で前記第２の熱処理が行われることを特徴とする半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、
    前記半導体領域は、ソースまたはドレイン用の半導体領域であることを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ａ）工程後に、
    （ａ１）前記半導体基板上にゲート絶縁膜を形成する工程、
    （ａ２）前記ゲート絶縁膜上にゲート電極を形成する工程、
    を更に有し、
    前記（ｃ）工程では、前記半導体領域上を含む前記半導体基板上に、前記ゲート電極を覆うように、前記金属膜が形成されることを特徴とする半導体装置の製造方法。
  15. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程後で前記（ｄ）工程前に、
    （ｃ１）前記金属膜上に第１バリア膜を形成する工程、
    を更に有し、
    前記（ｅ）工程では、前記第１バリア膜および未反応の前記金属膜を除去することを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記第１バリア膜は、前記半導体基板に引張応力を生じさせる膜であることを特徴とする半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記第１バリア膜は、前記第１の熱処理を行っても前記金属膜と反応しない膜であることを特徴とする半導体装置の製造方法。
  18. 請求項１６記載の半導体装置の製造方法において、
    前記（ｃ）工程前に、
    （ｃ２）前記半導体基板の主面の前記半導体領域の表面をドライクリーニングする工程、
    を更に有し、
    前記（ｃ２）工程後、前記半導体基板を大気中にさらすことなく前記（ｃ）工程および前記（ｃ１）工程が行われることを特徴とする半導体装置の製造方法。
  19. 請求項１６記載の半導体装置の製造方法において、
    前記（ａ）工程の後に、
    （ａ３）前記半導体基板に素子分離用の溝を形成する工程、
    （ａ４）前記素子分離用の溝内に埋め込まれた絶縁体からなる素子分離領域を形成する工程、
    を更に有し、
    前記（ａ４）工程で形成された前記素子分離領域は、前記半導体基板に圧縮応力を生じさせるように作用し、
    前記素子分離領域で規定された活性領域に、前記半導体領域が形成されることを特徴とする半導体装置の製造方法。
  20. 請求項１５記載の半導体装置の製造方法において、
    前記（ｅ）工程後で前記（ｆ）工程前に、
    （ｅ１）前記金属シリサイド層上を含む前記半導体基板上に第２バリア膜を形成する工程、
    を更に有し、
    前記（ｆ）工程後で前記（ｇ）工程前に、
    （ｆ１）前記第２バリア膜を除去する工程、
    を更に有することを特徴とする半導体装置の製造方法。
  21. 請求項２０記載の半導体装置の製造方法において、
    前記第１バリア膜および前記第２バリア膜は、前記半導体基板に引張応力を生じさせる膜であることを特徴とする半導体装置の製造方法。
  22. （ａ）半導体基板を準備する工程、
    （ｂ）前記半導体基板に素子分離領域を形成し、ｎチャネル型電界効果トランジスタを形成する活性領域とｐチャネル型電界効果トランジスタを形成する活性領域とを規定する工程、
    （ｃ）前記半導体基板上に前記ｎチャネル型電界効果トランジスタのゲート絶縁膜、および前記ｐチャネル型電界効果トランジスタのゲート絶縁膜を形成する工程、
    （ｄ）前記ｎチャネル型電界効果トランジスタのゲート絶縁膜上、および前記ｐチャネル型電界効果トランジスタのゲート絶縁膜上にそれぞれゲート電極を形成する工程、
    （ｅ）前記半導体基板に前記ｎチャネル型電界効果トランジスタのソースまたはドレイン用の半導体領域、および前記ｐチャネル型電界効果トランジスタのソースまたはドレイン用の半導体領域を形成する工程、
    （ｆ）前記ｎチャネル型電界効果トランジスタのゲート電極および半導体領域上、および前記ｐチャネル型電界効果トランジスタのゲート電極および半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
    （ｇ）前記金属膜上に第１バリア膜を形成する工程、
    （ｈ）第１の熱処理を行って、前記金属膜と前記ｎチャネル型電界効果トランジスタのゲート電極または半導体領域、および前記金属膜と前記ｐチャネル型電界効果トランジスタのゲート電極または半導体領域とを反応させて金属シリサイド層を形成する工程、
    （ｉ）前記（ｈ）工程後に、前記第１バリア膜および前記金属膜を構成する金属元素を除去し、前記ｎチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上、および前記ｐチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上に前記金属シリサイド層を残す工程、
    （ｊ）第２の熱処理を行う工程とを有し、
    前記（ｈ）工程では、前記金属膜と前記ｐチャネル型電界効果トランジスタの半導体領域とを反応させたときの前記金属膜の反応率が、前記金属膜と前記ｎチャネル型電界効果トランジスタの半導体領域とを反応させたときの前記金属膜の反応率よりも低くなる温度範囲において、前記第１の熱処理が行われることを特徴とする半導体装置の製造方法。
  23. 請求項２２記載の半導体装置の製造方法において、
    前記（ｈ）工程では、前記ｐチャネル型電界効果トランジスタの半導体領域の表面上に形成される前記金属シリサイド層の厚さが、前記ｎチャネル型電界効果トランジスタの半導体領域の表面上に形成される前記金属シリサイド層の厚さよりも薄いことを特徴とする半導体装置の製造方法。
  24. 請求項２２記載の半導体装置の製造方法において、
    前記（ｊ）工程では、前記ｐチャネル型電界効果トランジスタの半導体領域の表面上に形成される前記金属シリサイド層の厚さが、前記ｎチャネル型電界効果トランジスタの半導体領域の表面上に形成される前記金属シリサイド層の厚さよりも薄いことを特徴とする半導体装置の製造方法。
  25. 請求項２２記載の半導体装置の製造方法において、
    前記（ｈ）工程では、前記金属膜と前記ｐチャネル型電界効果トランジスタの半導体領域との反応において、前記金属膜は全てが消費されるわけではなく、前記ｐチャネル型電界効果トランジスタの半導体領域の表面上に形成された前記金属シリサイド層の上に、未反応の前記金属膜を構成する金属元素が残留することを特徴とする半導体装置の製造方法。
  26. 請求項２２記載の半導体装置の製造方法において、
    前記（ｊ）工程の前記第２の熱処理の温度は、前記（ｈ）工程の前記第１の熱処理の温度よりも高いことを特徴とする半導体装置の製造方法。
  27. 請求項２２記載の半導体装置の製造方法において、
    前記（ｈ）工程で形成される前記金属シリサイド層は前記金属膜を構成する金属元素のダイメタルシリサイドからなり、
    前記（ｊ）工程の前記第２の熱処理により、前記金属シリサイド層は、前記金属膜を構成する前記金属元素のメタルモノシリサイドからなる金属シリサイド層になることを特徴とする半導体装置の製造方法。
  28. 請求項２２記載の半導体装置の製造方法において、
    前記金属膜はＮｉ膜、Ｎｉ合金膜またはＰｔ膜であることを特徴とする半導体装置の製造方法。
  29. 請求項２２記載の半導体装置の製造方法において、
    前記金属膜はＮｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙ合金膜、Ｎｉ−Ｙｂ合金膜、Ｎｉ−Ｅｒ合金膜、Ｎｉ−ランタノイド合金膜またはＰｔ膜であることを特徴とする半導体装置の製造方法。
  30. 請求項２２記載の半導体装置の製造方法において、
    前記（ｈ）工程で形成される前記金属シリサイド層は、前記金属膜を構成する金属元素のダイメタルシリサイドよりもメタルリッチなシリサイドからなり、
    前記（ｊ）工程の前記第２の熱処理により、前記金属シリサイド層は、前記金属膜を構成する前記金属元素のダイメタルシリサイドからなる金属シリサイド層になることを特徴とする半導体装置の製造方法。
  31. 請求項３０記載の半導体装置の製造方法において、
    前記金属膜はＰｔ膜であることを特徴とする半導体装置の製造方法。
  32. 請求項２２記載の半導体装置の製造方法において、
    前記金属膜はＮｉ膜であることを特徴とする半導体装置の製造方法。
  33. 請求項３２記載の半導体装置の製造方法において、
    前記（ｈ）工程の前記第１の熱処理の温度は２６０℃以上、３２０℃未満であることを特徴とする半導体装置の製造方法。
  34. 請求項３２記載の半導体装置の製造方法において、
    前記（ｆ）工程で形成される前記金属膜の厚さは４ｎｍから３３ｎｍであることを特徴とする半導体装置の製造方法。
  35. 請求項２２記載の半導体装置の製造方法において、
    前記第１バリア膜は、前記第１の熱処理を行っても前記金属シリサイド層と反応しない膜であることを特徴とする半導体装置の製造方法。
  36. 請求項２２記載の半導体装置の製造方法において、
    前記第１バリア膜はＴｉ膜またはＴｉＮ膜であることを特徴とする半導体装置の製造方法。
  37. 請求項２２記載の半導体装置の製造方法において、
    前記（ｆ）工程前に、
    （ｆ１）前記ｎチャネル型電界効果トランジスタのゲート電極または半導体領域の表面、および前記ｐチャネル型電界効果トランジスタのゲート電極または半導体領域の表面をドライクリーニングする工程、
    を更に有し、
    前記（ｆ１）工程後、前記半導体基板を大気中にさらすことなく前記（ｆ）工程および前記（ｇ）工程が行われることを特徴とする半導体装置の製造方法。
  38. 請求項２２記載の半導体装置の製造方法において、
    前記（ｉ）工程後で前記（ｊ）工程前に、
    （ｊ１）前記金属シリサイド層上を含む前記半導体基板上に第２バリア膜を形成する工程、
    を更に有し、
    前記（ｊ）工程後に、
    （ｊ２）前記第２バリア膜を除去する工程、
    を更に有することを特徴とする半導体装置の製造方法。
  39. 請求項３８記載の半導体装置の製造方法において、
    前記第２バリア膜は、前記第２の熱処理を行っても前記金属シリサイド層と反応しない膜であることを特徴とする半導体装置の製造方法。
  40. 請求項３８記載の半導体装置の製造方法において、
    前記第２バリア膜はＴｉＮ膜、またはＴｉ膜を下層とするＴｉ膜とＴｉＮ膜との積層膜であることを特徴とする半導体装置の製造方法。
  41. 請求項３８記載の半導体装置の製造方法において、
    前記（ｉ）工程後で前記（ｊ１）工程前に、
    （ｊ３）前記金属シリサイド層の表面をドライクリーニングする工程、
    を更に有することを特徴とする半導体装置の製造方法。
  42. 請求項２２記載の半導体装置の製造方法において、
    前記（ｊ）工程の前記第２の熱処理の熱処理温度は、前記金属膜を構成する前記金属元素のダイシリサイドの格子サイズと、前記半導体基板の格子サイズとが一致する第１の温度よりも低いことを特徴とする半導体装置の製造方法。
  43. 請求項４２記載の半導体装置の製造方法において、
    前記半導体基板の結晶構造がダイヤモンド構造であり、前記金属元素のダイシリサイドの結晶構造が蛍石構造であることを特徴とする半導体装置の製造方法。
  44. 請求項４３記載の半導体装置の製造方法において、
    前記第２の熱処理の熱処理温度における前記金属元素のダイシリサイドの格子サイズと前記半導体基板の格子サイズとの差は、前記半導体基板の格子サイズの０．０１％以上であることを特徴とする半導体装置の製造方法。
  45. 請求項４４記載の半導体装置の製造方法において、
    前記第２の熱処理の熱処理温度における前記金属元素のダイシリサイドの格子サイズと前記半導体基板の格子サイズとの差は、前記半導体基板の格子サイズの０．０２％以上であることを特徴とする半導体装置の製造方法。
  46. 請求項４２記載の半導体装置の製造方法において、
    前記（ｊ）工程の後には、前記半導体基板の温度が前記第２の熱処理の熱処理温度よりも高温となるような処理は行われないことを特徴とする半導体装置の製造方法。
  47. 請求項４２記載の半導体装置の製造方法において、
    前記金属膜は、Ｎｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙ合金膜、Ｎｉ−Ｙｂ合金膜、Ｎｉ−Ｅｒ合金膜またはＮｉ−ランタノイド合金膜であることを特徴とする半導体装置の製造方法。
  48. 請求項４７記載の半導体装置の製造方法において、
    前記金属膜を構成する前記金属元素のダイシリサイド相よりも、前記金属膜を構成する前記金属元素のモノシリサイド相の方が低抵抗率であり、
    前記（ｊ）工程の前記第２の熱処理後も、前記金属シリサイド層は、前記金属元素のモノシリサイド相のままであることを特徴とする半導体装置の製造方法。
  49. 請求項４８記載の半導体装置の製造方法において、
    前記（ｉ）工程後で前記（ｊ）工程前に、
    （ｊ１）前記金属シリサイド層上を含む前記半導体基板上に第２バリア膜を形成する工程、
    を更に有し、
    前記（ｊ）工程後に、
    （ｊ２）前記第２バリア膜を除去する工程、
    を更に有することを特徴とする半導体装置の製造方法。
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