JP2007194278A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2007194278A
JP2007194278A JP2006008946A JP2006008946A JP2007194278A JP 2007194278 A JP2007194278 A JP 2007194278A JP 2006008946 A JP2006008946 A JP 2006008946A JP 2006008946 A JP2006008946 A JP 2006008946A JP 2007194278 A JP2007194278 A JP 2007194278A
Authority
JP
Japan
Prior art keywords
nickel
film
forming
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006008946A
Other languages
English (en)
Other versions
JP4674165B2 (ja
Inventor
Yasunori Uchino
康訓 内野
Kazuo Kawamura
和郎 川村
Naoyoshi Tamura
直義 田村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006008946A priority Critical patent/JP4674165B2/ja
Priority to US11/434,132 priority patent/US7432180B2/en
Publication of JP2007194278A publication Critical patent/JP2007194278A/ja
Application granted granted Critical
Publication of JP4674165B2 publication Critical patent/JP4674165B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66636Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】浅い接合領域上に、低抵抗で均一なニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成し、前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、組成が主としてNi2Siで表される第1のニッケルシリサイド層を形成し、前記第1のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェットエッチング処理により除去し、前記第1のニッケルシリサイド層を、シランガス中における熱処理により、ニッケルモノシリサイド(NiSi)を主とする第2のニッケルシリサイド層に変換する。
【選択図】図2

Description

本発明は、半導体装置およびその製造方法に係り、特に半導体基板上に形成された不純物拡散領域やゲート電極に、低抵抗ニッケルシリサイド膜、特にNiSi相のニッケルモノシリサイド膜を備えた半導体装置の製造方法に関する。
MOS型半導体集積回路装置においては、高速化および高機能化、高記憶容量化、消費電力低減等のため、集積密度の向上および素子サイズの縮小が着実に進められている。今日では、ゲート長が100nmを切る半導体装置が出現しているが、このような超微細化半導体装置においては、ゲート長の短縮に伴って、解決すべき様々な困難性が生じており、従来技術の革新が不可避となっている。
従来、シリコン基板上に形成された半導体装置において不純物拡散領域と配線とを電気的に接続するために、コンタクト構造などの垂直配線構造が使われている。
コンタクト構造においては、コンタクトプラグにより、不純物拡散領域の表面に電気接続がなされるが、かかるコンタクト構造においては、コンタクトプラグがコンタクトする不純物拡散領域の表面に、コンタクト抵抗の低減を目的に、低抵抗シリサイド層を形成することが行われている。
従来、このようなシリサイド層は、金属膜をシリコン表面に堆積し、熱処理により前記金属膜をシリコン表面と反応させてシリサイド層を形成し、未反応の金属膜をウェットエッチングにより選択的に除去する、いわゆるサリサイド法により形成されている。
特に最近の65nmノード以降の世代で、ゲート長が例えば35nmあるいはそれ以下の超微細化半導体装置では、短チャネル効果を抑制するためにソース/ドレイン領域の接合深さを100nm以下に低減するのが好ましく、このため、シリサイド形成に際しても、このような浅い接合を形成する不純物元素の分布プロファイルを乱さないように、400以下の温度の熱処理で形成できるニッケルシリサイドが使われようとしている。またニッケルシリサイドは、SiGe混晶領域上にも安定に形成できるため、特に応力印加により動作速度を向上させる超高速半導体装置において、欠かせない材料となっている。
特開昭61−12851号公報 特開2004−356216号公報
一方、このように接合深さが100nm以下の非常に浅い接合を有する超微細化・超高速半導体装置では、サリサイド法を使って拡散領域表面にシリサイド層を形成する際に、シリサイド形成反応が接合面を超えて生じないように、シリサイド形成反応領域を可能な限り浅くすることが好ましい。
このため、特許文献2には、サリサイド形成工程において、金属膜をシリコン表面と反応させてシリサイド形成反応を行う際に、シランガスを同時に供給し、金属膜表面からもシリサイド形成反応を進行させる、いわゆるエレベーテッドシリサイド形成技術が開示されている。
すなわち、従来のニッケルシリサイド形成工程では、シリコン表面に金属ニッケル膜を堆積し、これを前記シリコン表面のSi原子と反応させてNi2Si相よりなるニッケルシリサイド層を形成し、さらにかかるNi2Si相よりなるニッケルシリサイド層を熱処理して、NiSi相よりなる低抵抗ニッケルモノシリサイド層を形成することが行われているが、上記エレベーテッドシリサイド形成技術によれば、前記金属ニッケル膜とシリコン面との反応の際に、先にも述べたように前記金属ニッケル膜の表面にシランガスを供給し、金属ニッケル膜の表面においてもニッケルシリサイド層の形成を行うことにより、前記金属ニッケル膜表面部分のNi原子を、シランガスとの反応によるシリサイド形成に消費し、シリコン面と反応するNi原子の量を減少させる。これにより、シリコン基板中に侵入するシリサイド層形成領域の深さを低減することができる。
一方、本発明の発明者は、本発明の基礎をなす研究において、シリコン基板表面に金属Ni膜との反応により形成した、Ni2Si相のニッケルシリサイド膜を熱処理し、NiSi相の低抵抗ニッケルモノシリサイド層に変換する熱処理工程においても、Ni原子がシリコン面中に深く拡散し、浅い接合を破壊する場合があるのを見出した。このような浅い接合の破壊は、リーク電流の増大およびばらつきとして観測される。
また本発明の発明者は、本発明の基礎をなす研究において、前記Ni2Si相のニッケルシリサイド膜の表面にも自然酸化膜は容易に形成され、その結果、形成されるNiSi相のニッケルシリサイド膜のシート抵抗がばらついてしまう現象が生じるのを見出した。これは、サリサイド法では金属ニッケル膜をシリコン面と反応させてNi2Si相のニッケルシリサイド膜を形成した後、ウェット選択エッチングにより残留した金属ニッケル膜を除去するが、この時点で形成されたNi2Si相のニッケルシリサイド膜が大気に露出するためであると考えられる。
一の観点によれば本発明は、絶縁膜で画成されたシリコン領域上に、自己整合プロセスにより選択的にニッケルモノシリサイド層を形成する工程を含む半導体装置の製造方法であって、前記絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成する工程と、前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、主としてNi2Si相よりなる第1のニッケルシリサイド層を形成する工程と、前記第1のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェット選択エッチング処理により、除去する工程と、前記第1のニッケルシリサイド層を、シランガス中における熱処理により、NiSi相を主とする第2のニッケルシリサイド層に変換する工程と、よりなることを特徴とする半導体装置の製造方法を提供する。
他の観点によれば本発明は、基板上に素子分離構造を、前記素子分離構造が、シリコン面よりなる素子領域を画成するように形成する工程と、前記素子領域上にゲート電極を、前記素子領域中において前記シリコン基板表面に形成されたゲート絶縁膜を介して形成する工程と、前記ゲート電極のそれぞれの側壁面に第1および第2の側壁絶縁膜を形成する工程と、前記シリコン基板中、前記第1の側壁絶縁膜および第2の側壁絶縁膜のそれぞれ外側に、同じ導電型のソースおよびドレイン領域を形成する工程と、前記ソースおよびドレイン領域の表面に、NiSi相を主とする第1および第2のニッケルモノシリサイド層をそれぞれ形成する工程と、を含む半導体装置の製造方法であって、前記第1および第2のニッケルモノシリサイド層を形成する工程は、前記シリコン基板上に、前記第1および第2の拡散領域を覆うように、また前記ゲート電極を前記第1および第2の側壁絶縁膜を含めて覆うように、金属ニッケル膜を堆積する工程と、前記金属ニッケル膜を熱処理し、前記ソース領域表面、前記ドレイン領域表面に、Ni2Si相を主とする組成の第1および第2のニッケルシリサイド層を、それぞれ形成する工程と、前記第1および第2のニッケルシリサイド層の形成工程の後、金属ニッケル膜をウェット選択エッチング処理により除去する工程と、前記ソースおよびドレイン領域において、前記第1および第2のニッケルシリサイド層を、シランガス中の熱処理により、それぞれ前記第1および第2のニッケルモノシリサイド層に変換する工程と、よりなることを特徴とする半導体装置を提供する。
本発明によれば、Ni2Si相のニッケルシリサイド層を熱処理によりNiSi相のニッケルモノシリサイド層に変換する工程を、前記Ni2Si組成のニッケルシリサイド層をシランガス雰囲気に暴露しながら実行することにより、前記Ni2Si相のニッケルシリサイド層からシリコン面中へのNi原子の侵入を抑制することが可能で、前記シリコン領域表面に、所望のニッケルモノシリサイド層を浅く形成することが可能となる。その結果、前記シリコン領域に形成された接合が破壊されてリーク電流値がばらつき、またリーク電流値が増大する問題が解消する。その際ニッケルモノシリサイド層への変換は、前記シランガス雰囲気への露出により、前記Ni2Si組成のニッケルシリサイド膜の表面部分からも進行し、得られたニッケルモノシリサイド層は極めて一様で低いシート抵抗を特徴とする。また、ウェット選択エッチングにより金属ニッケル膜を除去した後、Ni2Si組成のニッケルシリサイド層を熱処理によりニッケルモノシリサイド層に変換する工程の前に、前記Ni2Si相のニッケルシリサイド層の表面を還元処理することにより、得られるニッケルモノシリサイド層のシート抵抗をさらに低減することが可能となる。
[第1の実施形態]
図1A〜1Lは、本発明の第1の実施形態による半導体装置10の製造方法の概要を示す。また図2は、前記図1A〜1Lのうち、図1H〜1Lの工程に対応したフローチャートを示す。
図1Aを参照するに、前記半導体装置10は、シリコン基板1上に形成されたnチャネルMOSトランジスタであり、前記シリコン基板1上にはSTI(シャロートレンチアイソレーション)型の素子分離領域1Iにより素子領域1Aが形成される。前記素子領域1Aには、例えばp型ウェル(図示せず)が形成されている。
次に図1Bの工程において、前記シリコン基板1上にはSiON膜2が、1〜2nmの膜厚で形成され、さらに図1Cの工程において、前記SiON膜2上にポリシリコン膜3が形成される。
次に図1Dの工程において、前記ポリシリコン膜3およびその下のSiON膜2がパターニングされ、ポリシリコンゲート電極3GおよびSiONゲート絶縁膜2Gが形成される。図示の例では前記半導体装置10は、60nmノートあるいはそれ以降のnチャネルMOSトランジスタであり、前記ポリシリコンゲート電極3Gは、例えば35nm、あるいはそれ以下のゲート長に形成されている。
次に図1Eの工程において、前記ゲート電極3GをマスクにP+あるいはAs+が、典型的には1〜5keVの加速電圧下、5〜9×1014cm-2のドーズ量でイオン注入され、前記シリコン基板1中、前記ゲート電極3の両側に、例えばn型の拡散領域1a,1bが、それぞれソースおよびドレインエクステンション領域として、典型的には20nm以下の接合深さに形成されている。
さらに図1Fの工程において、前記ゲート電極3Gのそれぞれの側壁面上に、側壁絶縁膜4A,4Bが形成され、さらに図1Gの工程において、前記シリコン基板1中、前記側壁絶縁膜4A,4Bのそれぞれ外側に、前記ゲート電極3Gおよび側壁絶縁膜4A,4Bをマスクに、P+が、典型的には6〜15keVの加速電圧下、5×1013〜1016cm-2の、あるいはAs+が典型的には35〜40keVの加速電圧下、5×1015cm-2のドーズ量でイオン注入され、n+型拡散領域1c,1dが、それぞれ前記nチャネルMOSトランジスタのソースおよびドレイン領域として形成されている。
次に図1Hの工程において、前記図1Gの構造はスパッタ装置(図示せず)中に導入され、図2のフローチャートにおけるステップ1に対応して、前記図1Gの構造上に金属ニッケル膜5が、典型的には10〜50nmの膜厚に、例えばNiターゲットを使ったスパッタ法により形成され、引き続き、図1Hのステップ2に対応して、前記金属ニッケル膜5上にTiN膜5Nが保護膜として、例えば反応性パッタ法により、例えば10nmの膜厚に形成される。
次に図1Iの工程において、前記図1Hの構造は、前記スパッタ装置から減圧CVD装置などの成膜装置に移され、図2のステップ3に対応して、以下に説明するシリサイド形成工程が実行される。
より具体的には、前記図1Iの工程において前記図1Hの構造を、Arなど不活性ガス雰囲気中、0.3Paの圧力下、220〜270℃、好ましくは240℃の温度で180秒間熱処理し、前記金属ニッケル膜5を、前記ソース領域1c,ドレイン領域1d、ゲート電極3の表面と反応させ、組成が主としてNi2Siで表されるニッケルシリサイド膜6s,6d,6gを、それぞれ前記ソース領域1c,ドレイン領域1d、ゲート電極3に、典型的には12〜20nmの膜厚に形成する。
次に図2のステップ4に対応する図1Jの工程において、前記金属ニッケル膜5およびその表面のTiN層5Nは、例えば硫酸と過酸化水素水よりなるエッチャント(SPM)を使った通常のウェット選択エッチング処理により除去され、さらに図2のステップ5に対応する図1Kの工程において、図1Jの構造は、水素ガス雰囲気中、120〜280℃の温度において、20〜300秒間還元処理される。なお図1Kの還元処理工程は、水素ガス雰囲気に限定されるものではなく、ニッケル酸化膜を還元できる雰囲気であれば、他の還元雰囲気中において実行することも可能である。
次に前記図2のステップ5に対応する図1Lの工程において、前記図1Kの構造は、シラン(SiH4)ガス雰囲気中、300〜500℃、好ましくは340〜400℃の温度で30〜600秒間熱処理され、前記Ni2Si相を主とするシリサイド層6s,6d,6gは、NiSi相よりなる低抵抗ニッケルモノシリサイド層6S,6D,6Gに変換される。なお、図1Lの工程は、モノシランガス雰囲気以外にも、例えばジシラン(Si26)雰囲気中において実行することが可能である。
図1Lの工程において、前記変換処理をシランガス雰囲気中において実行することにより、前記モノシリサイドへの変換反応は、前記シリサイド層6s,6d,6gの表面部分からも進行し、浅い拡散領域1c,1dへのニッケルモノシリサイド層6S,6Dの侵入は効果的に抑制される。
図3Aは、このようにして得られた拡散領域1c,1dを有するnチャネルMOSトランジスタのオン電流−オフ電流特性を示す。
図3Aを参照するに、実験ではゲート幅Wが20μmの試料と1μmの試料を作製したが、前記図1Lの工程においてシランガス雰囲気中、400℃で熱処理を行った場合には、いずれの試料においても、よく一致した特性が得られているのがわかる。
これに対し図3Bは、前記図1Lの工程においてArガス雰囲気中、400℃において熱処理を行った試料を示す。
図3Bを参照するに、ゲート幅Wが20μmの場合には、オン電流−オフ電流特性のばらつきは少ないが、ゲート幅Wが1μmの試料では、特性が大きくばらつくことがわかる。
図4は、本実施形態により形成したn型拡散領域1c,1dについて、リーク電流値の累積度数分布を求めた結果を示す。
図4を参照するに、前記図1Lの工程をシランガス雰囲気中、400℃で行った場合でも340℃で行った場合でも、リーク電流値のばらつきはほとんどゼロで、しかもリーク電流値は1×10-11A/cm2以下であるのがわかる。これに対し、前記図1Lの工程を、従来のようにArガス雰囲気中、400℃で30秒間行った比較対照例の場合には、リーク電流は大きくばらつき、50%以上の試料において1×10-8A/cm2を超えるリーク電流が生じているのがわかる。これは、かなりの試料において、ソース/ドレイン領域11c,11dの接合が、シリサイド形成反応により破壊されていることを示している。
これに対し、本実施例によれば、このようなリーク電流値のばらつきは生じておらず、またリーク電流値も前記比較対照例の大多数の試料に対して1/1000〜1/10000にまで低減しており、ニッケルモノシリサイド層6S,6Dが、拡散領域1c,1dの浅い接合を破壊することなく、形成されていることがわかる。
図5は、n+型ポリシリコン膜上に、図1Lのシリサイド層6Gに対応して、幅が40nmのニッケルモノシリサイドパターンを、図2のステップ1〜6の工程で形成した場合の、シート抵抗値の累積度数分布を示す。
図5を参照するに、前記ステップ6の工程をモノシラン雰囲気中、400℃あるいは340℃の温度で行った場合には、シート抵抗値のばらつきはほとんどなく、10〜15Ω/□のシート抵抗値が得られているのがわかる。これに対し、前記ステップ6の工程をArガス雰囲気中、400℃で30秒間行った場合には、シート抵抗値は10〜30Ω/□の範囲でばらつくのがわかるが、これは図1Lの構造においてシリサイド層6Gの下部においてはNiSi相の形成が十分に進行していても、表面部分においてはNiSi相の形成が不完全であることを示唆している。
さらに図6は、図1Lのソース/ドレイン領域11c、11dに対応してシリコン基板上に幅が0.11μm、長さが100μmで形成されたp型拡散領域上に、前記NiSiシリサイド層11c、11dに対応して、前記図2のステップ1〜6の工程により形成されたニッケルモノシリサイド層のシート抵抗値の累積度数分布を示す。
図6を参照するに、この場合にも前記ニッケルモノシリサイド層を図2のステップ1〜6により形成した場合にはシート抵抗値は20〜25Ω/□の範囲に収斂するのに対し、ステップ6の工程をArガス雰囲気中、400℃で30秒間行った場合には、シート抵抗値は20〜45Ω/□の範囲でばらつくことがわかる。
図6の結果も、このようなニッケルモノシリサイド層の下面では実際にNiSi相の形成が充分に進行していても、上面ではNi2Si相が残留していることを示唆している。
図7は、前記図2の工程において、図1Kに対応するステップ5の水素熱処理工程を行った場合および省略した場合について、得られたNiSiニッケルシリサイド層のシート抵抗値および均一性を評価した結果を示す。ただし図7の実験はシリコン基板上に金属ニッケル膜を20nmの膜厚で形成し、さらにその上にTiN膜を10nmの膜厚で形成した後、Ar雰囲気中、240℃で180秒間熱処理し、残留した金属ニッケル膜をSPMにより除去した後、モノシランガス雰囲気中において340〜400℃の範囲で90秒間熱処理している。
図7を参照するに、前記モノシランガス雰囲気中における熱処理に先立って水素雰囲気中、200℃の温度で熱処理を行った場合には、このような熱処理を省略した場合に比べ、得られるNiSiニッケルシリサイド層のシート抵抗がやや低減され、またシート抵抗の均一性が大きく改善されることがわかる。
以上より、図2のステップ6の工程において、Ni2Si相のニッケルシリサイド層をNiSi相のニッケルモノシリサイド層に変換する熱処理を、モノシランあるいはジシランガス雰囲気中において行うことにより、かかるニッケルシリサイド層を形成した接合のリーク電流を抑制することが可能となり、またシート抵抗を低減することが可能となり、さらにシート抵抗のばらつきを低減することが可能となることがわかる。

[第2の実施形態]
図8A〜8Eは、本発明の第2の実施形態による半導体装置の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図8Aを参照するに、図8Aの工程は図1Gの工程に引き続く工程であり、図1Gの構造上に、前記金属ニッケル膜5が例えばスパッタリング法により、約10nmの膜厚に形成される。
本実施例では、前記金属ニッケル膜5の表面に保護膜5Nは形成されることがなく、次の図8Bの工程において、前記図8Aの構造を水素ガス雰囲気中において熱処理することにより、前記金属ニッケル膜5の表面に形成されたNiの自然酸化膜が金属Niに還元される。
次に図8Cの工程において、前記図8Bの構造は、モノシランあるいはジシランなどのシランガス雰囲気中、例えば220℃の温度で熱処理され、前記ソース領域1c、ドレイン領域1dおよびポリシリコンゲート電極3Gの表面に、主としてNi2Si相よりなるニッケルシリサイド層6s,6d,6gが、それぞれ形成される。
また図8Cの工程では、前記金属ニッケル膜5の表面にも、主としてNi2Si相のニッケルシリサイド膜6が形成される。その際、前記図8Cの工程は、前記金属ニッケル膜5が全てシリサイド化しないように、すなわち前記金属ニッケル膜5が連続的に残留するように実行される。
図8Cの工程では、前記金属ニッケル膜5のシリサイド化反応が、前記ソース領域1c、ドレイン領域1dあるいはポリシリコンゲート電極6Gとの界面のみならず、金属ニッケル膜5の表面からも進行するため、特に前記シリサイド層6sおよび6dのシリコン基板1中への侵入深さが低減され、シリサイド層6sおよび6dの形成は、前記拡散領域1c,1dの表面部分に限定される。
次に図8Dの工程において前記金属ニッケル膜5およびその上のニッケルシリサイド膜6は、アンモニア過水(APM)および硫酸過水を順次適用することにより除去され、さらに図8Eの工程において、前記Ni2Siニッケルシリサイド層6s、6d、6gを、NiSi相のニッケルモノシリサイド層6S,6D,6Gに変換する熱処理が、モノシランあるいはジシランなどのシランガス雰囲気中、300〜500℃の温度で実行される。
図8Dの工程では、前記変換工程がシランガス雰囲気中において実行されるため、図8Eの工程においても、変換処理の結果形成されるNiSi相のニッケルモノシリサイド層6S,6Dも、前記ソース領域1c、ドレイン領域1dの表面近傍に限定され、前記拡散領域1c、1dの接合が破壊されることはない。また前記ニッケルモノシリサイドへの変換反応は、前記シリサイド層6S,6D,6Gの表面においても充分に進行し、その結果、これらのシリサイド領域においては非常に一様で低いシート抵抗が実現される。

[第3の実施形態]
次に、本発明の第3の実施形態によるCMOS素子の製造方法を、図9A〜図9Fを参照しながら説明する。
図9Aを参照するに、シリコン基板11上にはSTI型の素子分離構造11Iにより、nチャネルMOSトランジスタの素子領域11AおよびpチャネルMOSトランジスタの素子領域11Bが画成されており、前記素子領域11Aはp型にドープされ、p型ウェルを形成している。また前記素子領域11Bはn型にドープされ、n型ウェルを形成している。さらに前記素子領域11Aにおいては、図示はしないが、前記シリコン基板11の表面近傍において、p型純物元素により、前記nチャネルMOSトランジスタのしきい値調整のためのイオン注入がなされている。同様に、前記素子領域11Bにおいても、図示はしないが、前記シリコン基板11の表面近傍において、n型不純物元素により、前記pチャネルMOSトランジスタのしきい値調整のためのイオン注入がなされている。
前記素子領域11Aには熱酸化膜やSiON膜など、あるいはその他の高誘電体膜(いわゆるhigh−K膜)よりなるゲート絶縁膜12を介して、ポリシリコンゲート電極13Nが、また前記素子領域11Bには同じゲート絶縁膜12を介してポリシリコンゲート電極13Pが形成されており、前記素子領域11Aおよび11Bにおいて別々に、n型不純物元素およびp型不純物元素を、前記ゲート電極13Nおよび13Pを自己整合マスクに使い、前記n型不純物元素の場合、例えばAs+を1keVの加速電圧下、2×1015cm-2のドーズ量で、また前記p型不純物元素の場合、例えばB+を0.3keVの加速電圧下、1×1015cm-2のドーズ量でイオン注入することにより、前記素子領域11Aにおいては前記シリコン基板11中、前記ポリシリコンゲート電極13Nの両側に、n型ソースおよびドレインエクステンション領域11aN,11bNが形成され、また前記素子領域11Bにおいては前記シリコン基板11中、前記ポリシリコンゲート電極13Pの両側に、p型ソースおよびドレインエクステンション領域11aP,11bPが形成される。なお、前記ゲート絶縁膜として使われるSiON膜は、例えば熱酸化膜をプラズマ窒化処理することにより、あるいはプラズマCVD法により、形成することが可能である。また前記ゲート絶縁膜として高誘電体膜を使う場合には、これを例えばHfO2,ZrO2やAl23などの金属酸化物やHfSiO4やZrSiO4などの金属ケイ酸塩のMOCVD法あるいは原子層CVD法(いわゆるALD法)により、形成することができる。
次に図9Bの工程で、前記シリコン基板11およびポリシリコンゲート電極13N,13Pの表面に、厚さが約10nmのCVD酸化膜13Oを、前記CVD酸化膜13Oが前記シリコン基板11の露出表面および前記ポリシリコンゲート電極13Nおよび13Pの表面を連続して覆うように形成し、さらに前記ポリシリコンゲート電極13N,13Pの側壁面に、シリコンのドライおよびウェットエッチング処理、およびHF処理に対して耐性を有する例えばSiON膜あるいはSiN膜よりなる側壁絶縁膜13WNを、前記CVD酸化膜13Oを介して、例えば30nmの厚さに形成する。
このような側壁絶縁膜13WNは、図9Aの構造上にSiON膜あるいはSiN膜を、前記ソースエクステンション領域あるいはドレインエクステンション領域の不純物濃度分布が乱されないように600℃以下の低温プロセス、例えばプラズマCVD法により堆積し、これを前記シリコン基板11の表面が露出するまでエッチバックすることにより、形成することができる。
さらに図9Bの工程では、前記素子領域11Bを、図示しないレジスト膜で覆い、前記ゲート電極13Nおよび側壁酸化膜13O,側壁絶縁膜13WNをマスクに前記素子領域11Aにおいてn型不純物元素、たとえはAs+を10keVの加速電圧下、3×1015cm-2のドーズ量でイオン注入し、前記シリコン基板11中、前記側壁絶縁膜13WNの外側に、より深いn型拡散領域を、前記nチャネルMOSトランジスタのソースおよびドレイン領域11SNおよび11DNとして、それぞれ形成する。
さらに図9Bの工程では、前記素子領域11Aを、図示しないレジスト膜で覆い、前記ゲート電極13Pおよび側壁酸化膜13O,側壁絶縁膜13WNをマスクに前記素子領域11Bにおいてp型不純物元素、たとえはB+を3keVの加速電圧下、1×1015cm-2のドーズ量でイオン注入し、前記シリコン基板11中、前記側壁絶縁膜13WNの外側に、より深いp型拡散領域を、前記pチャネルMOSトランジスタのソースおよびドレイン領域11SPおよび11DPとして、それぞれ形成する。
さらに図9Bの工程では、前記ソースおよびドレイン領域11SPおよび11DPの耐圧向上のため、前記ポリシリコンゲート電極13Pおよび側壁酸化膜13O,側壁絶縁膜13WNをマスクに、前記素子領域11Bにp型不純物元素、例えばB+をより大きな10keVの加速電圧下、より小さな1×1013cm-2のドーズ量でイオン注入し、前記p型ソースおよびドレイン領域11SP,11DPの下に、p-型のバッファソースおよびドレイン領域11SPbおよび11DPbを、それぞれ形成する。
次に図9Cの工程において、前記図5B上にシリコン酸化膜14をCVD法により、50nmの厚さに堆積し、さらに前記素子領域11AをレジストマスクR1で覆った状態で、前記シリコン酸化膜14を前記素子領域11Bより除去する。
さらに図9Cの工程では、前記素子領域11Aを前記レジストマスクR1で覆ったまま、前記素子領域11Bにおいて前記シリコン基板11に対し、前記ポリシリコンゲート電極13Pおよび側壁絶縁膜13WNを自己整合マスクに、ドライエッチングあるいは有機アルカリエッチャントを使ったウェットエッチングを適用し、あるいはこれらを順次組み合わせて適用し、前記シリコン基板中、前記側壁絶縁膜13WNの外側にトレンチ11TA,11TBを、前記前記ソース/ドレイン領域11SP,11DPを超えないような、例えば40nmの深さに形成する。また、前記トレンチ11TA,11TBを形成する工程は、前記レジストマスクR1を除去した後で行うことも可能である。
さらに、このようなトレンチ11TA,11TBの形成後、得られた構造をHFによりウェットエッチングし、特に前記トレンチ11TA,11TBの底面および側壁面からエッチング残渣などの不純物を除去する。
また図9Cの工程では、前記シリコン基板11中への前記トレンチ11TA,11TBの形成に伴い、前記ポリシリコンゲート電極13Pも部分的にエッチングを受ける。
次に図9Dの工程において前記レジスト膜R1を除去し、このようにして得られた構造が、減圧CVD装置中に導入され、シランガス(SiH4)およびゲルマン(GeH4)ガスを、ジボランなどのp型ドーパントガスとともに600℃以下の温度で供給することにより、前記トレンチTA、TBを充填するように、SiGe混晶層14A,14Bをエピタキシャルに成長させる。
例えば、かかるSiGe混晶層14A,14Bの成長は、550℃の基板温度において、5〜1330Paの水素雰囲気中、SiH4ガスを分圧が1〜10Paになるように、またGeH4ガスを分圧が0.1〜10Paになるように、さらに塩化水素(HCl)エッチングガスを、1〜10Paの分圧になるように供給することにより、実行することができる。
かかるSiGe混晶層14A,14Bのエピタキシャル成長に伴い、前記ポリシリコンゲート電極13P上においても、多結晶SiGe層14Cが成長する。前記SiGe層14A〜14Cの成長は、1〜40分間行われ、その結果、前記トレンチ11TA,11TBを充填するSiGe混晶層14A,14Bは、前記シリコン基板11とゲート絶縁膜12との界面を超えて成長する。かかるSiGe混晶層14A,14Bの形成の結果、前記ゲート絶縁膜12直下のチャネル領域には大きな一軸性圧縮応力が印加され、前記チャネル領域を輸送されるホールの移動度が大きく増大する。
このような限られた面積における低温成長の結果、前記SiGe層14A,14Bは、従来、Si基板上に成長させる場合の限界と考えられていた、原子濃度で20%のGe濃度を超えて、結晶品質を劣化させることなく、原子濃度で28%のGeを含むことが可能であるのが確認されている。
図9Dの構造では、図9Cの工程において前記トレンチ11TA,11TBが前記側壁絶縁膜13WNを自己整合マスクに形成されているため、前記SiGe混晶層14A,14Bは前記チャネル領域に最も近接して形成され、前記チャネル領域に印加される一軸性圧縮応力を最大にすることが可能である。
図9Dの工程では、さらに前記素子領域11Aがレジストパターンで覆われ、前記SiGe混晶層14A,14Bに、B+が5keVの加速電圧下、5×1015cm-2のドーズ量でイオン注入され、前記SiGe混晶層14A,14Bは、p型にドープされる。前記SiGe混晶層14A,14Bは、それぞれp型ソースおよびドレイン領域11DPおよび11DPの一部を構成する。
なお前記図9Dの工程において前記SiGe混晶層14A,14Bをエピタキシャル成長する際に、原料ガスにB26などのp型ドーパントガスを添加することも可能である。この場合には、前記SiGe混晶層14A,14Bは、別段のイオン注入工程を行わなくともp型にドープされている。
さらに図9Eの工程において、前記素子領域11Aに残されていたCVD酸化膜14が、前記シリコン基板11の表面が露出するまでエッチバックされ、その結果、前記素領域11Aにおいては前記ゲート電極13NのSiN側壁絶縁膜13WNのさらに外側に、外側側壁酸化膜14Wが形成され、前記素子領域11Bを図示しないレジストマスクで覆った状態で、前記ポリシリコンゲート電極13N,前記側壁酸化膜13O、前記側壁絶縁膜13NWおよび外側側壁酸化膜14Wをマスクに、P+などのn型不純物元素を、15keVの加速電圧下、7×1013cm-2のドーズ量でイオン注入することにより、前記シリコン基板中、前記ソース/ドレイン領域11SN,11DNよりも深い位置に、n-型のバッファソース/ドレイン領域11SNb,11DNbを形成する。
このように前記バッファソース/ドレイン領域11SNb、11DNbを前記外側側壁酸化膜14Wのさらに外側に形成することにより、本実施例では前記拡散領域11SNb、11DNbの間に充分な間隔を確保することが可能となり、かかる拡散領域を介したリーク電流の発生を抑制することができる。
図9Eの工程の後、さらにサリサイドプロセスを行うことにより、前記n型ソース/ドレイン領域11SN,11DN、p型ソース/ドレイン領域11SP,11DP、n型ポリシリコンゲート電極13N、およびp型ポリシリコンゲート電極13P上に、ニッケルモノシリサイドよりなるシリサイド層16S,16D,16Gを形成する。
本発明によれば、このように共通基板上にnチャネルMOSトランジスタおよびpチャネルMOSトランジスタを形成することにより、高速CMOS素子を構成することが可能になる。
図10A〜10Dは、前記図9Fの工程を詳細に示す。
図10Aを参照するに、前記図9Eの構造上に金属ニッケル膜15が、約10nmの膜厚に、スパッタ法あるいは電子ビーム蒸着法により形成され、さらに前記金属ニッケル膜15上にTiN膜15Nが、反応性スパッタにより、約10nmの膜厚に形成される。
次に図10Bの工程において、前記図10Aの構造は、Arガス雰囲気中、240℃の温度で180秒間熱処理され、前記ソース領域11SNおよびSiGe混晶層11SPの表面部分に、Ni2Siを主成分とするニッケルシリサイド層16sが、また前記ドレイン領域11DNおよびSiGe混晶層14Bの表面部分に、同様なニッケルシリサイド層16dが、また前記ゲート電極13Nおよび13Pの表面部分に、同様なニッケルシリサイド層16gが形成される。
図10Bの工程では、さらに前記金属ニッケル膜15およびその上のTiN膜15Nが、SPMを使ったウェット選択エッチングにより除去されている。
次に図10Cの工程において、前記図10Bの構造は減圧CVD装置などのCVD装置中に導入され、前記ニッケルシリサイド層16s、16d、16gの表面に形成された自然酸化膜が、水素ガス雰囲気中、1×104Paの圧力下、140〜200℃で30〜60秒間の熱処理により除去される。前記金属ニッケル膜15およびTiN膜15Nを除去するウェット選択エッチング工程は大気中で行われるため、露出されたニッケルシリサイド層16d,16d,16gの表面には、自然酸化膜が形成される可能性があることに注意すべきである。なお図10Cのシリサイド形成工程は、下地となるSiGe混晶領域14A,14Bが、先の図10Bの工程におけるイオン注入工程のためアモルファス相となっているため、SiGe混晶層上であるにもかかわらず、均一に進行する。
次に、図10Dの工程において、引き続き同じCVD装置中において、モノシラン(SiH4)あるいはジシラン(Si26)ガス雰囲気中、1×104Paの圧力下、300〜500℃、好ましくは340〜400℃の温度で30〜600秒間の熱処理が実行され、前記Ni2Si相を主成分とするニッケルシリサイド層16s、16d、16gは、それぞれNiSi相を主成分とするニッケルモノシリサイド層16S,16D,16Gに変換される。
本実施例によれば、素子領域11BのpチャネルMOSトランジスタのソースおよびドレイン領域に対応して、シリコン基板11よりも格子定数の大きいSiGeエピタキシャル領域14A,14Bを形成することにより、前記ゲート電極14C直下のチャネル領域に、基板面に平行に作用する一軸性の圧縮応力を誘起することが可能で、これにより、前記チャネル領域におけるホールの移動度を大きく向上させることが可能になる。
その際、ニッケルシリサイドを使うことにより、このようなSiGe混晶層領域14A,14B上に低抵抗シリサイド層16S,16Dを、安定に形成することが可能となる。
その際、形成される低抵抗シリサイド層16S,16Dのシリコン下地層中への侵入深さは、先の実施形態と同様、図6Cのシリサイド形成工程がシラン雰囲気中において実行されるため、20nm以下に抑制され、シリサイド層16S,16Dが、浅いソース拡散領域あるいはドレイン拡散領域を貫通して、素子領域を構成するウェルと短絡を生じてしまう問題は、生じない。
また本発明では特に、図9Cのトレンチ形成工程において、ウェットエッチングを使うことにより、トレンチ11TA,11TBの側壁面にSi(111)面などの結晶面を露出させることが可能で、図9Dの工程でエピタキシャル成長されるSiGe混晶層14A,14Bの結晶品質を向上させることができる。また前記トレンチ形成工程を、ドライエッチングとウェットエッチングを組み合わせて実行することにより、前記トレンチ11TA,11TBの側壁面を、図9Dに示すように、前記ゲート絶縁膜12直下のチャネル領域に向かって侵入する楔形状に形成することができるが、この場合、かかるトレンチ11TA,11TBを充填するSiGe混晶層14A,14Bの先端部は、前記側壁絶縁膜13WN直下の領域に侵入し、前記チャネル領域に近接するため、前記チャネル領域における一軸性圧縮応力の大きさはさらに増大し、前記pチャネルMOSトランジスタの動作速度をさらに増大させることができる。
以上、本発明をバルクシリコン基板上に形成されたMOSトランジスタおよびCMOS素子を例に説明したが、本発明はSOI基板上に形成されるMOSトランジスタあるいはCMOS素子においても有効である。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
(付記1) 絶縁膜で画成されたシリコン領域上に、自己整合プロセスにより選択的にニッケルモノシリサイド層を形成する工程を含む半導体装置の製造方法であって、
前記絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成する工程と、
前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、主としてNi2Si相よりなる第1のニッケルシリサイド層を形成する工程と、
前記第1のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェット選択エッチング処理により、除去する工程と、
前記第1のニッケルシリサイド層を、シランガス中における熱処理により、NiSi相を主とする第2のニッケルシリサイド層に変換する工程と、よりなることを特徴とする半導体装置の製造方法。
(付記2) 前記変換工程は、340〜400℃の温度で実行されることを特徴とする付記1記載の半導体装置の製造方法。
(付記3) 前記ウェット選択エッチングの後、前記変換工程の前に、前記第1のニッケルシリサイド層の表面を、還元性雰囲気中において還元処理する工程を含むことを特徴とする付記1または2記載の半導体装置の製造方法。
(付記4) 前記還元処理は、水素ガス雰囲気中、120〜280℃の温度で実行されることを特徴とする付記1〜3のうち、いずれか一項記載の半導体装置の製造方法。
(付記5) 前記第1のニッケルシリサイド層を形成する工程は、前記金属ニッケル膜の表面を、保護膜により覆った状態で実行されることを特徴とする付記1〜4のうち、いずれか一項記載の半導体装置の製造方法。
(付記6) 前記第1のニッケルシリサイド層を形成する工程は、前記金属ニッケル膜の表面をシランガスに曝露しながら実行されることを特徴とする付記1〜4のうち、いずれか一項記載の半導体装置の製造方法。
(付記7) 前記金属ニッケル膜を形成する工程の後、前記第1のニッケルシリサイド層を形成する工程の前に、前記金属ニッケル膜の表面を還元雰囲気中において還元処理する工程を含むことを特徴とする付記6記載の半導体装置の製造方法。
(付記8) 基板上に素子分離構造を、前記素子分離構造が、シリコン面よりなる素子領域を画成するように形成する工程と、
前記素子領域上にゲート電極を、前記素子領域中において前記シリコン基板表面に形成されたゲート絶縁膜を介して形成する工程と、
前記ゲート電極のそれぞれの側壁面に第1および第2の側壁絶縁膜を形成する工程と、
前記シリコン基板中、前記第1の側壁絶縁膜および第2の側壁絶縁膜のそれぞれ外側に、同じ導電型のソースおよびドレイン領域を形成する工程と、
前記ソースおよびドレイン領域の表面に、NiSi相を主とする第1および第2のニッケルモノシリサイド層をそれぞれ形成する工程と、を含む半導体装置の製造方法であって、
前記第1および第2のニッケルモノシリサイド層を形成する工程は、
前記シリコン基板上に、前記第1および第2の拡散領域を覆うように、また前記ゲート電極を前記第1および第2の側壁絶縁膜を含めて覆うように、金属ニッケル膜を堆積する工程と、
前記金属ニッケル膜を熱処理し、前記ソース領域表面、前記ドレイン領域表面に、Ni2Si相を主とする組成の第1および第2のニッケルシリサイド層を、それぞれ形成する工程と、前記第1および第2のニッケルシリサイド層の形成工程の後、金属ニッケル膜をウェット選択エッチング処理により除去する工程と、
前記ソースおよびドレイン領域において、前記第1および第2のニッケルシリサイド層を、シランガス中の熱処理により、それぞれ前記第1および第2のニッケルモノシリサイド層に変換する工程と、よりなることを特徴とする半導体装置。
(付記9)
前記変換処理工程は、340〜400℃の温度で実行されることを特徴とする付記8記載の半導体装置。
(付記10)
前記ウェット選択エッチング工程の後、前記第1および第2のニッケルモノシリサイド層形成工程の前に、前記第1および第2のニッケルシリサイド膜を還元性雰囲気中で還元処理する工程を含むことを特徴とする付記8または9記載の半導体装置の製造方法
(付記11)
前記還元処理工程は、水素ガス雰囲気中、120〜280℃の温度で実行されることを特徴とする請求項10記載の半導体装置の製造方法。
(付記12)
前記ソースおよびドレイン領域を形成する工程は、前記素子領域中に、前記ゲート電極および前記第1および第2の側壁絶縁膜をマスクに、イオン注入を行う工程を含むことを特徴とする付記8〜11のうち、いずれか一項記載の半導体装置の製造方法。
(付記13)
前記ソースおよびドレイン領域は、SiGe混晶層よりなることを特徴とする付記8〜12のうち、いずれか一項記載の半導体装置の製造方法。
(付記14)
前記ソースおよびドレイン領域を形成する工程は、前記素子領域中、前記第1および第2の側壁絶縁膜の外側において前記シリコン面をエッチングし、前記第1および第2の側壁面のそれぞれ外側において第1および第2の凹部を形成する工程と、前記第1および第2の凹部中にSiGe混晶層をエピタキシャルに成長させる工程とよりなることを特徴とする付記13記載の半導体装置の製造方法。
本発明の第1の実施形態による半導体装置の製造工程を示す図(その1)である。 本発明の第1の実施形態による半導体装置の製造工程を示す図(その2)である。 本発明の第1の実施形態による半導体装置の製造工程を示す図(その3)である。 本発明の第1の実施形態による半導体装置の製造工程を示す図(その4)である。 本発明の第1の実施形態による半導体装置の製造工程を示す図(その5)である。 本発明の第1の実施形態による半導体装置の製造工程を示す図(その6)である。 本発明の第1の実施形態による半導体装置の製造工程を示す図(その7)である。 本発明の第1の実施形態による半導体装置の製造工程を示す図(その8)である。 本発明の第1の実施形態による半導体装置の製造工程を示す図(その9)である。 本発明の第1の実施形態による半導体装置の製造工程を示す図(その10)である。 本発明の第1の実施形態による半導体装置の製造工程を示す図(その11)である。 本発明の第1の実施形態による半導体装置の製造工程を示す図(その12)である。 図1H〜図1Lに対応する半導体装置の製造工程を示すフローチャートである。 図2のステップ6の熱処理をシランガス雰囲気中において行った場合に得られたトランジスタ特性を示す図である。 図2のステップ6の熱処理を不活性ガス雰囲気中において行った場合に得られたトランジスタ特性を示す図である。 図2のプロセスで作成されたトランジスタのソース/ドレイン領域における接合リーク電流の累積度数分布を、比較対照例と比較して示す図である。 図2のプロセスで作成されたトランジスタのゲート電極に形成されたニッケルモノシリサイド層におけるシート抵抗の累積度数分布を、比較対照例と比較して示す図である。 図2のプロセスで作成されたトランジスタのソース/ドレイン領域に形成されたニッケルモノシリサイド層におけるシート抵抗の累積度数分布を、比較対照例と比較して示す図である。 図2のステップ5の還元雰囲気処理の効果を検証する図である。 本発明の第2の実施形態による半導体装置の製造工程を示す図(その1)である。 本発明の第2の実施形態による半導体装置の製造工程を示す図(その2)である。 本発明の第2の実施形態による半導体装置の製造工程を示す図(その3)である。 本発明の第2の実施形態による半導体装置の製造工程を示す図(その4)である。 本発明の第2の実施形態による半導体装置の製造工程を示す図(その5)である。 本発明の第2の実施形態による半導体装置の製造工程を示す図(その1)である。 本発明の第2の実施形態による半導体装置の製造工程を示す図(その2)である。 本発明の第2の実施形態による半導体装置の製造工程を示す図(その3)である。 本発明の第2の実施形態による半導体装置の製造工程を示す図(その4)である。 本発明の第2の実施形態による半導体装置の製造工程を示す図(その5)である。 本発明の第2の実施形態による半導体装置の製造工程を示す図(その6)である。 前記図9Fの工程の詳細を示す図(その1)である。 前記図9Fの工程の詳細を示す図(その2)である。 前記図9Fの工程の詳細を示す図(その3)である。 前記図9Fの工程の詳細を示す図(その4)である。
符号の説明
1,11 シリコン基板
1A,11A,11B 素子領域
1I,11I 素子分離領域
1a,1b,11aN,11bN,11aP,11bP ソース/ドレインエクステンション領域
1c,1d,11SN,11DN,11SP,11DP ソース/ドレイン領域
11SNb、11DNb、11SPb、11Dpb 埋込拡散領域
12 ゲート絶縁膜
3,13N,13P ゲート電極
4A,4B,13WN,14W 側壁絶縁膜
14A,14B SiGe混晶層
5,15 金属ニッケル膜
5N,15N TiN保護膜
6s,6d,6g,16s,16d,16g Ni2Si層
6S,6D,6G,16S,16D,16G NiSi層

Claims (8)

  1. 絶縁膜で画成されたシリコン領域上に、自己整合プロセスにより選択的にニッケルモノシリサイド層を形成する工程を含む半導体装置の製造方法であって、
    前記絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成する工程と、
    前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、主としてNi2Si相よりなる第1のニッケルシリサイド層を形成する工程と、
    前記第1のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェット選択エッチング処理により、除去する工程と、
    前記第1のニッケルシリサイド層を、シランガス中における熱処理により、NiSi相を主とする第2のニッケルシリサイド層に変換する工程と、よりなることを特徴とする半導体装置の製造方法。
  2. 前記変換工程は、340〜400℃の温度で実行されることを特徴とする請求項1記載の半導体装置の製造方法。
  3. 前記ウェット選択エッチングの後、前記変換工程の前に、前記第1のニッケルシリサイド層の表面を、還元性雰囲気中において還元処理する工程を含むことを特徴とする請求項1または2記載の半導体装置の製造方法。
  4. 前記還元処理は、水素ガス雰囲気中、120〜280℃の温度で実行されることを特徴とする請求項1〜3のうち、いずれか一項記載の半導体装置の製造方法。
  5. 前記第1のニッケルシリサイド層を形成する工程は、前記金属ニッケル膜の表面を、保護膜により覆った状態で実行されることを特徴とする請求項1〜4のうち、いずれか一項記載の半導体装置の製造方法。
  6. 前記第1のニッケルシリサイド層を形成する工程は、前記金属ニッケル膜の表面をシランガスに曝露しながら実行されることを特徴とする請求項1〜4のうち、いずれか一項記載の半導体装置の製造方法。
  7. 前記金属ニッケル膜を形成する工程の後、前記第1のニッケルシリサイド層を形成する工程の前に、前記金属ニッケル膜の表面を還元雰囲気中において還元処理する工程を含むことを特徴とする請求項6記載の半導体装置の製造方法。
  8. 基板上に素子分離構造を、前記素子分離構造が、シリコン面よりなる素子領域を画成するように形成する工程と、
    前記素子領域上にゲート電極を、前記素子領域中において前記シリコン基板表面に形成されたゲート絶縁膜を介して形成する工程と、
    前記ゲート電極のそれぞれの側壁面に第1および第2の側壁絶縁膜を形成する工程と、
    前記シリコン基板中、前記第1の側壁絶縁膜および第2の側壁絶縁膜のそれぞれ外側に、同じ導電型のソースおよびドレイン領域を形成する工程と、
    前記ソースおよびドレイン領域の表面に、NiSi相を主とする第1および第2のニッケルモノシリサイド層をそれぞれ形成する工程と、を含む半導体装置の製造方法であって、
    前記第1および第2のニッケルモノシリサイド層を形成する工程は、
    前記シリコン基板上に、前記第1および第2の拡散領域を覆うように、また前記ゲート電極を前記第1および第2の側壁絶縁膜を含めて覆うように、金属ニッケル膜を堆積する工程と、
    前記金属ニッケル膜を熱処理し、前記ソース領域表面、前記ドレイン領域表面に、Ni2Si相を主とする組成の第1および第2のニッケルシリサイド層を、それぞれ形成する工程と、前記第1および第2のニッケルシリサイド層の形成工程の後、金属ニッケル膜をウェット選択エッチング処理により除去する工程と、
    前記ソースおよびドレイン領域において、前記第1および第2のニッケルシリサイド層を、シランガス中の熱処理により、それぞれ前記第1および第2のニッケルモノシリサイド層に変換する工程と、よりなることを特徴とする半導体装置。
JP2006008946A 2006-01-17 2006-01-17 半導体装置の製造方法 Expired - Fee Related JP4674165B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006008946A JP4674165B2 (ja) 2006-01-17 2006-01-17 半導体装置の製造方法
US11/434,132 US7432180B2 (en) 2006-01-17 2006-05-16 Method of fabricating a nickel silicide layer by conducting a thermal annealing process in a silane gas

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006008946A JP4674165B2 (ja) 2006-01-17 2006-01-17 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007194278A true JP2007194278A (ja) 2007-08-02
JP4674165B2 JP4674165B2 (ja) 2011-04-20

Family

ID=38263756

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006008946A Expired - Fee Related JP4674165B2 (ja) 2006-01-17 2006-01-17 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7432180B2 (ja)
JP (1) JP4674165B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260004A (ja) * 2008-04-16 2009-11-05 Renesas Technology Corp 半導体装置の製造方法
JP2009283780A (ja) * 2008-05-23 2009-12-03 Nec Electronics Corp 半導体装置およびその製造方法
WO2010013404A1 (ja) * 2008-07-28 2010-02-04 パナソニック株式会社 半導体装置及びその製造方法
WO2020018491A1 (en) * 2018-07-17 2020-01-23 Applied Materials, Inc. Method of forming nickel silicide materials

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5286664B2 (ja) * 2006-11-29 2013-09-11 富士通セミコンダクター株式会社 半導体装置の製造方法
US20110048517A1 (en) * 2009-06-09 2011-03-03 International Business Machines Corporation Multijunction Photovoltaic Cell Fabrication
US20100310775A1 (en) * 2009-06-09 2010-12-09 International Business Machines Corporation Spalling for a Semiconductor Substrate
US8802477B2 (en) * 2009-06-09 2014-08-12 International Business Machines Corporation Heterojunction III-V photovoltaic cell fabrication
US8633097B2 (en) 2009-06-09 2014-01-21 International Business Machines Corporation Single-junction photovoltaic cell
US8703521B2 (en) * 2009-06-09 2014-04-22 International Business Machines Corporation Multijunction photovoltaic cell fabrication
US8519444B2 (en) 2010-09-10 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Modified design rules to improve device performance
TWI468775B (zh) * 2011-08-26 2015-01-11 Au Optronics Corp 電激發光顯示器及其製作方法
US8815738B2 (en) * 2012-07-10 2014-08-26 United Microelectronics Corp. Salicide process
EP3032575B1 (en) * 2014-12-08 2020-10-21 IMEC vzw Method for forming an electrical contact.
US11817521B2 (en) 2021-09-15 2023-11-14 Raytheon Company Electrical contact fabrication

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283168A (ja) * 1994-04-15 1995-10-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11195619A (ja) * 1998-01-06 1999-07-21 Sony Corp 半導体装置の製造方法
JP2000101075A (ja) * 1998-09-25 2000-04-07 Nec Corp 電界効果型トランジスタの製造方法
JP2004356216A (ja) * 2003-05-27 2004-12-16 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ、表示装置、及びこれらの形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6112851A (ja) 1984-06-29 1986-01-21 Mitsubishi Heavy Ind Ltd 高靭性耐摩耗鋼
JPS61128521A (ja) 1984-11-27 1986-06-16 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
US7550381B2 (en) * 2005-07-18 2009-06-23 Applied Materials, Inc. Contact clean by remote plasma and repair of silicide surface

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283168A (ja) * 1994-04-15 1995-10-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11195619A (ja) * 1998-01-06 1999-07-21 Sony Corp 半導体装置の製造方法
JP2000101075A (ja) * 1998-09-25 2000-04-07 Nec Corp 電界効果型トランジスタの製造方法
JP2004356216A (ja) * 2003-05-27 2004-12-16 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ、表示装置、及びこれらの形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260004A (ja) * 2008-04-16 2009-11-05 Renesas Technology Corp 半導体装置の製造方法
JP2009283780A (ja) * 2008-05-23 2009-12-03 Nec Electronics Corp 半導体装置およびその製造方法
WO2010013404A1 (ja) * 2008-07-28 2010-02-04 パナソニック株式会社 半導体装置及びその製造方法
WO2020018491A1 (en) * 2018-07-17 2020-01-23 Applied Materials, Inc. Method of forming nickel silicide materials

Also Published As

Publication number Publication date
JP4674165B2 (ja) 2011-04-20
US7432180B2 (en) 2008-10-07
US20070166974A1 (en) 2007-07-19

Similar Documents

Publication Publication Date Title
JP4674165B2 (ja) 半導体装置の製造方法
JP4361880B2 (ja) 半導体集積回路装置の製造方法
TWI230460B (en) Gate-induced strain for MOS performance improvement
US7750381B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5173582B2 (ja) 半導体装置
JP5672334B2 (ja) 半導体装置の製造方法
US7667271B2 (en) Fin field-effect transistors
US8330235B2 (en) Method to reduce mol damage on NiSi
JP2006351581A (ja) 半導体装置の製造方法
US20070238236A1 (en) Structure and fabrication method of a selectively deposited capping layer on an epitaxially grown source drain
JP2009033032A (ja) 半導体装置及び半導体装置の製造方法
JP2009182297A (ja) 半導体装置、およびその製造方法
JP4822852B2 (ja) 半導体装置の製造方法
KR101197464B1 (ko) 반도체 장치의 제조 방법
JP5181466B2 (ja) 半導体装置の製造方法および半導体装置
JP2006005056A (ja) 半導体装置およびその製造方法
JP2008171999A (ja) 半導体装置およびその製造方法
TWI739473B (zh) 預處理方法、金屬矽化物的形成方法以及半導體處理裝置
JP5108408B2 (ja) 半導体装置及びその製造方法
US20110001197A1 (en) Method for manufacturing semiconductor device and semiconductor device
JP5287539B2 (ja) 半導体装置の製造方法
JP3362722B2 (ja) 半導体装置の製造方法
CN111952247B (en) Semiconductor device and preparation method thereof
JP2008091426A (ja) 半導体装置及びその製造方法
JP2010278083A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080605

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080729

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101005

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110104

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110124

R150 Certificate of patent or registration of utility model

Ref document number: 4674165

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140128

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees