KR101197464B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101197464B1
KR101197464B1 KR1020070137759A KR20070137759A KR101197464B1 KR 101197464 B1 KR101197464 B1 KR 101197464B1 KR 1020070137759 A KR1020070137759 A KR 1020070137759A KR 20070137759 A KR20070137759 A KR 20070137759A KR 101197464 B1 KR101197464 B1 KR 101197464B1
Authority
KR
South Korea
Prior art keywords
region
stress
gate electrode
substrate
thin film
Prior art date
Application number
KR1020070137759A
Other languages
English (en)
Other versions
KR20090069930A (ko
Inventor
이화성
이호
김명선
이지혜
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070137759A priority Critical patent/KR101197464B1/ko
Priority to US12/343,134 priority patent/US7879668B2/en
Publication of KR20090069930A publication Critical patent/KR20090069930A/ko
Application granted granted Critical
Publication of KR101197464B1 publication Critical patent/KR101197464B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Abstract

응력(strained stress)이 생성된 채널 영역을 포함하는 반도체 장치의 형성 방법에 있어서, 기판의 제1 및 제2 영역에 각기 제1 및 제2 게이트 전극을 형성한다. 제1 게이트 전극에 인접하는 제1 영역에 비결정화 영역들 형성한다. 제1 및 제2 게이트 전극과 기판 상에 제1 응력을 갖는 박막을 형성한 후, 박막 상에 기판의 제2 영역을 노출시키는 마스크를 형성한다. 제2 영역에 위치하는 박막을 식각하여, 제2 게이트 전극의 측벽에 희생 스페이서를 형성한다. 마스크, 제2 게이트 전극 및 희생 스페이서를 이용하여 제2 영역을 식각하여, 제2 게이트 전극에 인접하는 리세스를 형성한다. 리세스를 채우면서 제2 영역에 제2 응력을 갖는 패턴을 형성한다.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 N형 MOS(metal oxide semiconductor) 트랜지스터와 P형 MOS 트랜지스터를 포함하는 CMOS(complementary metal oxide semiconductor) 트랜지스터의 제조 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 메모리 장치도 비약적으로 발전하고 있다. 통상적으로 반도체 메모리 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 메모리 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
상기 반도체 메모리 장치를 구성하는 기본적인 단위 소자로서 전계 효과 모스 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)를 예로 들 수 있다. 상기 MOSFET도 저전압에서 고속 동작을 할 수 있도록 소형화 및 고집적화 되는 방향으로 발전되고 있다.
최근에, 고속으로 동작하는 트랜지스터를 형성하기 위한 방법 중 하나로서, 응력을 갖는 실리콘(strained silicon)에 트랜지스터의 채널 영역을 형성하여 트랜지스터의 전자(electron) 또는 정공(hole)의 이동도(mobility)를 향상시키는 방법이 개발되고 있다. 이러한 응력을 갖는 실리콘은 실리콘의 본딩 길이(bonding length)가 신장되거나(tensile) 또는 압축된(compressive) 실리콘을 의미한다.
상기 트랜지스터에서 전자의 이동도를 향상시키기 위하여 채널 부위의 실리콘이 가져야 하는 응력과 정공의 이동도를 향상시키기 위하여 채널 부위의 실리콘에 가져야 하는 응력은 서로 다르다. 따라서, 온 게이트 전류(on gate current)가 증가된 고성능을 갖는 N형 및 P형 트랜지스터를 형성하기 위하여 각각 채널 영역에 요구되는 실리콘 기판의 응력도 서로 상이하게 된다. 구체적으로, 단결정 실리콘 기판에 N형 트랜지스터를 형성하는 경우, 기판의 채널 영역은 채널 길이 방향으로 신장 응력을 갖는 실리콘으로 이루어진다. 이 경우, 상기 N형 트랜지스터의 다수 반송자(majority carrier)인 전자의 이동도가 증가하므로 온 게이트 전류가 상승하게 되고, 이에 따라 N형 트랜지스터의 성능이 상승하게 된다.
반면에, 단결정 실리콘 기판에 P형 트랜지스터를 형성하는 경우, 기판의 채널 영역은 채널 길이 방향으로 압축 응력을 갖는 실리콘으로 이루어진다. 이때, 상기 P형 트랜지스터의 다수 반송자(majority carrier)인 정공의 이동도가 증가하므로 온 전류가 상승하게 되고, 이로 인해 P형 트랜지스터의 성능이 상승하게 된다. 전술한 바와 같이, 고성능을 갖는 N형 및 P형 트랜지스터에서 요구되는 채널 영역의 응력이 서로 다르므로, 하나의 기판 상에 고성능을 갖는 N형 및 P형 트랜지스터를 용이하게 형성하기는 어렵다.
예를 들면, 채널 영역의 응력을 조절하여 고성능을 갖는 트랜지스터를 형성하는 방법이 미국 공개 특허 제2005/0136583호에 개시되어 있다. 상기한 미국 공개 특허에 의하면, 실리콘 기판 상에 게이트 전극 및 소스/드레인 영역을 형성하고, 상기 게이트 전극 및 소스/드레인 영역을 포함하는 기판 상에 신장 응력을 갖는 박막을 형성한다. 이 후, 열처리 공정을 수행함으로써 상기 게이트 전극 하부에 위치하는 채널 영역이 신장 스트레스를 갖는 실리콘으로 변환시킨다.
[문헌] 미국공개특허 2005/0136583(공개일: 2005.6.23)
그러나, 상술한 바와 같이 채널 영역이 강한 신장 스트레스를 갖는 실리콘으로 이루어지는 경우 정공의 이동도가 감소하므로 P형 트랜지스터를 형성하기에는 적합하지 않다. 또한, 하나의 기판 상에 N형 및 P형 트랜지스터들을 동시에 형성하는 경우에는, 상기 P형 트랜지스터가 형성되는 부위의 기판 표면이 신장 스트레스를 갖지 않도록 하기 위한 추가적인 공정들이 수반되어야 한다.
따라서, 본 발명의 목적은 보다 간단한 공정을 통해 향상된 전기적인 특성을 가지는 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하는 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 반도체 소자의 형성 방법에 있어서, 기판의 제1 및 제2 영역에 각기 제1 및 제2 게이트 전극을 형성한다. 상기 제1 게이트 전극에 인접하는 상기 제1 영역에 비결정화 영역을 형성한다. 상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 기판 상에 제1 응력을 갖는 박막을 형성한다. 상기 박막 상에 상기 제2 영역을 노출시키는 마스크를 형성한다. 상기 제2 영역에 위치하는 상기 박막을 식각하여 상기 제2 게이트 전극의 측벽 상에 희생 스페이서를 형성한다. 상기 마스크, 상기 제2 게이트 전극 및 상기 희생 스페이서를 이용하여 상기 제2 영역을 식각하여, 상기 제2 게이트 전극에 인접하는 리세스를 형성한다. 상기 제2 영역에 상기 리세스를 채우며, 제2 응력을 갖는 패턴을 형성한 다.
본 발명의 일 실시예에 따르면, 상기 제1 응력은 신장 응력이며, 상기 제2 응력은 압축 응력일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 응력을 갖는 패턴을 형성하는 동안, 상기 비결정화 영역이 결정화되면서 상기 제1 응력을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 응력을 갖는 패턴은 실리콘 게르마늄을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 응력을 갖는 패턴은 선택적 에피택시얼 성장 공정을 이용하여 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 응력을 갖는 패턴을 형성하는 동안 상기 제2 영역에 불순물들을 주입하여 상기 제2 게이트 전극에 인접하는 소스/드레인 영역들이 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 소스/드레인 영역들은 P형 불순물들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 게이트 전극에 인접하는 상기 제1 영역에 불순물들을 주입하여, 소스/드레인 영역들을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 소스/드레인 영역들은 P형 불순물들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 박막을 열처리하는 단계를 더 포함하며, 상기 박막을 열처리 하는 동안 상기 비결정화 영역이 결정화되어 상기 제1 영역이 상기 제1 응력을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 박막은 700℃ 내지 900℃의 온도에서 열처리될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 박막은 실리콘 질화물을 사용하여 플라즈마 강화 화학 기상 증착 공정, 급속 열처리 화학 기상 증착 공정 또는 퍼니스 화학 기상 증착 공정을 이용하여 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 리세스를 형성한 후, 상기 리세스를 포함하는 상기 제2 영역에 형성된 파티클들 내지 자연 산화막을 제거할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 파티클들 내지 상기 자연 산화막은 수소(H)를 포함하는 가스 분위기 하의 700℃ 내지 900℃의 온도에서 수행되는 열처리 공정을 통해 제거될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 열처리 공정 동안 상기 비결정화 영역이 결정화되어 제3 응력을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 게이트 전극에 인접하는 상기 제1 영역에 불순물들을 주입하여 소스/드레인 영역들을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 소스/드레인 영역들은 N형 불순물들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 게이트 전극에 인접하는 상기 제1 영역에 제1 불순물들을 주입하여 소스/드레인 영역들을 형성하고, 상기 제1 게 이트 전극에 인접하는 상기 제1 영역에 상기 제1 불순물들과 반대의 도전형을 갖는 제2 불순물들을 주입하여 할로 영역들을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 소스/드레인 영역들은 N형 불순물들을 포함하며, 상기 할로 영역들은 P형 불순물들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 박막 및 상기 희생 스페이서를 제거하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 측벽들 상에 각기 제1 스페이서 및 제2 스페이서를 형성하고, 상기 제1 게이트 전극 및 상기 제1 스페이서들이 형성된 상기 제1 영역 상에 제3 응력을 갖는 제2 박막을 형성하며, 상기 제2 박막에 대해 열처리 공정을 수행하여 상기 비결정화 영역이 상기 제3 응력을 가지도록 결정화시킬 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제3 응력은 신장 응력일 수 있다.
본 발명에 따르면, 공정을 보다 단순화할 수 있어 반도체 소자의 형성 시간 및 비용을 절감할 수 있다. 또한, 강력한 신장 응력을 갖는 채널 영역들을 포함하는 NMOS 트랜지스터를 형성할 수 있어, 상기 NMOS 트랜지스터를 포함하는 반도체 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것을 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나 지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소가 제1 구성 요소로 명명될 수 있다.
도 1 내지 도 12는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 제1 영역(102) 및 제2 영역(104)을 포함하는 기판(100)을 마련한다. 기판(100)은 단결정 실리콘 또는 단결정 게르마늄을 포함하는 반도체 기판이나, SOI(silicon on insulator) 기판 또는 GOI(germanium on insulator) 기판 등을 포함할 수 있다.
기판(100) 상에 소자 분리막 패턴(106)을 형성하여, 기판(100)에 액티브 영역 및 소자 분리 영역을 정의한다. 예를 들면, 소자 분리막 패턴(106)은 STI(shallow trench isolation) 공정 등과 같은 소자 분리 공정을 통해 형성될 수 있다. 또한, 소자 분리막 패턴(106)은 실리콘 산화물 등의 산화물로 이루어질 수 있다.
기판(100)의 제1 영역(102)에 제1 불순물들을 주입하여 제1 웰(well)(108)을 형성한다. 본 발명의 실시예들에 있어서, 기판(100)의 제1 영역(102)에는 후속하여 NMOS 트랜지스터가 형성된다. 상기 제1 불순물들은 P형 불순물들을 포함할 수 있으며, 이에 따라 제1 웰(108)도 P형 불순물들을 포함할 수 있다. 예를 들면, 상기 제1 불순물들은 붕소(B), 불화 붕소(BFx), 갈륨(Ga), 인듐(In) 등을 포함할 수 있다.
기판(100)의 제2 영역(104)에 제2 불순물들을 주입하여 제2 웰(110)을 형성한다. 본 발명의 실시예들에 따르면, 기판(100)의 제2 영역(104)에는 후속하여 PMOS 트랜지스터가 형성된다. 상기 제2 불순물들은 N형 불순물들을 포함할 수 있으며, 제2 웰(110)도 N형 불순물들을 포함할 수 있다. 예를 들면, 상기 제2 불순물들은 인(P), 비소(As), 안티몬(Sb) 등을 포함할 수 있다.
도 2를 참조하면, 기판(100) 상에 게이트 절연막(gate insulation layer)(112)을 형성한다. 게이트 절연막(112)은 산화물 또는 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 게이트 절연막(112)은 실리콘 산화물(SiOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx) 등을 이용하여 형성될 수 있다. 또한, 게이트 절연막(112)은 열 산화(thermal oxidation) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정, 원자층 적층(atomic layer deposition; ALD) 공정 등을 이용하여 형성될 수 있 다.
게이트 절연막(112) 상에는 제1 도전막(114)이 형성된다. 제1 도전막(114)은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 이용하여 형성될 수 있다. 예를 들면, 제1 도전막(114)은 텅스텐(W), 텅스텐 질화물(WNx), 텅스텐 실리사이드(WSix), 티타늄(Ti), 티타늄 질화물(TiNx), 티타늄 실리사이드(TiSix), 알루미늄(Al), 알루미늄 질화물(AlNx), 탄탈륨(Ta), 탄탈륨 질화물(TaNx), 탄탈륨 실리사이드(TaSix), 코발트 실리사이드(CoSix) 등을 이용하여 형성될 수 있다. 또한, 제1 도전막(114)은 화학 기상 증착(CVD), 저압 화학 기상 증착(LPCVD) 공정, 펄스 레이저 증착(PLD) 공정, 원자층 적층(ALD) 공정, 스퍼터링 공정 등을 이용하여 형성될 수 있다.
본 발명의 실시예들에 있어서, 기판(100)의 제1 영역(102)에 위치하는 제1 도전막(114)의 제1 부분은 제3 불순물들이 도핑된 폴리실리콘으로 구성될 수 있으며, 기판(100)의 제2 영역(104)에 위치하는 제1 도전막(114)의 제2 부분은 제4 불순물들이 도핑된 폴리실리콘으로 이루어질 수 있다. 이때, 상기 제3 불순물들은 N형 불순물들을 포함할 수 있고, 상기 제4 불순물들은 P형 불순물들을 포함할 수 있다. 예를 들면, 상기 제3 불순물들은 인(P), 비소(As), 안티몬(Sb) 등을 포함 할 수 있으며, 상기 제4 불순물들은 붕소(B), 불화 붕소(BFx), 갈륨(Ga), 인듐(In) 등을 포함할 수 있다.
본 실시예들에 따른 제1 도전막(114)을 형성하는 과정에 있어서, 기판(100)의 제1 영역(102)에 위치하는 제1 도전막(114)의 제1 부분을 노출시키는 제1 마스 크(mask)(도시되지 않음)를 제1 도전막(114) 상에 형성한다. 상기 제1 마스크는 포토레지스트를 사용하여 형성될 수 있다. 상기 제1 마스크를 이온 주입 마스크로 이용하여 노출된 제1 도전막(114)의 제1 부분에 상기 제3 불순물들을 주입한 후, 제1 도전막(114)으로부터 상기 제1 마스크를 제거한다. 이어서, 기판(100)의 제2 영역(104)에 위치하는 제1 도전막(114)의 제2 부분을 노출시키는 제2 마스크(도시되지 않음)를 제1 도전막(114) 상에 형성한다. 상기 제2 마스크는 포토레지스트를 사용하여 형성될 수 있다. 상기 제2 마스크를 이온 주입 마스크로 이용하여 노출된 제1 도전막(114)의 제2 부분에 상기 제4 불순물들을 주입한 다음, 제1 도전막(114)으로부터 상기 제2 마스크를 제거한다. 상기 제1 및 제2 마스크는 각기 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정을 통해 제거될 수 있다.
도 3을 참조하면, 제1 도전막(114) 상에 제3 마스크(116)를 형성한다. 제3 마스크(116)는 질화물 또는 산질화물을 사용하여 형성될 수 있으며, 예컨대, 제3 마스크(116)는 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON)을 사용하여 형성할 수 있다. 제3 마스크(116)는 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성될 수 있다.
제3 마스크(116)를 식각 마스크로 이용하여 제1 도전막(114)을 식각함으로써, 게이트 절연막(112) 상에 제1 게이트 전극(118) 및 제2 게이트 전극(120)을 형성한다. 제1 게이트 전극(118)은 기판(100)의 제1 영역(102)에 형성되며, 제2 게이트 전극(120)은 기판(100)의 제2 영역(104)에 위치한다.
본 발명의 실시예들에 있어서, 상기 식각 공정 동안 제1 게이트 전극(118)과 제2 게이트 전극(120)이 측면에 식각 손상이 발생할 수 있다. 이와 같은 제1 게이트 전극(118) 및 제2 게이트 전극(120)의 식각 손상을 치유하기 위하여, 제1 게이트 전극(118) 및 제2 게이트 전극(120)에 대해 열 산화 공정을 추가적으로 수행할 수 있다.
도 4를 참조하면, 제2 영역(104)의 제2 게이트 전극(120)을 커버하면서 제1 영역(102)의 제1 게이트 전극(118)과 게이트 절연막(112)의 제1 부분을 노출시키는 제4 마스크(122)를 기판(100) 상에 형성한다. 제4 마스크(122)는 포토레지스트를 사용하여 형성될 수 있다.
제4 마스크(122)를 이온 주입 마스크로 이용하여 제1 게이트 전극(118)에 인접하는 기판(100)의 제1 영역(102)에 제5 불순물들을 주입하여 비결정화 영역(124)들을 형성한다. 예를 들면, 상기 제5 불순물들은 게르마늄(Ge), 크세논(Xe), 탄소(C), 불소(F) 등을 포함할 수 있다. 본 발명의 실시예들에 있어서, 상기 제5 불순물들은 약 1×e13/cm2 내지 약 5× e15/cm2 정도의 농도로 제1 게이트 전극(118)에 인접하는 제1 영역(102)의 부분들에 주입될 수 있다.
제4 마스크(122)를 계속 이온 주입 마스크로 이용하여 제1 게이트 전극(118)에 인접하는 기판(100)의 제1 영역(102)에 제6 불순물들을 주입하여 제1 소스/드레인 영역(126)들을 형성한다. 상기 제6 불순물들은 N형 불순물들을 포함할 수 있다. 예를 들면, 상기 제6 불순물들은 인(P), 비소(As), 안티몬(Sb) 등을 포함할 수 있다. 제1 소스/드레인 영역(126)을 형성한 후, 기판(100)으로부터 제4 마스크(122) 를 제거한다. 예를 들면, 제4 마스크(122)는 애싱 공정 및/또는 스트리핑 공정에 의해 제거될 수 있다.
본 발명의 일 실시예에 있어서, 제1 소스/드레인 영역(126)들은 각기 비결정화 영역(124)들 내에 형성될 수 있다. 이 경우, 제1 소스/드레인 영역(126)들은 각기 비결정화 영역(124)들 보다 얕은 깊이로 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 제1 소스/드레인 영역(126)들은 확산 공정에 의해 비결정화 영역(124)들과 실질적으로 동일한 면적을 가지면서 실질적으로 동일한 깊이로 형성될 수 있다.
본 발명의 실시예들에 따르면, 제1 소스/드레인 영역(126)들에 인접하는 기판(100)의 부분들 제7 불순물들을 주입하여 할로 영역들(halo regions)(도시되지 않음)을 형성할 수 있다. 상기 제7 불순물들은 P형 불순물들을 포함할 수 있으며, 예를 들면, 상기 제7 불순물들은 붕소(B), 불화 붕소(BFx), 갈륨(Ga), 인듐(In) 등을 포함할 수 있다. 상기 할로 영역들은 각기 제1 소스 영역과 제1 드레인 영역 사이에 제1 채널 영역이 유도되지 않을 경우에 원하지 않는 전류가 흐르는 것을 억제할 수 있다. 상기 할로 영역들을 형성하는 경우, 제4 마스크(122)는 제1 소스/드레인 영역들(126) 및 상기 할로 영역들을 형성한 다음에 기판(100)으로부터 제거될 수 있다.
도 5를 참조하면, 기판(100), 게이트 절연막(112), 제1 게이트 전극(118), 제1 소스/드레인 영역(126)들 및 제2 게이트 전극(120) 상에 제1 응력을 갖는 제1 박막(128)을 형성한다. 제1 박막(128)은 기판(100), 게이트 절연막(112), 제1 게이 트 전극(118), 제1 소스/드레인 영역(126)들 및 제2 게이트 전극(120)의 표면 프로파일(profile)들 따라 연속적으로(conformally) 형성될 수 있다.
본 발명의 실시예들에 있어서, 제1 박막(128)은 인장 응력(tensile stress)을 가질 수 있다. 예를 들면, 제1 박막(128)의 신장 응력은 약 1.0GPa/cm2 내지 약 3.0GPa/cm2 정도가 될 수 있다. 제1 박막(128)은, 예를 들면, 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있다. 질화물을 포함하는 제1 박막(128)은 플라즈마 증대 화학 기상 증착(PECVD) 공정, 급속 열처리 화학 기상 증착 공정, 퍼니스 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 제1 박막(128)은 약 100Å 내지 약 300Å 정도의 두께로 형성될 수 있다.
본 발명의 다른 실시예들에 따르면, 제1 박막(128)이 형성된 기판(100)에 대해 열처리 공정을 수행하여 비결정 구조를 가지는 기판(100)의 제1 영역(102)도 제1 응력을 가질 수 있다. 그러나, 후술하는 바와 같이 반도체 장치를 제조하는 동안, 박막(128)에 대해 추가적인 열처리 공정이 수행될 수 있기 때문에, 박막(128)만에 대한 별도의 열처리 공정은 생략될 수 있다.
도 6을 참조하면, 기판(100)의 제1 영역(102)에 위치하는 제1 박막(128)의 제1 부분은 커버하면서 제2 영역(104)에 위치하는 제1 박막(128)의 제2 부분은 노출시키는 제5 마스크(130)를 제1 박막(128) 상에 형성한다. 제5 마스크(130)는 포토레지스트를 사용하여 형성될 수 있다.
제5 마스크(130)를 식각 마스크로 이용하여 제1 박막(128)의 제2 부분을 식 각함으로써, 제2 게이트 전극(120)의 측벽 상에 희생 스페이서(sacrificial spacers)(132)를 형성한다. 예를 들면, 희생 스페이서(132)는 이방성 식각 공정을 이용하여 형성될 수 있다.
도 7을 참조하면, 제2 게이트 전극(120) 상에 위치하는 제3 마스크(116), 제1 영역(102)의 제5 마스크(130) 및 희생 스페이서(132)를 식각 마스크들로 이용하여 제2 게이트 전극(120)에 인접하는 제2 영역(104)의 게이트 절연막(112) 및 기판(100)을 식각한다. 이에 따라, 기판(100)의 제2 영역(104)에는 리세스(134)가 형성된다. 리세스(134)는 제2 게이트 전극(120)에 인접하는 기판(100)의 표면으로부터 소정의 깊이로 형성될 수 있다. 에를 들면, 리세스(134)는 등방성 식각 공정 및/또는 이방성 식각 공정을 통해 형성될 수 있다.
상술한 바와 같이 제1 박막(128)으로부터 기판(100)의 제2 영역(104)에 희생 스페이서(132)를 형성하고, 희생 스페이서(132)를 식각 마스크로 이용하여 기판(100)을 부분적으로 식각함으로써, 리세스(134)를 형성하기 위하여 추가적인 마스크를 형성하는 공정을 생략할 수 있다. 이에 따라, 반도체 장치의 제조 공정을 간략화시킬 수 있으므로 제조 공정에 소요되는 시간과 비용 등을 절감할 수 있다.
본 발명의 실시예들에 있어서, 리세스(134)를 형성한 후, 제1 박막(128)의 제1 부분으로부터 제5 마스크(130)를 제거할 수 있다. 예를 들면, 제5 마스크(130)는 애싱 공정 및/또는 스트립핑 공정에 의해 제거될 수 있다.
도 8을 참조하면, 리세스(134)가 형성된 기판(100)의 제2 영역(104)의 표면에 생성된 자연 산화막과 식각 부산물 등을 제거하기 위하여, 기판(100)에 대해 세 정 공정을 수행한다. 본 발명의 실시예들에 있어서, 상기 세정 공정은 습식 식각 공정을 포함할 수 있다. 예를 들면, 기판(100)은 불소(HF) 또는 불화 암모늄(NH4F) 용액을 포함하는 식각 용액을 사용하여 세정될 수 있다. 그러나, 상기 반도체 장치의 제조 공정을 단순화시키기 위해 상술한 세정 공정은 생략될 수 있다.
도 9를 참조하면, 리세스(134)가 형성된 기판(100)의 제2 영역(104) 표면에 잔류하는 파티클들 또는 자연 산화막을 제거하기 위하여, 기판(100)에 대해 열처리 공정을 수행한다. 예를 들면, 이러한 열처리 공정은 수소(H)를 포함하는 가스 분위기에서 수행될 수 있다.
상기 열처리 공정을 수행하는 동안, 기판(100)의 제1 영역(102)에 형성된 비결정화 영역(124)들이 결정화되어 제2 응력을 가지게 된다. 이러한 제2 응력은 박막(128)이 가지는 상기 제1 응력과 실질적으로 동일할 수 있다. 예를 들면, 비결정화 영역(124)들은 신장 응력인 제2 응력을 가질 수 있다. 전술한 바와 같이, 제1 소스/드레인 영역(126)들이 비결정화 영역(124)들 내에 형성되기 때문에, 상술한 열처리 공정을 수행하는 동안 제1 소스/드레인 영역(126)들도 제2 응력을 가질 수 있다. 제1 소스/드레인 영역(126)들이 상기 제2 응력을 가질 경우, 제1 소스/드레인 영역(126)들 사이에 형성되는 제1 채널 영역에도 제2 응력이 발생될 수 있다. 예를 들면, 상기 제1 채널 영역도 신장 응력인 제2 응력을 가질 수 있다. 제1 게이트 전극(118)이 N형 불순물들이 도핑된 폴리실리콘으로 구성되고, N형 불순물들을 포함하는 제1 소스/드레인 영역(126)들이 신장 응력을 가질 경우, 기판(100)의 제1 영역(102)에는 NMOS 트랜지스터가 구현된다. 이러한 NMOS 트랜지스터는 제1 소스/드레인 영역(126)들이 갖는 신장 응력에 의해 우수한 전기적 특성을 가질 수 있다.
본 발명의 다른 실시예들에 따르면, 리세스(134) 내에 잔류하는 파티클들 내지 자연 산화막을 제거하기 위한 상기 열처리 공정 동안, 기판(100)의 제1 영역(102)에 위치하는 비결정화 영역(124)들을 결정화시켜 상기 제1 채널 영역에 신장 응력을 발생시킴으로써, 비결정화 영역(124)들의 결정화를 위한 열처리 공정을 생략할 수 있다. 이에 따라, 상기 반도체 장치의 제조 공정을 보다 간략화시킬 수 있다.
본 발명의 일 실시예에 있어서, 기판(100)의 제1 영역(102)에 제1 소스/드레인 영역(126)들만 형성되고 할로 영역들이 형성되지 않은 경우, 상술한 열처리 공정은 약 700℃ 내지 약 900℃ 정도의 온도에서 약 3분 내지 약 10분 동안 수행될 수 있다. 본 발명의 다른 실시예에 따르면, 기판(100)의 제1 영역(102)에 제1 소스/드레인 영역(126)들 및 할로 영역들이 형성되는 경우, 상술한 열처리 공정은 약 550℃ 내지 약 700℃ 정도의 온도에서 약 1분 내지 약 2분 동안 수행될 수 있다. 전술한 바와 상기 할로 영역들이 형성된 경우, 상기 할로 영역들에 포함된 제7 불순물들이 확산되는 것을 억제하기 위하여 상기 할로 영역들이 형성되지 않은 경우에 비하여 상대적으로 낮은 온도에서 보다 짧은 시간 동안 열처리 공정을 수행할 수 있다.
본 발명의 다른 실시예들에 있어서, 기판(100)의 제2 영역(104) 상에 자연 산화막이 형성되지 않는 경우에는 상술한 열처리 공정을 생략할 수 있다.
도 10을 참조하면, 기판(100)의 제2 영역(104)에 리세스(134)를 채우며, 제3 응력을 갖는 패턴들(도시되지 않음)을 형성한다. 여기서, 제3 응력은 상기 제1 및 제2 응력과는 실질적으로 상이한 압축 응력(compressive stress)일 수 있다.
본 발명의 실시예들에 있어서, 상기 제3 응력을 갖는 패턴들은 실리콘 게르마늄(SiGe)을 사용하여 형성될 수 있다. 이와 같은 실리콘 게르마늄을 포함하는 패턴들은 선택적 에피택시얼 성장(selective epitaxial growth) 공정을 통해 형성될 수 있다. 상기 선택적 에피택시얼 성장 공정에 있어서, 리세스(134)가 형성된 기판(100)의 제2 영역(104)을 시드(seed)로 이용하고, 실리콘 소스(silicon source) 가스 및 게르마늄 소스(germanium source) 가스를 사용하여 상기 패턴들을 형성할 수 있다. 예를 들면, 상기 실리콘 소스 가스는 Si(CH3)4, Si(C2H5)4, Si(N(CH3)2)4, SiH2Cl2, SiH4 등을 포함할 수 있으며, 상기 게르마늄 소스 가스는 GeH4, Ge(CH3)4, Ge(C2H5)4, Ge(N(CH3)2)4 등을 포함할 수 있다. 상기 선택적 에피택시얼 성장 공정을 수행하는 동안 HCl 가스 및 H2 가스를 추가적으로 제공할 수 있다. 또한, 상기 선택적 에피택시얼 성장 공정은 약 550℃ 내지 약 850℃ 정도의 온도 및 약 0.01 Torr 내지 약 100Torr 정도의 압력 하에서 수행될 수 있다. 이러한 공정에 따라 형성된 실리콘 게르마늄을 포함하는 상기 패턴들 내의 게르마늄 농도는 각기 약 15% 내지 약 40% 정도가 될 수 있다.
본 발명의 실시예들에 있어서, 약 550℃ 내지 약 850℃ 정도의 온도에서 기판(100)의 제2 영역(104)에 대해 선택적 에피택시얼 성장 공정을 수행하는 동안, 기판(100)의 제1 영역(102)의 비결정화 영역(124)들이 결정화되어 제2 응력을 가질 수 있다. 여기서, 이러한 제2 응력은 박막(128)이 갖는 제1 응력과 실질적으로 동일할 수 있다. 예를 들면, 비결정화 영역(124)들의 제2 응력은 신장 응력일 수 있다. 이 경우, 기판(100)의 제1 영역(102)의 비결정화 영역(124)들을 결정화하기 위한 열처리 공정을 생략할 수 있으므로 상기 반도체 장치의 제조 공정을 보다 단순화시킬 수 있다.
상기 제3 응력을 갖는 패턴들에 제8 불순물들을 주입하여 제2 게이트 전극(120)에 인접하는 기판(100)의 부분들에 제2 소스/드레인 영역(136)들을 형성한다. 상기 제8 불순물들은 P형 불순물들을 포함할 수 있다. 예를 들면, 상기 제8 불순물들은 붕소(B), 불화 붕소(BFx), 갈륨(Ga), 인듐(In) 등을 포함할 수 있다.
본 발명의 다른 실시예들에 있어서, 상기 제3 응력을 갖는 패턴을 선택적 에피택시얼 성장 공정을 통해 형성하는 동안, 상기 제8 불순물들을 인-시튜(in-situ) 방식으로 도핑하여 제2 게이트 전극(120)에 인접하는 기판(100)의 부분들에 제2 소스/드레인 영역(136)들을 형성할 수 있다. 여기서, 상기 제8 불순물들은 붕소(B), 불화 붕소(BFx), 갈륨(Ga), 인듐(In) 등의 P형 불순물들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제2 소스/드레인 영역(136)들은 상기 제3 응력을 갖는 패턴들 내에 형성될 수 있다. 본 발명의 다른 실시예에 있어서, 제2 소스/드레인 영역(136)들은 상기 제3 응력을 갖는 패턴들과 실질적으로 동일한 위치에 실질적으로 동일한 면적으로 형성될 수 있다.
본 발명의 실시예들에 있어서, 기판(100)의 제2 영역(104)에 형성된 상기 제 3 응력을 갖는 패턴들에 의해 제2 소스/드레인 영역(136)들도 제3 응력을 가질 수 있다. 제2 소스/드레인 영역(136)들이 제3 응력을 가질 경우, 제2 소스/드레인 영역(136)들 사이에 형성되는 제2 채널 영역도 제3 응력을 가질 수 있다. 이와 같이, 제2 게이트 전극(120)이 P형 불순물들이 도핑된 폴리실리콘으로 이루어지고, P형 불순물들을 포함하는 제2 소스/드레인 영역(136)들이 압축 응력을 가질 때, 기판(100)의 제2 영역(104)에는 PMOS 트랜지스터가 구현된다. 이러한 PMOS 트랜지스터의 제2 소스/드레인 영역(136)들이 압축 응력을 가짐으로써, 상기 PMOS 트랜지스터는 보다 우수한 전기적 특성을 확보할 수 있다.
상술한 공정들을 통하여 기판(100)의 제1 영역(102)에는 신장 응력을 갖는 제1 소스/드레인 영역(126)들, 게이트 절연막(112) 및 제1 게이트 전극(118)을 포함하는 제1 트랜지스터가 형성되며, 기판(100)의 제2 영역(104)에는 압축 응력을 갖는 제2 소스/드레인 영역(136)들, 게이트 절연막 패턴(112) 및 제2 게이트 전극(120)을 포함하는 제2 트랜지스터가 형성될 수 있다. 전술한 바와 같이, 제1 게이트 전극(118)이 N형 불순물들이 도핑된 폴리실리콘을 포함할 수 있고, 제1 소스/드레인 영역(126)들에 N형 불순물들이 도핑될 수 있기 때문에, 기판(100)의 제1 영역(102)에 형성되는 상기 제1 트랜지스터는 NMOS 트랜지스터가 될 수 있다. 또한, 제2 게이트 전극(120)이 P형 불순물들이 도핑된 폴리실리콘을 포함할 수 있고, 제2 소스/드레인 영역(136)들에 P형 불순물들이 도핑될 수 있으므로, 기판(100)의 제2 영역(104)에 형성되는 상기 제2 트랜지스터는 PMOS 트랜지스터가 될 수 있다.
도 11을 참조하면, 기판(100)의 제1 영역(102)에 위치하는 박막(128)의 제1 부분과 기판(100)의 제2 영역(104)에 위치하는 희생 스페이서(132)를 제거한다. 박막(128)과 희생 스페이서(132)는 습식 식각 공정 또는 건식 식각 공정에 의해 제거될 수 있다. 박막(128) 및 희생 스페이서(132)가 이 습식 식각 공정에 의해 제거되는 경우, 인산(PO4)을 포함하는 식각 용액을 사용할 수 있다.
도 12를 참조하면, 제1 및 제2 게이트 전극(118, 120)의 측벽들 상에 각기 제1 스페이서(138) 및 제2 스페이서(140)를 형성한다.
제1 및 제2 스페이서(138, 140)를 형성하는 공정에 있어서, 제3 마스크(116), 제1 및 제2 게이트 전극(118, 120), 제1 소스/드레인 영역(126)들 그리고 제2 소스/드레인 영역(136)들이 형성된 기판(100) 상에 스페이서 형성막(도시되지 않음)을 형성한다. 상기 스페이서 형성막은 제3 마스크(116), 제1 및 제2 게이트 전극(118, 120), 제1 및 제2 소스/드레인 영역(126, 136)들 그리고 기판(100)의 표면 프로파일들을 따라 연속적으로 형성될 수 있다. 상기 스페이서 형성막을 이방성 식각 공정을 통해 식각하여, 제1 영역(102)에 위치하는 제3 마스크(116) 및 제1 게이트 전극(118)의 측벽 상에 제1 스페이서(138)를 형성하고, 제2 영역(104)에 위치하는 제3 마스크(116) 및 제2 게이트 전극(120)의 측벽 상에 제2 스페이서(140)를 형성할 수 있다.
본 발명의 실시예들에 따르면, 제1 스페이서(138) 및 제2 스페이서 (140)는 희생 스페이서(132)의 폭보다 실질적으로 동일하거나 실질적으로 넓은 폭을 가질 수 있다.
본 발명의 실시예들에 따르면, 제1 및 제2 스페이서들(138, 140)을 형성한 후, 제1 및 제2 소스/드레인 영역들(126, 138)로 각각의 불순물 이온 주입을 더 수행하여 깊은 제1 및 제2 소스/드레인 영역들(126, 138)을 형성할 수 있다.
도 13을 참조하면, 기판(100), 제3 마스크(116), 제1 및 제2 게이트 전극(118, 120) 그리고 제1 및 제2 소스/드레인 영역(126, 136)들 상에 제2 도전막(도시되지 않음)을 형성한다. 상기 제2 도전막은 기판(100), 제3 마스크(116), 제1 및 제2 게이트 전극(118, 120) 그리고 제1 및 제2 소스/드레인 영역(126, 136)들의 표면 프로파일들을 따라 연속적으로 형성될 수 있다.
본 발명의 실시예들에 있어서, 상기 제2 도전막은 금속을 사용하여 형성될 수 있다. 예를 들면, 상기 제2 도전막은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 알루미늄(Al) 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
상기 제2 도전막에 대해 열처리 공정을 수행하여 제1 소스/드레인 영역(126)들 및 제2 소스/드레인 영역(136)들 상에 제1 금속 실리사이드 패턴(metal silicide pattern)(142) 및 제2 금속 실리사이드 패턴(144)을 각기 형성한다. 본 발명에 실시예들에 따르면, 제1 및 제2 소스/드레인 영역(126, 136)들 내에 포함된 실리콘과 상기 제2 도전막에 포함된 금속이 반응하여 제1 및 제2 소스/드레인 영역(126, 136)들 상에 제1 및 제2 금속 실리사이드 패턴(142, 144)이 형성될 수 있다. 여기서, 상기 제2 도전막 가운데 반응되지 않은 부분은 제거될 수 있다.
본 발명의 실시예들에 있어서, 제3 마스크(116)를 제거한 다음, 기판(100), 제1 및 제2 게이트 전극(118, 120) 그리고 제1 및 제2 소스/드레인 영역(126, 136)들 상에 상기 제2 도전막을 형성한 후, 열처리 공정을 수행할 수 있다. 이 경우, 제1 및 제2 금속 실리사이드 패턴(142, 144)은 제1 및 제2 게이트 전극(118, 120)과 제1 및 제2 소스/드레인 영역(126, 136)들 상에 각기 형성될 수 있다.
도 14 내지 도 17은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 14를 참조하면, 제1 영역(202) 및 제2 영역(204)을 포함하는 기판(200) 상에 소자 분리막 패턴(206)을 형성한 다음, 기판(200)의 제1 영역(202)에 게이트 절연막(212), 제1 게이트 전극(214), 제1 스페이서(218), 제1 마스크(216) 및 제1 소스/드레인 영역(220)들을 구비하는 제1 트랜지스터들(222)을 형성한다.
기판(200)의 제2 영역(204)에 게이트 절연막(212), 제2 게이트 전극(226), 제2 스페이서(230), 제2 마스크(228) 및 제2 소스/드레인 영역(232)들을 포함하는 제2 트랜지스터(234)를 형성한다.
제1 및 제2 트랜지스터(222, 234)를 형성하는 공정들은 도 1 내지 도 11을 참조하여 설명한 공정들과 실질적으로 동일하거나 실질적으로 유사하기 때문에 상세한 설명은 생략한다.
본 발명의 실시예들에 있어서, 제1 트랜지스터(222)는 신장 응력을 가질 수 있다. 예를 들면, 제1 트랜지스터(222)는 N형 불순물들을 포함하는 제1 소스/드레인 영역(220)들과 N형 불순물들이 도핑된 폴리실리콘을 포함하는 제1 게이트 전극(214)을 구비하는 NMOS 트랜지스터가 될 수 있다. 한편, 제2 트랜지스터(234)는 압축 응력을 가질 수 있다. 예를 들면, 제2 트랜지스터(234)는 P형 불순물들을 포함하는 제2 소스/드레인 영역(232)들과 P형 불순물들이 도핑된 폴리실리콘을 포함하는 제2 게이트 전극(226)을 구비하는 PMOS 트랜지스터가 될 수 있다.
제1 트랜지스터(222)가 형성된 기판(200)의 제1 영역(202) 상에 응력을 갖는 박막(236)을 형성한다. 박막(236)은 제1 트랜지스터(222) 및 제1 영역(202)의 표면 프로파일들을 따라 연속적으로 형성될 수 있다.
본 발명의 실시예들에 따르면, 박막(236)은 약 1.0GPa/cm2 내지 약 3.0GPa/cm2 정도의 신장 응력을 가질 수 있다. 또한, 박막(236)은 약 200Å 내지 약 1,000Å 정도의 두께로 형성될 수 있다. 박막(236)은 질화물을 사용하여 형성될 수 있으며, 예컨대, 박막(236)은 실리콘 질화물을 사용하여 형성될 수 있다. 질화물을 포함하는 박막(236)은 플라즈마 증대 화학 기상 증착 공정, 급속 열처리 화학 기상 증착 공정, 퍼니스 화학 기상 증착 공정 등을 이용하여 형성할 수 있다.
도 15를 참조하면, 기판(200)의 제1 영역(202)에 대해 열처리 공정을 수행하여 제1 소스/드레인 영역(220)들을 재결정화시킨다. 본 발명의 실시예들에 있어서, 상기 열처리 공정은 수소(H) 가스를 포함하는 분위기에서 수행될 수 있다. 예를 들면, 상기 열처리 공정은 약 550℃ 내지 약 900℃ 정도의 온도에서 약 1분 내지 약 10분 동안 수행될 수 있다.
상술한 열처리 공정을 통해, 제1 소스/드레인 영역(220)들에 생성된 신장 응력을 보다 증가시킬 수 있다. 이에 따라, 강화된 신장 응력을 갖는 제1 소스/드레 인 영역(220)들을 포함하는 제1 트랜지스터(222)가 우수한 전기적 특성을 가질 수 있다.
도 16을 참조하면, 기판(200)의 제1 영역(202) 및 제1 트랜지스터(222)로부터 박막(236)을 제거한다. 박막(236)은 습식 식각 공정 또는 건식 식각 공정에 의해 제거될 수 있다. 박막(236)을 습식 식각 공정을 통해 제거하는 경우, 인산(PO4)을 포함하는 식각 용액을 사용할 수 있다.
도 17을 참조하면, 제1 트랜지스터(222), 제2 트랜지스터(234) 및 기판(200) 상에 도전막(도시되지 않음)을 형성한다. 도전막은 기판(200), 제1 트랜지스터(222) 및 제2 트랜지스터(234)의 표면 프로파일들을 따라 연속적으로 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 도전막은 금속을 사용하여 형성될 수 있다. 예컨대, 상기 도전막은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 알루미늄(Al) 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
제1 및 제2 영역(202, 204)에 형성된 상기 도전막에 대해 열처리 공정을 수행하여, 제1 소스/드레인 영역(220)들 및 제2 소스/드레인 영역(232)들 상에 제1 금속 실리사이드 패턴(238) 및 제2 금속 실리사이드 패턴(240)을 각기 형성한다. 본 발명의 실시예들에 따르면, 제1 및 제2 소스/드레인 영역(220, 232)들에 포함된 실리콘과 상기 도전막에 포함된 금속이 반응하여 제1 및 제2 소스/드레인 영 역(220, 232)들 상에 제1 및 제2 금속 실리사이드 패턴(238, 240)들이 형성될 수 있다. 여기서, 상기 도전막 가운데 반응되지 않은 부분은 제거될 수 있다.
본 발명의 실시예들에 있어서, 제1 및 제2 마스크(216, 228)를 제거한 다음, 기판(200), 제1 및 제2 게이트 전극(214, 226) 그리고 제1 및 제2 소스/드레인 영역(220, 232)들 상에 도전막을 형성하고, 이러한 도전막에 대해 열처리 공정을 수행할 수 있다. 이 경우, 제1 및 제2 금속 실리사이드 패턴(238, 240)들은 각기 제1 및 제2 게이트 전극(214, 226)과 제1 및 제2 소스/드레인 영역(220, 232)들 상에 형성될 수 있다.
본 발명에 따르면, 예비 스페이서를 식각 마스크로 사용하여 리세스를 형성함으로써, 상기 리세스의 형성을 위한 소정의 식각 마스크가 요구되지 않기 때문에 반도체 장치의 제조 공정을 단순화할 수 있다.
또한, 상기 리세스 내에 형성된 식각 부산물, 파티클들 또는 자연 산화막을 제거하기 위한 열처리 공정이나 기판 상에 압축 응력을 갖는 패턴을 형성하는 공정을 수행하는 동안, 소스/드레인 영역들이 신장 응력을 갖게 됨으로써, 이러한 제1 소스/드레인 영역들에 신장 응력을 생성하기 위한 별도의 열처리 공정이 요구되지 않기 때문에 상기 반도체 장치의 제조 공정을 보다 간략화시킬 수 있으며, 상기 반도체 장치의 제조에 소요되는 공정 시간 및 비용을 감축시킬 수 있다.
더욱이, 신장 응력을 갖는 소스/드레인 영역들 상에 신장 응력을 갖는 박막을 형성하고 이를 열처리하여 상기 소스/드레인 영역들의 신장 응력을 보다 증가시 킬 수 있다. 이에 따라, 상기 소스/드레인 영역들을 포함하는 트랜지스터의 전기적 특성을 향상시킬 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 13은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 14 내지 도 17은 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100：기판 112：게이트 절연막
118：제1 게이트 전극 120：제2 게이트 전극
126：제1 소스/드레인 영역 128：박막
132：희생 스페이서 134：리세스
136：제2 소스 드레인 영역 138：제1 스페이서
140：제2 스페이서 142：제1 금속 실리사이드 패턴
144：제2 금속 실리사이드 패턴

Claims (21)

  1. 기판의 제1 및 제2 영역에 각기 제1 및 제2 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극에 인접하는 상기 제1 영역에 비결정화 영역을 형성하는 단계;
    상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 기판 상에 제1 응력을 갖는 박막을 형성하는 단계;
    상기 박막 상에 상기 제2 영역을 노출시키는 마스크를 형성하는 단계;
    상기 제2 영역에 위치하는 상기 박막을 식각하여 상기 제2 게이트 전극의 측벽 상에 희생 스페이서(spacers)를 형성하는 단계;
    상기 마스크, 상기 제2 게이트 전극 및 상기 희생 스페이서를 이용하여 상기 제2 영역을 식각하여, 상기 제2 게이트 전극에 인접하는 리세스(recess)를 형성하는 단계; 및
    상기 제2 영역에 상기 리세스를 채우며, 제2 응력을 갖는 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 응력은 신장 응력(tensile stress)이며, 상기 제2 응력은 압축 응력(compressive stress)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2 응력을 갖는 패턴을 형성하는 동안, 상기 비결정화 영역이 결정화되면서 상기 제1 응력을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 제2 응력을 갖는 패턴은 실리콘 게르마늄을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제2 응력을 갖는 패턴은 선택적 에피택시얼 성장 공정을 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 제1 게이트 전극에 인접하는 상기 제1 영역에 불순물들을 주입하여, 소스/드레인 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제1항에 있어서, 상기 박막은 실리콘 질화물을 사용하여 플라즈마 강화 화학 기상 증착 공정, 급속 열처리 화학 기상 증착 공정 또는 퍼니스 화학 기상 증착 공정을 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 상기 리세스를 형성한 후, 상기 리세스를 포함하는 상기 제2 영역에 형성된 파티클들 내지 자연 산화막을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 삭제
  15. 제13항에 있어서, 상기 파티클들 및 상기 자연 산화막은 수소를 포함하는 가스 분위기 하에서 수행되는 열처리 공정을 통해 제거되며,
    상기 열처리 공정 동안 상기 비결정화 영역이 결정화되어 제3 응력을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제1항에 있어서,
    상기 박막 및 상기 희생 스페이서를 제거하는 단계;
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 측벽들 상에 각기 제1 스페이서 및 제2 스페이서를 형성하는 단계;
    상기 제1 게이트 전극 및 상기 제1 스페이서들이 형성된 상기 제1 영역 상에 제3 응력을 갖는 제2 박막을 형성하는 단계; 및
    상기 제2 박막에 대해 열처리 공정을 수행하여 상기 비결정화 영역이 상기 제3 응력을 가지도록 결정화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 삭제
KR1020070137759A 2007-12-26 2007-12-26 반도체 장치의 제조 방법 KR101197464B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070137759A KR101197464B1 (ko) 2007-12-26 2007-12-26 반도체 장치의 제조 방법
US12/343,134 US7879668B2 (en) 2007-12-26 2008-12-23 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070137759A KR101197464B1 (ko) 2007-12-26 2007-12-26 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090069930A KR20090069930A (ko) 2009-07-01
KR101197464B1 true KR101197464B1 (ko) 2012-11-09

Family

ID=40798964

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070137759A KR101197464B1 (ko) 2007-12-26 2007-12-26 반도체 장치의 제조 방법

Country Status (2)

Country Link
US (1) US7879668B2 (ko)
KR (1) KR101197464B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7445978B2 (en) * 2005-05-04 2008-11-04 Chartered Semiconductor Manufacturing, Ltd Method to remove spacer after salicidation to enhance contact etch stop liner stress on MOS
KR101050405B1 (ko) * 2009-07-03 2011-07-19 주식회사 하이닉스반도체 스트레인드채널을 갖는 반도체장치 제조 방법
US8198194B2 (en) 2010-03-23 2012-06-12 Samsung Electronics Co., Ltd. Methods of forming p-channel field effect transistors having SiGe source/drain regions
JP5576309B2 (ja) 2011-01-31 2014-08-20 インターナショナル・ビジネス・マシーンズ・コーポレーション 粒子法における自由表面に位置する粒子の正確な判定
CN103295902A (zh) * 2012-03-02 2013-09-11 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN103681264B (zh) * 2012-09-26 2016-11-23 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法以及mos晶体管的形成方法
US9754814B2 (en) * 2013-03-08 2017-09-05 Newport Fab, Llc Integrated passive device having improved linearity and isolation
KR102089682B1 (ko) * 2013-07-15 2020-03-16 삼성전자 주식회사 반도체 장치 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136583A1 (en) 2003-12-23 2005-06-23 Taiwan Semiconductor Manufacturing Co. Advanced strained-channel technique to improve CMOS performance

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US7303949B2 (en) 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US20070018252A1 (en) 2005-07-21 2007-01-25 International Business Machines Corporation Semiconductor device containing high performance p-mosfet and/or n-mosfet and method of fabricating the same
US7718500B2 (en) 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136583A1 (en) 2003-12-23 2005-06-23 Taiwan Semiconductor Manufacturing Co. Advanced strained-channel technique to improve CMOS performance

Also Published As

Publication number Publication date
US20090170254A1 (en) 2009-07-02
KR20090069930A (ko) 2009-07-01
US7879668B2 (en) 2011-02-01

Similar Documents

Publication Publication Date Title
US20210265347A1 (en) Semiconductor device and method of manufacturing the same
JP5752041B2 (ja) 高応力下にあるチャネルを有するｍｏｓデバイスを製造するための方法
JP5326274B2 (ja) 半導体装置および半導体装置の製造方法
JP5204645B2 (ja) 強化した応力伝送効率でコンタクト絶縁層を形成する技術
KR101063360B1 (ko) 게이트 및 채널에 변형을 유도하여 ｃｍｏｓ 트랜지스터성능을 향상시키는 방법
US7838359B2 (en) Technique for forming contact insulation layers and silicide regions with different characteristics
US8835936B2 (en) Source and drain doping using doped raised source and drain regions
TWI411109B (zh) 半導體裝置及製造半導體裝置之方法
KR101197464B1 (ko) 반도체 장치의 제조 방법
KR101600553B1 (ko) 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
JP4994139B2 (ja) 半導体装置及びその製造方法
KR20120023968A (ko) 트랜지스터 형성 방법, 상보형 트랜지스터 형성 방법 및 이를 이용한 반도체 소자 제조 방법
US20080090360A1 (en) Methods for fabricating multiple finger transistors
US20110175169A1 (en) Cmos circuit with low-k spacer and stress liner
US20080280391A1 (en) Methods of manufacturing mos transistors with strained channel regions
JP2009088069A (ja) 半導体装置及びその製造方法
KR100849180B1 (ko) 게이트 실리사이드를 갖는 반도체소자의 제조방법
JP4558841B2 (ja) 簡単化されたデュアル応力ライナ構成を用いる向上した性能をもつ半導体構造体
KR20080044779A (ko) 반도체 장치의 제조 방법, 및 반도체 장치
US20090085075A1 (en) Method of fabricating mos transistor and mos transistor fabricated thereby
JP4997752B2 (ja) 半導体装置の製造方法
TWI585861B (zh) 具有磊晶成長之應力引發源極與汲極區之金氧半導體裝置的製造方法
WO2007005136A1 (en) Technique for forming contact insulation layers silicide regions with different characteristics
US20110001197A1 (en) Method for manufacturing semiconductor device and semiconductor device
JP2007201168A (ja) 自然酸化膜の除去方法及び半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee