KR101063360B1 - 게이트 및 채널에 변형을 유도하여 ｃｍｏｓ 트랜지스터성능을 향상시키는 방법 - Google Patents

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Abstract

N-형 금속 산화물 반도체(NMOS) 트랜지스터 및 P-형 금속 산화물 반도체(PMOS) 트랜지스터(제1 타입 트랜지스터와 제2 타입 트랜지스터)와 같이 서로 다른 타입의 트랜지스터를 기판(12) 상에 형성하는 상보형 금속 산화물 반도체 트랜지스터들의 제조 방법이 개시되어 있다. 이 방법은 NMOS 트랜지스터와 PMOS 트랜지스터 상에 옵션 산화물층(52)을 형성한 다음 NMOS 트랜지스터와 PMOS 트랜지스터를 실리콘 질화물층과 같은 경질 재료(50)로 피복한다. 이어서, 본 방법은 경질 재료층(50)의 일부분들을 패터닝하여, 경질 재료층이 NMOS 트랜지스터 상에만 남아있도록 한다. 그 후, 본 방법은 NMOS 트랜지스터를 가열공정(178, 204)를 수행한 다음, 경질 재료층(50)의 남아있는 부분들을 제거한다. 본 발명은 MOS 트랜지스터(PFET)들의 게이트(20) 또는 채널에 응력을 발생시킴이 없이 NMOS 트랜지스터(NFET)들의 게이트(22)에 압축 응력을 발생시키고 채널 영역에 인장 응력(70)을 발생시킴으로써, PFET들의 성능을 악화시킴이 없이 NFET들의 성능을 향상시킬 수 있다.

Description

게이트 및 채널에 변형을 유도하여 ＣＭＯＳ 트랜지스터 성능을 향상시키는 방법{METHOD TO ENHANCE CMOS TRANSISTOR PERFORMANCE BY INDUCING STRAIN IN THE GATE AND CHANNEL}
본 발명은 변형(strain) 공정을 이용하여 CMOS 트랜지스터 장치 성능을 향상시키는 분야에 관한 것이다. 보다 자세하게는, 게이트에서의 응력을 조정(modulate)하여 트랜지스터 채널에 변형을 도입하는 것에 관한 것이다.
상보형 금속 산화물 반도체(CMOS) 장치 성능은 채널 영역에 가해지는 응력에 의해 향상될 수 있거나 악화될 수 있다. 이 응력은 웨이퍼를 굴곡지게 하거나 주변에 응력을 유발하는 재료를 위치시킴으로써 가해질 수 있다. 인장 응력이 채널 방향을 따라 N-형 금속 산화물 반도체(NMOS)에 가해지는 경우, 전자 이동도가 향상되어 온 전류(on-current)와 속도가 향상된다. 한편, 응력이 압축 응력일 경우, NMOS 성능이 악화된다. P-형 금속 산화물 반도체(PMOS) 장치 성능은 정공 이동도를 강화하는 압축 응력을 이용하여 향상될 수 있다. 마찬가지로, PMOS 성능은 채널 방향을 따라 가해지는 인장 응력에 의해 악화된다.
여기에 설명된 상보형 금속 산화물 반도체 트랜지스터를 제조하기 위한 방법은 N-형 금속 산화물 반도체(NMOS) 트랜지스터와 P-형 금속 산화물 반도체(PMOS) 트랜지스터(제1 타입 트랜지스터 및 제2 타입 트랜지스터)와 같은 서로 다른 타입의 트랜지스터를 기판 상에 형성한다. 본 발명은 NMOS 트랜지스터와 PMOS 트랜지스터 상에 옵션 산화물층을 형성한 다음, NMOS 트랜지스터와 PMOS 트랜지스터를 실리콘 질화물층과 같은 경질 재료로 피복한다. 이에 후속하여, 본 발명은 실리콘 질화물층이 NMOS 트랜지스터 상에만 남겨지도록 실리콘 질화물층의 일부분들을 패터닝한다. 다음, 본 발명은 NMOS 트랜지스터를 가열한 다음 실리콘 질화물층의 남아있는 부분들을 제거한다.
옵션 산화물층을 에칭정지층으로 이용하여, 실리콘 질화물층의 남아있는 부분들을 제거하는 공정을 제어한다. 가열 공정은 게이트에서의 압축 응력을 발생시키고, 이어서, 실리콘 질화물층에 의해 피복되어 있던 트랜지스터들의 채널 영역에 인장 응력을 발생시킨다. 따라서, 가열 공정은 PMOS 트랜지스터의 채널 영역에 인장 응력을 발생시킴이 없이 NMOS 트랜지스터의 채널 영역에 인장 응력을 발생시킨다. 보다 자세하게는, 가열 공정 동안에, NMOS 트랜지스터의 게이트 컨덕터의 체적 팽창을 제약하여, NMOS 트랜지스터의 게이트 컨덕터에서의 압축 응력을 발생시킨다. NMOS 트랜지스터의 게이트 컨덕터에서의 압축 응력은 NMOS 트랜지스터의 채널 영역에서의 인장 응력을 발생시킨다.
또 다른 실시형태에서도 또한, 본 발명은 N-형 금속 산화물 반도체(NMOS) 트랜지스터와 P-형 금속 산화물 반도체(PMOS) 트랜지스터를 기판 상에 형성한다. 그러나, 이 실시형태에서는, 본 발명은 먼저 NMOS 트랜지스터를 보호한 다음 PMOS 트랜지스터에 이온들을 주입하여 PMOS 트랜지스터를 비정질 상태로 되게 한다. 그 후, 본 발명은 PMOS 트랜지스터를 결정화하도록 어닐링 공정을 수행한다. 그 후, 본 발명은 NMOS 트랜지스터들에 이온들을 주입하기 전에 PMOS 트랜지스터를 마스크로 보호한다. 그 후, NMOS 트랜지스터들과 PMOS 트랜지스터들 양쪽을 강성층(rigid layer)으로 피복하고, NMOS 트랜지스터와 PMOS 트랜지스터를 가열한다. 이러한 가열 공정 동안에, 강성층은 NMOS 트랜지스터의 게이트가 팽창하는 것을 방지하여 NMOS 트랜지스터의 게이트 내에 압축 응력을 발생시킨다. 게다가, NMOS 트랜지스터의 게이트 내의 압축 응력은 NMOS 트랜지스터의 채널 영역 내에 인장 응력을 발생시킨다. 그 후, 강성층이 제거되고 트랜지스터의 나머지 구조물들이 완성된다.
본 발명은 PMOS 트랜지스터(PFET)들의 게이트 또는 채널 영역에 응력을 발생시킴이 없이 NMOS 트랜지스터(NFET)들의 게이트에 압축 응력을 발생시키고 채널 영역에 인장 응력을 발생시킴으로써, PFET들의 성능을 악화시킴이 없이 NFET들의 성능을 향상시킬 수 있다.
이하, 본 발명의 이들 양태 및 다른 양태들을 보다 자세히 설명한다.
도 1 내지 도 9는 제1 실시형태에 따라 전계 효과 트랜지스터를 제조하는 공정에서의 개개의 단계들을 설명하는 개략적인 단면도를 나타낸다.
도 10 내지 도 16은 제2 실시형태에 따라 전계 효과 트랜지스터를 제조하는 공정에서의 개개의 단계들을 설명하는 개략적인 단면도를 나타낸다.
도 17은 본 발명의 바람직한 방법을 설명하는 흐름도이다.
도 18은 본 발명의 바람직한 방법을 설명하는 흐름도이다.
본 발명과, 본 발명의 여러 특징 및 바람직한 세부 구성은, 첨부 도면에 도시되고 상세한 설명에서 세부적으로 설명된 비제한적 실시형태들을 통하여 보다 철저히 설명될 것이다. 도면에 도시된 이들 특징은 반드시 일정한 비율로 도시될 필요가 없는 것임을 주지해야 한다. 잘 알려진 구성요소들 및 공정 기술들의 설명은 생략함으로써 본 발명이 불필요하게 모호해지지 않도록 하였다. 여기에 이용된 예들은 본 발명이 실행될 수 있기 위한 것으로서 이해를 용이하게 하기 위한 것일 뿐이며, 당업자는 본 발명을 실시하기 위한 다른 예도 가능함을 이해하고 있다. 따라서, 이 예들은 본 발명의 범위를 한정하기 위한 것으로 해석되어서는 안된다.
상술한 바와 같이, NMOS 장치 성능은 채널 영역이 인장 응력 하에 놓이는 경우 향상되며 응력이 압축 응력인 경우 성능이 악화되지만, PMOS 장치 성능은 채널 방향을 따라 가해지는 인장 응력에 의해 악화된다. 따라서, 본 발명은 PMOS 장치에 인장 응력을 발생시킴이 없이 NMOS 장치에만 인장 응력을 발생시키는 제조 방법을 제공한다. 보다 자세하게는, 본 발명은 트랜지스터 게이트에 압축 응력을 발생시키고 게이트와 채널 간의 근접성에 의해 채널에 인장 응력을 도입한다.
일반적으로, 트랜지스터 게이트 스택은 게이트 폴리실리콘과 (산화물과 질화물의) 스페이서들을 포함한다. 트랜지스터가 승온된 온도에서 어닐링되는 경우, 폴리실리콘 그레인들이 성장할 수 있어 (또는 폴리실리콘이 어닐링 전에 비정질인 경우 결정화될 수 있어) 게이트 컨덕터 크기에서의 체적 증가를 가져온다. 그러나, 게이트 스택이 어닐링 공정 동안에 경질의 강성 재료로 피복되는 경우, 게이트의 크기는 커질 수 없기 때문에 게이트 내에 압축 응력이 발생하게 된다.
이 압축 응력은 상술한 바와 같이 폴리실리콘의 결정화로 인한 체적 변화에 더하여 게이트 스택에서의 재료들 간의 상이한 열팽창 계수로 인하여 발생한다. 아래 보다 자세히 설명될 바와 같이, 본 발명은 게이트 스택을 어닐링하기 전에 (실리콘 질화물층과 같은) 경질층으로 게이트 스택을 피복한다. 이것은 게이트 스택 내에 압축 응력을 발생시킨다. 본 발명은 어닐링 공정 동안에 실리콘 질화물, 실리콘 카바이드 등과 같은 경질 재료를 이용하여 게이트를 피복시킨다. 본 발명은 예를 들어, 게이트 스택을 산화물을 피복하는 것과 대비되어, 이와 같은 강성막을 바람직하게 이용한다. 강성이 아닌 다른 막이나 산화물을 이용하는 경우, 그러한 막들은 어닐링 공정 동안에 변형되고 모양이 약간 변화하여 게이트에 응력을 발생시키며 게이트 스택 내에 효과적인 응력을 발생시키지 못한다. 트랜지스터 게이트가 어닐링되고 Si3N4층으로 피복되는 경우, Si3N4층에 의해 폴리실리콘 체적 변화 및 스페이서 변형을 제약하여, 어닐링 이후 게이트 스택에 높은 응력을 유도한다. 응력은 Si3N4층이 제거된 이후라도 게이트와 채널에 남아있다.
이하, 도면을 참조하여 보면, 도 1 내지 도 9는 제1 실시형태에 따라서 전계 효과 트랜지스터를 제조하는 공정에서의 개개의 단계들을 개략적으로 나타내는 단면도이며, 도 10 내지 도 16은 제2 실시형태에 따라서 전계 효과 트랜지스터를 제조하는 공정에서의 개개의 단계들을 개략적으로 나타내는 단면도이다. 강성층으로 피복되는 본 발명의 트랜지스터를 형성하는데 이용되는 대부분의 공정들 및 재료들은 당해 기술 분야의 당업자에게 통상 알려진 것이다(예를 들어, 여기서 참조로서 포함되어 있는 미국 특허 제5,670,388호를 참조할 것).
도 1에서, 쉘로우 트렌치 아이솔레이션(STI) 영역(14)과 게이트 산화물(16)이 잘 알려진 공정 기술을 이용하여 형성된 후, 폴리실리콘 (10)이 (실리콘 웨이퍼와 같은) 웨이퍼(12) 상에 성막된다. 예를 들어, 잘 알려진 마스킹 공정 및 에칭 공정을 이용하여, 도 2에 도시한 바와 같이, 폴리실리콘(10)을 패터닝하여 게이트 스택(20, 22)을 형성한다. 이 예에서, 좌측에서의 게이트 스택(20)은 P-형 트랜지스터(PFET)와 같은 한쪽 타입의 트랜지스터에 이용되는 반면, 우측에서의 게이트 스택(22)은 N-형 트랜지스터(NFET)와 같은 반대쪽 타입의 트랜지스터에 이용된다. 도 3에서, 게이트 스택(20) 상에 측벽 스페이서(30)가 형성되며, NFET와 PFET 양쪽에 대하여 확장/할로(halo) 주입이 이루어진다.
도 4에서, 또 다른 측벽 스페이서(40)가 형성되며, 소스/드레인 이온 주입(42)이 이루어진다. 게이트 폴리실리콘(20, 22; 이에 더하여 소스/드레인 영역(42))은 도면에서 별도의 음영 공정으로 도시한 바와 같이, 소스/드레인 이온 주입의 이온 투하(ion bombardment)로 인하여 비정질이 되도록 한다. 이 공정에서, 결정화 실리콘 또는 다결정화 실리콘은 가열될 경우 팽창되는 비정질 실리콘이 된다.
도 5에서, 화학적 기상 증착(CVD) 공정 또는 플라즈마 강화 CVD 공정 또는 그 외 적절한 공정과 같은 통상의 성막 공정을 이용하여 실리콘 질화물, 실리콘 카 바이드 등과 같은 강성(경질)막(50)을 웨이퍼(12) 상에 성막한다. 강성막(50)을형성하기 전에, SiO2와 같은 옵션 에칭정지층(52)을 성장시키거나 성막시킬 수 있다. 강성막(50)으로 이용되는 재료는 후술하는 바와 같이 게이트 컨덕터(22)가 어닐링 공정 동안에 팽창하려 할 때 현저하게 변형되지 않은 어떤 적절한 재료를 포함할 수 있다. 강성막(50)은 게이트 컨덕터(22)가 어닐링 공정 동안에 현저하게 팽창하는 것을 방지하기에 충분한 두께를 갖는 한, 강성막(50)과 옵션 에칭정지층(52)의 두께는 이용중인 제조 공정에 의존하여 그리고 수반되는 트랜지스터의 특정 설계에 의존하여 어떤 적절한 두께도 될 수 있다. 예를 들어, 강성층(50)의 두께는 5O0Å 내지 1500Å의 범위에 있을 수 있으며, 에칭정지층의 두께는 20Å 내지 50Å의 범위에 있을 수 있다.
도 6에서, 잘 알려진 마스킹 공정과 재료 제거 공정을 이용하여 강성막(50)을 패터닝하여, 강성막(50)이 NFET들만을 피복하도록 남겨진다. 도 7에서, 열 어닐링을 수행하여, 주입된 도펀트들을 활성화시키고 비정질 실리콘을 결정화시킨다. 어닐링 온도는 예를 들어, 700℃ 내지 1100℃의 범위에 있을 수 있다. NFET 게이트(22)는 강성층(50)에 의해 캡슐화되어 본질적으로 팽창할 수 없기 때문에 응력을 받게 된다. 비정질 실리콘은 결정화되기 때문에 그 체적이 팽창한다. 그러나, 강성층(50)은 NFET 게이트(22)의 외부의 크기가 증가하는 것을 막아, NFET 게이트(22) 내에 응력이 증대된다. 온도가 어닐링 온도 이하로 낮추어지면, 게이트 폴리실리콘(22)의 외부 부분이 그들의 형상과 크기를 유지하려 하기 때문에, 이 응력은 강 성층(50)이 제거된 후에도 NFET 게이트(22) 내에 남아있다. NFET 게이트(22) 내에서의 이러한 압축 응력은 NFET 채널 영역(70)에 인장 응력을 발생시킨다. 채널 방향에 따른 인장 응력이 전자의 이동도를 향상시키기 때문에 NFET 장치 성능을 향상시킨다. 이 인장 응력은 정공 이동도는 악화시키기 때문에 PFET 성능을 악화시킨다. 따라서, 도 6에서, 어닐링 공정 이전에, 강성층(50)을 PFET 영역으로부터 제거하여, PFET(20)가 자유롭게 팽창될 수 있게 한다.
도 8에서, 강성층(50)의 남겨진 부분들이 잘 알려진 재료 제거 공정을 이용하여 다시 제거된다. 에칭정지층(52)이 이용되는 경우, 강성층은 예를 들어 HF 함유 화학 약물을 이용하는 클리닝 공정을 이용하여 제거될 수 있다. 상술한 바와 같이, 강성층(50)을 제거한 후에도, 압축 응력이 게이트(22) 내에 여전히 남아있게 되고 따라서, 인장 응력이 채널(70)에 남아있다. 도 9에서, 게이트(20, 22)의 상단에 그리고 소스/드레인 영역 상에 실리사이드 영역(65)이 형성된다. 자체 정렬 실리사이드(살리사이드)는 Ni 또는 Co를 이용하여 300℃ 내지 700℃에서 형성된다. 이후, 비반응성 금속을 웨이퍼에서 벗겨낸다. 그 후, 잘 알려진 공정 및 재료를 이용하여 층간 유전체(ILD)와 상호접속부들을 형성한다.
본 발명은 PMOS 트랜지스터(PFET)들의 게이트 또는 채널 영역에 응력을 발생시킴이 없이 NMOS 트랜지스터(NFET)의 게이트에 압축 응력을 발생시키고 채널 영역에 인장 응력을 발생시킴으로써, PFET들의 성능을 악화시킴이 없이 NFET들의 성능을 향상시킬 수 있다.
또 다른 실시형태가 도 10 내지 도 16에 도시되어 있다. 보다 자세하게는, 도 10에서, 포토레지스트 마스크와 같은 마스크(102)가 패터닝된 다음, NFET가 포토레지스트(102)로 피복되어 있으면서 PFET 소스/드레인 주입(100)이 수행된다. 상술한 바와 같이, 주입 공정 동안에, PFET 게이트(20)가 비정질 상태가 되도록 한다. 그 후, 도 11에서, 마스크(102)를 벗겨내고 급속 열 어닐링(RTA)과 같은 가열 공정을 수행하여 PFET 비정질 실리콘(20)을 결정화한다. 이러한 게이트(20)의 결정화 공정은 게이트(20)가 팽창하도록 하며, 게이트(20) 상에 강성층이 없기 때문에 그러한 팽창이 게이트(20) 내에 압축 응력을 발생시키지 않는다.
도 12에서, 또 다른 포토레지스트 마스크(122)가 패터닝되어, PFET들을 피복시키며, 두번째 이온 주입 공정을 노출된 NFET들 상에 수행하여 소스/드레인 영역(120)을 형성하고 게이트 컨덕터(22)가 비정질 상태가 되도록 한다. 그 후, 도 13에서, 포토레지스트(122)를 다시 벗겨낸다. PFET들은 마스크(122)에 의해 보호받기 때문에, NFET들만이 비정질 실리콘 영역으로 남게 된다.
도 14에서, 상술한 바와 같이, 강성층(50)과 옵션 산화물층(52)이 형성된다. 그 후, 도 15에서, 열 어닐링을 수행하여 주입된 도펀트들을 활성화시키며, 비정질 실리콘을 결정화시킨다. 또한, 어닐링 온도는 700℃ 내지 1000℃의 범위에 있을 수 있다. PFET 게이트(20)가 게이트(22) 내에 있었던 비정질 상태 재료를 포함하지 않기 때문에, NFET 게이트 폴리(22)만이 압축 응력을 받게 된다. 그 후, 도 16에서, 강성막(50)과 옵션 산화물막(52)이 제거되고, 상술한 바와 같이, 웨이퍼가 살리사이드화될 준비가 된다.
도 17은 제1 실시형태를 흐름도 형태로 나타낸 것이다. 보다 자세하게는, 항 목 170에서, 본 방법은 N-형 금속 산화물 반도체(NMOS) 트랜지스터와 P-형 금속 산화물 반도체(PMOS) 트랜지스터(제1 타입 트랜지스터 및 제2 타입 트랜지스터)와 같은 서로 다른(예를 들어, 반대) 타입의 트랜지스터를 기판 상에 형성한다. 항목 172에서, 본 방법은 NMOS 트랜지스터들과 PMOS 트랜지스터들 상에 옵션 산화물층을 형성한 다음, 항목 174에서, NMOS 트랜지스터들과 PMOS 트랜지스터들을 실리콘 질화물층과 같이 강성의 재료로 피복한다. 이어서, 항목 176에서 본 방법은 강성층의 일부분들을 패터닝하여, 강성층이 NMOS 트랜지스터 상에만 남겨지게 한다. 그 후, 항목 178에서, 본 방법은 NMOS 트랜지스터를 가열한 다음, 항목 180에서 강성층의 남겨진 부분들을 제거한다.
도 18에서 흐름도 형태로 나타낸 제2 실시형태에서, 본 방법은 항목 190에서, N-형 금속 산화물 반도체(NMOS) 트랜지스터와 P-형 금속 산화물 반도체(PMOS) 트랜지스터를 기판 상에 다시 형성한다. 그러나, 이 실시형태에서, 본 방법은 항목 192에서, 먼저 NMOS 트랜지스터를 보호한 다음, 항목 194에서 PMOS 트랜지스터에 이온을 주입하여 PMOS 트랜지스터가 비정질 상태가 되도록 한다. 그 후, 항목 196에서, 본 방법은 어닐링 공정을 수행하여, PMOS 트랜지스터를 결정화시킨다. 그 후, 본 방법은 항목 200에서의 NMOS 트랜지스터로의 이온 주입을 수행하기 전에, 항목 198에서, PMOS 트랜지스터를 마스크로 보호한다. 그후, 항목 202에서 NMOS 트랜지스터와 PMOS 트랜지스터 양쪽을 모두 강성층으로 피복한 다음, 항목 204에서, NMOS 트랜지스터와 PMOS 트랜지스터를 가열한다. 이러한 가열 공정 동안에, 강성층은 NMOS 트랜지스터의 게이트가 팽창하는 것을 방지하여 NMOS 트랜지스터의 게이트 내에 압축 응력을 발생시킨다. 또한, NMOS 트랜지스터의 게이트 내의 압축 응력은 NMOS 트랜지스터의 채널 영역 내에 인장 응력을 발생시킨다. 이어서, 항목 206에서 강성층이 제거되고, 항목 208에서 트랜지스터의 나머지 구조물이 완성된다.
가열 공정은 게이트에 압축 응력을 발생시키고, 이어서, 실리콘 질화물층에 의해 피복되어 있는 트랜지스터의 채널 영역에 인장 응력을 발생시킨다. 따라서, 가열 공정은 PMOS 트랜지스터의 채널 영역에 인장 응력을 발생시킴이 없이 NMOS 트랜지스터의 채널 영역에 인장 응력을 발생시킨다. 보다 자세하게는, 가열 공정 동안에, NMOS 트랜지스터의 게이트 컨덕터의 체적 팽창을 제약하기 때문에, NMOS 트랜지스터의 게이트 컨덕터에 압축 응력을 일으킨다. NMOS 트랜지스터의 게이트 컨덕터의 압축 응력은 NMOS 트랜지스터의 채널 영역에 인장 응력을 발생시킨다. 본 발명은 PMOS 트랜지스터(PFET)들의 게이트 또는 채널 영역에 응력을 발생시킴이 없이 NMOS 트랜지스터(NFET)들의 게이트에 압축 응력을 발생시키고 채널 영역에 인장 응력을 발생시킴으로써, PFET들의 성능을 악화시킴이 없이 NFET들의 성능을 향상시킬 수 있다.
본 발명을 바람직한 실시형태를 통하여 설명하였지만, 본 발명은 첨부된 청구범위의 사상 및 범주 내에서 변형시켜 실시할 수 있다.

Claims (10)

  1. 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 트랜지스터를 제조하는 방법에 있어서,
    기판 상에 N-형 전계 효과 트랜지스터(NFET; N-type field effect transistor) 및 P-형 전계 효과 트랜지스터(PFET; P-type field effect transistor)를 형성하고;
    이전에 폴리실리콘으로 구성되었던 상기 NFET의 게이트 스택에 이온을 주입하는 것에 의해 상기 NFET에 비정질 실리콘을 포함하는 게이트 스택을 형성하고;
    상기 NFET를 강성층으로 피복하며;
    비정질 실리콘을 포함하는 상기 NFET의 게이트 스택이 결정화된 실리콘을 포함하는 상기 NFET의 게이트 스택으로 변형되도록 상기 CMOS 트랜지스터를 어닐링하는 것을 포함하고,
    결정화된 실리콘을 포함하는 상기 NFET의 게이트 스택이 상기 어닐링 동안에 압축력 있게 압박되어 전자 이동도를 향상시키기 위해 하부의(underlying) NFET 채널에 인장 응력을 유도하는 것인, CMOS 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 강성층은 실리콘 질화물 및 실리콘 카바이드 중 임의의 것을 포함하는 것인, CMOS 트랜지스터의 제조 방법.
  3. 제1항에 있어서, 상기 어닐링은 하부의 PFET 채널에 인장 응력을 유도하지 않으면서 상기 하부의 NFET 채널에 인장 응력을 유도하고, 상기 PFET는 상기 강성층에 의해 피복되지 않는 것인, CMOS 트랜지스터의 제조 방법.
  4. 제1항에 있어서, 상기 어닐링 동안에, 결정화된 실리콘을 포함하는 상기 NFET의 게이트 스택의 체적 팽창이 제한되어, 결정화된 실리콘을 포함하는 상기 NFET의 게이트 스택에 압축 응력을 발생시키는 것인, CMOS 트랜지스터의 제조 방법.
  5. 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 트랜지스터를 제조하는 방법에 있어서,
    기판 상에 N-형 전계 효과 트랜지스터(NFET; N-type field effect transistor) 및 P-형 전계 효과 트랜지스터(PFET; P-type field effect transistor)를 형성하고;
    상기 NFET에 비정질 실리콘을 포함하는 게이트 스택을 형성하기 위해 폴리실리콘을 포함하는 상기 NFET의 게이트 스택에 이온을 주입하고;
    상기 NFET 및 상기 PFET를 강성층으로 피복하고;
    상기 강성층이 상기 NFET 위에만 남겨지도록 상기 강성층을 패터닝하며;
    비정질 실리콘을 포함하는 상기 NFET의 게이트 스택이 결정화된 실리콘을 포함하는 상기 NFET의 게이트 스택으로 변형되도록 상기 CMOS 트랜지스터를 어닐링하는 것을 포함하고,
    결정화된 실리콘을 포함하는 상기 NFET의 게이트 스택이 상기 어닐링 동안에 압축력 있게 압박되어 전자 이동도를 향상시키기 위해 하부의(underlying) NFET 채널에 인장 응력을 유도하는 것인, CMOS 트랜지스터의 제조 방법.
  6. 제5항에 있어서, 상기 강성층은 실리콘 질화물 및 실리콘 카바이드 중 임의의 것을 포함하는 것인, CMOS 트랜지스터의 제조 방법.
  7. 제5항에 있어서, 상기 어닐링은 상기 PFET의 게이트 스택을 압축력 있게 압박하지 않고 하부의 PFET 채널에서의 전하 이동도에 변화를 유도하지 않는 것인, CMOS 트랜지스터의 제조 방법.
  8. 제5항에 있어서, 상기 어닐링 동안에, 결정화된 실리콘을 포함하는 상기 NFET의 게이트 스택의 체적 팽창이 제한되어, 결정화된 실리콘을 포함하는 상기 NFET의 게이트 스택에 압축 응력을 발생시키는 것인, CMOS 트랜지스터의 제조 방법.
  9. 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 트랜지스터를 제조하는 방법에 있어서,
    기판 상에 N-형 전계 효과 트랜지스터(NFET; N-type field effect transistor) 및 P-형 전계 효과 트랜지스터(PFET; P-type field effect transistor)를 형성하고;
    상기 NFET에 비정질 실리콘을 포함하는 게이트 스택을 형성하기 위해 폴리실리콘을 포함하는 상기 NFET의 게이트 스택에 이온을 주입하고;
    상기 NFET 및 상기 PFET를 강성층으로 피복하고;
    상기 강성층이 상기 NFET 위에만 남겨지도록 상기 강성층을 패터닝하며;
    비정질 실리콘을 포함하는 상기 NFET의 게이트 스택이 결정화된 실리콘을 포함하는 상기 NFET의 게이트 스택으로 변형되도록 상기 CMOS 트랜지스터를 어닐링하는 것을 포함하고,
    상기 강성층에 의해 피복된 비정질 실리콘을 포함하는 상기 NFET의 게이트 스택이, 상기 어닐링 동안에 상기 결정화된 실리콘으로 변형되는 상기 비정질 실리콘의 팽창에 의해 압축력 있게 압박되는 것이고,
    압축력 있게 압박되는 결정화된 실리콘을 포함하는 상기 NFET의 게이트 스택은, 전자 이동도를 향상시키기 위해 상기 NFET 채널에 인장 응력을 유도하는 것이며,
    상기 강성층에 의해 피복되지 않은 결정화된 실리콘을 포함하는 상기 PFET의 게이트 스택은, 상기 어닐링 동안에 압축력 있게 압박되지 않고 PFET 채널에서의 전하 이동도에 변화를 유도하지 않는 것인, CMOS 트랜지스터의 제조 방법.
  10. 제9항에 있어서, 상기 강성층은 실리콘 질화물 및 실리콘 카바이드 중 임의의 것을 포함하는 것인, CMOS 트랜지스터의 제조 방법.
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