CN102637642B

CN102637642B - Cmos器件的制作方法

Info

Publication number: CN102637642B
Application number: CN 201110036743
Authority: CN
Inventors: 鲍宇; 洪中山
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-02-12
Filing date: 2011-02-12
Publication date: 2013-11-06
Anticipated expiration: 2031-02-12
Also published as: CN102637642A

Abstract

本发明提供的CMOS器件的制作方法，包括：提供半导体结构，所述半导体结构包括半导体衬底以及形成于其上的NMOS晶体管与PMOS晶体管；在所述NMOS晶体管以及PMOS晶体管的表面形成应力层；刻蚀所述应力层，露出PMOS晶体管的多晶硅栅极；采用离子注入工艺将所述PMOS晶体管的栅极非晶化；去除所述应力层位于所述PMOS晶体管表面的部分；进行退火；去除剩余的应力层。本发明将PMOS晶体管的多晶硅栅极非晶化再重新结晶，从而向栅极底部的沟道区域提供压缩应力，具有应力效果较强，工艺简单的特点。

Description

CMOS器件的制作方法

技术领域

本发明涉及半导体技术领域，更具体地，本发明涉及一种采用了应力技术的CMOS器件的制作方法。

背景技术

随着半导体技术的不断发展，集成电路集成化程度越来越高，器件的尺寸也不断减小。然而器件尺寸的不断减小导致器件的性能也受到很大的影响。例如，当沟道的长度缩小到50nm之下时，器件开始表现出短沟道效应，包括载流子迁移率下降、阈值电压增大以及漏感应势垒下降(DIBL)等问题。

为了减少由于尺寸缩小造成的问题，可以通过应力技术来改善沟道区的应力，从而提高载流子的迁移率，提高器件的性能。

具体是通过使金属-氧化物-半导体场效应管(MOSFET)的沟道区产生双轴应变或者单轴应变，从而增加沟道区载流子的迁移速率，提高MOSFET的器件响应速度。具体的应变存储技术的原理是通过改变MOS管的栅极下沟道处的硅原子的间距，减小载流子通行所受到的阻碍，也就是相当于减小了电阻，因而半导体器件发热量和能耗都会降低，而运行速度则会得到提升。比如，对于n型MOSFET来说，增大栅极下沟道处的硅原子的间距，对于p型MOSFET来说，减小栅极下沟道处的硅原子的间距。

在公开号为CN101330053A的中国专利中公开了一种采用了应力技术的CMOS器件的形成方法。图1至图8示出了所述CMOS器件的形成方法剖面示意图。如图1所示，首先提供半导体基底10，在半导体基底10上形成通过浅沟槽11绝缘隔离的NMOS晶体管N1以及PMOS晶体管N2，所述NMOS晶体管N1以及PMOS晶体管N2的栅极具有栅极侧壁。

如图2所示，在所述NMOS晶体管N1以及PMOS晶体管N2的表面形成第一应力层101，所述第一应力层101的材质可以为SiN，可以通过热驱动化学气相沉积(TDCVD)或者等离子增强化学气相沉积(PECVD)形成。通过改变所述化学气相沉积的参数(例如反应气体H₂的含量)，可以调节所述第一应力层101的应力类型以及应力大小。假设所述第一应力层101的应力类型为拉伸应力时，上述拉伸应力作用于NMOS晶体管N1的沟道区域，将对NMOS晶体管N1产生有益影响。

如图3所示，采用光刻工艺进行选择性刻蚀，去除第一应力层101位于PMOS晶体管N2表面的部分，而保留位于NMOS晶体管N1表面的部分。

如图4所示，对上述形成的半导体结构进行尖峰退火(Spike anneal)。在所述尖峰退火过程中，由于第一应力层101仅位于NMOS晶体管N1的表面，因此所述第一应力层101的拉伸应力将被记忆至NMOS晶体管N1的沟道区域中，从而提高了NMOS晶体管N1沟道区域的载流子迁移率。上述通过退火工艺将第一应力层101中的拉伸应力记忆至晶体管沟道区域的方法，即称之为应变记忆技术(Stress Memorization Techniques，SMT)。

如图5所示，采用湿法刻蚀去除第一应力层101，然后在所述NMOS晶体管N1以及PMOS晶体管N2的表面形成第二应力层102，所述第二应力层102的材质也可以为SiN，可以通过热驱动化学气相沉积(TDCVD)或者等离子增强化学气相沉积(PECVD)形成。调节所述第二应力层102的应力类型以及应力大小，使得所述第二应力层102为压缩应力。上述压缩应力作用于PMOS晶体管N2的沟道区域，将对PMOS晶体管N2产生有益影响。

如图6所示，采用光刻工艺进行选择性刻蚀，去除第二应力层102位于NMOS晶体管N1表面的部分，而保留位于PMOS晶体管N2表面的部分。

由于退火工艺会使得应力层的压缩应力变小，因此通常不会对第二应力层102进行尖峰退火，即无法对PMOS晶体管进行应变记忆技术，仅能通过保留其表面区域的第二应力层102获得相应的压缩应力。

如图7所示，在上述步骤形成的半导体结构表面形成刻蚀阻挡层103。所述刻蚀阻挡层103的材质也可以为SiN、SiON等，可以通过化学气相沉积形成。

如图8所示，在所述刻蚀阻挡层103的表面形成金属前介质层104。并在金属前介质层104中形成接触孔，制作引出源漏极或栅极的互连线。

现有的具有应力技术的CMOS器件的制造工艺存在如下问题：NMOS晶体管容易通过尖峰退火等应变记忆技术而将其表面应力层的拉伸应力作用于底部沟道区域中；但对PMOS晶体管而言，由于无法通过退火进行应变记忆，而仅能通过保留其表面的应力层获得相应的压缩应力，应力效果极其有限。现有技术也缺乏能够有效提高PMOS晶体管沟道区域中的压缩应力的方法。

发明内容

本发明解决的问题是提供一种CMOS器件及其制作方法，改善现有应力技术PMOS晶体管的应力不足问题。

本发明提供的CMOS器件的制作方法，包括：

提供半导体结构，所述半导体结构包括半导体衬底以及形成于其上的NMOS晶体管与PMOS晶体管；

在所述NMOS晶体管以及PMOS晶体管的表面形成应力层；

刻蚀所述应力层，露出PMOS晶体管的多晶硅栅极；

采用离子注入工艺将所述PMOS晶体管的栅极非晶化；

去除所述应力层位于所述PMOS晶体管表面的部分；

进行退火；

去除剩余的应力层。

作为一个可选方案，所述刻蚀应力层露出PMOS晶体管的栅极包括：

在所述应力层的表面形成光刻胶；图形化所述光刻胶，暴露出PMOS晶体管区域；采用等离子刻蚀工艺刻蚀所述应力层，直至露出PMOS晶体管的栅极。可选的，所述刻蚀应力层露出PMOS晶体管的栅极，采用的刻蚀气体为NF₃。

在退火前还包括采用灰化工艺去除光刻胶。

作为另一个可选方案，所述刻蚀应力层露出PMOS晶体管的栅极包括：

在所述应力层的表面形成底部抗反射层；在所述底部抗反射层的表面形成光刻胶；图形化所述光刻胶，暴露出PMOS晶体管区域；采用第一步等离子刻蚀工艺刻蚀所述底部抗反射层，直至露出应力层；采用第二步等离子刻蚀工艺刻蚀所述应力层，直至露出PMOS晶体管的栅极。

优选的，所述第一步等离子刻蚀工艺中，底部抗反射层对应力层的选择刻蚀比大于10。所述第二步等离子刻蚀工艺中，应力层对多晶硅栅极的选择刻蚀比大于10。

在在非晶化PMOS晶体管的栅极后，还包括采用等离子刻蚀工艺去除位于所述PMOS晶体管区域的底部抗反射层；在退火前还包括采用灰化工艺去除剩余的光刻胶以及底部抗反射层。

可选的，所述应力层具有拉伸应力，应力大小为0.5GPa～1.5GPa。所述应力层为氮化硅，采用化学气相沉积形成，厚度为

可选的，所述离子注入工艺的注入离子为锗离子，注入深度大于等于栅电极高度的2/3且小于栅电极高度。

优选的，栅电极高度为

所述离子注入工艺的参数为：离子源为GeF₄气体，注入能量10～50KeV。

优选的，所述退火的参数为：退火温度950℃～1100℃，退火时间1秒～2.5秒。

与现有技术相比，本发明具有以下优点：采用离子注入工艺将PMOS晶体管的多晶硅栅极非晶化，再通过退火对非晶化的栅极重新结晶，从而向栅极底部的沟道区域提供较强的压缩应力；进一步的，上述退火步骤可以利用NMOS晶体管的应变记忆技术中所采用的退火工艺，从而简化工艺步骤。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

图1至图8是现有应力技术的CMOS器件制造工艺示意图；

图9是采用本发明应力技术的CMOS器件制造方法流程图；

图10至图18是本发明第一实施例的CMOS器件制作方法的剖面示意图；

图16a是本发明所述多晶硅栅极受到离子注入而非晶化的示意图；

图16b是本发明所述退火工艺后PMOS晶体管沟道区域的应力大小与栅极上离子注入深度的关系示意图；

图19至图25是本发明第二实施例的CMOS器件制作方法的剖面示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有的应力技术缺乏能够有效提高PMOS晶体管沟道区域中的压缩应力的方法以及相关的CMOS器件制作工艺。

针对上述问题，本发明的发明人提供了一种CMOS器件的制作方法，通过将PMOS晶体管的多晶硅栅极非晶化，再退火重结晶，从而向其沟道区域提供压缩应力。

参考图9，示出了本发明所述应力技术的CMOS器件的制作方法流程，基本步骤包括：

执行步骤S101、提供半导体结构，所述半导体结构包括半导体衬底以及形成于其上的NMOS晶体管与PMOS晶体管。具体的，所述NMOS晶体管与PMOS晶体管之间通过浅沟槽隔离；所述NMOS晶体管以及PMOS晶体管包括形成于半导体衬底表面的栅极以及位于栅极两侧半导体衬底内的源、漏极；所述栅极为多晶硅栅极，且具有侧壁。

执行步骤S102、在所述NMOS晶体管以及PMOS晶体管的表面形成应力层。具体的，所述应力层具有拉伸应力，可以采用化学气相沉积工艺形成，且均匀分布于NMOS晶体管以及PMOS晶体管的表面，各处厚度保持一致。

执行步骤S103、刻蚀所述应力层，露出PMOS晶体管的多晶硅栅极。

作为一个可选的方案，可以直接先在所述应力层的表面形成光刻胶；图形化所述光刻胶，暴露出PMOS晶体管区域；采用等离子刻蚀工艺刻蚀所述应力层，直至露出PMOS晶体管的栅极。上述刻蚀工艺所采用的刻蚀气体可以选用与应力层反应后能够生成大量聚合物的气体；所述聚合物能够积于相邻栅极之间所构成的沟槽内，从而阻止该区域的应力层被进一步刻蚀；使得位于栅极顶部的应力层的刻蚀速度大于位于栅极两侧半导体衬底表面的应力层的刻蚀速度；因此随着刻蚀的进行，当PMOS晶体管的栅极顶部被暴露出后，其余部分的应力层所受刻蚀程度较小，厚度损失可以忽略不计。栅极的高度越大，相邻栅极的间距越小，上述刻蚀速度差也越明显。

作为另一个可选方案，还可以在所述应力层的表面形成底部抗反射层；在所述底部抗反射层的表面形成光刻胶；图形化所述光刻胶，暴露出PMOS晶体管区域；采用第一步等离子刻蚀工艺刻蚀所述底部抗反射层，直至露出应力层；采用第二步等离子刻蚀工艺刻蚀所述应力层，直至露出PMOS晶体管的栅极。此方案采用分步进行选择性的等离子刻蚀的方式，暴露出PMOS晶体管的栅极，适用于相邻栅极间距较大，栅极高度(栅电极高度与栅介质层厚度之和)相对较低的情况。

执行步骤S104、采用离子注入工艺将所述PMOS晶体管的栅极非晶化。具体的，通过离子注入工艺将较重的离子注入栅极中，能够破坏多晶硅栅极的晶向结构，从而将其非晶化。在上述离子注入工艺中，所述应力层可以起到阻挡的作用，从而保护晶体管的源、漏极，而仅有暴露出的栅极受到离子注入工艺的影响。所述离子的能量，决定了其注入深度，进而决定了栅极非晶化的程度；且注入深度越深，栅极的非晶化程度越高，在后续退火工艺中所产生的应力作用也越强。需要另行指出的是，所述离子注入的深度不应当超过栅极的高度，以免破坏栅介质层及其底部的沟道区域的电性能。

执行步骤S105、去除所述应力层位于所述PMOS晶体管表面的部分。

具体的，如果在步骤S103中所述应力层表面形成有底部抗反射层，则在本步骤前还应当先通过选择性的等离子刻蚀工艺去除位于该部分应力层表面的底部抗反射层。在完成本步骤后，所述应力层仅剩余位于NMOS晶体管表面的部分。

执行步骤S106、进行退火。

具体的，在退火前应当先通过灰化工艺去除位于应力层表面的剩余的光刻胶或底部抗反射层。所述退火一方面起到将应力层中的拉伸应力记忆至NMOS晶体管的沟道区域中的作用，另一方面可以对PMOS晶体管中非晶化的栅极重新结晶，从而向其沟道区域提供压缩应力。

执行步骤S107、去除所述应力层。具体的，可以采用选择性的湿法刻蚀工艺去除所述应力层。

经过上述步骤后，便形成本发明所述应力技术的CMOS器件。通常后续还应当包括进行有源区的硅化工艺，以及形成刻蚀阻挡层、层间介质层，制作接触孔等常规工艺。本发明所形成的CMOS器件与现有技术相比，通过对PMOS晶体管的栅极进行非晶化再重结晶的方法，使得其沟道区域具有较强的压缩应力。本发明仅需制作一层应力层，且所述退火同时起到对NMOS晶体管的应变记忆作用以及对PMOS晶体管的栅极重结晶的作用，因此工艺步骤较为简单。

第一实施例

图10至图18示出了本发明CMOS器件制作方法的第一实施例的各制作阶段剖面示意图。

如图10所示，提供半导体结构，具体包括：半导体衬底100，以及位于所述半导体衬底100上通过浅沟槽隔离的NMOS晶体管以及PMOS晶体管。其中所述PMOS晶体管的栅极101的材质为多晶硅，栅极高度为

为示意方便，本实施例附图中未示出所述NMOS晶体管以及PMOS晶体管的源、漏极。需要指出的是，晶体管的栅极包括栅电极以及栅介质层，通常栅介质层的厚度远小于栅电极高度，因此多晶硅栅极101中栅电极高度近似于栅极高度。

如图11所示，在上述半导体结构的表面形成应力层102。所述应力层102均匀地覆盖于NMOS晶体管以及PMOS晶体管的表面，其应力类型为拉伸应力，材质可以为氮化硅，可以通过化学气相沉积工艺形成。本实施例中，所述应力层102的厚度为

应力大小为0.5GPa～1.5GPa。

如图12所示，通过涂覆光刻胶，并进行曝光显影，在NMOS晶体管区域上形成光刻胶掩模201，而暴露出PMOS晶体管区域。

如图13所示，采用等离子刻蚀工艺刻蚀位于所述PMOS晶体管表面的应力层102，直至露出PMOS晶体管的栅极101。

所述光刻胶掩模201保护NMOS晶体管区域不受所述等离子刻蚀工艺的影响，而位于所述PMOS晶体管表面的应力层102则被刻蚀。本实施例中，所述等离子刻蚀工艺采用的刻蚀气体可以为NF₃，所述NF₃气体在刻蚀氮化硅材质的应力层102时，产生大量聚合物，上述聚合物容易积于PMOS晶体管的栅极101两侧半导体衬底的表面区域，也即源、漏极的表面区域，阻止该区域的应力层102被进一步刻蚀。因此随着上述等离子刻蚀工艺的进行，位于栅极101顶部的应力层102将首先被刻蚀完，从而露出栅极101，而PMOS晶体管的源、漏极表面则依然残留有较厚的应力层102，所述应力层102将在后续的离子注入工艺中用于保护源、漏极不受影响。根据前述原理，栅极101的高度越大，相邻栅极101的间距越小，栅极101顶部与源、漏极表面的应力层102的刻蚀速度差越大。因此本实施例方案，尤其适合于具有密集排列的晶体管阵列的半导体器件。

如图14所示，采用离子注入工艺将栅极101非晶化。

光刻胶掩模201依然保护NMOS晶体管区域不受所述离子注入工艺的影响。在PMOS晶体管区域，源、漏极表面氮化硅材质的应力层102，由于较为致密，因此也可以保护源、漏极不受所述离子注入工艺的影响；且PMOS晶体管区域的应力层102在后续工艺中将被去除，无需考虑其受到离子轰击破坏的问题。所述暴露的栅极101则在离子注入工艺时，晶格结构受到破坏而非晶化。

如图15所示，在PMOS晶体管区域上进行选择性刻蚀，去除该区域内残余的应力层102。本实施例中，可以以光刻胶掩模201为掩模，采用等离子刻蚀工艺，去除应力层102位于PMOS晶体管区域的部分。本步骤刻蚀工艺所采用的刻蚀气体可以为常规的选择性刻蚀氮化硅的刻蚀气体，与前述采用的NF₃气体不同，以避免在刻蚀过程中产生大量聚合物覆于器件表面而造成PMOS晶体管区域存在残留的应力层102。

如图16所示，采用灰化工艺去除覆盖于NMOS晶体管区域上的光刻胶掩模201，然后对上述半导体结构进行退火。上述退火工艺可以采用退火时间短、温阶大的尖峰退火；一方面，可以将应力层102的拉伸应力记忆至底部的NMOS晶体管沟道区域中；另一方面，还能够有效地对PMOS晶体管的栅极101进行重结晶，从而在PMOS晶体管的沟道区域内形成较强的压缩应力。常规的退火工艺总是可以产生重结晶的作用，且退火的温阶越大、速度越快，上述重结晶效果越强，所产生的压缩应力也相应较大。但由于NMOS晶体管的应变记忆技术SMT对退火的工艺要求更高，故应当以NMOS晶体管进行应变记忆的需求为准选择具体的退火工艺参数。

根据前述理论，PMOS晶体管在后续退火工艺中产生的压缩应力大小还与离子注入工艺的注入深度有关，以下结合附图对上述关系进行详细阐述。图16a为多晶硅栅极受到离子注入而非晶化的示意图；图16b则为退火工艺后PMOS晶体管沟道区域的应力大小与上述离子注入深度关系示意图。

首先如图16a所示，假设栅电极高度为h，离子注入深度为x，则经过离子注入工艺后，PMOS晶体管的栅极自顶部起向下x的部分将均受到离子注入的影响(如图16a中阴影部分示意)。所述离子轰击于多晶硅栅极上，破坏多晶硅的晶格结构，使得上述受到离子注入影响的栅极部分被非晶化。上述被非晶化部分在退火重结晶后，内部将会产生应力，所述应力将直接影响栅极底部的沟道区域S，使其也受到所述应力的压缩作用。显而易见的，如果离子注入深度x越大，栅极中非晶化部分与沟道区域的距离d(d＝h-x)便越小，退火后上述沟道区域S受到的压缩应力作用也越明显。因此从理论上可以推断出，所述离子注入深度x与所述压缩应力的大小具有正比的关系。

再如图16b所示，本实施例中假设栅电极高度h为

发明人经过实验进一步发现，在一定范围内(

)，所述离子注入深度x对沟道区域的应力大小影响不明显，而仅当离子注入深度x超过

所述沟道区域的应力大小才有显著的增长。因此作为优选的实施例，所述注入深度x应当大于等于栅电极高度h的2/3。此外，为了防止注入离子破坏栅介质层以及沟道区域的电性质，因此所述注入深度x还应当小于栅电极高度h，以避免注入离子进入栅介质层中或击穿栅介质层进入底部的沟道区域。

为了不改变栅极的导电性，所述离子注入工艺使用的离子可以为半导体工艺中常规的重金属离子，例如锗离子等；而注入深度则可以根据栅极101的高度进行选择，并通过控制离子的注入能量进行调节。

在本实施例中，所述栅极101的高度为

所述离子注入工艺的优选参数为：离子源为GeF₄气体，注入能量10～50KeV，所述锗离子在多晶硅栅极101中的注入深度约为

相应的，后续退火工艺的优选参数为：退火温度950℃～1100℃，退火时间1秒～2.5秒。经过对上述多晶硅栅极101进行离子注入非晶化再退火重结晶，PMOS晶体管的沟道区域内获得的压缩应力大小可以达到-1.5GPa～-2.0GPa。由于拉伸应力为正应力，相对的，压缩应力为负应力，故上述应力值前具有负号“-”以示意。

如图17所示，去除应力层201。具体的，本实施例可以采用湿法刻蚀工艺，例如使用热磷酸去除剩余的应力层201。

如图18所示，在CMOS器件上进行有源区(栅极、源、漏极)的硅化工艺，形成接触层202；然后在CMOS器件表面覆盖沉积层间介质层203，在所述层间介质层203内制作与CMOS器件有源区电连接的接触孔204。

经过上述工艺形成的CMOS器件，在NMOS晶体管以及PMOS晶体管的沟道区域内均具有较强的应力作用，能够获得良好的电性能。

以上第一实施例，在刻蚀所述应力层102暴露出PMOS晶体管栅极101时，直接进行等离子刻蚀工艺，并选用能够与应力层102反应产生大量聚合物的刻蚀气体，从而在PMOS晶体管的不同位置处形成对应力层102的刻蚀速度差，工艺步骤较为简单。但仅适用于栅极排列紧密，栅极高度较大的半导体器件。因此，本发明还提供了第二实施例，能够适于其他情况的半导体器件。

第二实施例

由于本实施例与第一实施例的区别主要在于刻蚀应力层暴露出PMOS晶体管栅极的方法，因此后续说明中省略与第一实施例相同的步骤，并且相同结构采用相同的标号。以下以图11所示半导体结构为基础，对本实施例方案进行详细阐述。图19至图25示出了本发明CMOS器件制作方法的第二实施例的部分制作阶段的剖面示意图。

如图19所示，在应力层102的表面形成底部抗反射层103。所述底部抗反射层103可以为常规的有机抗反射材料。由于通过旋涂工艺形成的底部抗反射层103通常厚度较厚，且具有良好的流动性以及粘附性，因此很容易填平底部凹凸不平的半导体结构，覆盖于所述NMOS晶体管以及PMOS晶体管上。

如图20所示，在底部抗反射层103的表面涂覆光刻胶，并进行曝光显影，在NMOS晶体管区域上形成光刻胶掩模201，而暴露出PMOS晶体管区域。

如图21所示，以所述光刻胶掩模201为掩模，进行第一步等离子刻蚀工艺，刻蚀所述底部抗反射层，直至露出应力层102。具体的，所述第一步等离子刻蚀工艺选用对底部抗反射层具有较好刻蚀性的刻蚀气体，使得底部抗反射层对其他半导体材质，尤其氮化硅材质的应力层102具有较大的刻蚀选择比。由于在PMOS晶体管区域中，栅极101顶部的高度最高，因此随着第一步等离子刻蚀工艺的进行，位于栅极101顶部的应力层102将首先被暴露出。

如图22所示，继续以所述光刻胶掩模201为掩模，进行第二步等离子刻蚀工艺，刻蚀所述应力层102，直至露出PMOS晶体管的栅极101。具体的，所述第二步等离子刻蚀工艺选用对应力层具有较好刻蚀性的刻蚀气体，使得应力层102对其他半导体材质，尤其多晶硅材质的栅极101具有较大的刻蚀选择比。需要指出的是，在PMOS晶体管区域，由于仅有栅极101顶部的应力层102被暴露出，而其余的应力层102则位于底部抗反射层103的底部，因此所述第二步等离子刻蚀工艺仅对位于栅极101顶部的应力层102具有刻蚀作用。当所述栅极101的顶部被暴露出后，停止第二步等离子刻蚀工艺。

经过上述两步骤的等离子刻蚀工艺，PMOS晶体管的栅极101被暴露出，而PMOS晶体管的其余部分则受到应力层102的保护，在后续离子注入工艺中不受到影响。作为公知技术，本领域技术人员应当容易根据底部抗反射层103以及应力层102的材质，选择各步骤等离子刻蚀工艺的刻蚀气体的成分，此处不再赘述。

如图23所示，采用离子注入工艺将栅极101非晶化。本步骤的具体工艺可以与第一实施例相同。

如图24所示，以光刻胶掩模201为掩模，采用等离子刻蚀工艺去除位于PMOS晶体管区域的底部抗反射层103以及应力层102。

如图25所示，去除覆盖于NMOS晶体管区域上的光刻胶掩模201以及底部抗反射层103。具体的，由于底部抗反射层103为有机材料，因此可以通过灰化工艺与光刻胶掩模201一并去除。最终得到与第一实施例中图16所示步骤相同的半导体结构。后续进行退火等其他工艺与第一实施例相同，本实施例不再赘述。

本实施例所形成的CMOS器件，在NMOS晶体管以及PMOS晶体管的沟道区域内同样具有较强的应力作用，能够获得良好的电性能。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种CMOS器件的制作方法，其特征在于，包括：

在所述NMOS晶体管以及PMOS晶体管的表面形成应力层；

刻蚀所述应力层，露出PMOS晶体管的多晶硅栅极；

采用离子注入工艺将所述PMOS晶体管的栅极非晶化；

去除所述应力层位于所述PMOS晶体管表面的部分；

进行退火；

去除剩余应力层。

2.如权利要求1所述的制作方法，其特征在于，所述刻蚀应力层露出PMOS晶体管的栅极包括：

在所述应力层的表面形成光刻胶；

图形化所述光刻胶，暴露出PMOS晶体管区域；

采用等离子刻蚀工艺刻蚀所述应力层，直至露出PMOS晶体管的栅极。

3.如权利要求2所述的制作方法，其特征在于，所述刻蚀应力层露出PMOS晶体管的栅极，采用的刻蚀气体为NF₃。

4.如权利要求2所述的制作方法，其特征在于，在退火前还包括采用灰化工艺去除光刻胶。

5.如权利要求1所述的制作方法，其特征在于，所述刻蚀应力层露出PMOS晶体管的栅极包括：

在所述应力层的表面形成底部抗反射层；

在所述底部抗反射层的表面形成光刻胶；

图形化所述光刻胶，暴露出PMOS晶体管区域；

采用第一步等离子刻蚀工艺刻蚀所述底部抗反射层，直至露出栅极顶部的应力层；

采用第二步等离子刻蚀工艺刻蚀所述应力层，直至露出PMOS晶体管的栅极。

6.如权利要求5所述的制作方法，其特征在于，所述第一步等离子刻蚀工艺中，底部抗反射层对应力层的选择刻蚀比大于10。

7.如权利要求5所述的制作方法，其特征在于，所述第二步等离子刻蚀工艺中，应力层对多晶硅栅极的选择刻蚀比大于10。

8.如权利要求5所述的制作方法，其特征在于，在非晶化PMOS晶体管的栅极后，还包括采用等离子刻蚀工艺去除位于所述PMOS晶体管区域的剩余底部抗反射层。

9.如权利要求8所述的制作方法，其特征在于，在退火前还包括采用灰化工艺去除剩余的光刻胶以及底部抗反射层。

10.如权利要求1所述的制作方法，其特征在于，所述应力层具有拉伸应力，应力大小为0.5GPa～1.5GPa。

11.如权利要求10所述的制作方法，其特征在于，所述应力层为氮化硅，采用化学气相沉积形成，厚度为

12.如权利要求1所述的制作方法，其特征在于，所述离子注入工艺的注入离子为锗离子，注入深度大于等于栅电极高度的2/3且小于栅电极高度。

13.如权利要求12所述的制作方法，其特征在于，栅电极高度为

所述离子注入工艺参数为：离子源为GeF₄气体，注入能量10～50KeV。

14.如权利要求1所述的制作方法，其特征在于，所述退火的参数为：退火温度950℃～1100℃，退火时间1秒～2.5秒。