CN104701234A - 一种半导体器件的制作方法 - Google Patents
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Abstract
本发明公开了一种半导体器件的制作方法，在衬底上依次形成栅极介电材料层和作为伪栅极材料层的非晶硅、多晶硅双层叠层；形成伪栅极、栅极介电层和侧墙；进行退火处理，使伪栅极中的非晶硅在退火过程中转变成多晶硅；形成具有嵌入式SiGe结构的PMOS源区和漏区；去除伪栅极并填充栅极材料以进行栅极替代。可利用非晶硅在退火过程中转变成多晶硅时发生的体积膨胀作用挤压侧墙和沟道，对沟道产生更强的水平方向拉应力，从而可在去除伪栅极后，使沟道区的压应力得到增强。因此，本发明在嵌入式SiGe技术的基础上，可进一步增大沟道压应力，改善PMOS性能。
Description
技术领域
本发明涉及半导体集成电路领域，更具体地，涉及一种半导体器件的制作方法。
背景技术
随着超大规模集成电路特征尺寸的微缩化持续发展，电路元件的尺寸越来越小，且操作的速度也越来越快。如何改善电路元件的驱动电流显得日益重要。通过提高沟道区的载流子迁移率，能够增大CMOS器件的驱动电流，提高器件的性能。而提高载流子迁移率的一种有效机制是在沟道区中产生应力。
一般而言，硅中电子的迁移率随着沿电子迁移方向的拉应力的增加而增加，并随着压应力的增加而减少；相反，硅中带正电的空穴的迁移率随着空穴移动方向的压应力的增加而增大，并随着拉应力的增加而减少。因此，可以通过在沟道中引入适当的压应力和拉应力，来分别提高PMOS的空穴迁移率和NMOS的电子迁移率。例如，在PMOS器件的制造工艺中采用具有压应力的材料，而在NMOS器件中采用具有张应力的材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。
其中，对于PMOS器件，嵌入式锗硅技术(e-SiGe)是使沟道所受应力提升的最有效的方法，并且已经用于量产。其通过在PMOS晶体管的源漏(S/D)区形成锗硅(SiGe)应力层以对沟道区域施加应力，从而可以提高沟道空穴的迁移率。
研究发现，SiGe越接近沟道越能施加大的应力，使得PMOS的性能获得更大的提升，并且已设计了多种工艺方法及流程。
申请号为201110164683.0的中国发明专利申请公开了一种半导体器件的制造方法和半导体器件，并提出了一种增加PMOS沟道压应力的方法。该方法在替换式栅极技术中，通过采用包括硅层和锗硅层的叠层作为伪栅极，来改变传统的多晶硅伪栅极材料，并进行栅极替代，以增加沟道的压应力，从而提高载流子的迁移率。该方法的原理是利用SiGe和Si晶格的失配(mismatch)，从而在沟道产生水平方向的拉应力。但由于在伪栅极和沟道之间具有栅极电介质层，使得拉应力的传递较为有限。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种半导体器件的制作方法，可以增加PMOS晶体管源漏区SiGe应力层对沟道的压应力，改善PMOS性能。
为实现上述目的，本发明的技术方案如下：
一种半导体器件的制作方法，包括：
步骤S01：提供一半导体衬底，在所述衬底上依次形成栅极介电材料层和作为伪栅极材料层的非晶硅、多晶硅双层叠层；
步骤S02：对所述伪栅极材料层和栅极介电材料层进行图形化，以形成伪栅极和栅极介电层，然后，在所述伪栅极两侧形成侧墙；
步骤S03：进行退火处理，使所述伪栅极中的非晶硅在退火过程中转变成多晶硅；
步骤S04：形成具有嵌入式锗硅结构的PMOS源区和漏区；
步骤S05：去除所述伪栅极以形成开口，然后，在所述开口中填充栅极材料以进行栅极替代。
优选地，所述非晶硅层通过CVD的方法沉积形成。
优选地，所述非晶硅层是在沉积多晶硅层后通过离子注入进行非晶化形成。
优选地，所述非晶硅、多晶硅双层叠层的厚度为300～1000A。
优选地，所述非晶硅层的厚度为不小于100A。
优选地，利用光阻作为保护层，只对PMOS区域的所述多晶硅层通过离子注入进行非晶化形成所述非晶硅层。
优选地，在进行栅极替代时，可以仅对PMOS进行栅极替代，或同时对PMOS和NMOS进行栅极替代。
优选地，在去除所述伪栅极前，沉积氧化硅层作为牺牲层。
优选地，所述氧化硅层作为层间介电层。
优选地，所述栅极介电层是高介电常数介质层或氧化物层。
从上述技术方案可以看出，本发明通过利用伪栅极中非晶硅层在退火过程中转变成多晶硅而发生体积膨胀的特点，挤压侧墙和沟道，对沟道产生水平方向的拉应力；同时，嵌入在源漏区中的SiGe对沟道施加了一定的压应力。当去除伪栅极后，由伪栅极带来的水平方向的拉应力消失，所以沟道区的压应力得到增强；然后再通过填充的栅极使增强的压应力得以保持。相比于晶格的失配作用，体积膨胀产生的应力更为有效。从而，本发明在嵌入式SiGe技术的基础上，进一步增大了沟道压应力，改善了PMOS性能。
附图说明
图1是本发明一种半导体器件的制作方法的流程图；
图2～图7是本发明一较佳实施例中根据图1的方法制作一种半导体器件的工艺结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图1，图1是本发明一种半导体器件的制作方法的流程图。同时，请参阅图2～图7，图2～图7是本发明一较佳实施例中根据图1的方法制作一种半导体器件的工艺结构示意图。图2～图7中形成的器件结构，可与图1中的各步骤相对应。如图1所示，本发明的一种半导体器件的制作方法，包括以下步骤：
如框01所示，步骤S01：提供一半导体衬底，在所述衬底上依次形成栅极介电材料层和作为伪栅极材料层的非晶硅、多晶硅双层叠层。
请参阅图2。首先，在半导体衬底1上沉积一栅极介电材料层2。作为可选的实施方式，栅极介电材料层2可以是高介电常数(高k)介质层或氧化物层，并在后续用来形成栅极介电层。进一步地，根据工艺需要，栅极介电材料层2还可以具有阻挡层等。
接着，在栅极介电材料层上依次沉积一非晶硅层3和一多晶硅层4。非晶硅层3和多晶硅层4形成作为伪栅极材料层的双层叠层结构，并将在后续用来形成伪栅极。其中，作为可选的实施方式，所述非晶硅层3可通过CVD的方法直接沉积形成。也可以先沉积一多晶硅层，然后，通过离子注入方式对沉积的多晶硅层进行非晶化，来得到所需的非晶硅层3。
作为进一步可选的实施方式，所述非晶硅、多晶硅双层叠层3、4的总厚度范围为300～1000A。
当采用离子注入方式对沉积的多晶硅层进行非晶化，来得到所需的非晶硅层3时，可以利用光阻作为保护层，只对器件的PMOS区域沉积的所述多晶硅层通过离子注入方式进行非晶化，以仅在PMOS区域形成所需的非晶硅层。
作为优选，所述非晶硅层3的厚度应不小于100A，以确保其在后续经退火处理后产生足够的体积膨胀。
如框02所示，步骤S02：对所述伪栅极材料层和栅极介电材料层进行图形化，以形成伪栅极和栅极介电层，然后，在所述伪栅极两侧形成侧墙。
请参阅图3。接下来，可采用公知的各种方式，例如光刻和刻蚀工艺，对伪栅极材料层3、4和栅极介电材料层2进行图形化。作为一可选实施例，可在伪栅极材料层3、4上沉积一硬质掩膜层，例如SiN(图略)，然后通过光刻技术，将图形转移到SiN上，再经干法刻蚀形成所需的伪栅极5和栅极介电层21。其中，非晶硅层3和多晶硅层4经图形化后，形成作为伪栅极5的非晶硅31和多晶硅41双层叠层结构。
请参阅图4。接下来，在伪栅极5的两侧，可采用公知的侧墙技术形成侧墙6(spacer)。
如框03所示，步骤S03：进行退火处理，使所述伪栅极中的非晶硅在退火过程中转变成多晶硅。
请参阅图4。接下来，利用退火技术，对所述伪栅极5中的非晶硅31进行退火处理，使非晶硅31在退火过程中转变成多晶硅。退火可采用公知的非晶硅退火工艺进行处理。例如可采用快速热退火(RTA)方式，其退火温度通常在600℃以上，并且，随着退火温度的提高，晶化时间得以缩短。在非晶硅31转变成多晶硅的过程中，其体积会发生明显的膨胀。本发明正是利用了非晶硅的体积膨胀特点，通过利用伪栅极5中非晶硅层31在退火过程中转变成多晶硅发生的体积膨胀，对侧墙和沟道施加挤压作用，从而对沟道产生水平方向的拉应力(如图中空心箭头所指)。相比于现有技术中利用晶格的失配作用(请参考申请号为201110164683.0的中国发明专利申请)所产生的应力，本发明利用非晶硅层转化时的体积膨胀产生的应力更为明显和有效。
如框04所示，步骤S04：形成具有嵌入式锗硅结构的PMOS源区和漏区。
请参阅图5。接下来，利用已有的嵌入式锗硅技术(e-SiGe)，在衬底1中形成具有嵌入式SiGe结构7的PMOS源区和漏区。例如，可以在衬底中的PMOS源区和漏区位置，通过刻蚀工艺在衬底中形成凹槽，然后在凹槽中外延生长SiGe，来得到具有嵌入式SiGe结构7的源区和漏区。嵌入式SiGe结构可以对沟道施加压应力，有利于提高PMOS的载流子迁移率，从而改善器件性能。本发明对嵌入式SiGe结构7的形状不作限定
如框05所示，步骤S05：去除所述伪栅极以形成开口，然后，在所述开口中填充栅极材料以进行栅极替代。
请参阅图6。接下来，在进行栅极替代之前，需要在衬底1上先沉积一层氧化硅层8作为牺牲层，并将PMOS和NMOS区域的栅极覆盖。然后，对氧化硅层8进行化学机械抛光(CMP)，将栅极5露出(即露出多晶硅层41)。
请参阅图7。接下来，将伪栅极5去除，并在侧墙6之间形成开口9。可采用公知技术例如反应离子刻蚀(RIE)或化学湿法刻蚀来去除伪栅极5。当去除伪栅极5后，由伪栅极5带来的水平方向的拉应力消失，沟道有恢复原来晶格的力，在嵌入式SiGe结构7对沟道区施加压应力的同时，相当于给沟道增加了一定的压应力，所以，沟道所受到的总压应力得到了增强。而相比于现有技术中利用晶格的失配作用所产生的应力，本发明利用非晶硅层31转化时的体积膨胀对沟道产生的张应力更大，从而在去除伪栅极5后，将使沟道具有更大的恢复原来晶格的力，实现沟道中压应力更大的提升。
接下来，在去除伪栅极5后所形成的开口9中，通过填充栅极材料来进行栅极替代(图略)。栅极材料可根据需要采用例如金属，或其他适合做栅极的材料来填充。可以通过沉积方式来填充栅极材料，然后通过CMP将氧化硅牺牲层8上的栅极材料(位于开口9外部的栅极材料)去除即可(图略)。此时填充的栅极材料不会影响沟道的应力，使沟道中增强的压应力得到保持。
在进行栅极替代时，可以仅对器件的PMOS进行栅极替代，也可以同时对PMOS和NMOS进行栅极替代。
此外，在本发明上述具体实施方式中，在进行栅极替代前沉积的氧化硅层8可作为层间介电层(ILD)。
采用本发明的方法，对整合现有的工艺流程没有任何不利影响，并可适用于一般的栅极替代流程。
综上所述，本发明通过利用伪栅极中非晶硅层在退火过程中转变成多晶硅而发生体积膨胀的特点，挤压侧墙和沟道，对沟道产生水平方向的拉应力；同时，嵌入在源漏区中的SiGe对沟道施加了一定的压应力。当去除伪栅极后，由伪栅极带来的水平方向的拉应力消失，所以沟道区的压应力得到增强；然后再通过填充的栅极使增强的压应力得以保持。相比于晶格的失配作用，体积膨胀产生的应力更为有效。从而，本发明在嵌入式SiGe技术的基础上，进一步增大了沟道压应力，改善了PMOS性能。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，包括：
步骤S01：提供一半导体衬底，在所述衬底上依次形成栅极介电材料层和作为伪栅极材料层的非晶硅、多晶硅双层叠层；
步骤S02：对所述伪栅极材料层和栅极介电材料层进行图形化，以形成伪栅极和栅极介电层，然后，在所述伪栅极两侧形成侧墙；
步骤S03：进行退火处理，使所述伪栅极中的非晶硅在退火过程中转变成多晶硅；
步骤S04：形成具有嵌入式锗硅结构的PMOS源区和漏区；
步骤S05：去除所述伪栅极以形成开口，然后，在所述开口中填充栅极材料以进行栅极替代。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述非晶硅层通过CVD的方法沉积形成。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述非晶硅层是在沉积多晶硅层后通过离子注入进行非晶化形成。
4.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述非晶硅、多晶硅双层叠层的厚度为300～1000A。
5.根据权利要求1～4任意一项所述的半导体器件的制作方法，其特征在于，所述非晶硅层的厚度为不小于100A。
6.根据权利要求3所述的半导体器件的制作方法，其特征在于，利用光阻作为保护层，只对PMOS区域的所述多晶硅层通过离子注入进行非晶化形成所述非晶硅层。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，在进行栅极替代时，可以仅对PMOS进行栅极替代，或同时对PMOS和NMOS进行栅极替代。
8.根据权利要求1所述的半导体器件的制作方法，其特征在于，在去除所述伪栅极前，沉积氧化硅层作为牺牲层。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述氧化硅层作为层间介电层。
10.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述栅极介电层是高介电常数介质层或氧化物层。
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