CN111403285A - 鳍式场效晶体管应力工程优化及其的制作方法 - Google Patents

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Abstract

本发明涉及一种鳍式场效晶体管应力工程优化方法和鳍式场效晶体管的制作方法，涉及半导体制造技术，在鳍式场效晶体管的后栅工艺中，通过离子注入工艺形成包括非晶硅和多晶硅的双层结构的伪栅极结构，非晶硅构成鳍结构的侧墙，由非晶硅构成的侧墙退火体积膨胀产生压应力，在垂直方向挤压鳍结构，缓解鳍结构的侧壁呈上窄下宽的结构而造成沟道性能差异的问题，而提高鳍式场效晶体管的性能。

Description

鳍式场效晶体管应力工程优化及其的制作方法
技术领域
本发明涉及半导体制造技术，尤其涉及一种鳍式场效晶体管应力工程优化方法和鳍式场效晶体管的制作方法。
背景技术
在半导体技术领域，为了跟上摩尔定律的脚步，MOSFET晶体管的特征尺寸在不断地缩小。随着半导体器件的尺寸按比例缩小，器件沟道长度缩短，漏极与源极的距离也随之缩短，出现了阈值电压随沟道长度减小而下降，漏电流增加等问题，也即，在半导体器件中产生了短沟道效应。
上述挑战导致了鳍片场效应晶体管，即FinFET的发展，例如，业界在14nm开始采用鳍式场效应晶体管(FinFET，Fin Field-Effect Transistor)结构。即平面CMOS晶体管向三维(3D)鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)器件结构过渡。在FinFET中，栅至少可以从两侧对超薄体进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应。
一般的，在FinFET中为了利于填充，鳍(Fin)结构的侧壁会有一定角度，呈上窄下宽的结构，然而此结构会造成沟道性能的差异，且容易产生漏电现象，而影响鳍式场效应晶体管的性能。
发明内容
本发明提供的一种鳍式场效晶体管应力工程优化方法，包括：S1：在半导体衬底上形成鳍结构；S2：沉积第一层多晶硅层，所述第一层多晶硅层覆盖所述半导体衬底的上表面及所述鳍结构的上表面和侧面；S3：对所述第一层多晶硅进行离子注入工艺，形成非晶硅层；S4：对所述非晶硅层进行光刻刻蚀工艺，以形成所述鳍结构的非晶硅侧墙结构；S5：沉积第二层多晶硅层，所述第二层多晶硅层覆盖所述半导体衬底的上表面、所述鳍结构的上表面和侧表面及所述非晶硅侧墙结构的上表面和侧表面，然后对所述第二层多晶硅层进行平坦化工艺，并通过光刻刻蚀工艺形成伪栅极结构；以及S6：进行高温退火工艺使得所述非晶硅侧墙结构中的非晶硅向多晶化转变。
更进一步的，在步骤S1中，在半导体衬底上还形成一层绝缘埋层，然后在绝缘埋层上形成所述鳍结构。
更进一步的，在步骤S2中，所述第一层多晶硅层的厚度大于10nm。
更进一步的，在步骤S3中，所述离子注入工艺的离子注入的材料为Ge或Ar。
更进一步的，在步骤S3中，所述离子注入工艺的离子注入深度小于或等于所述第一层多晶硅的厚度。
更进一步的，在步骤S4中，所述非晶硅侧墙结构的高度为所述鳍结构的高度的10％至100％之间。
更进一步的，在步骤S5中，所述平坦化工艺为化学机械研磨工艺。
更进一步的，步骤S6中，所述高温退火工艺的退火温度大于600℃。
更进一步的，步骤S6中，所述高温退火工艺的氛围为惰性气体氛围。
更进一步的，步骤S6中，所述高温退火工艺的退火时间大于1s。
本发明还提供一种鳍式场效晶体管的制作方法，包括：S1：在半导体衬底上形成鳍结构；S2：沉积第一层多晶硅层，所述第一层多晶硅层覆盖所述半导体衬底的上表面及所述鳍结构的上表面和侧面；S3：对所述第一层多晶硅进行离子注入工艺，形成非晶硅层；S4：对所述非晶硅层进行光刻刻蚀工艺，以形成所述鳍结构的非晶硅侧墙结构；S5：沉积第二层多晶硅层，所述第二层多晶硅层覆盖所述半导体衬底的上表面、所述鳍结构的上表面和侧表面及所述非晶硅侧墙结构的上表面和侧表面，然后对所述第二层多晶硅层进行平坦化工艺，并通过光刻刻蚀工艺形成伪栅极结构；S6：进行高温退火工艺使得所述非晶硅侧墙结构中的非晶硅向多晶化转变；S7：沉积层间介质层，并进行平坦化工艺；以及S8：去除伪栅极结构，并在伪栅极结构的去除区域形成金属栅极。
更进一步的，在步骤S2中，所述第一层多晶硅层的厚度大于10nm。
更进一步的，在步骤S3中，所述离子注入工艺的离子注入的材料为Ge或Ar。
更进一步的，在步骤S3中，所述离子注入工艺的离子注入深度小于或等于所述第一层多晶硅的厚度。
更进一步的，在步骤S4中，所述非晶硅侧墙结构的高度为所述鳍结构的高度的10％至100％之间。
更进一步的，步骤S6中，所述高温退火工艺的退火温度大于600℃，氛围为惰性气体氛围，退火时间大于1s。
更进一步的，所述鳍式场效晶体管为NMOS管。
本发明提供的鳍式场效晶体管应力工程优化方法和鳍式场效晶体管的制作方法在鳍式场效晶体管的后栅工艺中，通过离子注入工艺形成包括非晶硅和多晶硅的双层结构的伪栅极结构，非晶硅构成鳍结构的侧墙，由非晶硅构成的侧墙退火体积膨胀产生压应力，在垂直方向挤压鳍结构，缓解鳍结构的侧壁呈上窄下宽的结构而造成沟道性能差异的问题，而提高鳍式场效晶体管的性能。
附图说明
图1为本发明一实施例的鳍式场效晶体管应力工程优化方法的流程图。
图2a-2f为本发明一实施例的鳍式场效晶体管应力工程优化方法过程示意图。
图3为本发明一实施例的鳍式场效晶体管的制作过程之一的示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明一实施例中，在于提供一种鳍式场效晶体管应力工程优化方法。具体的，请参阅图1，图1为本发明一实施例的鳍式场效晶体管应力工程优化方法的流程图。并请参阅图2a-2f，图2a-2f为本发明一实施例的鳍式场效晶体管应力工程优化方法过程示意图。本发明一实施例的鳍式场效晶体管应力工程优化方法包括：S1：在半导体衬底上形成鳍结构；S2：沉积第一层多晶硅层，所述第一层多晶硅层覆盖所述半导体衬底的上表面及所述鳍结构的上表面和侧面；S3：对所述第一层多晶硅进行离子注入工艺，形成非晶硅层；S4：对所述非晶硅层进行光刻刻蚀工艺，以形成所述鳍结构的非晶硅侧墙结构；S5：沉积第二层多晶硅层，所述第二层多晶硅层覆盖所述半导体衬底的上表面、所述鳍结构的上表面和侧表面及所述非晶硅侧墙结构的上表面和侧表面，然后对所述第二层多晶硅层进行平坦化工艺，并通过光刻刻蚀工艺形成伪栅极结构；以及S6：进行高温退火工艺使得所述非晶硅侧墙结构中的非晶硅向多晶化转变。
更具体的，本发明一实施例的鳍式场效晶体管应力工程优化方法，包括：
S1：在半导体衬底上形成鳍结构。
具体的请参阅图2a，在半导体衬底100上形成鳍结构120。
在本发明一实施例中，在半导体衬底100上还形成一层绝缘埋层(BOX，BuriedOXide)(图中未示出)，然后在绝缘埋层上形成所述鳍结构120。
S2：沉积第一层多晶硅层，所述第一层多晶硅层覆盖所述半导体衬底的上表面及所述鳍结构的上表面和侧面。
具体的请参阅图2b，沉积第一层多晶硅层130，所述第一层多晶硅层130覆盖所述半导体衬底100的表面及所述鳍结构120的表面。
在本发明一实施例中，优选的，所述第一层多晶硅层的厚度大于10nm。
S3：对所述第一层多晶硅进行离子注入工艺，形成非晶硅层。
具体的请参阅图2c，对所述第一层多晶硅130进行离子注入工艺，形成非晶硅层131。
在本发明一实施例中，优选的，所述离子注入工艺的离子注入的材料为Ge或Ar。但本发明并不限于这两种材料，任何可对多晶硅进行离子注入工艺而形成非晶硅的材料均可。
在本发明一实施例中，所述离子注入工艺的离子注入深度小于或等于所述第一层多晶硅130的厚度，即离子注入不能接触到所述鳍结构120。
S4：对所述非晶硅层进行光刻刻蚀工艺，以形成所述鳍结构的非晶硅侧墙结构。
具体的请参阅图2d，对所述非晶硅层131进行光刻刻蚀工艺，以形成所述鳍结构120的非晶硅侧墙结构132。
在本发明一实施例中，优选的，所述非晶硅侧墙结构132的高度为所述鳍结构120的高度的10％至100％之间。
S5：沉积第二层多晶硅层，所述第二层多晶硅层覆盖所述半导体衬底的上表面、所述鳍结构的上表面和侧表面及所述非晶硅侧墙结构的上表面和侧表面，然后对所述第二层多晶硅层进行平坦化工艺，并通过光刻刻蚀工艺形成伪栅极结构。
具体的请参阅图2e，沉积第二层多晶硅层，所述第二层多晶硅层覆盖所述半导体衬底100的表面、所述鳍结构120的表面及所述非晶硅侧墙结构132的表面，然后对所述第二层多晶硅层进行平坦化工艺，并通过光刻刻蚀工艺形成伪栅极结构140。
在本发明一实施例中，所述平坦化工艺为化学机械研磨工艺。
S6：进行高温退火工艺使得所述非晶硅侧墙结构中的非晶硅向多晶化转变。
具体的请参阅图2f，进行高温退火工艺使得所述非晶硅侧墙结构132中的非晶硅向多晶化转变，而体积膨胀产生压应力，挤压所述鳍结构120，缓解鳍(Fin)结构的侧壁呈上窄下宽的结构而造成沟道性能差异的问题，而提高鳍式场效晶体管的性能。
在本发明一实施例中，所述高温退火工艺的退火温度大于600℃。
在本发明一实施例中，所述高温退火工艺的氛围为惰性气体氛围。
在本发明一实施例中，所述高温退火工艺的退火时间大于1s。
在本发明一实施例中，还提供一种鳍式场效晶体管的制作方法，具体的，请参阅图3，图3为本发明一实施例的鳍式场效晶体管的制作过程之一的示意图，该方法在上述的鳍式场效晶体管应力工程优化方法的基础上还包括：
S7：沉积层间介质层，并进行平坦化工艺。
具体的请参阅图3，沉积层间介质层150，并进行平坦化工艺。
S8：去除伪栅极结构，并在伪栅极结构的去除区域形成金属栅极。
在本发明一实施例中，在本发明一实施例中，所述鳍式场效晶体管为NMOS管。
综上所述，在鳍式场效晶体管的后栅工艺中，通过离子注入工艺形成包括非晶硅和多晶硅的双层结构的伪栅极结构，非晶硅构成鳍结构的侧墙，由非晶硅构成的侧墙退火体积膨胀产生压应力，在垂直方向挤压鳍结构，缓解鳍结构的侧壁呈上窄下宽的结构而造成沟道性能差异的问题，而提高鳍式场效晶体管的性能。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (17)

1.一种鳍式场效晶体管应力工程优化方法，其特征在于，包括：
S1：在半导体衬底上形成鳍结构；
S2：沉积第一层多晶硅层，所述第一层多晶硅层覆盖所述半导体衬底的上表面及所述鳍结构的上表面和侧面；
S3：对所述第一层多晶硅进行离子注入工艺，形成非晶硅层；
S4：对所述非晶硅层进行光刻刻蚀工艺，以形成所述鳍结构的非晶硅侧墙结构；
S5：沉积第二层多晶硅层，所述第二层多晶硅层覆盖所述半导体衬底的上表面、所述鳍结构的上表面和侧表面及所述非晶硅侧墙结构的上表面和侧表面，然后对所述第二层多晶硅层进行平坦化工艺，并通过光刻刻蚀工艺形成伪栅极结构；以及
S6：进行高温退火工艺使得所述非晶硅侧墙结构中的非晶硅向多晶化转变。
2.根据权利要求1所述的鳍式场效晶体管应力工程优化方法，其特征在于，在步骤S1中，在半导体衬底上还形成一层绝缘埋层，然后在绝缘埋层上形成所述鳍结构。
3.根据权利要求1所述的鳍式场效晶体管应力工程优化方法，其特征在于，在步骤S2中，所述第一层多晶硅层的厚度大于10nm。
4.根据权利要求1所述的鳍式场效晶体管应力工程优化方法，其特征在于，在步骤S3中，所述离子注入工艺的离子注入的材料为Ge或Ar。
5.根据权利要求1所述的鳍式场效晶体管应力工程优化方法，其特征在于，在步骤S3中，所述离子注入工艺的离子注入深度小于或等于所述第一层多晶硅的厚度。
6.根据权利要求1所述的鳍式场效晶体管应力工程优化方法，其特征在于，在步骤S4中，所述非晶硅侧墙结构的高度为所述鳍结构的高度的10％至100％之间。
7.根据权利要求1所述的鳍式场效晶体管应力工程优化方法，其特征在于，在步骤S5中，所述平坦化工艺为化学机械研磨工艺。
8.根据权利要求1所述的鳍式场效晶体管应力工程优化方法，其特征在于，步骤S6中，所述高温退火工艺的退火温度大于600℃。
9.根据权利要求1所述的鳍式场效晶体管应力工程优化方法，其特征在于，步骤S6中，所述高温退火工艺的氛围为惰性气体氛围。
10.根据权利要求1所述的鳍式场效晶体管应力工程优化方法，其特征在于，步骤S6中，所述高温退火工艺的退火时间大于1s。
11.一种鳍式场效晶体管的制作方法，其特征在于，包括：
S1：在半导体衬底上形成鳍结构；
S2：沉积第一层多晶硅层，所述第一层多晶硅层覆盖所述半导体衬底的上表面及所述鳍结构的上表面和侧面；
S3：对所述第一层多晶硅进行离子注入工艺，形成非晶硅层；
S4：对所述非晶硅层进行光刻刻蚀工艺，以形成所述鳍结构的非晶硅侧墙结构；
S5：沉积第二层多晶硅层，所述第二层多晶硅层覆盖所述半导体衬底的上表面、所述鳍结构的上表面和侧表面及所述非晶硅侧墙结构的上表面和侧表面，然后对所述第二层多晶硅层进行平坦化工艺，并通过光刻刻蚀工艺形成伪栅极结构；
S6：进行高温退火工艺使得所述非晶硅侧墙结构中的非晶硅向多晶化转变；
S7：沉积层间介质层，并进行平坦化工艺；以及
S8：去除伪栅极结构，并在伪栅极结构的去除区域形成金属栅极。
12.根据权利要求11所述的鳍式场效晶体管的制作方法，其特征在于，在步骤S2中，所述第一层多晶硅层的厚度大于10nm。
13.根据权利要求11所述的鳍式场效晶体管的制作方法，其特征在于，在步骤S3中，所述离子注入工艺的离子注入的材料为Ge或Ar。
14.根据权利要求11所述的鳍式场效晶体管的制作方法，其特征在于，在步骤S3中，所述离子注入工艺的离子注入深度小于或等于所述第一层多晶硅的厚度。
15.根据权利要求11所述的鳍式场效晶体管的制作方法，其特征在于，在步骤S4中，所述非晶硅侧墙结构的高度为所述鳍结构的高度的10％至100％之间。
16.根据权利要求11所述的鳍式场效晶体管的制作方法，其特征在于，步骤S6中，所述高温退火工艺的退火温度大于600℃，氛围为惰性气体氛围，退火时间大于1s。
17.根据权利要求11所述的鳍式场效晶体管的制作方法，其特征在于，所述鳍式场效晶体管为NMOS管。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103854987A (zh) * 2012-12-04 2014-06-11 中芯国际集成电路制造(上海)有限公司 伪栅的形成方法、选择性沉积硅的方法和插塞的形成方法
CN103855022A (zh) * 2012-12-04 2014-06-11 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN104701234A (zh) * 2015-03-16 2015-06-10 上海华力微电子有限公司 一种半导体器件的制作方法
CN104821277A (zh) * 2014-01-30 2015-08-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN106328538A (zh) * 2015-06-30 2017-01-11 意法半导体公司 自对准硅锗鳍式fet

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103854987A (zh) * 2012-12-04 2014-06-11 中芯国际集成电路制造(上海)有限公司 伪栅的形成方法、选择性沉积硅的方法和插塞的形成方法
CN103855022A (zh) * 2012-12-04 2014-06-11 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN104821277A (zh) * 2014-01-30 2015-08-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104701234A (zh) * 2015-03-16 2015-06-10 上海华力微电子有限公司 一种半导体器件的制作方法
CN106328538A (zh) * 2015-06-30 2017-01-11 意法半导体公司 自对准硅锗鳍式fet

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