TWI646605B - 半導體裝置及其製造方法 - Google Patents

Abstract

本揭露提供一種半導體裝置的製造方法，包括：提供一基板；形成複數個溝槽於基板中；形成一隔離氧化物層於溝槽中及基板上方；沉積一遮罩多晶矽(shield polysilicon)於溝槽中及基板上的隔離氧化物層上；進行一第一蝕刻製程以移除遮罩多晶矽的一第一部份，並暴露出溝槽中的隔離氧化層的一部分表面；進行一第一移除製程以移除隔離氧化物層的一第一部分；進行一第二蝕刻製程以移除遮罩多晶矽的一第二部份，並暴露出溝槽中的隔離氧化層的另一部分表面；進行一第二移除製程以移除隔離氧化物層的一第二部份；以及形成一多晶矽層間氧化層(inter poly oxide layer)於剩餘的遮罩多晶矽和剩餘的隔離氧化物層上，其中，多晶矽層間氧化層具有一凹形頂表面。本揭露也提供一種半導體裝置。

Description

半導體裝置及其製造方法

本揭露係關於一種半導體裝置及其製造方法，特別係關於一種可以降低閘極-汲極電容(Cgd)和抑制閘極漏電流的半導體裝置及其製造方法。

半導體積體電路(IC)工業已歷經快速發展的階段。積體電路材料及設計在技術上的進步已生產出許多代的積體電路。每一代的積體電路比前代的積體電路具有更小且更複雜的電路。

分裂式閘極溝槽金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)元件中，可藉由應用遮罩閘極溝槽(shield gate trench；SGT)的結構降低閘極-汲極電容(Cgd)，以提升元件的切換速度。遮罩閘極溝槽中的遮罩多晶矽與源極電性連接，使溝槽閘極多晶矽與汲極電性絕緣。閘極多晶矽與遮罩多晶矽(shield polysilicon)則透過位於其間的多晶矽層間氧化物(inter-poly oxide；IPO)而相互電性絕緣。

然而，隨著元件尺寸的不斷微縮，在分裂式閘極溝槽金氧半場效電晶體元件的製程中，使用回填氧化物當作多晶矽層間氧化物(IPO)以絕緣閘極多晶矽和遮罩多晶矽的技 術，由於受限於回填氧化物時溝槽的深寬比(aspect ratio)，使得掌控多晶矽層間氧化物的厚度及品質的能力受限，導致元件產生閘極源極漏電流(gate to source leakage current)偏高的問題。此外，遮罩閘極溝槽(SGT)結構降低閘極-汲極電容(Cgd)的能力也受到限制。

因此，在此技術領域中，需要一種改良的分裂式閘極溝槽金氧半場效電晶體元件及其製造方法。

本揭露之一實施例提供一種半導體裝置的製造方法。上述方法包括：提供一基板；形成複數個溝槽於基板中；形成一隔離氧化物層於溝槽中及基板上方；沉積一遮罩多晶矽(shield polysilicon)於溝槽中及基板上的隔離氧化物層上；進行一第一蝕刻製程以移除遮罩多晶矽的一第一部份，並暴露出溝槽中的隔離氧化層的一部分表面；進行一第一移除製程以移除隔離氧化物層的一第一部分；進行一第二蝕刻製程以移除遮罩多晶矽的一第二部份，並暴露出溝槽中的隔離氧化層的另一部分表面；進行一第二移除製程以移除隔離氧化物層的一第二部份；以及形成一多晶矽層間氧化層(inter-poly oxide layer)於剩餘的遮罩多晶矽和剩餘的隔離氧化物層上。其中，多晶矽層間氧化層具有一凹形頂表面。

本揭露之另一實施例提供一種半導體裝置。上述半導體裝置包括：一基板，包括複數個溝槽；一隔離氧化層，位於溝槽中；一遮罩多晶矽，位於溝槽中且被隔離氧化層圍繞；以及一多晶矽層間氧化層，位於隔離氧化層和遮罩多晶矽 上。其中，多晶矽層間氧化層具有一凹形頂表面。

為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

10‧‧‧裝置

100‧‧‧基板

102‧‧‧溝槽

104、104’‧‧‧隔離氧化層

104”‧‧‧剩餘的隔離氧化層

104a、104b‧‧‧表面部分

104S-1‧‧‧第一頂表面部分

104S-2‧‧‧第二頂表面部分

106、106’‧‧‧遮罩多晶矽

106”‧‧‧剩餘的遮罩多晶矽

106’S、106”S‧‧‧側壁

108‧‧‧多晶矽層間氧化物

108’‧‧‧多晶矽層間氧化層

106S、108S‧‧‧頂表面

110‧‧‧閘極氧化層

112‧‧‧閘極多晶矽

D1、D2‧‧‧深度

H‧‧‧高度差

P1、P2‧‧‧輪廓

T1、T2、T3‧‧‧厚度

W1、W2‧‧‧凹陷部分

第1~10圖為根據本揭露一些實施例顯示於半導體裝置之製程中各階段之剖面示意圖。

本揭露說明書提供不同的實施例來說明本揭露不同實施方式的技術特徵。本揭露中特定的元件及配置係為了簡化，但本揭露並不以這些實施例為限。舉例而言，於第二元件上形成第一元件的描述可包括第一元件與第二元件直接接觸的實施例，亦包括具有額外的元件形成在第一元件與第二元件之間、使得第一元件與第二元件並未直接接觸的實施例。此外，為簡明起見，本揭露在不同例子中以重複的元件符號及/或字母表示，但不代表所述各實施例及/或結構間具有特定的關係。要強調的是，根據工業上的標準作業，各個元件未必依照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個元件的尺寸。

除非內文清楚地指明，此處所使用的單數形式“一”和“該”也包括複數形式。可進一步瞭解的是，當說明書中使用“包括”等用語，是為了指出所述特徵、步驟、操作、元件、及/或構件的存在，但不排除額外一或多個其他特徵、 步驟、操作、元件、構件及/或上述組合的存在。

全文說明書中所指的“一種實施例”或“一實施例”意味著在實施例中描述到的特定特徵、結構、或特色至少包含在一實施例中。因此，全文說明書不同地方所出現的片語“在一種實施例中”或“在一實施例中”所指不一定為相同的實施例。此外，特定的特徵、結構、或特色可在一或多個的實施例中透過任何合適的方法結合。

以下描述本揭露的一些實施例。第1~10圖為根據本揭露一些實施例顯示於半導體裝置10之製程中各階段之剖面示意圖。可在第1~10圖所述的階段之前、期間、及/或之後提供額外的操作。在不同的實施例中，可移動、刪除或置換前述的一些操作。可加入額外的特徵到半導體裝置。在不同的實施例中，可移動、刪除或置換以下所述的一些特徵。

本揭露實施例係提供一種半導體裝置及其製造方法。在本揭露一些實施例中，上述半導體裝置為一分裂式閘極溝槽金氧半場效電晶體(MOSFET)元件。本揭露針對製程進行改良，對遮罩多晶矽(shield polysilicon)進行兩階段的蝕刻製程並對隔離氧化物層進行兩階段的移除製程，以減緩過去製程中在溝槽側壁和遮罩多晶矽側壁之間所產生的隔離氧化物之凹陷程度，使得後續製程所填入的多晶矽層間氧化物(inter-poly oxide)不產生(或大致上不產生)孔隙(void)，進而提升對多晶矽層間氧化層的厚度和品質的控制能力，達到抑制閘極漏電流的目的。

本揭露之一實施例提供一種半導體裝置的製造方 法。如第1圖所示，根據一些實施例，提供一基板100。在一些實施例中，基板100可為塊狀半導體基板，像是一半導體晶圓。例如，基板100為一矽晶圓。基板100可包括矽或其他元素半導體材料，像是鍺。在一些實施例中，基板100可包括一藍寶石基板、一矽基板、或一碳化矽基板。在一些實施例中，基板100可包括半導體材料、絕緣體材料、導體材料、或前述組合所組成之一層或多層結構。例如，基板100可由選自於Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs、和InP所組成的群組中的至少一種半導體材料形成。在另一實施例中，基板100也可包括一絕緣層上矽(silicon on insulator；SOI)。可利用氧植入隔離(SIMOX)製程、晶圓接合製程、其他可應用的方式、或前述之組合形成SOI基板。在另一實施例中，基板100也可由多層材料組成，例如：Si/SiGe、Si/SiC。在另一實施例中，基板100可包括絕緣體材料，例如：有機絕緣體、無機絕緣體、或前述組合形成之一層或多層結構。在另一實施例中，基板100也可包括導體材料，例如：多晶矽、金屬、合金、或前述組合形成之一層或多層結構。

如第1圖所示，根據一些實施例，形成複數個溝槽(或凹槽)102於基板100中。在一些實施例中，溝槽102可利用例如一個或多個微影和蝕刻製程來形成。應理解的是，第1圖所示之溝槽102尺寸、形狀、及位置僅為例示，而非用以限制本揭露。

接著，如第2圖所示，根據一些實施例，形成一隔離氧化物層104於溝槽102中及基板100上。在一些實施例中， 可利用例如熱氧化法、或其他合適的沉積製程，順應性地形成隔離氧化物層104於溝槽102的側壁和底部上以及基板100的頂表面上。可根據半導體裝置的元件尺寸及設計需要而調整隔離氧化物層104的厚度T1。在一些實施例中，隔離氧化物層104於溝槽102的側壁和底部上以及基板100的頂表面上的厚度T1可例如為70nm至150nm。

如第2圖所示，根據一些實施例，沉積一遮罩多晶矽106於溝槽102中及基板100上的隔離氧化物層104上。在一些實施例中，可利用例如化學氣相沉積(chemical vapor deposition；CVD)、或其他合適的多晶矽沉積技術，將遮罩多晶矽106填充於溝槽102中並沉積於基板100上的隔離氧化物層104上。在一些實施例中，遮罩多晶矽106可由未摻雜的多晶矽或是經原位摻雜的多晶矽所形成。

如第3圖所示，根據一些實施例，進行一第一蝕刻製程以移除遮罩多晶矽106的第一部份，並暴露出溝槽102中的隔離氧化層104的一部分表面104a。在一些實施例中，第一蝕刻製程可包括例如回蝕刻製程。在一些實施例中，藉由移除遮罩多晶矽106的第一部份，可使遮罩多晶矽106凹陷至溝槽102中，直到達到所需要的深度。例如，如第3圖所示，在一實施例中，遮罩多晶矽106’的頂表面可低於基板100的頂表面。表面104a是形成於溝槽102的側壁上之隔離氧化層104的一部分表面，經由移除遮罩多晶矽106的第一部分而被暴露出來。在一些實施例中，經移除第一部份後的遮罩多晶矽106’在溝槽102中具有一深度D1，如第3圖所示。應注意的是，在一些實施 例中，遮罩多晶矽106’的深度D1並非最終半導體裝置中的遮罩多晶矽所需要的深度。在一些實施例中，遮罩多晶矽106’的深度D1大於最終半導體裝置中的遮罩多晶矽所需要的深度。

在一些實施例中，可在進行上述第一蝕刻製程以移除遮罩多晶矽106的第一部份之前，先對遮罩多晶矽106進行一化學平坦化製程像是化學機械平坦化研磨(CMP)製程，直到曝露出隔離氧化物層104。或者，在一些實施例中，可省略上述化學機械平坦化研磨(CMP)製程的步驟，直接進行上述第一蝕刻製程，以使遮罩多晶矽106凹陷至溝槽102中，直到達到所需要的深度。

如第4圖所示，根據一些實施例，進行一第一移除製程以移除隔離氧化物層104的第一部分。在一些實施例中，第一移除製程可包括例如濕蝕刻製程、氧化蝕刻製程、或其他合適的製程。在一些實施例中，在第一移除製程之後，經移除第一部分的隔離氧化物層104’之暴露於溝槽102的部分(對應於第3圖具有表面104a的部分)具有較薄的厚度T2，如第4圖所示。在一些實施例中，在第一移除製程之後，位於基板100上的隔離氧化物層104’也具有較薄的厚度T2。在一些實施例中，厚度T2小於厚度T1。在一些實施例中，在第一移除製程之後，經移除第一部分的隔離氧化物層104’在鄰近於遮罩多晶矽106’的部分形成一凹陷部分W1，並曝露出遮罩多晶矽106’的一部分側壁106’S。如第4圖所示，在一些實施例中，所述凹陷部分W1在遮罩多晶矽106’的側壁與具有厚度T2的隔離氧化物層104’之間延伸。

雖然第4圖中所繪製之凹陷部分W1具有一平坦的上表面，然而，可理解的是，第4圖中所繪製之圖式僅為示例，在一些實施例中，隔離氧化物層104’的凹陷部分W1的上表面可具有一個凹形弧度。

如第5圖所示，根據一些實施例，進行一第二蝕刻製程以移除遮罩多晶矽106的第二部份，並暴露出溝槽102中的隔離氧化層104的另一部分表面104b。在一些實施例中，第一蝕刻製程可包括例如回蝕刻製程。在一些實施例中，藉由移除遮罩多晶矽106的第二部份，可使遮罩多晶矽106進一步凹陷至溝槽102中，直到達到所需要的深度。例如，如第5圖所示，在一實施例中，遮罩多晶矽106”的頂表面可低於隔離氧化物層104’的凹陷部分W1的上表面。表面104b是形成於溝槽102的側壁上之隔離氧化層104的另一部分表面，經由移除遮罩多晶矽106的第二部分而被暴露出來。在一些實施例中，經移除第二部份後的遮罩多晶矽106”在溝槽102中具有一深度D2，如第5圖所示。應注意的是，在一些實施例中，遮罩多晶矽106”的深度D2即為最終半導體裝置中的遮罩多晶矽所需要的深度。在一些實施例中，深度D2小於深度D1。

如第5圖所示，由於隔離氧化層104經第二蝕刻製程而暴露於溝槽102中的部分(即具有表面104b的部分)在第一移除製程期間受到遮罩多晶矽106’的保護而未被移除，因此，在第二蝕刻製程之後，隔離氧化層104”具有表面104b的部分仍然具有與厚度T1相同的厚度。也就是說，由於本揭露實施例對遮罩氧化物106進行兩階段的蝕刻製程(第一蝕刻製程及第二 蝕刻製程)，在對隔離氧化物104進行第一移除製程的期間，一部份的隔離氧化層104可受到第一蝕刻製程後具有深度D1的遮罩氧化物106’的保護，所以保留了原本的厚度T1。因此，在第二蝕刻製程之後，曝露於溝槽102中的隔離氧化層104’具有不同的厚度(T1和T2)，並以這樣的狀態(如第5圖所示)接著進行後續的第二移除製程。

如第6圖所示，根據一些實施例，進行一第二移除製程以移除隔離氧化物層104的第二部份。在一些實施例中，第二移除製程可包括例如濕蝕刻製程、氧化蝕刻製程、或其他合適的製程。在一些實施例中，第二移除製程可與第一移除製程相同。在一些實施例中，第二移除製程可與第一移除製程不同。可根據半導體裝置的元件尺寸、兩階段的蝕刻製程中遮罩多晶矽的深度等製程條件的不同，選擇所使用的第一移除製程及第二移除製程並調整第一移除製程及第二移除製程的製程條件。應注意的是，可藉由控制第一移除製程及第二移除製程的條件而決定隔離氧化物層最終的頂表面輪廓，進而影響最終半導體裝置10中多晶矽層間氧化層108’的頂表面輪廓。

如第6圖所示，在一些實施例中，在第二移除製程之後，經移除第二部分的隔離氧化物層104”(在本文中有時也稱為剩餘的隔離氧化物層104”)之暴露於溝槽102的部分(大致對應於第3圖具有表面104a的部分)具有更薄的厚度T3。在一些實施例中，在第二移除製程之後，位於基板100上之剩餘的隔離氧化物層104”也具有更薄的厚度T3。在一些實施例中，厚度T3小於厚度T2。在另一些實施例中，在第二移除製程之後，隔 離氧化物層104’在大致對應於第3圖具有表面104a的部分也可完全地被移除，且位於基板100上之隔離氧化物層104’也可完全地被移除。

如第6圖所示，在一些實施例中，在第二移除製程之後，經移除第二部分的隔離氧化物層104”在鄰近遮罩多晶矽106”的區域進一步形成另一凹陷部分W2，並曝露出遮罩多晶矽106”的一部分側壁106”S。如第6圖所示，在一些實施例中，所述凹陷部分W2在遮罩多晶矽106”的側壁與具有厚度T3的隔離氧化物層104”之間延伸。

應注意的是，在第二移除製程期間，由於第5圖中所述受到保護的隔離氧化層104”(具有表面104b的部分)仍然具有與厚度T1相同的厚度，因此，第二移除製程對於此部分的隔離氧化層104”所造成的凹陷程度會較為減緩。如第6圖所示，在一些實施例中，在進行第二移除製程以移除隔離氧化物層104的第二部份之後，剩餘的隔離氧化層104”的頂表面大抵上從遮罩多晶矽106的側壁向溝槽102的側壁方向平緩地往上延伸。在一些實施例中，在第二移除製程之後所形成的凹陷部分W2具有不平滑(或不連續)的頂表面。

如第6圖所示，在一些實施例中，在第二移除製程之後所形成的凹陷部分W2的頂表面104S可由第一頂表面部分104S-1和第二頂表面部分104S-2所組成。雖然第6圖中所繪製之凹陷部分W2的第一頂表面部分104S-1和第二頂表面部分104S-2為平坦的表面，然而，可理解的是，第6圖中所繪製之圖式僅為示例，在一些實施例中，隔離氧化物層104”的凹陷部 分W2的第一頂表面部分104S-1和第二頂表面部分104S-2可分別具有一個凹形弧度。

更明確地說，如第6圖所示，在一些實施例中，在進行第二移除製程以移除隔離氧化物層104的第二部份之後，剩餘的隔離氧化層104”與遮罩多晶矽106”的側壁相鄰的第一頂表面部分104S-1具有一第一曲率，而剩餘的隔離氧化層104”與溝槽102的側壁相鄰的第二頂表面部分104S-2具有一第二曲率。在一些實施例中，第一曲率與第二曲率不同。在一些實施例中，第一曲率大於第二曲率。在一些實施例中，第一曲率可例如為0.06至0.1nm^-1。在一些實施例中，第二曲率可例如為0.02至0.025nm^-1。

如第6圖所示，在一些實施例中，在進行第二移除製程以移除隔離氧化物層104的第二部份之後，剩餘的隔離氧化層104”鄰接於遮罩多晶矽106”的第一頂表面部分104S-1的最低點與剩餘的遮罩多晶矽106”的頂表面106S的高度差H可小於如第2圖所示隔離氧化層104於基板100上方的厚度T1。

值得一提的是，這樣較小的高度差是來自於本揭露針對製程進行改良的結果。過去為了去除位於溝槽側壁上和基板上的隔離氧化層，以往的製程通常會對隔離氧化物層進行過蝕刻，因而導致隔離氧化層在遮罩多晶矽的側壁和溝槽的側壁之間形成明顯的凹陷，使隔離氧化層與遮罩多晶矽的頂表面之間產生明顯的高度差。然而，由於本揭露實施例對遮罩多晶矽進行兩階段的蝕刻製程並對隔離氧化物層進行兩階段的移除製程，隔離氧化物在遮罩多晶矽的側壁和溝槽的側壁之間所 產生的凹陷程度得以減緩，同時也降低隔離氧化層與遮罩多晶矽的頂表面之間的高度差。這樣的結果使得在後續製程填充至溝槽102中的多晶矽層間氧化物不產生(或大致上不產生)孔隙(void)。由於多晶矽層間氧化物可被良好地沉積，因此可更好地控制多晶矽層間氧化物層的形成，改良最終半導體裝置的性能。

如第6圖所示，在一些實施例中，在進行一第二移除製程以移除隔離氧化物層104的第二部份之後，剩餘的隔離氧化層104”的第一頂表面部分104S-1和第二頂表面部分104S-2及遮罩多晶矽106”的頂表面106S構成輪廓P1。在一些實施例中，輪廓P1大致上可視為一凹形曲線。

如第7圖所示，根據一些實施例，沉積一多晶矽層間氧化物108於溝槽102中及基板100上方。在一些實施例中，可利用例如高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDPCVD)、或其他合適的沉積製程沉積多晶矽層間氧化物108。如上所述，在一些實施例中，多晶矽層間氧化物108可完全地覆蓋隔離氧化層104和遮罩多晶矽106，而不產生(或大致上不產生)孔隙(void)。這樣的結果有利於提升對於多晶矽層間氧化物層的厚度和品質的控制，改良最終半導體裝置的性能，例如，降低閘極-汲極電容(Cgd)和抑制閘極至源極漏電流(gate to source leakage current)。

如第8圖所示，根據一些實施例，進行一第三蝕刻製程以移除多晶矽層間氧化物108的一部份，並曝露出溝槽102的側壁的一部份。在一些實施例中，第三蝕刻製程可包括例如 乾蝕刻製程、濕蝕刻製程、回蝕刻製程、其他合適的蝕刻製程、或前述之組合。如第8圖所示，在一些實施例中，可利用例如回蝕刻製程將多晶矽層間氧化物108蝕刻至目標深度，形成一多晶矽層間氧化層108’於剩餘的遮罩多晶矽106”和剩餘的隔離氧化物層104”上。例如，如第8圖所示，在一實施例中，多晶矽層間氧化層108’的頂表面108S可低於基板100的頂表面。在一些實施例中，在第三蝕刻製程之後，可一起將位於溝槽102側壁上和基板100上剩餘的隔離氧化物層104”完全去除。在一些實施例中，多晶矽層間氧化層108’可用於使遮罩多晶矽106”與後續形成於上方的閘極多晶矽電性絕緣。在一些實施例中，多晶矽層間氧化層108’的平均厚度可例如為90nm到170nm。

根據一些實施例，第8圖顯示在第6圖所述之第二移除製程之後，隔離氧化物層104’之暴露於溝槽102的部分(大致對應於第3圖具有表面104a的部分)及位於基板100上之隔離氧化物層104’完全地被移除的半導體裝置剖面示意圖。另一些實施例中，如第8圖也顯示在第6圖所述之第二移除製程之後，剩餘的隔離氧化物層104”之暴露於溝槽102的部分(大致對應於第3圖具有表面104a的部分)具有更薄的厚度T3的半導體裝置剖面示意圖(如虛線所示)。然而，為達簡潔的目的，於下文及關於第9、10圖的描述中省略虛線部分。

應注意的是，如第8圖所示，根據一些實施例，多晶矽層間氧化層108’的頂表面為一凹形頂表面108S。凹形頂表面108S具有一輪廓P2。在一些實施例中，輪廓P2可被視為具有一凹形曲線，且在接近溝槽102側壁的部分呈現向上彎曲的弧 度。如第8圖所示，在一些實施例中，多晶矽層間氧化層108’的凹形頂表面108S的輪廓P2與剩餘的隔離氧化層104”的第一頂表面部分104S-1、第二頂表面部分104S-2、和剩餘的遮罩多晶矽106”的頂表面106S所構成的輪廓P1大致相同。也就是說，在一些實施例中，輪廓P2和輪廓P1大致相同，且可視為具有大致相同的凹形曲線。

在一些實施例中，多晶矽層間氧化層108’的凹形頂表面108S與溝槽102的側壁之間的角度可例如為110°到120°。在一些實施例中，多晶矽層間氧化層108’的凹形頂表面108S的曲率可例如為0.045到0.055nm^-1。在一些實施例中，所述凹形頂表面108S的曲率即為輪廓P2的曲率。在一些實施例中，輪廓P2的曲率大致等於輪廓P1的曲率。在一些實施例中，多晶矽層間氧化層108’的凹形頂表面108S與溝槽102的側壁之間的角度越大、或多晶矽層間氧化層108’的凹形頂表面108S的曲率越大，最終半導體裝置的閘極-汲極電容(Cgd)下降程度越大。

根據一實施例，本揭露實施例所提供之半導體裝置10的多晶矽層間氧化層108’的凹形頂表面108S與溝槽102的側壁之間的角度為120°、多晶矽層間氧化層108’的凹形頂表面108S的曲率(即輪廓P2的曲率)為120°的情況下，半導體裝置10的閘極-汲極電容(Cgd)為2.5E-9至3E-9庫倫。

值得一提的是，由於多晶矽層間氧化層108’的凹形頂表面108S在接近溝槽102側壁的部分呈現向上彎曲的弧度，相當於增加了氧化層(例如，多晶矽層間氧化層108’及剩餘的隔離氧化層104”)在後續形成之閘極多晶矽和汲極之間的厚度， 因此，可降低最終半導體裝置的閘極-汲極電容(Cgd)。

在一些實施例中，剩餘的隔離氧化層104”從鄰接於溝槽102的第二頂表面部分104S-2之最高點至鄰接於遮罩多晶矽106”的第一頂表面部分104S-1之最低點的高度差可例如為30nm到40nm。在一些實施例中，多晶矽層間氧化層108’的凹形頂表面108S的最高點至凹形頂表面108S的最低點的高度差可例如為32nm到38nm。

如第9圖所示，根據一些實施例，形成一閘極氧化層110於多晶矽層間氧化層108’上。在一些實施例中，可利用例如利用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、熱氧化製程、物理氣相沉積(PVD)製程、微影圖案化製程、蝕刻製程、其他可應用的製程、或前述之組合形成閘極氧化層110。在一些實施例中，閘極氧化層110可由氧化矽、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的高介電常數(high-k)介電材料、或前述之組合所形成。

如第10圖所示，根據一些實施例，形成一閘極多晶矽112於閘極氧化層110上。在一些實施例中，可利用例如化學氣相沉積(CVD)、或其他合適的多晶矽沉積技術形成閘極多晶矽112。至此，完成本揭露實施例所提供的半導體裝置10。

接著，可依照本技術領域具有通常知識者所熟知的技術進行後續步驟，例如，可利用像是化學氣相沉積(CVD)、或其他合適的沉積製程形成硼磷矽酸鹽玻璃(BPSG)、磷矽酸鹽玻璃(PSG)、或硼矽酸鹽玻璃(BSG)等絕緣層於半導體裝置10 上方，以及形成金屬層等製程步驟。為達簡潔之目的，故不在此贅述。

本揭露之另一實施例提供一種由上述之半導體製造方法所形成的半導體裝置。如第10圖所示，半導體裝置10包括具有複數個溝槽102的一基板100，以及隔離氧化層104”位於溝槽102中。基板100的材料可參照前述相關段落，不在此重複敘述。在一些實施例中，隔離氧化層104”可順應性地形成於溝槽102的側壁和底部上以及基板100的頂表面上。

在一些實施例中，半導體裝置10還包括遮罩多晶矽106”。在一些實施例中，遮罩多晶矽106”可由未摻雜的多晶矽或是經原位摻雜的多晶矽所形成。在一些實施例中，遮罩多晶矽106”位於溝槽102中且部分地被隔離氧化層104”圍繞。

在一些實施例中，隔離氧化層104”的一頂表面從遮罩多晶矽106”的側壁106”S向溝槽102的側壁方向往上延伸。在一些實施例中，隔離氧化層104”的一頂表面具有兩個不同的曲率。在一些實施例中，隔離氧化層104”與遮罩多晶矽106”的側壁106”S相鄰的第一頂表面部分104S-1具有第一曲率，隔離氧化層104”與溝槽102的側壁相鄰的第二頂表面部分104S-2具有第二曲率。在一些實施例中，第一曲率大於第二曲率。在一些實施例中，隔離氧化層104”具有不平滑(或不連續)的頂表面。

在一些實施例中，隔離氧化層104”鄰接於遮罩多晶矽106”的第一頂表面部分104S-1與遮罩多晶矽106”的一頂表面106S的高度差小於50nm。這樣的結果使得在後續製程填充 至溝槽102中的多晶矽層間氧化物不產生(或大致上不產生)孔隙(void)。由於多晶矽層間氧化物可被良好地沉積，因此可更好地控制多晶矽層間氧化物層的形成，改良最終半導體裝置的性能，例如，降低閘極-汲極電容(Cgd)和抑制閘極至源極漏電流。

在一些實施例中，隔離氧化層104”從鄰接於溝槽102的第二頂表面部分104S-2之最高點至鄰接於遮罩多晶矽106”的第一頂表面部分104S-1之最低點的高度差可例如為30nm到40nm。

在一些實施例中，半導體裝置10還包括多晶矽層間氧化層108’。在一些實施例中，多晶矽層間氧化層108’可例如為高密度電漿化學氣相沉積(HDPCVD)氧化物。多晶矽層間氧化層108’位於隔離氧化層104”和遮罩多晶矽106”上。在一些實施例中，多晶矽層間氧化層108’完全地覆蓋隔離氧化層104”和遮罩多晶矽106”，而不具有(或大致上不具有)孔隙(void)。多晶矽層間氧化層108’具有一凹形頂表面108S。

在一些實施例中，多晶矽層間氧化層108’的凹形頂表面108S的輪廓與隔離氧化層104”的頂表面(第一頂表面部分104S-1及第二頂表面部分104S-2)和遮罩多晶矽106”的一頂表面106S所構成的輪廓P1大致相同。

應注意的是，由於多晶矽層間氧化層108’的凹形頂表面108S在接近溝槽102側壁的部分呈現向上彎曲的弧度，相當於增加了氧化層(例如，多晶矽層間氧化層108’及剩餘的隔離氧化層104”)在後續形成之閘極多晶矽和汲極之間的厚度，因 此，可降低最終半導體裝置的閘極-汲極電容(Cgd)。在一些實施例中，多晶矽層間氧化層108’的平均厚度可例如為90nm到170nm。

在一些實施例中，多晶矽層間氧化層108’的凹形頂表面108S與溝槽102的側壁之間的角度可例如為110°到120°。在一些實施例中，多晶矽層間氧化層108’的凹形頂表面108S的曲率可例如為0.045到0.055nm^-1。在一些實施例中，多晶矽層間氧化層108’的凹形頂表面108S與溝槽102的側壁之間的角度越大、或多晶矽層間氧化層108’的凹形頂表面108S的曲率越大，最終半導體裝置的閘極-汲極電容(Cgd)下降程度越大。

在一些實施例中，半導體裝置10更包括一閘極氧化層110位於多晶矽層間氧化層108’上，以及一閘極多晶矽112位於閘極氧化層110上。閘極氧化層110和閘極多晶矽112的材料可參照前述相關段落，故不在此重複敘述。可理解的是，半導體裝置10還可包括其他未顯示於圖式中的元件，例如，位於半導體裝置10上方的硼磷矽酸鹽玻璃(BPSG)、磷矽酸鹽玻璃(PSG)、或硼矽酸鹽玻璃(BSG)等絕緣層、以及金屬層等結構。由於上述結構為本技術領域具有通常知識者所熟知，為達簡潔之目的，故不在此贅述。

本揭露實施例所提供之半導體裝置製造方法藉由對遮罩氧化物進行兩階段的蝕刻製程並對隔離氧化物層進行兩階段的移除製程，以減緩過去製程中在溝槽側壁和遮罩氧化物側壁之間所產生的隔離氧化物之凹陷程度，使得後續製程所填入的層間多晶矽氧化物可良好地沉積在遮罩多晶矽和隔離 氧化層上而不產生孔隙(void)。

根據本揭露實施例所提供之半導體裝置製造方法所得到的半導體裝置具有以下優點。本揭露實施例所提供之半導體裝置相較於過去製程所提供的半導體裝置，隔離氧化層在溝槽側壁和遮罩多晶矽側壁之間所產生的凹陷程度獲得減緩，且後續製程中填入的多晶矽層間氧化層(IPO)不具有孔隙(void)。因此，本揭露實施例之半導體裝置的多晶矽層間氧化層(IPO)可在閘極多晶矽和遮罩多晶矽之間提供良好的電性絕緣效果。並且，由於不具有孔隙，多晶矽層間氧化層(IPO)可提供良好的抑制閘極至源極漏電流的隔離效果，進而提高半導體裝置的性能。

此外，由於對遮罩氧化物進行兩階段的蝕刻製程並對隔離氧化物層進行兩階段的移除製程，本揭露實施例所提供半導體裝置的隔離氧化層在溝槽側壁和遮罩多晶矽側壁之間的凹陷部位具有改良的輪廓。又，由於本揭露實施例所提供半導體裝置的多晶矽層間氧化層(IPO)與上述隔離氧化層凹陷部位的輪廓大致相同，因此，本揭露實施例所提供半導體裝置的多晶矽層間氧化層(IPO)具有一個凹形頂表面。多晶矽層間氧化層(IPO)的凹形頂表面在接近溝槽側壁的部分呈現向上彎曲的弧度，相當於增加了氧化層在閘極多晶矽和汲極之間的厚度，因此可降低半導體裝置的閘極-汲極電容(Cgd)。

本雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。

Claims (18)

1. 一種半導體裝置的製造方法，包括：提供一基板；形成複數個溝槽於該基板中；形成一隔離氧化物層於該些溝槽中及該基板上；沉積一遮罩多晶矽(shield polysilicon)於該些溝槽中及該基板上的該隔離氧化物層上；進行一第一蝕刻製程以移除該遮罩多晶矽的一第一部份，並暴露出該些溝槽中的該隔離氧化層的一部分表面；進行一第一移除製程以移除該隔離氧化物層的一第一部分；進行一第二蝕刻製程以移除該遮罩多晶矽的一第二部份，並暴露出該些溝槽中的該隔離氧化層的另一部分表面；進行一第二移除製程以移除該隔離氧化物層的一第二部份；以及形成一多晶矽層間氧化層(inter-poly oxide layer)於剩餘的該遮罩多晶矽和剩餘的該隔離氧化物層上；其中該多晶矽層間氧化層具有一凹形頂表面。
2. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：形成一閘極氧化層於該多晶矽層間氧化層上；以及形成一閘極多晶矽於該閘極氧化層上。
3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中形成該多晶矽層間氧化層於剩餘的該遮罩多晶矽和剩餘的該隔離氧化物層上包括： 沉積一多晶矽層間氧化物於該些溝槽中及該基板上方；進行一第三蝕刻製程以移除該多晶矽層間氧化物的一部份，並曝露出該些溝槽的側壁的一部份。
4. 如申請專利範圍第3項所述之半導體裝置的製造方法，其中該多晶矽層間氧化物完全地覆蓋該隔離氧化層和該遮罩多晶矽。
5. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：在進行該第一蝕刻製程以移除該遮罩多晶矽的該第一部份之前，對該遮罩多晶矽進行一化學機械平坦化研磨(CMP)製程直到曝露出該隔離氧化物層。
6. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在進行該第二移除製程以移除該隔離氧化物層的該第二部份之後，剩餘的該隔離氧化層的一頂表面從該遮罩多晶矽的側壁向該溝槽的側壁方向往上延伸。
7. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在進行該第二移除製程以移除該隔離氧化物層的該第二部份之後，剩餘的該隔離氧化層與該遮罩多晶矽的側壁相鄰的第一頂表面部分具有一第一曲率，剩餘的該隔離氧化層與該溝槽的側壁相鄰的第二頂表面部分具有一第二曲率，其中該第一曲率大於該第二曲率。
8. 如申請專利範圍第1~7項中任一項所述之半導體裝置的製造方法，其中該多晶矽層間氧化層的該凹形頂表面的輪廓與剩餘的該隔離氧化層的頂表面和剩餘的該遮罩多晶矽的頂表 面所構成的輪廓大致相同。
9. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中，剩餘的該隔離氧化層鄰接於該遮罩多晶矽的一第一頂表面部分的最低點與剩餘的該遮罩多晶矽的一頂表面的高度差小於該隔離氧化層於該基板上的一厚度。
10. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該多晶矽層間氧化層的該凹形頂表面與該溝槽的側壁之間的角度為110°到120°及/或該多晶矽層間氧化層的該凹形頂表面的曲率為0.045到0.055nm^-1。
11. 一種半導體裝置，包括：一基板，包括複數個溝槽；一隔離氧化層，位於該些溝槽中；一遮罩多晶矽(shield polysilicon)，位於該些溝槽中且部分地被該隔離氧化層圍繞；其中該隔離氧化層與該遮罩多晶矽的側壁相鄰的一第一頂表面部分具有一第一曲率，該隔離氧化層與該溝槽的側壁相鄰的一第二頂表面部分具有一第二曲率，其中該第一曲率大於該第二曲率；以及一多晶矽層間氧化層(inter poly oxide layer)，位於該隔離氧化層和該遮罩多晶矽上；其中該多晶矽層間氧化層具有一凹形頂表面。
12. 如申請專利範圍第11項所述之半導體裝置，更包括：一閘極氧化層，位於該多晶矽層間氧化層上；以及一閘極多晶矽，位於該閘極氧化層上。
13. 如申請專利範圍第11項所述之半導體裝置，其中該多晶矽層間氧化層完全地覆蓋該隔離氧化層和該遮罩多晶矽。
14. 如申請專利範圍第11項所述之半導體裝置，其中該隔離氧化層的一頂表面從該遮罩多晶矽的側壁向該溝槽的側壁方向往上延伸。
15. 如申請專利範圍第11~14項中任一項所述之半導體裝置，其中該多晶矽層間氧化層的該凹形頂表面的輪廓與該隔離氧化層的頂表面和該遮罩多晶矽的頂表面所構成的輪廓大致相同。
16. 如申請專利範圍第11項所述之半導體裝置，其中該隔離氧化層鄰接於該遮罩多晶矽的一第一頂表面部分與該遮罩多晶矽的一頂表面的高度差小於50nm。
17. 如申請專利範圍第11項所述之半導體裝置，其中該隔離氧化層從鄰接於該溝槽的一第二頂表面部分之最高點至鄰接於該遮罩多晶矽的第一頂表面部分之最低點的高度差為30nm到40nm及/或該多晶矽層間氧化層的平均厚度為90nm到170nm。
18. 如申請專利範圍第11項所述之半導體裝置，該多晶矽層間氧化層的該凹形頂表面與該溝槽的側壁之間的角度為110°到120°及/或該多晶矽層間氧化層的該凹形頂表面的曲率為0.045到0.055nm^-1。