TW201640621A - 非揮發性記憶體單元及其製作方法 - Google Patents

Abstract

本發明揭露一種非揮發性記憶體單元及其製作方法，非揮發性記憶體單元包括一基板、一選擇閘極、一抹除閘極、一浮動閘極、一耦合閘極以及一個或一個以上的介電層。基板包括一第一摻雜區及至少一第二摻雜區，且選擇閘極設置於基板上，並位於第一摻雜區與第二摻雜區之間。抹除閘極位於第一摻雜區上方，而浮動閘極則位於選擇閘極以及抹除閘極之間。耦合閘極位於抹除閘極、浮動閘極及/或部份選擇閘極的投影上方，而介電層用以作為絕緣層，位於相鄰之選擇閘極、抹除閘極、浮動閘極、耦合閘極或第一摻雜區之間。

Description

非揮發性記憶體單元及其製作方法

本發明提出一種非揮發性記憶體及其製作方法，其中非揮發記憶體單元包含選擇閘極、抹除閘極、浮動閘極以及耦合閘極。

一般來說，非揮發性記憶體多採用三層導體結構來形成分裂式閘極結構。通常以第一導體層形成選擇閘極(Select gate)，第二導體層形成浮動閘極(Floating gate)，第三多導體層形成耦合閘極(Coupling gate)，其中耦合閘極又稱為控制閘極(Coupling gate)。

在三導體層結構中，浮動閘極以及源極接面的頂部通常完全被耦合閘極所覆蓋。因此，在進行抹除操作並同時使用相對高的電壓對耦合閘極以及源極接面進行充電時，會產生很高的帶間漏電流(Band-to-band leakage current)。為了降低帶間漏電流，通常會藉由源極接面工程(Source junction Engineering)或是在浮動閘極下方增加設置介電層來降低浮動閘極下方的垂直電場。

上述方式雖然可以降低帶間漏電流，但同時也會使得記憶體單元的尺寸變大，並且會對記憶體單元的性能表現，例如寫入、讀取或抹 除，造成不利的影響。

本發明之一目的，在於提供一種非揮發性記憶體單元，包含一選擇閘極、一抹除閘極、一浮動閘極、一耦合閘極以及一個或一個以上的介電層。抹除閘極位於耦合閘極以及第一摻雜區之間，進行抹除操作時，電子可以從浮動閘極穿隧到抹除閘極以完成抹除操作，並且可以降低耦合閘極與第一摻雜區之間的帶間漏電流。

本發明之又一目的，在於提供一種非揮發性記憶體的製作方法，分別沉積並圖案化四個導體層，以形成選擇閘極、抹除閘極、浮動閘極以及耦合閘極。其中抹除閘極位於耦合閘極以及第一摻雜區之間，進行抹除操作時，電子可以從浮動閘極穿隧到抹除閘極以完成抹除操作，並且可以降低耦合閘極與第一摻雜區之間的帶間漏電流。

本發明之又一目的，在於提供一種非揮發性記憶體的製作方法，使用此方法製作的記憶體單元，浮動閘極靠近抹除閘極的側壁具有一凸出結構。此凸出結構將有利於在進行抹除操作時，電子由浮動閘極注入到抹除閘極之中。

為達到上述目的，本發明提供一種非揮發性記憶體單元，包括：一基板，包括一第一摻雜區及至少一第二摻雜區，其中第一摻雜區與第二摻雜區相鄰；一選擇閘極，設置於基板上，並位於第一摻雜區與第二摻雜區之間；一抹除閘極，位於第一摻雜區上方；一浮動閘極，位於選擇閘極以及抹除閘極之間；一耦合閘極，位於抹除閘極、浮動閘極以及部份 選擇閘極的投影上方；及一個或一個以上的介電層，用以作絕緣層，位於相鄰之選擇閘極、抹除閘極、浮動閘極、耦合閘極或第一摻雜區之間。

為達到上述目的，本發明提供一種非揮發性記憶體單元，包括：一基板，包括一第一摻雜區及至少一第二摻雜區，其中第一摻雜區與第二摻雜區相鄰；一選擇閘極，設置於基板上，並位於第一摻雜區與第二摻雜區之間；一抹除閘極，位於第一摻雜區上方；一浮動閘極，位於選擇閘極以及抹除閘極之間；一耦合閘極，位於浮動閘極的投影上方；及一個或一個以上的介電層，用以作絕緣層，位於相鄰之選擇閘極、抹除閘極、浮動閘極、耦合閘極或第一摻雜區之間。

為達到上述目的，本發明提供一種非揮發性記憶體單元的製作方法，其步驟包括：提供一基板；形成一位於基板上的選擇閘極；形成一第一襯底介電層覆蓋選擇閘極及基板，並在基板內形成一第一摻雜區；於第一襯底介電層上形成一抹除閘極，其中抹除閘極位於第一摻雜區上方；形成一包覆抹除閘極的抹除閘極介電層；於選擇閘極以及抹除閘極之間形成一浮動閘極；形成一耦合閘極介電層覆蓋裸露出的第一襯底介電層、抹除閘極介電層以及浮動閘極；及於耦合閘極介電層上形成一耦合閘極。

為達到上述目的，本發明提供一種非揮發性記憶體單元的製作方法，其步驟包括：提供一基板；形成一位於基板上的選擇閘極；形成一第一摻雜區、一第一摻雜區介電層、一抹除閘極以及一抹除閘極覆蓋介電層，其中第一摻雜區設置在該基板內，第一摻雜區介電層設置於基板上，並位於第一摻雜區上，抹除閘極設置於第一摻雜區介電層上，而抹除閘極 覆蓋介電層設置於抹除閘極上；移除部分第一摻雜區介電層、部分抹除閘極覆蓋介電層，使得第一摻雜區介電層以及抹除閘極覆蓋介電層的長度或截面積小於抹除閘極；形成一穿隧介電層覆蓋裸露出的選擇閘極、抹除閘極、第一摻雜區介電層、抹除閘極覆蓋介電層以及部分基板的表面；形成一浮動閘極，位於選擇閘極以及抹除閘極之間，其中該浮動閘極靠近該抹除閘極的側壁具有一凸出結構；形成一耦合閘極介電層覆蓋裸露出的穿隧介電層以及浮動閘極；及於耦合閘極介電層上形成一耦合閘極。

在本發明非揮發性記憶體單元一實施例中，基板包含一表面介電層，位於基板與選擇閘極、浮動閘極及抹除閘極之間。

在本發明非揮發性記憶體單元一實施例中，介電層包括：一第一襯底介電層，包覆選擇閘極的側壁以及上表面，厚度介於10Å到150Å之間；一抹除閘極介電層，包覆抹除閘極周圍，並位於抹除閘極與基板、浮動閘極及耦合閘極之間，厚度介於100Å到600Å之間；一耦合閘極介電層，位於該耦合閘極與抹除閘極、浮動閘極以及選擇閘極之間，厚度介於100Å到300Å之間。

在本發明非揮發性記憶體單元一實施例中，第一襯底介電層、抹除閘極介電層以及耦合閘極介電層的材料為氧化矽或高介電材料複合物。

在本發明非揮發性記憶體單元一實施例中，介電層包括：一第一襯底介電層，位於浮動閘極與選擇閘極之間以及浮動閘極與基板之間，厚度介於50Å到200Å之間；及一抹除閘極介電層，位於浮動閘極與抹除閘極之間，厚度介於50Å到200Å之間。

在本發明非揮發性記憶體單元一實施例中，第一襯底介電層及耦合閘極介電層的材料為氧化矽或高介電材料複合物。

在本發明非揮發性記憶體單元一實施例中，介電層包括一選擇閘極覆蓋介電層，設置於選擇閘極的上表面。

在本發明非揮發性記憶體單元一實施例中，其中選擇閘極的厚度介於200Å到2000Å之間，抹除閘極的厚度介於200Å到2000Å之間，浮動閘極的厚度介於150Å到2000Å之間。

在本發明非揮發性記憶體單元一實施例中，其中浮動閘極靠近抹除閘極的側壁為平面結構或具有一凸出結構。

在本發明非揮發性記憶體單元一實施例中，其中浮動閘極的凸出結構位於第一摻雜區與抹除閘極之間。

在本發明非揮發性記憶體單元的製作方法一實施例中，其中耦合閘極位於抹除閘極、浮動閘極以及部份選擇閘極的投影上方。

在本發明非揮發性記憶體單元的製作方法一實施例中，其中耦合閘極位於浮動閘極的投影上方。

在本發明非揮發性記憶體單元的製作方法一實施例中，包括以下步驟：於基板中形成一第二摻雜區，其中第一摻雜區與第二摻雜區相鄰。

在本發明非揮發性記憶體單元的製作方法一實施例中，包括以下步驟：於形成第一襯底介電層之後，形成至少一犧牲間隔物於第一襯底介電層上，其中犧牲間隔物與選擇閘極相鄰；及於形成抹除閘極介電層之後，移除位於抹除閘極以及選擇閘極之間的犧牲間隔物。

在本發明非揮發性記憶體單元的製作方法一實施例中，包括以下步驟：在形成選擇閘極之後形成一第一襯底介電層覆蓋選擇閘極及基板；形成至少一犧牲間隔物於第一襯底介電層上，其中犧牲間隔物與選擇閘極相鄰；形成一第二襯底介電層覆蓋裸露出的第一襯底介電層以及犧牲間隔物；形成抹除閘極在第二襯底介電層上，其中抹除閘極位於第一摻雜區上方，並位於兩相鄰的犧牲間隔物之間；及於形成抹除閘極覆蓋介電層之後，移除犧牲間隔物、部分第一襯底介電層以及部分第二襯底介電層，保留位於該抹除閘極與該第一摻雜區之間的該第一襯底介電層以及該第二襯底介電層，藉此在該抹除閘極與該第一摻雜區之間形成該第一摻雜區介電層。

在本發明非揮發性記憶體單元的製作方法一實施例中，包括以下步驟：於形成選擇閘極之後，在選擇閘極及基板上形成一介電層；移除部分介電層，保留選擇閘極上表面及部分基板上的介電層，藉此在選擇閘極上表面形成一選擇閘極覆蓋介電層，及在部分基板的上表面形成第一摻雜區介電層。

1‧‧‧非揮發性記憶體陣列

1A‧‧‧非揮發性記憶體單元

1B‧‧‧非揮發性記憶體單元

10‧‧‧基板

11‧‧‧選擇閘極

12‧‧‧抹除閘極

13‧‧‧浮動閘極

131‧‧‧犧牲間隔物

132‧‧‧開孔

14‧‧‧耦合閘極

15‧‧‧第一摻雜區

16‧‧‧第二摻雜區

18‧‧‧介電層

181‧‧‧選擇閘極覆蓋介電層

182‧‧‧第一襯底介電層

183‧‧‧第二襯底介電層

184‧‧‧抹除閘極覆蓋介電層

185‧‧‧抹除閘極介電層

186‧‧‧耦合閘極介電層

187‧‧‧表面介電層

191‧‧‧字元線

192‧‧‧位元線

2A‧‧‧非揮發性記憶體單元

2B‧‧‧非揮發性記憶體單元

20‧‧‧基板

21‧‧‧選擇閘極

22‧‧‧抹除閘極

23a‧‧‧浮動閘極

23b‧‧‧浮動閘極

231‧‧‧凸出結構

233‧‧‧延伸結構

24‧‧‧耦合閘極

25‧‧‧第一摻雜區

26‧‧‧第二摻雜區

28‧‧‧介電層

281‧‧‧選擇閘極覆蓋介電層

283‧‧‧第一摻雜區介電層

284‧‧‧抹除閘極覆蓋介電層

285‧‧‧穿隧介電層

286‧‧‧耦合閘極介電層

287‧‧‧表面介電層

3‧‧‧非揮發性記憶體單元

30‧‧‧基板

31‧‧‧選擇閘極

32‧‧‧抹除閘極

33‧‧‧浮動閘極

34‧‧‧耦合閘極

35‧‧‧第一摻雜區

36‧‧‧第二摻雜區

38‧‧‧介電層

381‧‧‧選擇閘極覆蓋介電層

387‧‧‧表面介電層

第1圖：為本發明非揮發性記憶體陣列一實施例的俯視圖。

第2圖：為本發明非揮發性記憶體單元第一實施例的剖面圖。

第3A圖至第3F圖：為本發明第一實施例之非揮發性記憶體單元的製造流程示意圖。

第4圖：為本發明非揮發性記憶體單元第二實施例的剖面圖。

第5A圖至第5F圖：為本發明第二實施例之非揮發性記憶體單元的製造流程示意圖。

第6圖：為本發明非揮發性記憶體單元第三實施例的剖面圖。

第7A圖至第7D圖：為本發明第三實施例之非揮發性記憶體單元的製造流程示意圖。

第8圖：為本發明非揮發性記憶體單元第四實施例的剖面圖。

第9圖：為本發明非揮發性記憶體單元第五實施例的剖面圖。雖然已透過舉例方式在圖式中描述了本創作的具體實施方式，並在本文中對其作了詳細的說明，但是本創作還允許有各種修改和替換形式。本創作之圖式內容可為不等比例，圖式及其詳細的描述僅為特定型式的揭露，並不為本創作的限制，相反的，依據本創作的專利範圍之精神和範圍內，進行修改、均等構件及其置換，皆為本創作所涵蓋的範圍。

請參閱第1圖至第2圖，分別為本發明非揮發性記憶體陣列的俯視圖以及非揮發性記憶體單元第一實施例的剖面圖。其中第2圖是沿著第1圖的非揮發性記憶體陣列中AA’方向的剖面圖，並包含兩個沿著 X方向相鄰的非揮發性記憶體單元1A。

為使後續說明可以更加明確，請參閱第1圖以及第2圖中的座標，在本發明的敘述中，定義第一方向X、第二方向Y及第三方向Z，其中第一方向X、第二方向Y及第三方向Z相互垂直，例如第一方向X為水平方向，第二方向Y為垂直方向，且第二方向Y的箭頭指向方向為上方，反之則為下方，而第三方向Z可與第一方向X位在同一水平面上，並分別與第一方向X及第二方向Y垂直。

本發明所述之非揮發性記憶體陣列1包括複數個非揮發性記憶體單元1A，其中各個非揮發性記憶體單元1A包括一基板10、一選擇閘極(select gate，SG)11、一抹除閘極(erase gate，ES)12、一浮動閘極(floating gate，FG)13、一耦合閘極(coupling gate，CG)14以及一個或一個以上的介電層18。

基板10包含一第一摻雜區15以及一第二摻雜區16，且第一摻雜區15與第二摻雜區16相鄰，第一摻雜區15以及第二摻雜區16位於基板10內，並靠近基板10上表面的位置，此外第一摻雜區15與第二摻雜區165之間可存在一設置空間。選擇閘極11設置於基板10上，並位於該第一摻雜區15與該第二摻雜區16的投影或垂直延伸位置之間，例如設置在第一摻雜區15與第二摻雜區165之間的設置空間的投影上方。

抹除閘極12位於第一摻雜區15的上方，而浮動閘極13則位於抹除閘極12以及選擇閘極11之間，例如選擇閘極11、浮動閘極13及抹除閘極12沿著第一方向X設置在基板10上，其中浮動閘極13位於第一摻雜區15與第二摻雜區16的投影或垂直延伸位置之間，例如浮動閘極13靠近抹除閘 極12的側壁為平面結構，如第2圖所示。耦合閘極14則位於抹除閘極12、浮動閘極13以及部分選擇閘極11的投影上方，使得浮動閘極13及抹除閘極12位於耦合閘極14與基板10之間。

介電層18位於相鄰的選擇閘極11、抹除閘極12、浮動閘極13、耦合閘極14或第一摻雜區15之間。例如介電層18位於相鄰的選擇閘極11以及浮動閘極13之間、浮動閘極13以及抹除閘極12之間、選擇閘極11以及耦合閘極14之間、抹除閘極12以及耦合閘極14之間、浮動閘極13及耦合閘極14之間以及抹除閘極12與第一摻雜區15之間，並且覆蓋於裸露出的選擇閘極11以及基板10的表面。介電層18的作用是用來作為兩相鄰閘極之間的絕緣層，使相鄰的選擇閘極11、抹除閘極12、浮動閘極13、耦合閘極14或第一摻雜區15達到相互絕緣的效果。

在本發明一實施例中，選擇閘極11的厚度介於200Å至2000Å之間、抹除閘極12的厚度介於200Å至2000Å之間、及/或浮動閘極13的厚度介於150Å至2000Å之間。在本發明實施例中，閘極的厚度是指閘極沿著第二方向Y或垂直基板10表面的方向的長度。例如浮動閘極13的厚度略大於或等於選擇閘極11的厚度，而浮動閘極13及選擇閘極11的厚度則略大於或等於抹除閘極12的厚度。

在本發明一實施例中，第一摻雜區15是作為源極(source)，第二摻雜區16是作為汲極(drain)。當然在其他實施例中，第一摻雜區15也可以作為汲極，第二摻雜區16也可作為源極。

非揮發性記憶體陣列1由複數個非揮發性記憶體單元1A構成，非揮發性記憶體單元1A沿著互相垂直的第一方向X與第二方向Z排列成 棋盤狀，例如沿著第一方向X形成位元線192(bit line，BL)，及沿著第三方向Z形成字元線191(word line，WL)。其中沿著第一方向X排列的相鄰的兩非揮發性記憶體單元1A共用抹除閘極12、耦合閘極14以及第一摻雜區15，如第1圖以及第2圖所示。

請參閱第3A圖至第3F圖，為本發明第一實施例所述之非揮發性記憶體單元的製造流程示意圖。透過此製造流程，可以製造出如第2圖所示的非揮發性記憶體單元1A。

請參閱第3A圖，首先提供一基板10，在基板10上形成一第一導體多晶矽層(conductor poly-Si)，並圖案化第一導體多晶矽層，以在基板10上形成選擇閘極11。接著在選擇閘極11以及基板10上形成一第一襯底介電層182，並使得第一襯底介電層182包覆選擇閘極11以及基板10裸露出的區域。

在本發明另一實施例中，提供的基板10的表面亦可包括一表面介電層187，厚度介於10Å到150Å之間，如第3A圖中的虛線所示。第一導體多晶矽層(conductor poly-Si)可形成於基板10上的表面介電層187上，而第一導體多晶矽層被圖案畫後，在表面介電層187上形成選擇閘極11。接著在選擇閘極11以及基板10的表面介電層187上形成一第一襯底介電層182，以包覆選擇閘極11以及表面介電層187裸露出的區域。

在本發明一實施例中，第一襯底介電層182可以透過氧化化學氣相沉積(oxide chemical vapor deposition)的方式來形成，但氧化化學氣相沉積僅為本發明一實施例，並不為本發明之權利範圍的限制，在不同實施例中，亦可使用不同的方式來形成第一襯底介電層182。

請參閱第3B圖，形成第一襯底介電層182之後，在第一襯底介電層182上形成犧性間隔物131(sacrificial dielectric spacer)，犧牲間隔物131與選擇閘極11相鄰。犧牲間隔物131的材料可為氮化矽(SiN)或其他合適的材料。兩相鄰的犧牲間隔物131間隔有一開孔132，在開孔132上進行離子佈植，可在基板10中形成一第一摻雜區15，其中第一摻雜區15位於靠近基板10的上表面。換句話說，第一摻雜區15在第一方向X的位置是使用犧牲間隔物131所定義出來的。

在本發明一實施例中，犧牲間隔物131的形成方式是透過先在第一襯底介電層182上沉積一犧牲層，再透過蝕刻或顯影的方式移除部分犧牲層，僅保留與選擇閘極11兩側壁相鄰的犧牲層，以形成犧牲間隔物131。

在本發明一實施例中，可以在第一摻雜區15的上表面形成一氧化層，以增加第一摻雜區15與後續形成於第一摻雜區15投影上方的抹除閘極12之間的絕緣性。

請參閱第3C圖，形成第一摻雜區15之後，在裸露出來的犧牲間隔物131以及裸露出來的第一襯底介電層182的表面形成一第二襯底介電層183。接著在第二襯底介電層183上以第二導體多晶矽層形成抹除閘極12，其中抹除閘極12位於第一摻雜區15的上方，並位於兩相鄰的犧牲間隔物131之間。

在本發明一實施例中，抹除閘極12的形成方式是先在第二襯底介電層183上形成一第二導體多晶矽層，接著使用回蝕刻平面法(etch back planarized)去除在第一摻雜區15上方投影區域以外的第二導體多晶矽層，藉此在第一摻雜區15上方的投影區域形成一抹除閘極12。

請參閱第3D圖，在形成抹除閘極12之後，移除部分第二襯底介電層183，僅保留位於抹除閘極12側壁以及下表面的第二襯底介電層183，例如保留抹除閘極12與犧牲間隔物131及第一襯底介電層182之間的第二襯底介電層183。

接著在抹除閘極12上方形成一抹除閘極覆蓋介電層184。為方便後續的說明，在本發明實施例中，將抹除閘極12周圍的第二襯底介電層183及抹除閘極覆蓋介電層184定義為抹除閘極介電層185。第二襯底介電層183及抹除閘極覆蓋介電層184可由相同或不同材料所形成。

請參閱第3E圖，在形成抹除閘極介電層185之後，移除犧牲間隔物131，並在第一襯底介電層182上以第三導體多晶矽層形成浮動閘極13。浮動閘極13位於選擇閘極11以及抹除閘極12之間。換句話說，浮動閘極13的位置是利用原本位於選擇閘極11以及抹除閘極12之間的犧牲間隔物131所定義出來，這種間隔物型式(spacer type)的浮動閘極13具有對相鄰的抹除閘極12及/或第一摻雜區15接面進行抹除的能力。

在本發明一實施例中，浮動閘極13的形成方式是在裸露出來的第一襯底介電層182以及抹除閘極介電層185上沉積一第三導體多晶矽層，再回蝕刻(etch back)以及圖案化第三導體多晶矽層，以形成位於選擇閘極11以及抹除閘極12之間的浮動閘極13。

請參閱第3F圖，形成浮動閘極13之後，接著依序形成耦合閘極介電層186、耦合閘極14以及第二摻雜區16。耦合閘極介電層186、耦合閘極14以及第二摻雜區16的形成順序可以做調整，例如也可以先形成第二摻雜區16，再形成耦合閘極介電層186以及耦合閘極14，或是先形成耦 合閘極介電層186，接著形成第二摻雜區16，最後再形成耦合閘極14。

第二摻雜區16位於基板10中，並且與第一摻雜區15相鄰。耦合閘極介電層186覆蓋在裸露出的第一襯底介電層182、浮動閘極13以及抹除閘極介電層185上。耦合閘極14位於耦合閘極介電層186上，並位於抹除閘極12、浮動閘極13、以及部分抹除閘極11的投影上方。

在本發明實施例中，選擇閘極11、抹除閘極12、浮動閘極13以及耦合閘極14的材料都是導體，並且使用導體多晶矽(Poly-Si)作為這些閘極的材料，但這並非本發明權利範圍的限制，在不同實施例中，各閘極所使用的材料也可以是其他適合的導體材料。

第3F圖與第2圖皆為本發明第一實施例所述之非揮發性記憶體單元1A的剖面圖，包含了相鄰的兩個非揮發性記憶體單元1A，其中兩相鄰的非揮發性記憶體1A共用抹除閘極12、耦合閘極14以及第一摻雜區15。主要差異在於第3F圖將每一個介電層18依製程步驟分層表示，第2圖則是將所有介電層18視為一體。

而在實際應用時，當第一襯底介電層182、抹除閘極介電層185以及耦合閘極介電層186的材料相同時，非揮發性記憶體單元1A的剖面將很難分辨出不同介電層18的交界，剖面會接近第2圖的構造。反之當第一襯底介電層182、抹除閘極介電層185以及耦合閘極介電層186的材料不同時，非揮發性記憶體單元1A的剖面將較容易分辨出不同介電層18的交界，剖面會接近第3F圖的構造。

在本發明一實施例中，若在第3A圖的步驟中所提供的基板10包含一表面介電層187，則在第3F圖中完成的非揮發記憶體單元1A， 也將會包含一表面介電層187，位於基板10與選擇閘極11、浮動閘極13及抹除閘極12之間，如圖中虛線所示。

請參閱第3F圖，並請配合參閱第2圖，在本發明一實施例中，介電層18包括一第一襯底介電層182，厚度介於10Å到150Å之間，包括氧化矽及/或高介電(high K)材料複合物。其中第一襯底介電層182包覆選擇閘極11的兩側壁以及上表面。

在本發明一實施例中，介電層18包括一抹除閘極介電層185，包覆抹除閘極12周圍，並位於抹除閘極12與基板10、浮動閘極13與耦合閘極14之間，厚度介於100Å到600Å之間，包括氧化矽及/或高介電(high K)材料複合物。

在本發明一實施例中，介電層18包括一耦合閘極介電層186，位於耦合閘極14與抹除閘極12之間、耦合閘極14與浮動閘極13之間以及耦合閘極14與選擇閘極11之間，厚度介於100Å到300Å之間，包括氧化矽及/或高介電(high K)材料複合物。

在本發明另一實施例中，介電層18也可包括一個以上的介電層18數目，並且這些介電層18具有同樣的厚度範圍。例如介電層18可包括一第一襯底介電層182以及一抹除閘極介電層185。第一襯底介電層182位於浮動閘極13與選擇閘極11之間以及浮動閘極13與基板10之間，厚度介於50Å到200Å之間，包括氧化矽及或高介電(high K)材料複合物。抹除閘極介電層185則位於浮動閘極13與抹除閘極12之間，厚度介於50Å到200Å之間，包括氧化矽及/或高介電(high K)材料複合物。

請參閱第4圖，為本發明非揮發性記憶體單元第二實施例 的剖面圖。並請配合參閱第1圖，第4圖是沿著第1圖中的AA’方向剖面所產生，包括兩個沿著第一方向X相鄰的非揮發性記憶體單元1B。非揮發性記憶體單元1B包括一基板10、一選擇閘極11、一抹除閘極12、一浮動閘極13、一耦合閘極14、一選擇閘極覆蓋介電層181以及一個或一個以上的介電層18。非揮發性記憶體單元1B與第一實施例中的非揮發性記憶體單元1A類似，例如上述二個實施例中的浮動閘極13靠近抹除閘極12的側壁皆為平面結構。主要差異在於非揮發性記憶體單元1B還包括了一位於選擇閘極11上表面的選擇閘極覆蓋介電層181，使得選擇閘極11與耦合閘極14在Y方向的距離較浮動閘極13極抹除閘極12與耦合閘極14長。非揮發性記憶體單元1B的其他構造已於第一實施例中說明，在此便不再贅述。

請參閱第5A圖至第5F圖，為本發明第二實施例所述之非揮發性記憶體單元的製造流程示意圖。非揮發記憶體單元1B的製造流程與第一實施例接近，主要差異在於在第5A圖的步驟是先在基板10上形成選擇閘極11之後，會接著在選擇閘極11上形成選擇閘極覆蓋介電層181，而後才在裸露出來的選擇閘極11、選擇閘極覆蓋介電層181以及基板10表面形成第一襯底介電層182，如第5A圖所示。

本發明實施例所述的非揮發記憶體單元1B後續的製造流程，如第5B圖至第5F圖，與第一實施例所述之非揮發性記憶體單元1A的製作方式相近，如第3B至3F圖。形成第一襯底介電層182之後，接著依序形成犧牲間隔物131以及第一摻雜區15，如第5B圖所示。接著依序形成第二襯底介電層183以及抹除閘極12，如第5C圖所示。接著在抹除閘極12以及第二襯底介電層183裸露出的表面形成抹除閘極覆蓋介電層184，並 將第二襯底介電層183以及抹除閘極覆蓋介電層184定義為抹除閘極介電層185，如第5D圖所示。接著移除犧牲間隔物131並形成浮動閘極13，如第5E圖所示。最後，形成耦合閘極介電層186、耦合閘極14以及第二摻雜區16即完成非揮發性記憶體單元1B，如第5F圖所示。

第5F圖與第4圖皆為本發明第二實施例所述之非揮發性記憶體單元1B的剖面圖，包含了相鄰的兩個非揮發性記憶體單元1B，其中兩相鄰的非揮發性記憶體1B共用抹除閘極12、耦合閘極14以及第一摻雜區15。主要差異在於第5F圖將每一個介電層依製程需求一一分層表示，第4圖則是將所有的介電層18視為一體。

而在實際應用時，當選擇閘極覆蓋介電層181、第一襯底介電層182、抹除閘極介電層185以及耦合閘極介電層186的材料相同時，非揮發性記憶體單元1B的剖面將很難分辨出不同介電層18的交界，剖面會接近第4圖的構造。反之當選擇閘極覆蓋介電層181、第一襯底介電層182、抹除閘極介電層185以及耦合閘極介電層186的材料不同時，非揮發性記憶體單元1B的剖面將較容易分辨出不同介電層18的交界，剖面會接近第5F圖的構造。

在本發明一實施例中，非揮發性記憶體單元1B的基板10亦可包含一表面介電層187，位於10基板與選擇閘極11、浮動閘極13及抹除閘極12之間。

請參閱第6圖，為本發明非揮發性記憶體單元第三實施例的剖面圖。並請配合參閱第1圖，第6圖是沿著第1圖中的AA’方向剖面所產生，且包含兩個沿著第一方向X相鄰的非揮發性記憶體單元2A。本發 明所述之非揮發性記憶體單元2A包括一基板20、一選擇閘極21、一抹除閘極22、一浮動閘極23a、一耦合閘極24以及一個或一個以上的介電層28。

請配合參閱第4圖，本發明實施例的非揮發性記憶體單元2A與第二實施例的非揮發性記憶體單元1B類似，主要差異在於本發明實施例的浮動閘極23a靠近抹除閘極22的側壁具有一凸出結構231，例如為凸出的尖角結構，其中凸出結構231由浮動閘極23a朝抹除閘極22的方向延伸，使得部分或全部的凸出結構231位於抹除閘極22與第一摻雜區25之間。而第二實施例中的浮動閘極13靠近抹除閘極12的側壁則為平面結構，如第4圖所示。非揮發性記憶體單元2A所具有的凸出結構將有利於在進行抹除操作時，電子由浮動閘極23a注入到抹除閘極22之中。

另一主要差異在於本發明實施例第一摻雜區25位於抹除閘極22以及部分浮動閘極23a的投影下方，例如浮動閘極23a中部分或全部的凸出結構231位於第一摻雜區25的投影上方。第二實施例中的第一摻雜區15則是位於抹除閘極12的投影下方，並未位於部分的浮動閘極13的投影下方。

在本發明實施例中，浮動閘極23a靠近選擇閘極21的側壁亦可能具有一延伸結構233，其中延伸結構233由浮動閘極23a朝選擇閘極21的方向延伸，使得部分或全部的延伸結構233位於選擇閘極22與耦合閘極24之間。

請參閱第7A圖至第7D圖，為本發明第三實施例所述之非揮發性記憶體單元的製造流程示意圖。透過此製造流程，可以製造出如第6圖所示的非揮發性記憶體單元2A。

請參閱第7A圖，首先提供一基板20，在基板20上形成一 選擇閘極21以及一覆蓋在選擇閘極21上的選擇閘極覆蓋介電層281，再依序形成第一摻雜區25、第一摻雜區介電層283、抹除閘極22以及抹除閘極覆蓋介電層284。如圖所示，第一摻雜區25位於基板20中靠近基板20上表面的地方，第一摻雜區介電層283位於基板20的上表面，例如第一摻雜區介電層283位於基板20內的第一摻雜區25上方，抹除閘極22位於第一摻雜區介電層283上，且抹除閘極覆蓋介電層284位於抹除閘極22上。

在本發明一實施例中，提供的基板20可包括一表面介電層287，如第7A圖中的虛線所示，當基板20包括表面介電層287時，第一摻雜區25將會位於基板20中靠近表面介電層287的地方。

在本發明一實施例中，第7A圖的剖面構造可以是接續在第5A圖至第5D圖的步驟之後所製造出來的，首先可依據第5A圖至第5D圖的步驟，在基板11上形成選擇閘極11、選擇閘極覆蓋介電層181、第一襯底介電層182、犧牲間隔物131、第一摻雜區15、第二襯底介電層183、抹除閘極12及抹除閘極覆蓋介電層184。在形成第5D圖的構造後可移除犧牲間隔物131、部分第一襯底介電層182以及部分第二襯底介電層183，僅保留抹除閘極12/22上方的抹除閘極覆蓋介電層184/284以及抹除閘極12/22與第一摻雜區15/25之間的第一襯底介電層182以及第二襯底介電層183。在本發明實施例中將抹除閘極12/22與第一摻雜區15/25之間層疊的第一襯底介電層182以及第二襯底介電層183定義成第7A圖中的第一摻雜區介電層283。透過上述的內容，可接續在第5D圖之後形成如第7A圖中所示的剖面構造。

上述在第5A圖至第5D圖的製程步驟之後，接續進行第 7A圖所述的製程步驟僅為本發明一實施例，並不為本發明之權利範圍的限制。在本發明另一實施例中，亦可透過不同的製程步驟，形成第7A圖所述的構造。例如在基板20上形成選擇閘極21，並在選擇閘極21及基板20上形成介電層，再透過蝕刻的方式保留選擇閘極21上表面及部分基板20上的介電層，藉此在選擇閘極21上表面形成選擇閘極覆蓋介電層281，及在部分基板20的上表面形成第一摻雜區介電層283。而後在第一摻雜區介電層283下方的基板20上形成第一摻雜區25，及在第一摻雜區介電層283上形成抹除閘極22，並在抹除閘極22上形成抹除閘極覆蓋介電層284。

請參閱第7B圖，完成第7A圖中的構造之後，接著移除部分的選擇閘極覆蓋介電層281、抹除閘極覆蓋介電層284以及第一摻雜區介電層283，使得選擇閘極覆蓋介電層281在第一方向X的長度或在第一方向X及第三方向Z所構成之平面上的截面積小於選擇閘極21的長度或截面積，並使得抹除閘極覆蓋介電層284以及第一摻雜區介電層283在第一方向X的長度或在第一方向X及第三方向Z所構成之平面上的截面積小於抹除閘極22的長度或截面積，如圖所示。換言之，部分選擇閘極21的上表面沒有覆蓋選擇閘極介電層281，而部分抹除閘極22的上表面則沒有覆蓋抹除閘極介電層284，此外部分抹除閘極22與第一摻雜區25及/或基板20之間不存在第一摻雜區介電層283。

在本發明一實施例中，是使用過蝕刻(over-etch)的方式來移除部分的選擇閘極覆蓋介電層281、抹除閘極覆蓋介電層284以及第一摻雜區介電層283。

請參閱第7C圖，在裸露出的選擇閘極21、選擇閘極覆蓋 介電層281、基板20、第一摻雜區介電層283、抹除閘極22及/或抹除閘極覆蓋介電層284表面形成一穿隧介電層285(tunneling dielectric)，並在位於選擇閘極21與抹除閘極22之間的穿隧介電層285上形成浮動閘極23a。

浮動閘極23a具有一凸出結構231以及一延伸結構233，其中凸出結構231由浮動閘極23a朝抹除閘極22的方向延伸，使得部分或全部的凸出結構231位於抹除閘極22與第一摻雜區25之間，換句話說，第一摻雜區25位於抹除閘極22以及部分浮動閘極23a的投影下方。凸出結構231的形成是由於在第7B圖的步驟中，使第一摻雜區介電層283在第一方向X的長度或在XZ方向的截面積較抹除閘極22的長度或截面積小，讓抹除閘極22以及第一摻雜區25及/或基板20間具有一容置空間，因此在形成浮動閘極23a時，浮動閘極23a靠近抹除閘極22的側壁會延伸至容置空間內，進而形成凸出結構231。

延伸結構233則是由浮動閘極23a朝選擇閘極21的方向延伸。延伸結構233的形成是由於在第7B圖的步驟中，使選擇閘極覆蓋介電層281在第一方向X的長度或在XZ方向的截面積較選擇閘極21的長度或截面積小，讓選擇閘極22的上表面以及選擇閘極覆蓋介電層281的側壁之間具有一容置空間，因此在形成浮動閘極23a時，浮動閘極23a靠近選擇閘極21的側壁會延伸至容置空間內，進而形成延伸結構233。

請參閱第7D圖，在形成抹除閘極23a之後，接著依序形成耦合閘極介電層286、耦合閘極24以及第二摻雜區26，即可完成本發明實施例的非揮發性記憶體單元2A。其中耦合閘極介電層286、耦合閘極24以及第二摻雜區26的形成順序可以做調整。例如也可以先形成第二摻雜區26，再 形成耦合閘極介電層286以及抹除閘極24，或是先形成耦合閘極介電層286，接著形成第二摻雜區26，最後再形成耦合閘極24。

在本發明一實施例中，非揮發性記憶體單元2A的基板20亦可包含一表面介電層287，位於基板20與選擇閘極21、浮動閘極23a及抹除閘極22之間。

第二摻雜區26位於基板20中，與第一摻雜區25相鄰，且第一摻雜區25與第二摻雜區26之間可存在一設置空間。耦合閘極介電層286覆蓋在裸露出的穿隧介電層285、浮動閘極23a以及抹除閘極介電層285上。耦合閘極24位於耦合閘極介電層286上，並且在抹除閘極22、浮動閘極23a、以及部分抹除閘極21的投影上方。

第7D圖與第6圖皆為本發明第三實施例所述之非揮發性記憶體單元2A的剖面圖，包含了相鄰的兩個非揮發性記憶體單元2A，其中兩相鄰的非揮發性記憶體2A共用抹除閘極22、耦合閘極24以及第一摻雜區25。主要差異在於第7D圖將每一個介電層28依製程需求一一分層表示，第6圖則是將所有的介電層28視為一體。

而在實際應用時，當選擇閘極覆蓋介電層281、第一摻雜區介電層283、抹除閘極覆蓋介電層284、穿隧介電層285以及耦合閘極介電層286的材料相同時，非揮發性記憶體單元2A的剖面將很難分辨出不同介電層28的交界，剖面會接近第6圖的構造。反之當選擇閘極覆蓋介電層281、第一摻雜區介電層283、抹除閘極覆蓋介電層284、穿隧介電層285以及耦合閘極介電層286的材料不同時，非揮發性記憶體單元2A的剖面將較容易分辨出不同介電層28的交界，剖面會接近第7D圖的構造。

請參閱第8圖，為本發明非揮發性記憶體單元第四實施例的剖面圖，包含兩個沿著第一方向X相鄰的非揮發性記憶體單元2B。如圖所示，本發明所述的非揮發性記憶體單元2B包括一基板20、一選擇閘極21、一抹除閘極22、一浮動閘極23b、一耦合閘極24以及一個或一個以上的介電層28。並請配合參閱第6圖以及第7D圖，非揮發性記憶體單元2B與第三實施例中的非揮發性記憶體單元2A類似，主要差異在於非揮發性記憶體單元2B在製作時，並未在選擇閘極21上製作一選擇閘極覆蓋介電層281，因而使得浮動閘極23b靠近選擇閘極21的側壁不具有延伸結構233。本發明所述的非揮發性記憶體單元2B的其他的構造已於第三實施例中說明，在此便不再贅述。

請參閱第9圖，為本發明非揮發性記憶體單元第五實施例的剖面圖，包含兩個沿著第一方向X相鄰的非揮發性記憶體單元3。非揮發性記憶體單元3包括一基板30、一選擇閘極31、一抹除閘極32、一浮動閘極33、一耦合閘極34以及一個或一個以上的介電層38。

請配合參閱第2圖，本發明所述之非揮發性記憶體單元3的結構與本發明第一實施例之非揮發性記憶體單元1A類似，主要差異在於浮動閘極33以及耦合閘極34在第一方向X及第二方向Y所構成之平面上的截面積較第一實施例小，且耦合閘極34的位置在第二方向Y上較靠近基板30。具體來說本發明實施例的浮動閘極33在第二方向Y上的高度小於選擇閘極31，使得部分的耦合閘極34與選擇閘極31及抹除閘極32於第二方向Y上重疊，例如部分的耦合閘極34位於選擇閘極31及抹除閘極32之間的容置空間內。此外本發明實施例的耦合僅設置在浮動閘極33的投影上，並未設置在 選擇閘極31及抹除閘極32的投影上。

另一主要差異在於本發明實施例沿著第一方向X相鄰的兩個非揮發性記憶體單元3僅共用抹除閘極32以及第一摻雜區35，並未共用耦合閘極34。本發明實施例所述的非揮發性記憶體單元3的其他的構造已於第一實施例中說明，在此便不再贅述。

在本發明一實施例中，基板30包含一表面介電層387，位於30基板與選擇閘極31、浮動閘極33及抹除閘極32之間。如第9圖中的虛線所示，當基板30包括表面介電層387時，第一摻雜區35以及第二摻雜區36將會位於基板30中靠近表面介電層387的位置。

在本發明另一實施例中，本發明所述之非揮發性記憶體單元3包含一選擇閘極覆蓋介電層381，其中選擇閘極覆蓋介電層381位於選擇閘極31的上表面。

在本發明另一實施例中，浮動閘極33可以如第三實施例中的浮動閘極23a一樣，在靠近抹除閘極22/32的側壁具有一凸出結構231，如第6圖所示。

本發明實施例所述之非揮發性記憶體單元3的製造方法與本發明第一實施例所述之非揮發性記憶體單元1相似，可以透過第3A至第3F的製程步驟製造。主要差異在於形成浮動閘極33時，浮動閘極33在第二方向Y上的長度較選擇閘極32短。另一主要差異在於形成耦合閘極34時，耦合閘極34於第二方向Y上僅位於浮動閘極33的投影上方，而未位於選擇閘極31以及抹除閘極32的投影上方。

說明書中所描述之也許、必須及變化等字眼並非本創作之 限制。說明書所使用的專業術語主要用以進行特定實施例的描述，並不為本創作的限制。說明書所使用的單數量詞(如一個及該個)亦可為複數個，除非在說明書的內容有明確的說明。例如說明書所提及之一個裝置可包括有兩個或兩個以上之裝置的結合，而說明書所提之一物質則可包括有多種物質的混合。

以上所述者，僅為本創作之較佳實施例而已，並非用來限定本創作實施之範圍，即凡依本創作申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本創作之申請專利範圍內。

1A‧‧‧非揮發性記體單元

10‧‧‧基板

11‧‧‧選擇閘極

12‧‧‧抹除閘極

13‧‧‧浮動閘極

14‧‧‧耦合閘極

15‧‧‧第一摻雜區

16‧‧‧第二摻雜區

18‧‧‧介電層

Claims (22)

1. 一種非揮發性記憶體單元，包括：一基板，包括一第一摻雜區及至少一第二摻雜區，其中該第一摻雜區與該第二摻雜區相鄰；一選擇閘極，設置於該基板上，並位於該第一摻雜區與該第二摻雜區之間；一抹除閘極，位於該第一摻雜區上方；一浮動閘極，位於該選擇閘極以及該抹除閘極之間；一耦合閘極，位於該抹除閘極、該浮動閘極以及部份選擇閘極的投影上方；及一個或一個以上的介電層，用以作絕緣層，位於相鄰之該選擇閘極、該抹除閘極、該浮動閘極、該耦合閘極或該第一摻雜區之間。
2. 如申請專利範圍第1項所述的非揮發性記憶體單元，該基板包含一表面介電層，位於該基板與該選擇閘極、該浮動閘極及該抹除閘極之間。
3. 如申請專利範圍第1項所述的非揮發性記憶體單元，該介電層包括：一第一襯底介電層，包覆該選擇閘極的側壁以及上表面，厚度介於10Å到150Å之間；一抹除閘極介電層，包覆該抹除閘極周圍，並位於該抹除閘極與該基板、該浮動閘極及該耦合閘極之間，厚度介於100Å到600Å之間；一耦合閘極介電層，位於該耦合閘極與該抹除閘極、該浮動閘極以及該選擇閘極之間，厚度介於100Å到300Å之間。
4. 如申請專利範圍第3項所述的非揮發性記憶體單元，該第一襯底介電層、該抹除閘極介電層以及該耦合閘極介電層的材料為氧化矽或高介電材料複合物。
5. 如申請專利範圍第1項所述的非揮發性記憶體單元，該介電層包括：一第一襯底介電層，位於該浮動閘極與該選擇閘極之間以及該浮動閘極與該基板之間，厚度介於50Å到200Å之間；及 一抹除閘極介電層，位於該浮動閘極與該抹除閘極之間，厚度介於50Å到200Å之間。
6. 如申請專利範圍第5項所述的非揮發性記憶體單元，該第一襯底介電層及該耦合閘極介電層的材料為氧化矽或高介電材料複合物。
7. 如申請專利範圍第1項所述的非揮發性記憶體單元，該介電層包括一選擇閘極覆蓋介電層，設置於該選擇閘極的上表面。
8. 如申請專利範圍第1項所述的非揮發性記憶體單元，其中該選擇閘極的厚度介於200Å到2000Å之間，該抹除閘極的厚度介於200Å到2000Å之間，該浮動閘極的厚度介於150Å到2000Å之間。
9. 如申請專利範圍第1項所述的非揮發性記憶體單元，其中該浮動閘極靠近抹除閘極的側壁為平面結構或具有一凸出結構。
10. 如申請專利範圍第9項所述的非揮發性記憶體單元，其中該浮動閘極的該凸出結構位於該第一摻雜區與該抹除閘極之間。
11. 一種非揮發性記憶體單元，包括：一基板，包括一第一摻雜區及至少一第二摻雜區，其中該第一摻雜區與該第二摻雜區相鄰；一選擇閘極，設置於該基板上，並位於該第一摻雜區與該第二摻雜區之間；一抹除閘極，位於該第一摻雜區上方；一浮動閘極，位於該選擇閘極以及該抹除閘極之間；一耦合閘極，位於該浮動閘極的投影上方；及一個或一個以上的介電層，用以作絕緣層，位於相鄰之該選擇閘極、該抹除閘極、該浮動閘極、該耦合閘極或該第一摻雜區之間。
12. 如申請專利範圍第11項所述的非揮發性記憶體單元，該基板包含一表面介電層，位於該基板與該選擇閘極、該浮動閘極及該抹除閘極之間。
13. 如申請專利範圍第11項所述的非揮發性記憶體單元，其中該浮動閘極靠近抹除閘極的側壁具有一凸出結構，該凸出結構位於該第一摻雜區與該抹除閘極之間。
14. 如申請專利範圍第11項所述的非揮發性記憶體單元，該介電層包括一選擇閘極覆蓋介電層，設置於該選擇閘極的上表面。
15. 一種非揮發性記憶體單元的製作方法，其步驟包括：提供一基板；形成一位於該基板上的選擇閘極；形成一第一襯底介電層覆蓋該選擇閘極及該基板，並在該基板內形成一第一摻雜區；於該第一襯底介電層上形成一抹除閘極，其中該抹除閘極位於該第一摻雜區上方；形成一包覆該抹除閘極的抹除閘極介電層；於該選擇閘極以及該抹除閘極之間形成一浮動閘極；形成一耦合閘極介電層覆蓋裸露出的該第一襯底介電層、該抹除閘極介電層以及該浮動閘極；及於該耦合閘極介電層上形成一耦合閘極。
16. 如申請專利範圍第15項所述的非揮發性記憶體單元的製作方法，其中該耦合閘極位於該抹除閘極、該浮動閘極以及部份該選擇閘極的投影上方。
17. 如申請專利範圍第15項所述的非揮發性記憶體單元的製作方法，其中該耦合閘極位於該浮動閘極的投影上方。
18. 如申請專利範圍第15項所述的非揮發性記憶體單元的製作方法，包括以下步驟：於該基板中形成一第二摻雜區，其中該第一摻雜區與該第二摻雜區相鄰。
19. 如申請專利範圍第15項所述的非揮發性記憶體單元的製作方法，包括以下步驟：於形成該第一襯底介電層之後，形成至少一犧牲間隔物於第一襯底介電層上，其中該犧牲間隔物與該選擇閘極相鄰；及於形成該抹除閘極介電層之後，移除位於該抹除閘極以及該選擇閘極 之間的該犧牲間隔物。
20. 一種非揮發性記憶體單元的製作方法，其步驟包括：提供一基板；形成一位於該基板上的選擇閘極；形成一第一摻雜區、一第一摻雜區介電層、一抹除閘極以及一抹除閘極覆蓋介電層，其中該第一摻雜區設置在該基板內，該第一摻雜區介電層設置於該基板上，並位於該第一摻雜區上，該抹除閘極設置於第一摻雜區介電層上，而該抹除閘極覆蓋介電層設置於該抹除閘極上；移除部分該第一摻雜區介電層、部分該抹除閘極覆蓋介電層，使得該第一摻雜區介電層以及該抹除閘極覆蓋介電層的長度或截面積小於該抹除閘極；形成一穿隧介電層覆蓋裸露出的該選擇閘極、該抹除閘極、該第一摻雜區介電層、該抹除閘極覆蓋介電層以及部分該基板的表面；形成一浮動閘極，位於該選擇閘極以及該抹除閘極之間，其中該浮動閘極靠近該抹除閘極的一側壁具有一凸出結構；形成一耦合閘極介電層覆蓋裸露出的該穿隧介電層以及該浮動閘極；及於該耦合閘極介電層上形成一耦合閘極。
21. 如申請專利範圍第20項所述的非揮發性記憶體單元的製作方法，包括以下步驟：在形成該選擇閘極之後，形成一第一襯底介電層覆蓋該選擇閘極及該基板；形成至少一犧牲間隔物於該第一襯底介電層上，其中該犧牲間隔物與該選擇閘極相鄰；形成一第二襯底介電層覆蓋裸露出的該第一襯底介電層以及該犧牲間隔物；形成該抹除閘極在該第二襯底介電層上，其中該抹除閘極位於該第一 摻雜區上方，並位於兩相鄰的該犧牲間隔物之間；及於形成該抹除閘極覆蓋介電層之後，移除該犧牲間隔物、部分該第一襯底介電層以及部分該第二襯底介電層，保留位於該抹除閘極與該第一摻雜區之間的該第一襯底介電層以及該第二襯底介電層，藉此在該抹除閘極與該第一摻雜區之間形成該第一摻雜區介電層。
22. 如申請專利範圍第20項所述的非揮發性記憶體單元的製作方法，包括以下步驟：於形成該選擇閘極之後，在該選擇閘極及該基板上形成一介電層；移除部分該介電層，保留該選擇閘極上表面及部分該基板上的該介電層，藉此在該選擇閘極上表面形成一選擇閘極覆蓋介電層，及在部分該基板的上表面形成該第一摻雜區介電層。