CN104425382B - 半导体器件的制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件制作方法，包括：提供衬底，在衬底上形成栅极；在栅极两侧形成侧墙；进行SPT工艺，减薄所述侧墙，暴露出部分衬底；在暴露的衬底部分形成保护层；在所述衬底上形成应力膜；在所述应力膜上形成层间介质层；刻蚀所述层间介质层和应力膜形成通孔。本发明能防止在刻蚀通孔时对衬底Si造成损伤，造成器件漏电的问题，提高了产品良率和器件的可靠性。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件的制造方法。
背景技术
在电子技术不断发展的今天，随着摩尔定律的不断向前发展，MOSFET特征尺寸不断减小，为了解决载流子迁移率降低的问题业内提出了若干种增强载流子迁移率的方案。
其中一些方案是通过在MOSFET的沟道区域施加应力来实现增强载流子迁移率的目的。其主要原理是对MOS器件的沟道区域施加应力，使其产生应变，影响其载流子迁移率。具体地说，在NMOS器件中载流子为电子，因此晶格间距越大，晶格散射的作用就越小，电子迁移率就越大，驱动电流就越大，因此要利用拉应力（Tensile stress）使得晶格变大，而PMOS则正好相反，其载流子为空穴，因此晶格越小，空穴迁移率越大，所以施加压应力（compressive stress）来增加其迁移率。
现有的技术中，在源漏区域和栅极上进行硅化（Salicidation）工艺之后沉积应力膜，将应力传递到沟道区域，从而对器件的性能产生影响。例如，已知的采用热化学气相沉积方法沉积Si3N4薄膜具有拉应力，而采用等离子体化学气相沉积方法沉积的Si3N4薄膜具有压应力。在双应力膜（DSL，double stress liner)工艺中，为了同时改善NMOS和PMOS器件的性能，分别在NMOS器件上沉积具有拉应力的薄膜，在PMOS器件上沉积具有压应力的薄膜。例如，可以先沉积具有拉应力的薄膜，然后刻蚀去除覆盖PMOS器件的具有拉应力的薄膜，再沉积具有压应力的薄膜，去除NMOS器件上的具有压应力的薄膜。
为了更好的将应力传递到沟道区，提出了应力邻近技术（SPT，Stress ProximityTechnique)，即，在沉积应力膜之前，先将栅极两侧的侧墙（spacer）厚度降低，从而减小应力膜与沟道区域之间的距离，使得应力膜中的应力能够更有效的传递到沟道区域中，从而取得更好的效果。
包含SPT步骤的工艺流程通常包括：首先，参照图1A，在衬底201上形成多晶硅栅202；然后在多晶硅栅202两侧形成偏置侧墙（offset spacer）；进行源漏极延伸区的离子注入（Ext/Halo Implant）；然后形成最终的侧墙，进行源漏极离子注入；进行硅化（Salicidation）工艺，在栅极和源/漏区域形成金属硅化物204，如图1B所示；然后，参考图1C，进行SPT工艺，将多晶硅两侧的侧墙203减薄；之后，参照图1D，在器件上形成对应的应力膜206；然后，形成层间介质层207；之后，参照图1E，进行通孔刻蚀的步骤，PMOS区域的多晶硅栅极上的部分层间介质层和应力膜和漏极区域上的层间介质层和应力膜被去除，形成开口208。此时，由于在SPT工艺中侧墙被减薄，部分衬底被暴露出来，从而在刻蚀通孔的步骤中会对这部分衬底（即图中左侧栅极的右侧的侧墙边未被金属硅化物覆盖的部分）造成损伤，造成器件漏电等问题。
发明内容
本发明提供一种半导体器件制作方法，以防止在包含SPT步骤的工艺中刻蚀通孔时对衬底Si造成损伤，造成器件漏电的问题。
为解决上述技术问题，本发明提供一种半导体器件制作方法，包括：提供衬底，在衬底上形成栅极；在栅极两侧形成侧墙；进行SPT工艺，减薄所述侧墙，暴露出部分衬底；在暴露的衬底部分形成的保护层；在所述衬底上形成应力膜；在所述应力膜上形成层间介质层；刻蚀所述层间介质层和应力膜形成通孔。
可选的，所述保护层的厚度为
可选的，利用电化学的方式形成所述保护层。
可选的，所述保护层为通过氧化还原反应形成CoWP或CoMoP金属层。
可选的，利用化学的方式形成所述保护层。
可选的，所述保护层为通过高温化学反应形成金属硅化物层。
可选的，所述金属硅化物层材质为SiCo、SiW、SiTi或SiNi。
可选的，所述侧墙包括在多晶硅栅两侧形成第一侧墙和第二侧墙。
由于采用了以上技术方案，与现有技术相比，本发明具有以下优点：
本发明提供的半导体器件制作方法，在SPT工艺步骤之后在SPT工艺过程中暴露出的衬底部分表面形成保护层，这样避免了在后续的通孔刻蚀的步骤中对衬底造成损伤，引起器件漏电的问题，大大提高了产品良率和器件的可靠性。
附图说明
图1A至图1E为现有的半导体器件制作方法各步骤相应结构的剖面示意图；
图2为本发明实施例所提供的半导体器件制作方法的流程图；
图3A至图3F为本发明实施例所提供的半导体器件制作方法的各步骤相应结构的示意图。
具体实施方式
根据背景技术所述，现有的包含SPT工艺的半导体器件制作方法容易在刻蚀通孔的步骤中造成衬底的硅损伤，引起器件漏电。因此本发明提供的半导体器件制作方法在SPT工艺之后在SPT工艺过程中暴露出的衬底部分形成保护层，以避免在后续的通孔刻蚀的步骤中对衬底造成损伤。
请参考图3，其为本发明实施例所提供的半导体器件制作方法的流程图，结合该图3，该方法包括以下步骤：
步骤S310，提供衬底，在衬底上形成栅极；
步骤S320，在栅极两侧形成侧墙；
步骤S330，进行SPT工艺，减薄所述侧墙，暴露出部分衬底；
步骤S340，在暴露的衬底部分形成保护层；
步骤S350，在所述衬底上形成应力膜；
步骤S360，在所述应力膜上形成层间介质层；
步骤S370，刻蚀所述层间介质层和应力膜形成通孔。
下面将结合剖面示意图对本发明的半导体器件制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。
如图3A所示，并结合步骤S310，提供衬底101，在衬底上形成栅极102，例如多晶硅栅极。具体的，在形成栅极102之前还包括形成STI、对衬底的阱注入、形成栅氧化层（未图示）等公知的步骤。
如图3B所示，并结合步骤S320，在栅极102两侧形成侧墙103。具体的，形成侧墙的步骤中还可以包括：在栅极102两侧形成的第一侧墙利用第一侧墙为掩膜进行源漏极延伸区的离子注入（Ext/Halo Implant）的步骤，以形成轻掺杂区，然后在栅极102两侧形成的第二侧墙（仅图示了最终形成的侧墙，由第一侧墙和第二侧墙组成），利用侧墙进行源漏极离子注入的步骤，以形成源/漏区；之后进行硅化（Salicidation）工艺在栅极和源/漏区域形成金属硅化物104的步骤。这些步骤是公知的制造MOS器件的步骤，在本申请中并不涉及到这些步骤工艺的改进，在此不再赘述工艺细节。
如图3C所示，并结合步骤S330，进行SPT工艺，减薄所述侧墙103，由于侧墙103被减薄，暴露出原本被侧墙覆盖的部分衬底101。可以利用干法刻蚀或湿法刻蚀工艺对所述侧墙103进行减薄。
如图3D所示，并结合步骤S340，在暴露的衬底部分形成保护层105。可以利用电化学的方式对指定的区域形成保护层，具体的，通过氧化还原反应在暴露的衬底部分形成CoWP或CoMoP金属层；也可以利用化学的方式对指定的区域形成保护层，具体的，先沉积金属，然后通过热化学反应，例如退火工艺形成金属硅化物层，例如SiCo、SiW、SiTi或SiNi等。较优的，保护层105的厚度为
如图3E所示，并结合步骤S350，在所述衬底101上形成应力膜106。根据要形成的MOS器件的沟道类型在衬底101的对应区域形成相应类别的应力薄膜106。具体地说，在具有p型沟道的MOS器件区域沉积具有压应力的薄膜；在具有n型沟道的MOS器件区域沉积具有拉应力的薄膜。由于之前进行了SPT工艺，应力膜106更靠近沟道区域，使得应力膜106中的应力能够更有效的传递到沟道区域中，从而取得更好的效果。继续参考图3E，然后进行步骤S360，在所述应力膜106上形成层间介质层107。可以利用MOCVD的方式沉积所述层间介质层107。
如图3F所示，并结合步骤S370，刻蚀所述层间介质层107和应力膜106形成通孔108。具体的，例如，先在层间介质层107上形成光刻胶层，图形化所述光刻胶层，然后以图形化的光刻胶层为掩膜，刻蚀所述层间介质层107和应力膜106，去除PMOS的区域的多晶硅栅极上的部分层间介质层和应力膜106和漏极区域上的层间介质层107和应力膜106，形成通孔108。由于在SPT工艺之后进行了步骤S340，在暴露的衬底部分形成了保护层105。在刻蚀通孔108时，在保护层105的保护下，避免了对衬底硅造成损伤引起的器件漏电。后续还包括通孔的填充、金属互联层的形成等公知的步骤，本发明并不涉及这些步骤的改进，在此不再赘述。
本发明提供的半导体器件制作方法，在SPT工艺之后在SPT工艺步骤之后在SPT工艺过程中暴露出的衬底部分表面形成保护层，能确保包含SPT步骤的工艺中衬底不在后续的通孔刻蚀步骤中受到损伤，大大提高产品良率和器件的可靠性。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种半导体器件制作方法，包括：
提供衬底，在衬底上形成栅极；
在栅极两侧形成侧墙；
进行SPT工艺，减薄所述侧墙，暴露出部分衬底；
在暴露的衬底部分形成保护层；
在所述衬底上形成应力膜；
在所述应力膜上形成层间介质层；
刻蚀所述层间介质层和应力膜形成通孔，所述通孔至少暴露出部分所述保护层，所述保护层避免其下方的衬底受到刻蚀损伤。
2.如权利要求1所述的半导体器件制作方法，其特征在于，所述保护层的厚度为
3.如权利要求1所述的半导体器件制作方法，其特征在于，利用电化学的方式形成所述保护层。
4.如权利要求3所述的半导体器件制作方法，其特征在于，所述保护层为通过氧化还原反应形成CoWP或CoMoP金属层。
5.如权利要求1所述的半导体器件制作方法，其特征在于，利用化学方式形成所述保护层。
6.如权利要求5所述的半导体器件制作方法，其特征在于，所述保护层为通过热化学反应形成金属硅化物层。
7.如权利要求6所述的半导体器件制作方法，其特征在于，所述金属硅化物层材质为SiCo、SiW、SiTi或SiNi。
8.如权利要求1所述的半导体器件制作方法，其特征在于，形成侧墙的步骤具体包括：
在栅极两侧形成第一侧墙并通过离子注入形成轻掺杂区；
在栅极两侧形成第二侧墙并通过离子注入形成源/漏区；
在栅极和源/漏区域形成金属硅化物。
9.如权利要求1所述的半导体器件制作方法，其特征在于，利用MOCVD工艺沉积所述层间介质层。
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