TWI521704B - 一種半導體元件的製作方法 - Google Patents

Description

一種半導體元件的製作方法

本發明是有關於一種半導體元件的製造方法，特別是有關於一種製作具有應力介電層(stress-inducing dielectric layer)之半導體元件的方法。

近年來，由於金屬-氧化物-半導體場效應電晶體(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)，在操作速度、耗電及製程成本上，具有相當優越的效能，因此目前已成為半導體積體電路最重要的元件之一。

為了進一步增進金屬-氧化物-半導體場效應電晶體的效能，遂有習知技術採用應力矽(stress-Si)技術，在金屬-氧化物-半導體場效應電晶體上方，形成具有壓縮或拉伸應力的接觸蝕刻終止層(Contact Etch Stop Layer，CESL)，藉以增加金屬-氧化物-半導體場效應電晶體的通道載子遷移率(mobility of Carrier)。

以具有應力的接觸蝕刻終止層為例，其一般係由依序沉積在金屬-氧化物-半導體場效應電晶體上方的氮化矽材質層與氧化矽覆蓋層所構成，並藉由紫外光照射(curing)，來賦予氮化矽材質層應力，藉以提高金屬-氧化物-半導體場效應電晶體的通道載子遷移率。

然而，隨著積體電路元件關鍵尺寸和元件的間距(pitch)日益縮小；再加上，氮化矽材質層與氧化矽覆蓋層二者具有不同膨脹係數。因此，當進行紫外光照射步驟時，材料層間常會受到不等量的收縮或拉伸應力影響，而產生空洞(void)或空隙。進而，使後續的金屬內連線製程，在形成金屬內連線或金屬插塞(metal plug)時，沿著空洞或空隙產生不必要的金屬延伸部，甚至因而造成元件短路失效。

因此有需要提供一種先進的半導體元件製作方法，解決習知技術所面臨的問題。

有鑑於此，本發明是在提供一種半導體元件的製作方法，包括下述步驟：首先，於基材上提供一第一導電型金屬-氧化物-半導體電晶體及一第二導電型金屬-氧化物-半導體電晶體。接著，於第一導電型金屬-氧化物-半導體電晶體上，依序形成一第一應力介電層及一第一覆蓋層。然後，再於第二導電型金屬-氧化物-半導體電晶體上，依序形成一第二應力介電層及一第二覆蓋層。再移除第一覆蓋層。

第一導電型金屬-氧化物-半導體電晶體為N型金屬-氧化物-半導體電晶體，第一應力介電層為拉伸應力介電層。第二導電型金屬-氧化物-半導體電晶體為P型金屬-氧化物-半導體電晶體，第二應力介電層為壓縮應力介電層。

在本發明的一實施例之中，拉伸應力介電層的形成，包括進行一紫外光照射步驟。在本發明的一實施例之中，形成拉伸應力介電層的步驟包括：進行複數個介電層質沉積步驟，且在每一個介電層質沉積步驟之後，即進行一紫外光照射步驟。

在本發明的一實施例之中，壓縮應力介電層和第二覆蓋層的形成，包括下述步驟：首先，移除位於P型金屬-氧化物-半導體電晶體上的一部份拉伸應力介電層和一部份的第一覆蓋層。接著，於P型金屬-氧化物-半導體電晶體以及餘留下來的第一覆蓋層上，形成壓縮應力介電層和第二覆蓋層。之後，再移除位於N型金屬-氧化物-半導體電晶體上的一部份壓縮應力介電層和一部份的第二覆蓋層。

在本發明的一實施例之中，在移除位於P型金屬-氧化物-半導體電晶體上方的一部分第一覆蓋層之後，更包括進行一退火製程，以增強拉伸應力介電層的拉伸應力。

在本發明的一實施例之中，第一導電型金屬-氧化物-半導體電晶體為P型金屬-氧化物-半導體電晶體，第一應力介電層為壓縮應力介電層；且第二導電型金屬-氧化物-半導體電晶體為N型金屬-氧化物-半導體電晶體，第二應力介電層為拉伸應力介電層。

在本發明的一實施例之中，在進行第一覆蓋層的移除步驟時，可同時移除第二覆蓋層。

在本發明的一實施例之中，第一覆蓋層和第二覆蓋層係由二氧化矽材質所構成。在本發明的一實施例之中，第一應力介電層和第二應力介電層係由氮化矽材質所構成。

在本發明的一實施例之中，在形成第一應力介電層和第一覆蓋層之前，更包括：於基材、第一導電型金屬-氧化物-半導體電晶體和第二導電型金屬-氧化物-半導體電晶體之上，形成一緩衝層。其中，緩衝層係由二氧化矽所構成。

在本發明的一實施例之中，在移除第一覆蓋層之後更包括，於第一應力介電層及第二應力介電層上，形成一介電材質層。其中，此介電材質層係由構成內連線結構的內層介電材質(Interlayer Dielectric，ILD)所構成。

在本發明的一實施例之中，第一應力介電層與第一覆蓋層，二者可在相同機台或分別在不同機台之中形成。在本發明的一實施例之中，第二應力介電層與第二覆蓋層，二者可在相同機台或分別在不同機台之中形成。

根據上述，本發明的實施例是提供一種半導體元件的製作方法，藉以在半導體元件的互補式金屬-氧化物-半導體(Complementary-symmetry Metal-Oxide-Semiconductor，CMOS)電晶體單元上，形成雙應力膜(Dual Stress Liner，DSL)圖案。此一方法包括下述步驟：首先，在第一導電型金屬-氧化物-半導體場效應電晶體元件上，依序形成第一應力介電層和第一覆蓋層；再於第二導電型金屬-氧化物-半導體場效應電晶體元件上，依序形成第二應力介電層和第二覆蓋層。之後，移除第一覆蓋層。

由於，用來形成拉伸應力介電層的紫外光來照射步驟，可能會在各材質層之中形成孔洞或間隙。因此，在進行後續製程之前，先將覆蓋層移除，可避免後續金屬內連線製程，在形成金屬內連線或金屬插塞時，產生不必要的金屬延伸部，沿著空洞或空隙竄流，而造成元件短路失效。故可增進半導體元件的製程良率。

本發明是在提供一種半導體元件的製作方法，藉以在半導體元件的半導體元件的互補式金屬-氧化物-半導體電晶體單元上方，形成雙應力膜圖案，以增進半導體元件的工作效能與製程良率。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉數個較佳實施例，並配合所附圖式，作詳細說明如下。

請參照圖1A至1G，圖1A至1G係根據本發明的一實施例，所繪示的一連串製作具有雙應力膜之半導體元件100的製程結構剖面示意圖。其中，半導體元件100具有至少一互補式金屬-氧化物-半導體場效應電晶體單元115，以及形成在互補式金屬-氧化物-半導體場效應電晶體單元115上方的雙應力膜118。

製作半導體元件100的方法包含下述步驟：首先，於基材101上，提供一互補式金屬-氧化物-半導體場效應電晶體單元115。其中，互補式金屬-氧化物-半導體場效應電晶體單元115包括：形成於基材101上的N型金屬-氧化物-半導體電晶體102及P型金屬-氧化物-半導體電晶體103。

在本實施例之中，基材101為一矽基材，具有至少一P型井區116和一N型井區117，且二者藉由淺溝隔離結構112相互隔離。N型金屬-氧化物-半導體電晶體102包括：位於基材101之P型井區116上方的閘介電層102a、閘極102b、間隙壁102c，以及形成於P型井區116之中的源極/汲極102d。P型金屬-氧化物-半導體電晶體103包括：位於基材101之N型井區117上方的閘介電層103a、閘極103b、間隙壁103c，以及形成於N型井區117之中的源極/汲極。

為了增加P型金屬-氧化物-半導體電晶體103的通道載子遷移率，在本發明的一些實施例之中，P型金屬-氧化物-半導體電晶體103的源極/汲極區，較佳可包含矽鍺磊晶結構104。而矽鍺磊晶結構104的形成方式，包含下述步驟：首先，移除一部份的基材101，藉以在基材101的N型井區117中形成複數個溝渠(未繪示)。接著，再進行一選擇性磊晶成長製程(selective epitaxy growth，SEG)，於溝渠之中形成矽鍺磊晶結構104。由於，矽鍺磊晶結構104能對P型金屬-氧化物-半導體電晶體103的通道施予壓縮應力，可增加P型金屬-氧化物-半導體電晶體103之通道的電洞載子遷移率，故而可大幅增進P型金屬-氧化物-半導體電晶體103的效能。

形成互補式金屬-氧化物-半導體場效應電晶體單元115之後，再於基材101、N型金屬-氧化物-半導體電晶體102及P型金屬-氧化物-半導體電晶體103之上，形成一緩衝層105(如圖1A所繪示)。在本發明的一些實施例之中，係採用化學氣相沉積(Chemical Vapor Deposition，CVD)或物理氣象沉積(Physical Vapor Deposition，PVD)製程來形成緩衝層105。且緩衝層105較佳係由二氧化矽所構成。

接著，再以化學氣相沉積或物理氣象沉積製程，依序於緩衝層105上，形成一介電層106及一覆蓋層107。之後，再對介電層106及覆蓋層107進行紫外光射照射步驟113(如圖1B所繪示)，以賦予介電層106拉伸應力，施加於基材101、N型金屬-氧化物-半導體電晶體102及P型金屬-氧化物-半導體電晶體103之上。

在本發明的一些實施例之中，介電層106較佳係由氮化矽材質所構成；覆蓋層107則係由二氧化矽材質所構成。另外，為了配合製程安排，介電層106及覆蓋層107二者，可以在相同機台(或反應槽)中形成；也可以在不同機台(或反應槽)中形成。

值得注意的是，雖然圖1B所繪示的介電層106為單層結構，但在本發明的另外一些實施例之中，具有拉伸應力的介電層106，可以是一種藉由複數個沉積步驟和複數個紫外光照射步驟，所形成的多層結構。其中，在每一個介電層質沉積步驟之後，會進行一個紫外光照射步驟。待將覆蓋層107形成於最上層的沉積介電層之後，再進行另一能量較強的紫外光照射步驟，以賦予介電層106足夠的拉伸應力。然而，由於氮化矽材質的介電層106與氧化矽材質的覆蓋層107二者具有不同膨脹係數。當進行紫外光照射步驟時，氧化矽覆蓋層107和氮化矽介電層106，會因為受到不等量的收縮或拉伸應力，而在氧化矽覆蓋層107之中產生空洞或空隙119。

然後，在覆蓋層107上形成圖案化光阻層108，並以緩衝層105為蝕刻終止層，對介電層106及覆蓋層107進行蝕刻，以移除覆蓋於P型金屬-氧化物-半導體電晶體103之上的一部分介電層106及覆蓋層107(如圖1C所繪示)。

在本發明的一些實施例之中，可採用多個蝕刻步驟，來移除介電層106及覆蓋層107。其中，由二氧化矽材質所構成的覆蓋層107，較佳可採用以氫氟酸(HF)作為蝕刻劑的濕式蝕刻，來加以移除。而由氮化矽材質所構成的介電層106，較佳則係採用含有磷酸(H₃PO₄)的濕式蝕刻製程，來加以移除。但在本發明的另一些實施例之中，則可藉由反應式離子蝕刻(Reactive Ion Etch，RIE)來同時移除介電層106及覆蓋層107。

另外，為了增強介電層106的拉伸應力，在移除覆蓋於P型金屬-氧化物-半導體電晶體103上的一部分覆蓋層107之後，還包括對介電層106進行一個選擇性的退火步驟。在本實施例中，可先以氫氟酸(HF)作為蝕刻劑，來移除覆蓋於P型金屬-氧化物-半導體電晶體103之上的一部分覆蓋層107；再對完整的介電層106進行熱退火；之後，再以含有磷酸(H₃PO₄)的濕式蝕刻製程，移除覆蓋於P型金屬-氧化物-半導體電晶體103之上的一部分介電層106。

而在另一些實施例中，可以採用反應式離子蝕刻的乾式蝕刻製程，先移除覆蓋於P型金屬-氧化物-半導體電晶體103之上的一部分介電層106及覆蓋層107；並在移除圖案化光阻108之後，對餘留下來的的介電層106進行熱退火。

之後再以化學氣相沉積或物理氣象沉積製程，於P型金屬-氧化物-半導體電晶體103以及餘留下來的覆蓋層107上，依序形成具有壓縮應力的介電層109以及覆蓋層110(如圖1D所繪示)。在本發明的一些實施例之中，介電層109亦由氮化矽材質所構成；而覆蓋層110則係由二氧化矽材質所構成；且藉由控制沉積氮化矽材質的製程參數，可賦予介電層109壓縮應力。

同樣地，為了配合製程安排，介電層109及覆蓋層110，二者可以在相同機台(或反應槽)中形成；也可以分別在不同機台(或反應槽)中形成。由於形成壓縮應力介電層109的方法，係已為習知。故詳細的製程步驟與參數將不在此贅述。

接著，再於覆蓋層110上方，形成圖案化的光阻層114，並以覆蓋層107為蝕刻終止層，對介電層109及覆蓋層110進行蝕刻，以移除覆蓋於N型金屬-氧化物-半導體電晶體102上方的一部分介電層109及覆蓋層110，並將餘留下來的覆蓋層107暴露於外(如圖1E所繪示)。在本發明的一些實施例之中，可採用以氫氟酸作為蝕刻劑的濕式蝕刻，來移除覆蓋層110；並採用含有磷酸的濕式蝕刻劑，來移除介電層109。在本發明的另一些實施例之中，亦可藉由反應式離子蝕刻同時移除介電層109及覆蓋層110。

然後，移除圖案化光阻層114，並以餘留下來的介電層106/109為蝕刻終止層，再進行另一次蝕刻步驟，移除覆蓋層107/110，藉以在互補式金屬-氧化物-半導體場效應電晶體單元115上方，形成雙應力膜118(如圖1F所繪示)。在本發明的一些實施例之中，移除覆蓋層107的蝕刻步驟，可以是濕式蝕刻步驟或乾式蝕刻步驟。另外，由於在本實施例之中，覆蓋層107和110二者的材質皆為二氧化矽。因此，在採用以氫氟酸為蝕刻劑的濕式蝕刻步驟，來移除覆蓋層107，可以同時移除覆蓋層110。

後續，先在介電層106和109上方，形成一介電材質層111(如圖1G所繪示)，再於介電材質層111上方進行後續製程，以完成半導體場元件100的製備。例如，在本實施例之中，後續是在介電層106和109上方，進行金屬內連線製程，以形成包含有內層介電材質和複數個圖案化金屬層的金屬內連線結構(未繪示)。其中，介電材質層111係由內層介電材質所構成。由於形成金屬內連線結構的方法，係已為習知。故詳細的製程步驟與參數將不在此贅述。

然而值得注意的是，形成拉伸應力介電層106和壓縮應力介電層109的先後順序是可以調換的。例如，雖然在上述實施例中，拉伸應力介電層106及覆蓋層107係先於壓縮應力介電層109及覆蓋層110形成。但在本發明的另一些實施例之中，壓縮應力介電層109及覆蓋層110則形成於拉伸應力介電層106及覆蓋層107之前。

根據上述，本發明的實施例是提供一種半導體元件的製作方法，藉以在半導體元件的互補式金屬-氧化物-半導體電晶體單元上，形成雙應力膜圖案。此一方法包括下述步驟：首先，在第一導電型金屬-氧化物-半導體場效應電晶體元件上，依序形成第一應力介電層和第一覆蓋層；再於第二導電型金屬-氧化物-半導體場效應電晶體元件上，依序形成第二應力介電層和第二覆蓋層。之後，移除第一覆蓋層。

由於，用來形成拉伸應力介電層的紫外光來照射步驟，可能會在各個材質層中形成孔洞或間隙。因此，在進行後續製程之前，先將覆蓋層移除，可避免後續金屬內連線製程，在形成金屬內連線或金屬插塞時，產生不必要的金屬延伸部，沿著空洞或空隙竄流，而造成元件短路失效。故可增進半導體元件的製程良率。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．半導體元件

101．．．基材

102．．．N型金屬-氧化物-半導體電晶體

102a．．．閘介電層

102b．．．閘極

102c．．．間隙壁

102d．．．源極/汲極

103．．．P型金屬-氧化物-半導體電晶體

103a．．．閘介電層

103b．．．閘極

103c．．．間隙壁

104．．．矽鍺磊晶結構

105．．．緩衝層

106．．．介電層

107．．．覆蓋層

108．．．圖案化光阻層

109．．．介電層

110．．．覆蓋層

111．．．內層介電材質層

112．．．淺溝隔離結構

113．．．紫外光射照射步驟

114．．．圖案化光阻層

115．．．金屬-氧化物-半導體電晶體單元

116．．．P型井區

117．．．N型井區

118．．．雙應力膜

119．．．空隙

圖1A至1G係根據本發明的一實施例，繪示製作具有雙應力膜之半導體元件的製程結構剖面示意圖。

100．．．半導體元件

101．．．基材

102．．．N型金屬-氧化物-半導體電晶體

104．．．矽鍺磊晶結構

105．．．緩衝層

106．．．介電層

109．．．介電層

111．．．內層介電材質層

112．．．淺溝隔離結構

115．．．金屬-氧化物-半導體電晶體單元

116．．．P型井區

117．．．N型井區

118．．．雙應力膜

Claims (16)

1. 一種半導體元件的製作方法，包括下述步驟：於一基材上提供一第一導電型金屬-氧化物-半導體電晶體及一第二導電型金屬-氧化物-半導體電晶體；於該第一導電型金屬-氧化物-半導體電晶體上，依序形成一第一應力介電層及一第一覆蓋層(capping layer)；於該第二導電型金屬-氧化物-半導體電晶體上，依序形成一第二應力介電層及一第二覆蓋層；以及於該第二應力介電層與該第二覆蓋層形成之後，移除該第一覆蓋層。
2. 如申請專利範圍第1項所述的半導體元件的製作方法，其中該第一導電型金屬-氧化物-半導體電晶體為一N型金屬-氧化物-半導體電晶體，該第一應力介電層為一拉伸應力介電層；且該第二導電型金屬-氧化物-半導體電晶體為一P型金屬-氧化物-半導體電晶體，該第二應力介電層為一壓縮應力介電層。
3. 如申請專利範圍第2項所述的半導體元件的製作方法，其中該拉伸應力介電層的形成，包括進行一紫外光照射(curing)步驟。
4. 如申請專利範圍第2項所述的半導體元件的製作方法，其中該拉伸應力介電層的形成，包括複數個介電材質沉積步驟，且在每一該些電材質沉積步驟之後，即進行一紫外光照射 步驟。
5. 如申請專利範圍第2項所述的半導體元件的製作方法，其中該壓縮應力介電層和該第二覆蓋層的形成，包括下述步驟：移除位於該P型金屬-氧化物-半導體電晶體上的一部份該拉伸應力介電層和一部份該第一覆蓋層；於該P型金屬-氧化物-半導體電晶體以及餘留下來的該第一覆蓋層上，形成該壓縮應力介電層和該第二覆蓋層；以及移除位於該N型金屬-氧化物-半導體電晶體上的一部份該壓縮應力介電層和一部份該第二覆蓋層。
6. 如申請專利範圍第5項所述的半導體元件的製作方法，其中在移除位於該P型金屬-氧化物-半導體電晶體上方的一部分該第一覆蓋層之後，更包括進行一退火製程，以增強該拉伸應力介電層的拉伸應力。
7. 如申請專利範圍第1項所述的半導體元件的製作方法，其中該第一導電型金屬-氧化物-半導體電晶體為一P型金屬-氧化物-半導體電晶體，該第一應力介電層為一壓縮應力介電層；且該第二導電型金屬-氧化物-半導體電晶體為一N型金屬-氧化物-半導體電晶體，該第二應力介電層為一拉伸應力介電層。
8. 如申請專利範圍第1項所述的半導體元件的製作方法，其中在進行該第一覆蓋層的移除步驟時，可同時移除該第 二覆蓋層。
9. 如申請專利範圍第1項所述的半導體元件的製作方法，其中該第一覆蓋層和該第二覆蓋層，係由二氧化矽材質所構成。
10. 如申請專利範圍第1項所述的半導體元件的製作方法，其中該第一應力介電層和該第二應力介電層，係由氮化矽材質所構成。
11. 如申請專利範圍第1項所述的半導體元件的製作方法，其中在形成該第一應力介電層和該第一覆蓋層之前，更包括：於該基材、該第一導電型金屬-氧化物-半導體電晶體和該第二導電型金屬-氧化物-半導體電晶體之上，形成一緩衝層。
12. 如申請專利範圍第11項所述的半導體元件的製作方法，其中該緩衝層，係由二氧化矽所構成。
13. 如申請專利範圍第1項所述的半導體元件的製作方法，其中在移除該第一覆蓋層之後，更包括：於該第一應力介電層和該第二應力介電層上方，形成一介電材質層。
14. 如申請專利範圍第13項所述的半導體元件的製作方法，其中該介電材質層，係由一內連線結構的一內層介電材質(Interlayer Dielectric，ILD)所構成。
15. 如申請專利範圍第1項所述的半導體元件的製作方法，其中該第一應力介電層與該第一覆蓋，二者可在相同機台或分別在不同機台之中形成。
16. 如申請專利範圍第1項所述的半導體元件的製作方法，其中該第二應力介電層與該第二覆蓋層，二者可在相同機台或分別在不同機台之中形成。