TWI392029B - Semiconductor device - Google Patents

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TWI392029B
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stress
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Shinya Yamakawa
Yasushi Tateshita
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Sony Corp
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Description

半導體裝置
本發明，係有關於對電晶體通道部施加有應力之半導體裝置及其製造方法。
近年來，半導體積體電路之高積體化、高速化、低消耗電力化係在進行，而對於個別之電晶體的特性提昇之要求係日益增大。為了提昇電晶體之能力，係有各種之方法，特別是，對於在半導體裝置上，於表面層積具備有應力之薄膜，並藉由施加適當的應力來提昇載體之移動度的方法，由於在閘極長度100nm以下之電晶體，係不會有容量增加等之副次性的缺點，因此係積極地被使用(例如，參考日本特開2002-198368號公報、日本特開2005-57301號公報、日本特開2006-165335號公報、日本特開2006-269768號公報)。
藉由圖26~圖28之製造工程，來對使用有先前技術之應力施加膜的電晶體之製造方法作說明。
如圖26(1)所示一般，在矽基板111上，形成STI(Shallow Trench Isolation)構造之元件分離區域114。
接下來，如圖26(2)所示一般，作為當在矽基板111中將不純物作離子注入時的通道作用(channeling)防止用之保護膜，而藉由表面氧化等來形成氧化矽膜(未圖示)。而後，在n型電晶體、p型電晶體的各別之區域中，進行 不純物之離子注入，而形成p形井區域115、n形井區域116。
而後，將上述保護用之氧化矽膜除去，並如圖26之(3)所示一般，以1~3nm之厚度來重新形成閘極氧化膜141。
接下來，如圖26之(4)所示一般，在上述閘極氧化膜141上，以膜厚100~150nm左右來形成聚矽膜，而後，使用光微影技術與乾蝕刻技術，而藉由聚矽膜來形成閘極電極143、163。接下來，如圖27之(5)所示一般，藉由不純物注入，在n型電晶體區域係藉由As、P離子等之n型不純物的注入而被形成n型延伸區域131、132，在p型電晶體區域係藉由B離子等之p型不純物的注入而被形成p型延伸區域151、152。
接下來，如圖27之(6)所示一般，使用CVD法與乾蝕刻法，而形成由20nm~50nm左右之氮化矽膜或氧化膜等所成之閘極側壁絕緣膜133、153，而後，進行不純物之離子注入，在n型電晶體區域處形成源極‧汲極區域135、136，並在p型電晶體區域處形成源極‧汲極區域155、156。接下來，藉由瞬間施加1050℃左右之熱，而進行不純物之活性化。
接下來，如圖27之(7)所示一般，藉由自我對準金屬矽化製程(Salicide process)技術，而在源極‧汲極區域135、136、155、156；閘極電極143、163處，藉由鈷(Co)或鎳(Ni)等來形成20nm~50nm左右之矽化物電極137、 138、157、158、139、159，而使電阻降低。
接下來，如圖28之(8)所示一般，使用CVD法、光微影法、乾蝕刻法，而在p型電晶體103上，以20nm~60nm左右之厚度，來形成具備有1GPa~3GPa左右之壓縮應力的氮化矽膜之壓縮(Compressive)襯膜122。
進而，如圖28之(9)所示一般，使用CVD法、光微影法、乾蝕刻法，而在n型電晶體102上，形成具備有1GPa~2GPa左右之拉張應力的氮化矽膜之拉張(Tensile)襯膜121。藉由此襯膜之影響，在p型電晶體之通道部，係於通道方向被施加有壓縮應力，而提昇電洞之移動度，而在n型電晶體之通道部，係被施加有拉張應力，而提昇電子之移動度。
接下來，如圖28(10)所示一般，使用CVD法，而形成由氧化矽(SiO2 )等所成之層間絕緣膜171。進而，在藉由乾蝕刻技術而打開接觸孔後，將由鎢(W)等所成之金屬埋入，而形成連接於源極‧汲極區域之接觸電極144、145、164、165，而完成電晶體101。
在先前技術之電晶體構造中，雖然藉由在完成後之電晶體元件上形成具有應力之薄膜，而能夠較容易地對元件施加應力並使電晶體之移動度提昇，但是，由於係會受到從閘極電極而來之反作用力，因此，係有相對於薄膜之應力，而僅能夠對電晶體之通道部施加微小的應力之問題。故而，為了施加大的應力，係有必要使膜厚變厚，或是將膜之內部應力其本身作提昇。然而，若是將膜厚變厚，則 會有與相鄰接之電晶體的部分接觸，而使得應力的效果減少，以及當打開接觸孔時，由於氮化矽膜之部分變厚，而使得形成變為困難等之問題。又，若是提昇膜之內部應力，則會有產生碎裂等之膜缺陷的問題。
於此所欲解決之問題點，係為：在電晶體元件上形成具有應力之薄膜構造中，由於係會受到從閘極電極而來之反作用力，因此，相對於薄膜之應力，而僅能夠對電晶體之通道部施加微小的應力之點。本發明，係以使施加於電晶體之通道部的應力增加，而使提昇電流增加效果成為可能一事作為課題。
第1形態之本發明，其特徵為，具備有：側壁絕緣膜，係被形成於半導體基板上，並具備有藉由將假閘極(dummy gate)除去所形成的溝；和閘極電極，係由金屬所成，並在前述溝內之半導體基板上，隔著閘極絕緣膜而被形成；和應力施加膜，係從前述側壁絕緣膜上起延伸到前述半導體基板上而被形成；和源極‧汲極區域，係在前述閘極電極之兩側處，被形成於前述半導體基板上，前述應力施加膜，係在前述閘極電極被形成之前，且在前述溝形成之前，而被成膜。
在第1形態之本發明中，由於應力施加膜係在溝之被形成前便被成膜，因此，係在經由應力施加膜而對半導體基板施加有應力的狀態下，將假閘極除去。因此，在假閘 極被除去後之區域的區域中，於半導體基板，亦即是電晶體之通道區域，被施加於假閘極處之應力，係成為被施加在半導體基板上，因此，被施加在電晶體之通道區域處的應力係增加。
第2形態之本發明，其特徵為：在前述半導體基板之n型電晶體的形成區域處，係具備有n型電晶體，該n型電晶體，係具備有：側壁絕緣膜，係被形成於前述半導體基板上，並具備有藉由將第1假閘極(dummy gate)除去所形成的第1溝；和閘極電極，係由金屬所成，並在前述第1溝內之半導體基板上，隔著閘極絕緣膜而被形成；和第1應力施加膜，係從前述側壁絕緣膜上起延伸到前述半導體基板上而被形成，並具備有拉張應力；和源極‧汲極區域，係在前述閘極電極之兩側處，被形成於前述半導體基板上，在半導體基板之p型電晶體的形成區域處，係具備有p型電晶體，該p型電晶體，係具備有：側壁絕緣膜，係被形成於半導體基板上，並具備有藉由將第2假閘極(dummy gate)除去所形成的第2溝；和閘極電極，係由金屬所成，並在前述第2溝內之半導體基板上，隔著閘極絕緣膜而被形成；和第2應力施加膜，係從前述側壁絕緣膜上起延伸到前述半導體基板上而被形成，並具備有壓縮應力；和源極‧汲極區域，係在前述閘極電極之兩側處，被形成於前述半導體基板上，前述第1應力施加膜，係在前述閘極電極被形成於前述第1溝內之前、且在前述第1溝形成之前，而被成膜，前述第2應力施加膜，係在前述閘 極電極被形成於前述第2溝內之前、且在前述第2溝形成之前，而被成膜。
在第2形態之本發明中，由於第1應力施加膜係在第1溝之被形成前便被成膜，而第2應力施加膜係在第2溝之被形成前便被成膜，因此，係在經由各應力施加膜而對半導體基板施加有應力的狀態下，將假閘極除去。因此，在假閘極被除去後之區域的區域中，於半導體基板，亦即是電晶體之通道區域，被施加於假閘極處之應力，係成為被施加在半導體基板上，因此，被施加在電晶體之通道區域處的應力係增加。
若藉由本發明，則由於被施加在電晶體之通道區域的應力係增加，而能夠將移動度大幅提昇，因此，具有能夠達成電晶體之回應性能的提昇之優點。
對於本發明之半導體裝置的其中一種實施形態(第1實施例)，藉由圖1之概略構成剖面圖來作說明。
如圖1所示一般，在半導體基板11上，形成將n型電晶體之形成區域12與p型電晶體之形成區域13作電性分離的元件分離區域14。在上述半導體基板11，例如係使用矽基板，上述元件分離區域14，例如，係藉由以氧化膜所成之STI(shallow Trench Isolation)構造來形成。
在上述n型電晶體之形成區域12的半導體基板11 中，係被形成有將p型不純物作導入之p型井區域15，在上述p型電晶體之形成區域13的半導體基板11中，係被形成有將n型不純物作導入之n型井區域16。
在上述半導體基板11上，於n型電晶體之形成區域12處，係被形成具備有藉由將第1假閘極(未圖示)除去所形成的第1溝39之側壁絕緣膜33，於p型電晶體之形成區域13處，係被形成具備有藉由將第2假閘極(未圖示)除去所形成的第2溝59之側壁絕緣膜53。此側壁絕緣膜33、53，例如係以20nm~50nm左右之厚度而被形成。
在上述第1溝39內之半導體基板11上，係隔著閘極絕緣膜41而被形成有閘極電極43，在上述第2溝59內之半導體基板11上，係隔著閘極絕緣膜41而被形成有閘極電極63。
上述閘極絕緣膜41，例如係以2nm~3nm左右之厚度，而藉由身為高介電率(High-k)絕緣膜之氧化鉿(HfO2 )膜來形成。在本實施例中，雖係使用HfO2 ，但是，亦可使用HfSiO、氧化鉭(Ta2 O5 )、氧化鋁鉿(HfAlOX )等之High-k材料，或者是單純的藉由將半導體基板11之表面，亦即是將矽表面氧化，來作為閘極絕緣膜。又，亦可預先在半導體基板11之表面上形成高介電率(High-k)絕緣膜，並直接作利用。
又，上述閘極電極43、63，例如係使用金屬化合物層或者是金屬層。於此，作為其中一例，係使用氮化鈦(TiN)。又，作為上述金屬層，係亦可選擇鎢(W)、鈦 (Ti)、氮化鈦(TiN)、鉿(Hf)、鉿矽化物(HfSi)、釕(Ru)、銥(Ir)、鈷(Co)等。在本實施例中，雖係使用單層之膜，但是，為了降低電阻，或是為了對臨限值電壓作調整，係亦可將複數之金屬膜作層積。
又，在上述n型電晶體之形成區域12處，係於上述第1溝39之兩側的半導體基板11處，被形成有延伸(extention)區域31、32。進而，在上述第1溝39之兩側處的半導體基板11處，係分別隔著上述延伸區域31、32，而被形成有源極‧汲極區域35、36。上述延伸區域31、32；源極‧汲極區域35、36，係作為n型不純物，而被導入有磷(P)或是砷(As)。
又，在p型電晶體之形成區域13處，係於上述第2溝59之兩側的半導體基板11處，被形成有延伸區域51、52。進而，在上述第2溝59之兩側處的半導體基板11處，係分別隔著上述延伸區域51、52，而被形成有源極‧汲極區域55、56。上述延伸區域51、52；源極‧汲極區域55、56，係作為p型不純物，而被導入有硼(B)、銦(In)等。
在上述源極‧汲極區域35、36上，係被形成有矽化物電極37、38，同時，在源極‧汲極區域55、56上，係被形成有矽化物電極57、58，而追求各源極‧汲極區域之低電阻化。上述矽化物電極37、38、57、58，例如，係由以20nm~50nm左右之厚度，而藉由鈷(Co)、鎳(Ni)、白金(Pt)又或是此些之化合物而被形成的矽化物層 所成。
在上述n型電晶體之形成區域12中，從上述側壁絕緣膜33起而至上述半導體基板11上，係被形成有具備拉張應力之第1應力施加膜21，在上述p型電晶體之形成區域13中，從上述側壁絕緣膜53起而至上述半導體基板11上，係被形成有具備壓縮應力之第2應力施加膜22。
如此這般，其特徵係成為：上述第1應力施加膜21，係在上述第1溝39被形成前即被成膜，上述第2應力施加膜22，係在上述第2溝59被形成前即被成膜。
上述第1應力施加膜21，例如係藉由膜厚為40nm左右之具備有拉張應力的氮化矽膜而被形成。在本實施例中，雖係形成具備有2GPa之拉張應力的膜，但是，關於應力，係並不被限定於此值。又，關於膜厚，亦並不被限定為本實施例之膜厚。
又，上述第2應力施加膜22，例如係藉由膜厚為40nm左右之具備有壓縮應力的氮化矽膜而被形成。在本實施例中，雖係形成具備有1.2GPa之拉張應力的膜，但是，關於應力，係並不被限定於此值。又，關於膜厚，亦並不被限定為本實施例之膜厚。
進而，在上述半導體基板11上之全面，係被形成有第1層間絕緣膜71、第2層間絕緣膜72。此第1、第2層間絕緣膜71、72，例如係藉由氧化矽(SiO2 )膜而被形成。
在上述第2層間絕緣膜72、第1層間絕緣膜71處， 係被形成有通過源極‧汲極區域35、36、55、56之接觸孔73、74、75、76，並被形成有將由鎢(W)等所成之金屬埋入的源極‧汲極電極44、45、64、65。如此這般，而構成藉由n型電晶體Tr1、p型電晶體Tr2所成之半導體裝置1。
接下來，對於本發明之半導體裝置之製造方法的其中一種實施形態(第1實施例)，藉由圖2~圖7之製造工程剖面圖來作說明。於此，係對前述第1實施例之半導體裝置之製造方法作說明。
如圖2之(1)所示一般，在半導體基板11上，形成將n型電晶體之形成區域12與p型電晶體之形成區域13作電性分離的元件分離區域14。在上述半導體基板11，例如係使用矽基板，上述元件分離區域14，例如，係藉由以氧化膜所成之STI(Shallow Trench Isolation)構造來形成。
接下來，如圖2(2)所示一般，在上述半導體基板上，形成用以防止離子注入時之通道作用的保護膜80。此保護膜80，例如係以5nm~10nm左右之厚度而藉由氧化矽膜來形成。該形成方法，例如係藉由表面氧化。接下來，在形成了覆蓋p型電晶體之形成區域13的離子注入遮罩(未圖示)後，經由離子注入法，而在n型電晶體之形成區域12處的半導體基板11中，導入p型不純物，而形成p型井區域15。
而後，將上述離子注入遮罩除去。
接下來，在形成了覆蓋n型電晶體之形成區域12的離子注入遮罩(未圖示)後，經由離子注入法，而在p型電晶體之形成區域13處的半導體基板11中，導入n型不純物，而形成n型井區域16。
而後，將上述離子注入遮罩除去。進而，將上述保護膜80除去。
另外，上述p型井區域15、n型井區域16，係不論將何者先形成均可。
接下來，如圖2(3)所示一般，在上述半導體基板11上，依序形成假閘極絕緣膜81、假閘極形成膜82、硬遮罩層83。
上述假閘極絕緣膜81，例如係以1nm~3nm左右之氧化膜來形成。該形成方法，例如係使用熱氧化製程。
上述假閘極形成膜82，例如係以100nm~150nm左右之厚度的聚矽膜來形成。該形成方法，例如係使用CVD法等。
在本實施例中，雖係將假閘極絕緣膜在後面之工程中除去，但是，在此時間點，例如亦有形成閘極絕緣膜之情況。例如，在閘極絕緣膜中，係可使用氧化鉿(HfO2 )等之高介電率(High-k)絕緣膜。
又，在上述假閘極形成膜82，亦可使用非晶質矽膜。
上述硬遮罩層83，例如係使用30nm~100nm左右之厚度的聚矽膜。該成膜方法，例如係藉由CVD法。
接下來，在上述硬遮罩層83上，使用光微影技術或是電子束微影技術，來將光阻劑(未圖示)圖案化，並形成用以形成電晶體之閘極電極的光阻遮罩圖案(未圖示)。將上述光阻遮罩圖案作為遮罩，並藉由乾蝕刻法等，來對硬遮罩層83作蝕刻。在蝕刻後，將光阻遮罩圖案除去，並將殘留之硬遮罩層83作為蝕刻遮罩，再度使用乾蝕刻法等來進行假閘極形成膜82以及假閘極絕緣膜81之蝕刻。
其結果，如圖3(4)所示一般，在上述半導體基板11上，被形成有假閘極84、85。
另外，在上述乾蝕刻中，係以藉由幾乎不會使硬遮罩層83被蝕刻的選擇比來進行為理想。
接下來，如圖3之(5)所示一般，在n型電晶體之形成區域12處，於上述假閘極84之兩側的n型電晶體之形成區域12之半導體基板11處，形成延伸區域31、32。
又，在p型電晶體之形成區域13處，係於上述假閘極85之兩側的p型電晶體之形成區域13的半導體基板11處，被形成有延伸區域51、52。
具體而言，係在形成了覆蓋p型電晶體之形成區域13的離子注入遮罩(未圖示)後，經由離子注入法，而在假閘極84之兩側處的n型電晶體之形成區域12處的半導體基板11中，導入n型不純物，而形成上述延伸區域31、32。此離子注入，例如係使用磷(P)、砷(As)等作為n型不純物。又，在上述n型不純物之離子注入遮罩中，例如係使用光阻膜。而後，將上述離子注入遮罩除去。
接下來，在形成了覆蓋n型電晶體之形成區域12的離子注入遮罩(未圖示)後，經由離子注入法，而在假閘極85之兩側處的p型電晶體之形成區域13處的半導體基板11中，導入p型不純物，而形成上述延伸區域51、52。此離子注入，例如係使用硼(B)、銦(In)等作為p型不純物。又，在上述p型不純物之離子注入遮罩中，例如係使用光阻膜。
而後，將上述離子注入遮罩除去。
又，在進行上述各延伸區域31、32、51、52之不純物注入前，係亦可將假閘極84、85之各側壁，藉由氮化矽膜或是氧化矽膜等之側壁保護膜來作保護。
接下來，如圖3(6)所示一般，在上述假閘極84、85之各側壁處，分別形成側壁絕緣膜33、53。此側壁絕緣膜33、53，例如係以20nm~50nm左右之厚度而被形成。
而後，在上述假閘極84之兩側處的半導體基板11處，分別隔著上述延伸區域31、32，而形成源極‧汲極區域35、36。
同樣的，在上述假閘極85之兩側處的半導體基板11處，分別隔著上述延伸區域51、52，而形成源極‧汲極區域55、56。
在上述源極‧汲極區域35、36之形成中，係在p型電晶體之形成區域上形成離子注入遮罩(未圖示)，而後，例如將n型不純物離子注入至上述半導體基板中而形成 之。
接下來，將上述離子注入遮罩除去。
又，在上述源極‧汲極區域55、56之形成中，係在n型電晶體之形成區域上形成離子注入遮罩(未圖示)，而後，例如將p型不純物離子注入至上述半導體基板中而形成之。
接下來，將上述離子注入遮罩除去。
而後，進行活性化退火，將被注入至上述延伸區域31、32、51、52以及源極‧汲極區域35、36、55、56的不純物活性化。此活性化退火，例如係以1000℃~1100℃左右之急速熱處理(RTA)而進行。
接下來，如圖4(7)所示一般，經由自我對準金屬矽化製程技術，在源極‧汲極區域35、36上形成矽化物電極37、38，同時，在源極‧汲極區域55、56上形成矽化物電極57、58，而追求各源極‧汲極區域之低電阻化。在上述自我對準金屬矽化製程技術中，例如，係以20nm~50nm左右之厚度，而藉由鈷(Co)、鎳(Ni)、白金(Pt)又或是此些之化合物而形成矽化物層。
接下來，如圖4(8)所示一般，形成於全面具備有壓縮應力之第2應力施加膜(壓縮(Compressive)襯膜)22。此應力施加膜22，係藉由電漿CVD法，而藉由膜厚為40nm左右之具備有1.2GPa左右的壓縮應力之氮化矽膜來形成。
另外，第2應力施加膜22，係供給氫(H2 )氣體 (1000cm3 /min~5000cm3 /min)、氮(N2 )氣體(500cm3 /min~2500cm3 /min)、氬(Ar)氣體(1000cm3 /min~5000cm3 /min)、阿摩尼亞(NH3 )氣體(50cm3 /min~200cm3 /min)、三甲基矽烷氣體(10cm3 /min~50cm3 /min)，並將基板溫度設為400℃~600℃，將壓力設為0.13kPa~0.67kPa，將RF功率設為50W~500W，在此條件下進行化學反應，而形成之。
在本實施例中，雖係形成具備有1.2GPa之壓縮應力的膜，但是，關於應力，係並不被限定於此值。又，關於膜厚，亦並不被限定為本實施例之膜厚。
而後，使用光微影技術以及乾蝕刻技術，而以僅使p型電晶體之形成區域13上殘留有上述第2應力施加膜的方式來作加工。
接下來，如圖4(9)所示一般，形成於全面具備有拉張應力之第1應力施加膜(拉張(Tensile)襯膜)21。此第1應力施加膜21，係藉由電漿CVD法，而藉由膜厚為40nm左右之具備有1.2GPa左右的拉張應力之氮化矽膜來形成。
另外，第1應力施加膜21，係供給氮(N2 )氣體(500cm3 /min~2000cm3 /min)、阿摩尼亞(NH3 )氣體(500cm3 /min~1500cm3 /min)、單矽烷(SiH4 )氣體(50cm3 /min~300cm3 /min)，並將基板溫度設為200℃~400℃，將壓力設為0.67kPa~2.0kPa，將RF功率設為50W~500W，在此條件下進行化學反應。進而，在成膜 後，供給氦(He)氣體(10L/min~20L/min)，並將溫度設為400℃~600℃，將壓力設為0.67kPa~2.0kPa，將紫外線(UV)燈管功率設為1kW~10kW，在此條件下，進行紫外線(UV)照射處理，而形成之。
在本實施例中，雖係形成具備有2GPa之拉張應力的膜，但是，關於應力，係並不被限定於此值。又，關於膜厚，亦並不被限定為本實施例之膜厚。
而後，使用光微影技術以及乾蝕刻技術，而以僅使n型電晶體之形成區域12上殘留有上述第1應力施加膜21的方式來作加工。另外，上述第1、第2應力施加膜21、22之形成順序，係不論先形成何者均可。
接下來，如圖5(10)所示一般，在上述半導體基板11上之全面，形成第1層間絕緣膜71。此第1層間絕緣膜71，例如係藉由氧化矽(SiO2 )膜而被形成。
接下來，如圖5(11)所示一般，將上述第1層間絕緣膜71表面除去，直到各假閘極84、85之上部露出為止。在此除去加工中，例如，係經由CMP法，而進行第1層間絕緣膜71表面之研磨。而後，使各假閘極84、85之上部露出。
接下來，如圖5(12)所示一般，將上述假閘極84、85(參考前述圖5(11))除去。此除去加工，係藉由乾蝕刻來除去，而形成溝39、59。接下來，藉由氟酸所致之濕蝕刻來將假閘極絕緣膜81之氧化矽膜除去，並形成溝39、59。藉由此，在上述側壁絕緣膜33、53內係被形成 有溝39、59。
接下來，如圖6(13)所示一般，在包含有上述溝39、59之內面的上述第1層間絕緣膜71表面上，形成閘極絕緣膜41。此閘極絕緣膜41，例如係以2nm~3nm左右之厚度，而將身為高介電率(High-k)絕緣膜之氧化鉿(HfO2 )膜，藉由CVD法等來形成。在本實施例中，雖係使用HfO2 ，但是，亦可使用HfSiO、氧化鉭(Ta2 O5 )、氧化鋁鉿(HfAlOx)等之High-k材料，或者是單純的藉由將半導體基板11之表面，亦即是將矽表面氧化，來作為閘極絕緣膜41。又，亦可預先在半導體基板11之表面上形成高介電率(High-k)絕緣膜，並直接作利用。
接下來，如圖6(14)所示一般，在上述溝39、59之內部，隔著上述閘極絕緣膜41而埋入閘極電極形成層42。此閘極電極形成層42，例如係使用金屬化合物層或者是金屬層。於此，作為其中一例，係使用氮化鈦(TiN)。在閘極電極形成層42之成膜方法中，例如係使用ALD法(Atomic Layer Deposition)或PVD法(Physical Vapor Deposition)。在本實施例中，係採用藉由PVD法而具備有壓縮應力之氮化鈦(TiN)膜。又，作為上述金屬層，係亦可選擇鎢(W)、鈦(Ti)、氮化鈦(TiN)、鉿(Hf)、鉿矽化物(HfSi)、釕(Ru)、銥(Ir)、鈷(Co)等。在本實施例中，雖係使用單層之膜，但是，為了降低電阻，或是為了對臨限值電壓作調整，係亦可將複數之金屬膜作層積。
接下來，如圖6(15)所示一般，將第1層間絕緣膜71 上之剩餘的閘極電極形成層42以及閘極絕緣膜41除去，並以將溝39、59埋入一般之方式而使閘極電極形成層42殘留，來形成閘極電極43、63。在此除去加工中，例如係使用CMP來作研磨，直到第1層間絕緣膜71之表面露出為止。
接下來，如圖7(16)所示一般，在上述第1層間絕緣膜71上，形成第2層間絕緣膜72。此第2層間絕緣膜72，例如係藉由氧化矽(SiO2 )膜而被形成。於此，在第2層間絕緣膜72、第1層間絕緣膜71處，藉由乾蝕刻技術而形成通過源極‧汲極區域35、36、55、56之接觸孔73、74、75、76，而後，將由鎢(W)等所成之金屬埋入以形成源極‧汲極電極44、45、64、65，而完成由n型電晶體Tr1、p型電晶體Tr2所成之半導體裝置1。
接下來，針對上述第1實施例中之應力的增加效果，藉由圖8~圖10來作說明。另外，圖8~圖10，係展示根據上述第1實施例所進行的應力模擬之結果。
圖8，係展示在先前技術以及本發明之第1實施例中的各工程中之n型電晶體的通道部之應力。另外，在本模擬中，係為將閘極長度假定為60nm者。又，在本模擬中，係分別將x軸設定為從源極而朝汲極之方向(電晶體之閘極長度(L)方向)，將y軸設定為從閘極電極起而朝向基板之深度方向的方向，將z軸設定為從前方而朝向後方之方向(電晶體之閘極寬幅(W)方向)，而Sxx、Syy、Szz則係為對各別之方向的主應力成分。又，在通道處之應 力，係為閘極之中央部的從矽基板表面起之1nm深度處之值。圖8~圖10中之「先前技術」，係為前述圖28(10)之狀態下的應力，「假閘極除去後」係為在本實施例中之將假閘極除去後之瞬間的狀態下之應力，「假閘極、假氧化膜除去後」係為在本實施例中之將假閘極以及假閘極絕緣膜除去後之瞬間(圖5(12))的狀態下之應力，「閘極電極形成後」係在在閘極電極43、63形成後之瞬間(圖6(15)的狀態下之應力值，並分別展示有Sxx、Syy、Szz之值。又，在應力值中，(+)之值係為拉張應力，(-)之值係代表壓縮應力。
若依照上述模擬結果，則可以得知，相對於先前技術，在將假閘極除去後的瞬間，Sxx之值係大幅增加，此係代表：在先前技術中，從應力施加膜(應力襯膜)所施加之應力，係由於從閘極電極而來之反作用力，而無法有效果的施加在半導體基板(矽基板)上，但是，經由將聚矽之假閘極除去，x方向之拉張應力，係有效果地被施加。但是，亦可得知，在先前技術中，雖係作為Syy而施加有壓縮應力，但是在將假閘極除去後的瞬間，其係幾乎完全消失。又，對於Szz，在先前技術中，雖為幾乎不存在，但是，藉由將假閘極除去，係被施加有拉張應力。又，可以得知，在將假閘極絕緣膜除去後，藉由將假閘極絕緣膜除去，Sxx係更進而增加。又，此些之應力，係在形成閘極電極43、63後，其傾向亦不會改變。
圖9，係為展示在p型電晶體處之應力的變化。在p 型電晶體中，由於和n型電晶體相反的，係使用有具備壓縮應力之應力施加膜(應力襯膜)，因此，應力之值係成為正負逆轉，但是，其傾向係為和n型電晶體的情況為相同。亦即是，藉由將假閘極除去，Sxx、Szz雖係增加，但是Syy係減少。又，亦得知，在形成閘極電極43、63後，亦幾乎保持在相同之傾向。作為從此些之應力值來推估出移動度之變化的方法，係週知有使用壓電(Piezo)係數的方法。若是使用在C．S．Snith著，Phys．Rev．vo．94，PP42-49(1954)中所報告之壓電係數，則在n型、p型各別之電晶體中的移動度提昇率，係可如下述一般地作記述。
n型：(μxx/μ0)=1+0.316Sxx-0.534Syy+0.176Szz
p型：(μxx/μ0)=1-0.718Sxx+0.011Syy+0.663Szz
於圖10中，展示將使用上述數式而將在各狀態下的移動度提昇率作描繪後之結果。在計算中所使用之Sxx、Syy、Szz，係為在圖8、圖9中所示者。移動度提昇率，係為將並未施加有任何應力的狀態下之移動度設為1時的相對值。
如圖10所示一般，可以得知，藉由將假閘極84、85除去，移動度係大幅提昇。又，藉由將假閘極絕緣膜81除去，移動度係更進而提昇。由此可知，相較於在假閘極84、85之下方預先做好High-k絕緣膜，係以將假閘極絕緣膜81除去為較理想。在製作了埋入閘極後之移動度提昇率，由於在閘極電極形成層42之TiN係具備有壓縮應 力，因此，在p型電晶體Tr2中係若干減少。然而，若是相較於先前記技術，在第1實施例中之電晶體，係在n型、p型之兩者中，均實現有較先前技術為更大之移動度提昇率。
對於本發明之半導體裝置的其中一種實施形態(第2實施例)，藉由圖11之概略構成剖面圖來作說明。
如圖11所示一般，在半導體基板11上，形成將n型電晶體之形成區域12與p型電晶體之形成區域13作電性分離的元件分離區域14。在上述半導體基板11，例如係使用矽基板，上述元件分離區域14，例如，係藉由以氧化膜所成之STI(shallow Trench Isolation)構造來形成。
在上述n型電晶體之形成區域12的半導體基板11中，係被形成有將p型不純物作導入之p型井區域15，在上述p型電晶體之形成區域13的半導體基板11中，係被形成有將n型不純物作導入之n型井區域16。
在上述半導體基板11上，於n型電晶體之形成區域12處，係被形成具備有藉由將第1假閘極(未圖示)除去所形成的第1溝39之側壁絕緣膜33，於p型電晶體之形成區域13處，係被形成具備有藉由將第2假閘極(未圖示)除去所形成的第2溝59之側壁絕緣膜53。此側壁絕緣膜33、53，例如係以20nm~50nm左右之厚度而被形成。
在上述第1溝39內，係隔著閘極絕緣膜41而被形成有閘極電極43，在上述第2溝59內，係隔著閘極絕緣膜41而被形成有閘極電極63。
上述閘極絕緣膜41，例如係以2nm~3nm左右之厚度，而藉由身為高介電率(High-k)絕緣膜之氧化鉿(HfO2 )膜來形成。在本實施例中，雖係使用HfO2 ，但是，亦可使用HfSiO、氧化鉭(Ta2 O5 )、氧化鋁鉿(HfAlOx)等之High-k材料，或者是單純的藉由將半導體基板11之表面，亦即是將矽表面氧化，又或是將預先在半導體基板11之表面所形成之高介電質膜，來作為閘極絕緣膜41。
又，上述閘極電極43、63，例如係使用金屬化合物層或者是金屬層。於此，作為其中一例，係使用氮化鈦(TiN)。又，作為上述金屬層，係亦可選擇鎢(W)、鈦(Ti)、氮化鈦(TiN)、鉿(Hf)、鉿矽化物(HfSi)、釕(Ru)、銥(Ir)、鈷(Co)等。在本實施例中，雖係使用單層之膜，但是，為了降低電阻，或是為了對臨限值電壓作調整，係亦可將複數之金屬膜作層積。
又，在上述n型電晶體之形成區域12處，係於上述第1溝39之兩側的半導體基板11處，被形成有延伸(extention)區域31、32。進而，在上述第1溝39之兩側處的半導體基板11處，係分別隔著上述延伸區域31、32，而被形成有源極‧汲極區域35、36。上述延伸區域31、32；源極‧汲極區域35、36，係作為n型不純物，而被導入有磷(P)或是砷(As)。
又，在p型電晶體之形成區域13處，係於上述第2溝59之兩側的半導體基板11處，被形成有延伸區域51、52。進而，在上述第2溝59之兩側處的半導體基板 11處，係分別隔著上述延伸區域51、52，而被形成有源極‧汲極區域55、56。上述延伸區域51、52；源極‧汲極區域55、56，係作為p型不純物，而被導入有硼(B)、銦(In)等。
在上述源極‧汲極區域35、36上，係被形成有矽化物電極37、38，同時，在源極‧汲極區域55、56上，係被形成有矽化物電極57、58，而追求各源極‧汲極區域之低電阻化。上述矽化物電極37、38、57、58，例如，係由以20nm~50nm左右之厚度，而藉由鈷(Co)、鎳(Ni)、白金(Pt)又或是此些之化合物而被形成的矽化物層所成。
在上述n型電晶體之形成區域12中，從上述側壁絕緣膜33起而至上述半導體基板11上，係被形成有具備拉張應力之第1應力施加膜21，在上述p型電晶體之形成區域13中，從上述側壁絕緣膜53起而至上述半導體基板11上，係被形成有具備壓縮應力之第2應力施加膜22。如此這般，其特徵係成為：上述第1應力施加膜21，係在上述第1溝39被形成前即被成膜，上述第2應力施加膜22，係在上述第2溝59被形成前即被成膜。
上述第1應力施加膜21，例如係藉由膜厚為40nm左右之具備有拉張應力的氮化矽膜而被形成。在本實施例中，雖係形成具備有2GPa之拉張應力的膜，但是，關於應力，係並不被限定於此值。又，關於膜厚，亦並不被限定為本實施例之膜厚。又，上述第2應力施加膜22，例 如係藉由膜厚為40nm左右之具備有壓縮應力的氮化矽膜而被形成。在本實施例中，雖係形成具備有1.2GPa之拉張應力的膜，但是，關於應力，係並不被限定於此值。又，關於膜厚，亦並不被限定為本實施例之膜厚。
進而，在上述第1應力施加膜21上，係被形成有具備拉張應力之第3應力施加膜23，在上述第2應力施加膜22上，係被形成有具備壓縮應力之第4應力施加膜24。
上述第3應力施加膜23，例如係藉由膜厚為40nm左右之具備有拉張應力的氮化矽膜而被形成。在本實施例中，雖係形成具備有1.2GPa之拉張應力的膜，但是，關於應力，係並不被限定於此值。又，關於膜厚，亦並不被限定為本實施例之膜厚。
又，上述第4應力施加膜24，例如係藉由膜厚為40nm左右之具備有壓縮應力的氮化矽膜而被形成。在本實施例中，雖係形成具備有1.2GPa之拉張應力的膜，但是，關於應力，係並不被限定於此值。又，關於膜厚，亦並不被限定為本實施例之膜厚。
進而，在上述半導體基板11上之全面，係被形成有第1層間絕緣膜71、第2層間絕緣膜72。此第1、第2層間絕緣膜71、72，例如係藉由氧化矽(SiO2 )膜而被形成。
在上述第2層間絕緣膜72、第1層間絕緣膜71處，係被形成有通過源極‧汲極區域35、36、55、56之接觸 孔73、74、75、76，並被形成有將由鎢(W)等所成之金屬埋入的源極‧汲極電極44、45、64、65。如此這般，而構成藉由n型電晶體Tr1、p型電晶體Tr2所成之半導體裝置2。
接下來，對於本發明之半導體裝置之製造方法的其中一種實施形態(第2實施例)，藉由圖12~圖13之製造工程剖面圖來作說明。於此，係對前述第2實施例之半導體裝置之製造方法作說明。
第2實施例之製造方法，係如以下所述一般而進行。
首先，藉由進行以前述圖2(1)~圖6(15)所說明之工程，而如圖12(1)所示一般，將第1層間絕緣膜71上之剩餘的閘極電極形成層42以及閘極絕緣膜41除去，並以將溝39、59埋入的方式，來使閘極電極形成層42殘留，而形成閘極電極43、63。在此除去加工中，例如，係經由CMP法，而進行研磨，直到第1層間絕緣膜71之表面露出為止。
接下來，如圖12(2)所示一般，經由乾蝕刻法來將第1層間絕緣膜71(參考前述圖12(1))除去。
接下來，如圖12(3)所示一般，僅在p型電晶體之形成區域13上，形成具備有壓縮應力之第4應力施加膜24。此第4應力施加膜24，例如，係於全面藉由電漿CVD法，而形成膜厚40nm左右之具備有壓縮應力的氮化矽膜(壓縮(Compressive)襯膜)，並使用光微影技術以及乾蝕刻技術，而以使其僅殘留在p型電晶體之形成區域13 上的方式而來作形成。在本實施例中，雖係與先前所形成之具備有壓縮應力的第2應力施加膜22相同的，形成40nm之具備有1.2GPa之壓縮應力的膜，但是，關於應力以及膜厚，係並不被限定於此值。
接下來，如圖13(4)所示一般，僅在n型電晶體之形成區域12上，形成具備有拉張應力之第3應力施加膜23。此第3應力施加膜23，例如，係於全面藉由電漿CVD法，而形成膜厚40nm左右之具備有拉張應力的氮化矽膜(拉張(Tensile)襯膜)，並使用光微影技術以及乾蝕刻技術，而以使其僅殘留在n型電晶體之形成區域12上的方式而來作形成。在本實施例中，雖係與先前所形成之具備有拉張應力的第1應力施加膜21相同的，形成40nm之具備有1.2GPa之拉張應力的膜，但是，關於應力以及膜厚，係並不被限定於此值。
接下來，如圖13(5)所示一般，層間絕緣膜77。此層間絕緣膜77，例如係藉由氧化矽(SiO2 )膜而被形成。
接下來，如圖13(6)所示一般，從上述層間絕緣膜77，藉由乾蝕刻技術而形成通過源極‧汲極區域35、36、55、56之接觸孔73、74、75、76，而後，將由鎢(W)等所成之金屬埋入以形成源極‧汲極電極44、45、64、65，而完成由n型電晶體Tr1、p型電晶體Tr2所成之半導體裝置2。
接下來，針對上述第2實施例中之應力的增加效果，藉由圖14~圖16來作說明。圖14，係為展示在n型電晶 體處之先前技術、第1實施例、第2實施例中的應力模擬值。
如圖14所示一般，可以得知，在第1實施例中，由於係將具備有拉張應力之第1應力施加膜的上部藉由CMP來除去，並將假閘極藉由蝕刻來除去，因此，深度方向之壓縮應力(Syy)係減少，但是，在第2實施例中，由於係將具備有拉張應力之第3應力施加膜，形成於藉由埋入製程所製作之閘極電極的上部，因此，深度方向之壓縮應力係有某種程度之回復。若是依照在第1實施例中所示之移動度提昇率，則可以得知，在n型電晶體中，作為深度方向之應力(Syy)，係當成為負值之壓縮應力越大時，移動度越提昇。故而，可以得知，具備有拉張應力之第3應力施加膜，對於移動度之提昇係為有效。
如圖15所示一般，藉由在p型電晶體之形成區域13上亦形成具備有壓縮應力之第4應力施加膜，Syy係變大。但是，在p型電晶體的情況時，於先前之移動度提昇率的式中，由於Syy之係數為小，因此其效果係成為被限制。
如同將根據上述各應力值所計算出之移動度的提昇率作顯示的圖16所示一般，在第2實施例中，於n型、p型電晶體的兩者中，均可得到較第1實施例更大之移動度的提昇。
接下來，對於本發明之半導體裝置的其中一種實施形態(第3實施例)，藉由圖17之概略構成剖面圖來作說 明。
如圖17所示一般，第3實施例之半導體裝置3，係在經由前述圖1所說明之第1實施例的半導體裝置1中，成為以將各閘極43、63上作被覆之方式，而在第1、第2應力施加膜21、22上形成有具備拉張應力之第3應力施加膜23的構成。其他之構成，係與前述第1實施例之半導體裝置1為相同。另外，在圖面中，源極‧汲極電極之圖示係省略。
接下來，對於本發明之半導體裝置之製造方法的其中一種實施形態(第3實施例)作說明。於此，係對前述半導體裝置3之製造方法作說明。
第3實施例之製造方法，係進行直到前述圖12(2)中所示為止之一連串的工程，而後，如前述圖17所示一般，於全面形成具備有拉張應力之第3應力施加膜23。而後，進行前述圖12(5)所示之工程以後的工程。
在上述第3實施例之半導體裝置3中，關於第1層之具備有拉張應力的第1應力施加膜21、具備有壓縮應力之第2應力施加膜22，雖係與上述第1、第2實施例相同，但是，關於第2層之第3應力施加膜，係成為僅有具備拉張應力之第3應力施加膜。藉由此，如同上述第2實施例一般，成為沒有必要將第2層之應力施加膜在n型、p型而分別地製作，而能夠期待工程之縮短或是生產率之提昇。在第3實施例中，具備有拉張應力的第3應力施加膜23，雖係使用40nm之具備有1.2GPa之拉張應力的氮 化矽膜，但是，關於膜厚以及內部應力，係並不被限定於此值。在本實施例中，由於在p型電晶體上之應力施加膜，係使用具備有拉張應力之第3應力施加膜，因此，在p型電晶體處，雖會有特性朝向不理想之方向而變化的情形，但是其大小係為微小。
接下來，對於本發明之半導體裝置的其中一種實施形態(第4實施例)，藉由圖18之概略構成剖面圖來作說明。
如圖18所示一般，第4實施例之半導體裝置4，係在經由前述圖17所說明之第3實施例的半導體裝置3中，將p型電晶體之源極‧汲極區域55、56，藉由應力施加源來形成。此應力施加源，例如係藉由矽化鍺(SiGe)層而被形成。其他之構成，係與前述半導體裝置3為相同。
接下來，對於本發明之半導體裝置之製造方法的其中一種實施形態(第4實施例)作說明。於此，係對前述半導體裝置4之製造方法作說明。
第4實施例之製造方法，係如以下所述一般而進行。
首先，進行前述圖2(1)~前述圖3(6)所說明了的工程。
此時，p型電晶體之源極‧汲極區域55、56，係藉由應力施加源來形成。此應力施加源，例如係藉由鍺植入而被形成。
又，將源極‧汲極之形成區域藉由蝕刻來除去並形成 溝，並在該溝的部分，使矽鍺(SiGe)層作選擇性之磊晶成長而形成。此時，其他之區域，亦以不使其產生磊晶成長的方式，而藉由絕緣膜來被覆。此絕緣膜，係在磊晶成長後被除去。在本第4實施例中，作為具備有壓縮應力之應力施加源，係使用有藉由磊晶成長而形成之矽鍺(SiGe)層。其鍺濃度(Ge)，例如係為18%，但是，鍺濃度係並不限定於此。又，在本實施例中，雖係使用SiGe，但是，只要是能對通道區域施加壓縮應力者，則並不限定於SiGe。
又，作為在源極‧汲極區域中使用SiGe而對p型電晶體施加壓縮應力的方法，例如，係有日本特開2006-186240號公報，或是在「IEDM2003 Technical Digest」、T．Ghani,etc.、“A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”(美國)，2003年，P.987中亦有所揭示。
而後，進行經由前述圖4(7)~前述圖6(15)所說明之工程。而後，在前述圖12(2)中所示之工程後，如前述圖17所示一般，於全面形成具備有拉張應力之第3應力施加膜23。而後，進行前述圖12(5)所示之工程以後的工程。
針對上述第3、第4實施例中之效果，藉由在圖19及圖20中所示之模擬結果來作說明。針對n型電晶體，由於係與前述第2實施例2中之情況相同，故省略。圖 19，係展示在先前技術、第1實施例以及第3實施例、第4實施例中之p型電晶體處的應力模擬之結果。又，在圖20中，係將各別之情況中的移動度提昇率作比較。
如圖19所示一般，在第3實施例中，被形成在p型電晶體處之第2層的第3應力施加膜23，係成為具備有拉張應力之膜，由於此影響，Syy之壓縮應力的值，相較於第1實施例，係變大。若是參考移動度增加率之數式，則若是Syy之壓縮應力變大，則在p型電晶體處係成為移動度減少的方向。在第4實施例中，由於在源極‧汲極區域處形成有壓縮應力源，因此通道方向之壓縮應力(Sxx)係大幅增加。
又，如圖20所示一般，在第3實施例中，由於深度方向之壓縮應力(Syy)係增加，因此，相較於第1實施例之情況，移動度提昇率係變小，但是，就算如此，若是相較於先前技術，則移動度仍為提昇。在第4實施例中，由於通道方向壓縮應力(Sxx)係大幅改善，因此，能夠得到大的移動度提昇率。在第3、第4實施例中，為了不使n型電晶體之移動度提昇減少，係將第2層之應力施加膜設為具備有拉張應力之氮化矽膜，但是，當p型電晶體之移動度提昇係為重要的情況時，第2層之應力施加膜，係亦可設為具備有壓縮應力之壓縮(Compressive)襯膜。
對於本發明之半導體裝置的其中一種實施形態(第5實施例)，藉由圖21之概略構成剖面圖來作說明。
如圖21所示一般，第5實施例之半導體裝置5，係 在經由前述圖18所說明之第4實施例的半導體裝置4中，成為在p型電晶體之上並不形成應力施加膜之構成。亦即是，應力施加膜，係成為僅有在n型電晶體上之具備有拉張應力的第1應力施加膜21、和第3應力施加膜23。其他之構成，係與前述半導體裝置4為相同。
接下來，對於本發明之半導體裝置之製造方法的其中一種實施形態(第5實施例)作說明。於此，係對前述半導體裝置5之製造方法作說明。
第5實施例之製造方法，係在前述第4實施例之製造方法中，並不形成具備有壓縮應力之第2應力施加膜，而在具備有拉張應力之第1應力施加膜21上，形成具備有拉張應力之第3應力施加膜23，而將p型電晶體區域之第3應力施加膜23除去。其他之工程，係與前述第4實施例之製造方法為相同。
在上述第5實施例中，係能夠較前述第4實施例而更加進行工程之縮短。又，具備有應力之應力施加膜(具備有拉張應力的第1應力施加膜21、第3應力施加膜23)，係成為僅有在n型電晶體上被形成。另一方面，在p型電晶體上，係與第4實施例同樣的，以使源極‧汲極區域55、56成為應力施加源的方式，來在源極‧汲極區域55、56處，經由磊晶成長來形成SiGe層。藉由此，p型電晶體之通道區域，由於係從SiGe層而在通道方向受到壓縮之力，因此，就算是不形成具備有壓縮應力之應力施加膜，亦能夠改善移動度並提昇電晶體之能力。在第5實 施例中，雖係使用SiGe，但是，只要是能對通道區域施加壓縮應力者，則並不限定於SiGe。
對於本發明之半導體裝置的其中一種實施形態(第6實施例)，藉由圖22之概略構成剖面圖來作說明。
如圖22所示一般，第6實施例之半導體裝置6，係在前述第5實施例的半導體裝置5中，成為於全面形成有具備拉張應力之第3應力施加膜的構成。其他之構成，係與前述第5實施例之半導體裝置5為相同。
接下來，對於本發明之半導體裝置之製造方法的其中一種實施形態(第6實施例)作說明。於此，係對前述半導體裝置6之製造方法作說明。
第6實施例之製造方法，係在前述第5實施例之製造方法中，於全面形成具備有拉張應力之第3應力施加膜23，而後，並不進行p型電晶體區域之第3應力施加膜23的除去，而使全面殘留。其他之製造工程，係與前述第5實施例之製造方法為相同。
在上述第6實施例之半導體裝置6中，在p型電晶體處，具備有拉張應力之第3應力施加膜，雖係朝向降低電晶體能力之方向而起作用，但是，由於係在形成閘極電極後，再形成第3應力施加膜，因此與前述第3實施例同樣的，其影響係並不大。又，在n型電晶體上，雖係形成有第1層與第2層之具備拉張應力之第1應力施加膜、第3應力施加膜，但是，為了縮短工程，第2層之第3應力施加膜係亦可省略。
針對上述第5、第6實施例中之效果，藉由在圖23及圖24中所示之模擬結果來作說明。針對n型電晶體，由於係與前述第2實施例2中之情況相同，故省略。圖23，係為展示在p型電晶體處之先前技術、第1實施例以及第5實施例、第6實施例中的應力模擬值之結果。又，圖24，係將各別之情況中的移動度提昇率作比較。
如圖23所示一般，在第5實施例中，於p型電晶體處，代替使用具備壓縮應力之應力施加膜，由於係在源極、汲極區域使用由SiGe所成之壓縮應力源，因此，係成為接近於第1實施例之應力值。在第6實施例中，由於係形成有具備拉張應力之第3應力施加膜，因此Sxx之壓縮應力係若干減少，且Syy之壓縮應力係大幅增加。
又，如圖24所示一般，在第5實施例中，由於橫方向壓縮應力(Sxx)係增加，因此，相較於第1實施例，其移動度提昇率係變大。另一方面，在第6實施例中，由於具備拉張應力之第3應力施加膜23的影響，而造成Syy之壓縮應力增加，因此移動度提昇率係成為與第1實施例幾乎相同的提昇率。不論何者之情況，相較於先前技術，均能夠得到大的移動度提昇率。另外，在第5、第6實施例中，雖係藉由將p型電晶體之源極‧汲極區域55、56以SiGe層來形成，而對通道部施加壓縮應力，但是，亦可藉由在n型電晶體之源極‧汲極區域35、36處形成SiC等之具備有拉張應力之層，而對n型電晶體亦同樣的製作於源極‧汲極區域35、36處具備有應力施加源之構 造。
對於本發明之半導體裝置的其中一種實施形態(第7實施例)，藉由圖25之概略構成剖面圖來作說明。
如圖25所示一般，第7實施例之半導體裝置7，係在經由前述圖11所說明之第2實施例的半導體裝置2中，將p型電晶體之源極‧汲極區域55、56，藉由應力施加源來形成者。此應力施加源，例如係藉由矽化鍺(SiGe)層而被形成。其他之構成，係與前述半導體裝置2為相同。
接下來，對於本發明之半導體裝置之製造方法的其中一種實施形態(第7實施例)作說明。於此，係對前述半導體裝置7之製造方法作說明。
第7實施例之製造方法，係在前述第2實施例之製造方法中，將p型電晶體之源極‧汲極區域55、56，藉由應力施加源來形成。此應力施加源，例如係藉由鍺植入而被形成。又，將源極‧汲極之形成區域藉由蝕刻來除去並形成溝，並在該溝的部分，使矽鍺(SiGe)層作選擇性之磊晶成長而形成。
此時，其他之區域，亦以不使其產生磊晶成長的方式，而藉由絕緣膜來被覆。此絕緣膜，係在磊晶成長後被除去。在本第7實施例中，作為具備有壓縮應力之應力施加源，係使用有藉由磊晶成長而形成之矽鍺(SiGe)層。其鍺濃度(Ge)，例如係為18%，但是，鍺濃度係並不限定於此。又，在本實施例中，雖係使用SiGe，但是，只要是 能對通道區域施加壓縮應力者，則並不限定於SiGe。
在上述第7實施例之半導體裝置7中，於p型電晶體處，係與前述第3、第4實施例同樣的，在源極‧汲極區域55、56處形成藉由磊晶成長而製作之SiGer層，並進而與前述第2實施例同樣的，形成具備有壓縮應力之第2應力施加膜與第4應力施加膜。故而，在p型電晶體之閘極電極下的通道區域中，由於係被施加有從SiGe層而來之壓縮應力與從第2、第3應力施加膜而來之壓縮應力，因此，能夠對通道區域施加大的應力。又，在n型電晶體中，係藉由採用與前述第2實施例相同之構造，而能夠在n型、p型兩者之電晶體處，得到大的移動度提昇。
進而，在本第7實施例中，藉由在n型電晶體之源極‧汲極區域處形成SiC等之具備有拉張應力的層，而能夠對於n型電晶體亦同樣的製作在源極‧汲極區域處具備有應力施加源之構造。
1‧‧‧半導體裝置
2‧‧‧半導體裝置
3‧‧‧半導體裝置
4‧‧‧半導體裝置
5‧‧‧半導體裝置
6‧‧‧半導體裝置
7‧‧‧半導體裝置
11‧‧‧半導體基板
12‧‧‧n型電晶體之形成區域
13‧‧‧p型電晶體之形成區域
14‧‧‧元件分離區域
15‧‧‧p型井區域
16‧‧‧n型井區域
21‧‧‧第1應力施加膜
22‧‧‧第2應力施加膜
23‧‧‧第3應力施加膜
24‧‧‧第4應力施加膜
31‧‧‧延伸區域
32‧‧‧延伸區域
33‧‧‧側壁絕緣膜
35‧‧‧源極‧汲極區域
36‧‧‧源極‧汲極區域
37‧‧‧矽化物電極
38‧‧‧矽化物電極
39‧‧‧第1溝
41‧‧‧閘極絕緣膜
42‧‧‧閘極電極形成層
43‧‧‧閘極電極
44‧‧‧源極‧汲極電極
45‧‧‧源極‧汲極電極
51‧‧‧延伸區域
52‧‧‧延伸區域
53‧‧‧側壁絕緣膜
55‧‧‧源極‧汲極區域
56‧‧‧源極‧汲極區域
57‧‧‧矽化物電極
58‧‧‧矽化物電極
59‧‧‧第2溝
63‧‧‧閘極電極
64‧‧‧源極‧汲極電極
65‧‧‧源極‧汲極電極
71‧‧‧第1層間絕緣膜
72‧‧‧第2層間絕緣膜
73‧‧‧接觸孔
74‧‧‧接觸孔
75‧‧‧接觸孔
76‧‧‧接觸孔
80‧‧‧保護膜
81‧‧‧假閘極絕緣膜
82‧‧‧假閘極形成膜
83‧‧‧硬遮罩層
84‧‧‧假閘極
85‧‧‧假閘極
101‧‧‧電晶體
102‧‧‧n型電晶體
103‧‧‧p型電晶體
111‧‧‧矽基板
114‧‧‧元件分離區域
115‧‧‧p型井區域
116‧‧‧n型井區域
121‧‧‧拉張襯膜
122‧‧‧壓縮襯膜
131‧‧‧n型延伸區域
132‧‧‧n型延伸區域
133‧‧‧閘極側壁絕緣膜
135‧‧‧源極‧汲極區域
136‧‧‧源極‧汲極區域
137‧‧‧矽化物電極
138‧‧‧矽化物電極
139‧‧‧矽化物電極
141‧‧‧閘極氧化膜
143‧‧‧閘極電極
144‧‧‧接觸電極
145‧‧‧接觸電極
151‧‧‧p型延伸區域
152‧‧‧p型延伸區域
153‧‧‧閘極側壁絕緣膜
155‧‧‧源極‧汲極區域
156‧‧‧源極‧汲極區域
157‧‧‧矽化物電極
158‧‧‧矽化物電極
159‧‧‧矽化物電極
163‧‧‧閘極電極
164‧‧‧接觸電極
165‧‧‧接觸電極
Tr1‧‧‧n型電晶體
Tr2‧‧‧p型電晶體
[圖1]圖1，係為展示本發明之半導體裝置的其中一種實施形態(第1實施例)之概略構成剖面圖。
[圖2]圖2，係為展示本發明之半導體裝置之製造方法的其中一種實施形態(第1實施例)之製造工程剖面圖。
[圖3]圖3，係為展示本發明之半導體裝置之製造方法的其中一種實施形態(第1實施例)之製造工程剖面圖。
[圖4]圖4，係為展示本發明之半導體裝置之製造方 法的其中一種實施形態(第1實施例)之製造工程剖面圖。
[圖5]圖5，係為展示本發明之半導體裝置之製造方法的其中一種實施形態(第1實施例)之製造工程剖面圖。
[圖6]圖6，係為展示本發明之半導體裝置之製造方法的其中一種實施形態(第1實施例)之製造工程剖面圖。
[圖7]圖7，係為展示本發明之半導體裝置之製造方法的其中一種實施形態(第1實施例)之製造工程剖面圖。
[圖8]圖8，係為對在第1實施例中之n型電晶體的應力增加之效果作說明的圖。
[圖9]圖9，係為對在第1實施例中之p型電晶體的應力增加之效果作說明的圖。
[圖10]圖10，係為對在第1實施例中之n型、p型電晶體的移動度增加之效果作說明的圖。
[圖11]圖11，係為由展示本發明之半導體裝置的其中一種實施形態(第2實施例)之概略構成剖面圖。
[圖12]圖12，係為展示本發明之半導體裝置之製造方法的其中一種實施形態(第2實施例)之製造工程剖面圖。
[圖13]圖13，係為展示本發明之半導體裝置之製造方法的其中一種實施形態(第2實施例)之製造工程剖面圖。
[圖14]圖14，係為對在第2實施例中之n型電晶體的應力增加之效果作說明的圖。
[圖15]圖15，係為對在第2實施例中之p型電晶體 的應力增加之效果作說明的圖。
[圖16]圖16，係為對在第2實施例中之n型、p型電晶體的移動度增加之效果作說明的圖。
[圖17]圖17，係為由展示本發明之半導體裝置的其中一種實施形態(第3實施例)之概略構成剖面圖。
[圖18]圖18，係為由展示本發明之半導體裝置的其中一種實施形態(第4實施例)之概略構成剖面圖。
[圖19]圖19，係為對在第3、第4實施例中之p型電晶體的應力增加之效果作說明的圖。
[圖20]圖20，係為對在第3、第4實施例中之p型電晶體的移動度增加之效果作說明的圖。
[圖21]圖21，係為由展示本發明之半導體裝置的其中一種實施形態(第5實施例)之概略構成剖面圖。
[圖22]圖22，係為由展示本發明之半導體裝置的其中一種實施形態(第6實施例)之概略構成剖面圖。
[圖23]圖23，係為對在第5、第6實施例中之p型電晶體的應力增加之效果作說明的圖。
[圖24]圖24，係為對在第5、第6實施例中之p型電晶體的移動度增加之效果作說明的圖。
[圖25]圖25，係為由展示本發明之半導體裝置的其中一種實施形態(第7實施例)之概略構成剖面圖。
[圖26]圖26，係為展示先前技術之半導體裝置之製造方法的其中一例之製造工程剖面圖。
[圖27]圖27，係為展示先前技術之半導體裝置之製 造方法的其中一例之製造工程剖面圖。
[圖28]圖28，係為展示先前技術之半導體裝置之製造方法的其中一例之製造工程剖面圖。
1‧‧‧半導體裝置
11‧‧‧半導體基板
12‧‧‧n型電晶體之形成區域
13‧‧‧p型電晶體之形成區域
14‧‧‧元件分離區域
15‧‧‧p型井區域
16‧‧‧n型井區域
21‧‧‧第1應力施加膜
22‧‧‧第2應力施加膜
31‧‧‧延伸區域
32‧‧‧延伸區域
33‧‧‧側壁絕緣膜
35‧‧‧源極‧汲極區域
36‧‧‧源極‧汲極區域
37‧‧‧矽化物電極
38‧‧‧矽化物電極
39‧‧‧第1溝
41‧‧‧閘極絕緣膜
43‧‧‧閘極電極
44‧‧‧源極‧汲極電極
45‧‧‧源極‧汲極電極
51‧‧‧延伸區域
52‧‧‧延伸區域
53‧‧‧側壁絕緣膜
55‧‧‧源極‧汲極區域
56‧‧‧源極‧汲極區域
57‧‧‧矽化物電極
58‧‧‧矽化物電極
59‧‧‧第2溝
63‧‧‧閘極電極
64‧‧‧源極‧汲極電極
65‧‧‧源極‧汲極電極
71‧‧‧第1層間絕緣膜
72‧‧‧第2層間絕緣膜
73‧‧‧接觸孔
74‧‧‧接觸孔
75‧‧‧接觸孔
76‧‧‧接觸孔
Tr1‧‧‧n型電晶體
Tr2‧‧‧p型電晶體

Claims (19)

  1. 一種半導體裝置，其特徵為，具備有：側壁絕緣膜，係被形成於半導體基板上，並具備有藉由將假閘極(dummy gate)除去所形成的溝；和閘極電極，係由金屬所成，並在前述溝內之半導體基板上，隔著閘極絕緣膜而被形成；和應力施加膜，係從前述側壁絕緣膜上起延伸到前述半導體基板上而被形成；和源極‧汲極區域，係在前述閘極電極之兩側處，被形成於前述半導體基板上，前述應力施加膜，係在前述閘極電極形成之前、且在前述溝形成之前，而被成膜。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中，前述應力施加膜，當前述半導體裝置為n型電晶體時，係為具備有拉張應力者，當前述半導體裝置為p型電晶體時，係為具備有壓縮應力者。
  3. 如申請專利範圍第1項所記載之半導體裝置，其中，在包含前述閘極電極上方之前述應力施加膜上，係具備有第2應力施加膜。
  4. 如申請專利範圍第1項所記載之半導體裝置，其中，前述應力施加膜，係藉由氮化矽所形成。
  5. 一種半導體裝置，其特徵為：在前述半導體基板之n型電晶體的形成區域處，係具備有n型電晶體， 該n型電晶體，係具備有：側壁絕緣膜，係被形成於前述半導體基板上，並具備有藉由將第1假閘極(dummy gate)除去所形成的第1溝；和閘極電極，係由金屬所成，並在前述第1溝內之半導體基板上，隔著閘極絕緣膜而被形成；和第1應力施加膜，係從前述側壁絕緣膜上起延伸到前述半導體基板上而被形成，並具備有拉張應力；和源極‧汲極區域，係在前述閘極電極之兩側處，被形成於前述半導體基板上，在前述半導體基板之p型電晶體的形成區域處，係具備有p型電晶體，該p型電晶體，係具備有：側壁絕緣膜，係被形成於前述半導體基板上，並具備有藉由將第2假閘極(dummy gate)除去所形成的第2溝；和閘極電極，係由金屬所成，並在前述第2溝內之半導體基板上，隔著閘極絕緣膜而被形成；和第2應力施加膜，係從前述側壁絕緣膜上起延伸到前述半導體基板上而被形成，並具備有壓縮應力；和源極‧汲極區域，係在前述閘極電極之兩側處，被形成於前述半導體基板上，前述第1應力施加膜，係在前述閘極電極被形成於前述第1溝內之前、且在前述第1溝形成之前，而被成膜， 前述第2應力施加膜，係在前述閘極電極被形成於前述第2溝內之前、且在前述第2溝形成之前，而被成膜。
  6. 如申請專利範圍第5項所記載之半導體裝置，其中，在前述半導體基板之n型電晶體的形成區域處，在包含前述閘極電極上方之前述應力施加膜上，係具備有第3應力施加膜，在前述半導體基板之p型電晶體的形成區域處，在包含前述閘極電極上方之前述應力施加膜上，係具備有第4應力施加膜。
  7. 如申請專利範圍第6項所記載之半導體裝置，其中，前述第3應力施加膜，係為具備有拉張應力者，前述第4應力施加膜，係為具備有壓縮應力者。
  8. 如申請專利範圍第6項所記載之半導體裝置，其中，前述第3應力施加膜與前述第4應力施加膜，係為共通。
  9. 如申請專利範圍第5項所記載之半導體裝置，其中，前述第1應力施加膜，係為藉由氮化矽所形成，前述第2應力施加膜，係為藉由氮化矽所形成。
  10. 如申請專利範圍第6項所記載之半導體裝置，其中，前述第3應力施加膜，係為藉由氮化矽所形成，前述第4應力施加膜，係為藉由氮化矽所形成。
  11. 如申請專利範圍第5項所記載之半導體裝置，其中，在前述p型電晶體之源極‧汲極區域處，係具備有應力施加源。
  12. 如申請專利範圍第6項所記載之半導體裝置，其 中，在前述p型電晶體之源極‧汲極區域處，係具備有應力施加源。
  13. 如申請專利範圍第5項所記載之半導體裝置，其中，在前述n型電晶體之源極‧汲極區域處，係具備有第1應力施加源，在前述p型電晶體之源極‧汲極區域處，係具備有第2應力施加源。
  14. 如申請專利範圍第13項所記載之半導體裝置，其中，前述第1應力施加源，係為具備有拉張應力者，前述第2應力施加源，係為具備有壓縮應力者。
  15. 一種半導體裝置，其中，於半導體基板，係被形成有第1導電型之第1電晶體、和與第1導電型相反之第2導電型的第2電晶體，前述第1電晶體以及前述第2電晶體之各個，係具備有：側壁絕緣膜，係被形成於前述半導體基板上，並具備有藉由將假閘極(dummy gate)除去所形成的溝；和閘極電極，係由金屬所成，並在前述溝內之半導體基板上，隔著閘極絕緣膜而被形成；和應力施加膜，係從前述側壁絕緣膜上起延伸到前述半導體基板上而被形成；和源極‧汲極區域，係在前述閘極電極之兩側處，被形成於前述半導體基板上，前述應力施加膜，係在前述閘極形成之前、且在前述溝形成之前而被成膜， 前述第2電晶體，係於其之源極‧汲極區域，具備有應力施加源。
  16. 如申請專利範圍第15項所記載之半導體裝置，其中，前述應力施加源，當前述第2電晶體為n型電晶體時，係為具備有拉張應力者，當前述第2電晶體為p型電晶體時，係為具備有壓縮應力者。
  17. 如申請專利範圍第15項所記載之半導體裝置，其中，在前述第1電晶體上以及前述第2電晶體上，係具備有共通之第2應力施加膜。
  18. 如申請專利範圍第1~17項中之任一項所記載之半導體裝置，其中，前述金屬，係為氮化鈦。
  19. 如申請專利範圍第1~17項中之任一項所記載之半導體裝置，其中，前述閘極絕緣膜，係為高介電率絕緣膜。
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