CN102646588B - 一种半导体器件的制作方法 - Google Patents

Abstract

本发明涉及一种半导体器件的制作方法，包括以下步骤：在所述半导体衬底上形成第一虚设栅极和第二虚设栅极后，形成源区、漏区以及第一应力衬垫层和第二应力衬垫层；沉积氧化层，氧化层的厚度大于两个所述虚设栅极的高度；进行第一次化学机械研磨；再进行刻蚀工艺，刻蚀结束后，所述氧化层高于等于所述第一虚设栅极、第二虚设栅极的高度；从而避免后续形成栅极时，金属或金属硅化物填充进凹槽区域，影响工艺制程，另采用简单的工艺流程优化，避免了在第一次化学机械研磨时需要同时除去氧化层和应力沉淀层，减少了CMP的工作压力，而且用速度更快成本更低的刻蚀方法更为有效地降低了成本，提高工作效率。

Description

一种半导体器件的制作方法

技术领域

本发明涉及一种集成电路制造工艺的制作方法，尤其涉及一种半导体器件的制作方法。

背景技术

随着集成电路工艺技术的发展，MOSFET(Metal-Oxide-Semiconductorfield-effect transistor，金属氧化物半导体场效应晶体管)的特征尺寸不断缩小，甚至缩小到10nm以下，栅极氧化层的厚度降到3nm以下，导致一系列问题的严重化，例如栅极的电阻过大、多晶硅栅极消耗以及栅极沟道漏电流增大等。于是，低电阻的金属栅极技术、高介质率(High Dielectric constant)栅极绝缘材质、及高K栅极(High K Gate)被越来越广泛地应用于集成电路的工艺制程中，形成MISFET(Metal-Insulation-Semiconductor Field-Effect Transistor，金属绝缘半导体场效应晶体管)。

传统的MISFET与MOSFET的制程过程相同，在半导体衬底依次形成栅极、源区/漏区、以及互联线。然而，通过采用不同的金属或金属硅化物形成P型MISFET和N型MISFET，以使二者的功函数(Work Function)不同，上述金属或金属硅化物具有耐热性差的缺点但形成之后，在形成源/漏区及其上互连线时经历高温制程，例如高温退火、高温加热等工艺制程，高温工艺制程会改变金属或金属硅化物栅极的功函数，使N型MISFET与P型MISFET的功函数接近甚至变为相同，则阈值电压控制到电路工作正确值会非常困难，甚至导致器件工作失效。现有技术中一种避免高温改变金属栅极功函数的方法是在完成高温制程后在P型金属栅极和N性金属栅极表面覆盖不同的金属氧化物层以重新调整对应功函数，然而上述方法不仅增加制程，同时不易控制，影响最终器件性能。

相比于上述，在进行了高温工艺制程后形成栅极的技术，即在预定要形成栅的区域中预先形成作为虚设的多晶硅栅极-虚设栅极后，形成源区/漏区；其次，除去上述虚设栅极，向已除去虚设栅极的区域填入金属或金属硅化物的电极。

然而，在形成过程中，相邻的虚设栅极之间的凹槽区域先被沉积一层应力层，后被氧化层填充后，再进行化学机械研磨过程时，由于氧化层的研磨速率相比氮化硅材质的应力层要快，则研磨至虚设栅极上表面时，氧化层已经低于虚设栅极，则在相邻的虚设栅极之间形成空白的凹陷的空间，则在后续填入金属或金属化合物的栅极时，在上述凹槽区域同样填充金属或金属化合物，难以去除，若使用化学机械研磨去除则会损伤形成的栅极，使栅极长度变短，难以控制，影响最终器件性能。

发明内容

本发明要解决的技术问题是，提供一种后形成栅极工艺中，能够避免由于化学机械研磨速率的不同形成的凹陷空间中沉积难以去除的材质问题的制作方法。

为解决上述问题，本发明提供一种半导体器件的制作方法，包括以下步骤：

提供一半导体衬底，所述半导体衬底上包括第一区、第二区以及所述第一区和第二区之间的元件隔离区；

在所述第一区上形成第一虚设栅极，在所述第二区上形成第二虚设栅极；

在所述第一区和第二区同时形成源区、漏区，并对所述源区、漏区进行金属化制程；

在所述第一区和第二区表面分别形成第一应力衬垫层、第二应力衬垫层；

在所述半导体衬底表面沉积氧化层，所述氧化层的厚度大于等于所述第一虚设栅极、第二虚设栅极的高度；

进行第一次化学机械研磨，停止于所述第一应力衬垫层、第二应力衬垫层上表面；

刻蚀所述第一应力衬垫层、第二应力衬垫层及所述氧化层，直至露出所述第一虚设栅极、第二虚设栅极上表面，刻蚀结束后，所述氧化层高于等于所述第一虚设栅极、第二虚设栅极的高度；

去除所述第一虚设栅极、第二虚设栅极，形成第一栅槽、第二栅槽；

在所述第一栅槽中形成第一栅极、在所述第二栅槽中形成第二栅极。

进一步的，所述对所述源区、漏区进行金属化制程步骤中，采用溅射法向所述源区、漏区上沉积金属离子，并对所述半导体衬底进行高温加热工艺，形成金属化硅。

进一步的，所述金属离子为镍，钴或钼。

进一步的，在刻蚀所述第一应力衬垫层、第二应力衬垫层及所述氧化层的步骤中，所述刻蚀方法为干法刻蚀或湿法刻蚀，所述干法刻蚀采用三氟化氮等离子体刻蚀法，所述湿法刻蚀采用酸刻蚀法。

进一步的，所述第一虚设栅极、第二虚设栅极的材质为多晶硅。

进一步的，所述第一应力衬垫层、第二应力衬垫层的材质为氮化硅。

进一步的，所述第一应力衬垫层为拉应力，应力大小为0.1GPa～2GPa；所述第二应力衬垫层的应力为压应力，应力大小为0.1GPa～4GPa。

进一步的，所述第一应力衬垫层和第二应力衬垫层的应力均为拉应力，应力大小为0.1GPa～2GPa。

进一步的，所述第一栅极、第二栅极的材质为金属或金属硅化物。

进一步的，形成所述第一栅极、第二栅极的步骤具体包括：

沉积金属或金属硅化物，填充所述第一栅槽、第二栅槽；

进行第二次化学机械研磨，停止于第一应力衬垫层、第二应力衬垫层上表面。

综上所述，本发明在半导体衬底上形成虚设栅极后形成源区、漏区，在两个所述虚设栅极之间的凹槽区域填充满氧化层，所述氧化层的厚度大于所述虚设栅极的高度，即避免后续形成栅极时，金属或金属硅化物填充进凹槽区域，影响工艺制程。

本发明采用简单的工艺流程优化，避免了在第一次化学机械研磨(CMP)时需要同时除去氧化层和应力沉淀层，减少了CMP的工作压力，而且用速度更快成本更低的刻蚀方法更为有效地降低了成本，提高工作效率。

附图说明

图1为本发明中半导体器件制作方法的简要流程示意图。

图2～图10为本发明中半导体器件制作方法的结构简要示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。

图1为本发明中半导体器件制作方法的简要流程示意图，图2～图10为本发明中半导体器件制作方法的结构简要示意图。结合图1所示，半导体器件的制作方法，包括以下步骤：

S01：如图2所示，提供一半导体衬底，所述半导体衬底上包括第一区100a、第二区100b以及所述第一区100a和第二区100b之间的元件隔离区102。所述半导体衬底可以为硅衬底，也可以为锗(Ge)、锗硅化合物以及其他应变硅等。在本实施例中，所述元件隔离区102为浅沟槽隔离结构(STI，Shallow TrenchIsolation)，其形成过程为本领域技术人员所熟知的技术，故在此不做赘述。对所述第一区100a、第二区100b掺杂不同的离子，分别形成P型区和N型区，其中在所述半导体衬底表面还形成有外延层101a、101b，所述外延层101a、101b可以为氧化硅材质，采用热氧化生长法形成，所述外延层101a、101b用于防止杂质离子注入半导体衬底造成的损伤，亦可减小半导体衬底的沟道效应(Channeling)。

S02：如图2所示，在所述第一区100a上形成第一虚设栅极103a，在所述第二区100b上形成第二虚设栅极103b；其中，所述第一虚设栅极103a、第二虚设栅极103b相同且为同时形成的，由多晶硅组成，通过CVD(chemical vapordeposition，化学气相沉积)形成，高度为100nm～200nm。第一虚设栅极103a、第二虚设栅极103b形成的位置即为后续金属或金属硅化物的第一栅极、第二栅极的位置。

S03：如图3所示，在所述第一区100a和第二区100b同时形成源区104a、104b和漏区104c、104d，并对所述源区104a、104b、漏区104c、104d进行金属化制程；其中，源区104a、104b、漏区104c、104d的形成过程如下：在所述第一区100a和第二区100b上利用CVD法形成氮化硅层作为硬掩膜，利用光刻法、干法刻蚀图案化所述氮化层，对图形化后的第一区100a、第二区100b进行注入掺杂离子，例如砷离子(As)或磷离子(P)，较佳的计量为1E13cm^-2～1E16cm^-2，之后进行数秒的快速加热，激活导入的掺杂离子，从而形成源区104a、104b和漏区104c、104d。接着对所述半导体衬底进行高温加热工艺，利用溅射的方法在源区104a、104b、漏区104c、104d的表面沉积金属离子，例如金属离子可以为镍(Ni)、钴(Co)或钼(Mo)，进行数秒的快速加热，使金属离子与硅反应形成一层金属化硅，以降低源区104a、104b、漏区104c、104d表面的电阻，以提高后续互连线与源区104a、104b、漏区104c、104d的电连接性。

S04：如图4所示，在所述第一区100a和第二区100b表面分别形成第一应力衬垫层105a、第二应力衬垫层105b。所述第一应力衬垫层105a与所述第二应力衬垫层105b的材质相同，均为氮化硅，均采用硅(Si)和氨气(NH3)反应后沉积形成的，但是二者经过不同的处理过程，例如：经过等离子体(Plasma)轰击的方法注入氢(H)，以形成拉应力(Tensile)层，拉应力能够提升N型器件的性能；利用低频等离子轰击的方法注入氩(Ar)，以形成张应力(Compressive)，张应力和拉应力都能够提升P型器件的性能。在本实施例中以第一区100a形成为N型区，第二区100b形成为P型区为例，一种方法利用CVD法及光刻工艺在第一区100a形成的第一应力衬垫层105a为拉应力层，应力大小为0.1GPa～2GPa，其中较佳的为1.6GPa；在第二区100b形成的第二应力衬垫层105b为压应力层，应力大小为0.1GPa～4GPa，其中较佳的为3.5GPa，能够形成良好的N型器件性能和P型器件性能；另一种方法为第一应力衬垫层105a和第二应力衬垫层105b均为拉应力层，应力大小为0.1GPa～2GPa，其中较佳的为1.6GPa，则上述第一、第二应力衬垫层无需光刻工艺进行选择形成，能够同时制作形成，节约了制作工艺和制作时间。

S05：如图5所示，在所述半导体衬底表面沉积氧化层106，所述氧化层106的厚度大于等于所述第一虚设栅极、第二虚设栅极的高度，以达到足够的厚度填充第一虚拟栅极103a与第二虚拟栅极103b之间的凹槽区域；其中较佳的，所述氧化层可以采用PECVD(等离子体增强化学气相沉积，Plasma EnhancedChemical Vapor Deposition)或SACVD(次常压化学汽相沉积，Times AtmosphericPressure Chemical Vapor Deposition)，或上述两种方法混合的方法。在实际工艺操作过程中，技术人员面临的一个技术问题是当第一虚拟栅极103a与第二虚拟栅极103b之间的凹槽区域未被氧化层完全填充时，在后续填充第一栅极和第二栅极时，金属或金属硅化物材料会沉积在第一虚拟栅极103a与第二虚拟栅极103b之间的凹槽区域中，则利用化学机械研磨过程中无法彻底去除凹槽区域中的金属或金属硅化物材料，或过度地进行研磨降低第一栅极、第二栅极的降低，从而影响性能。本发明中氧化层106厚度需要大于等于第一虚设栅极103a、第二虚设栅极103b的高度有效避免了上述技术问题。

S06：如图6所示，进行第一次化学机械研磨，停止于所述第一应力衬垫层105a、第二应力衬垫层105b上表面，第一次化学机械研磨仅对氧化层进行研磨，研磨速率一致且减小了对化学机械研磨设备的压力。

S07：如图7所示，刻蚀所述第一应力衬垫层105a、第二应力衬垫层105b及所述氧化层106，直至露出所述第一虚设栅极103a、第二虚设栅极103b上表面；刻蚀结束后，所述氧化层106高于等于所述第一虚设栅极103a、第二虚设栅极103b的高度，其中较佳的所述氧化层106高于所述第一虚设栅极103a、第二虚设栅极103b的高度；其中，刻蚀方法为干法刻蚀或湿法刻蚀，在本实施例中，所述第一应力衬垫层103a、第二应力衬垫层103b为氮化硅材质，所述干法刻蚀采用三氟化氮(NF3)等离子体进行刻蚀，三氟化氮(NF3)等离子体中包括氨气，通过调节NF₃和NH₃两种反应气体的比例，能够调整刻蚀氮化硅和氧化硅的速率，所述湿法刻蚀采用酸法刻蚀，利用浓度为75％～90％的磷酸同样能够完成理想的刻蚀效果。刻蚀结束后，所述氧化层106高于等于所述第一虚设栅极103a、第二虚设栅极103b的高度，保证后续第一虚拟栅极103a与第二虚拟栅极103b之间的凹槽区域中无金属或金属硅化物栅极的填充。采用速度更快成本更低的刻蚀方法避免了在第一次化学机械研磨时需要同时除去氧化层和应力沉淀层，减少了CMP的工作压力，而且更为有效地降低了成本，提高工作效率。

S08：如图8所示，去除所述第一虚设栅极103a、第二虚设栅极103b，形成第一栅槽、第二栅槽，在去除所述第一虚设栅极103a、第二虚设栅极103b后，还会去除第一虚设栅极103a和第二虚设栅极103b下方的部分外延层，利用酸法去除氧化硅材质的外延层时，也会去少量降低上述氧化层106的高度，故在步骤S07结束后，氧化层106的高度高于第一虚设栅极103a、第二虚设栅极103b的高度为最佳。

S09：图10所示，在所述第一栅槽中形成第一栅极108a、在所述第二栅槽中形成第二栅极108b，其中，所述第一栅极108a、第二栅极108b的材质为金属或金属硅化物。在本实施例中，形成所述第一栅极108a、第二栅极108b的步骤具体包括：如图9所示，沉积金属或金属硅化物107，填充于所述第一栅槽和第二栅槽中；进行第二次化学机械研磨，停止于第一应力衬垫层105a、第二应力衬垫层105b上表面，从而在所述第一栅槽中形成第一栅极108a、在所述第二栅槽中形成第二栅极108b。此外剩余的氧化层106在形成第一栅极108a、第二栅极108b后即可去除，在本实施例例中，可采用酸法去除。

综上所述，在形成过程中，相邻的虚设栅极之间的凹槽区域先被沉积应力沉淀层后，被氧化层填充后，再进行第一次化学机械研磨过程，只研磨氧化层，停止于第一应力衬垫层、第二应力衬垫层上方，再利用刻蚀工艺，刻蚀氧化层和氮化硅材质的第一、第二应力衬垫层，刻蚀速率可控故使刻蚀后氧化层高于虚设栅极，则在后续填入金属或金属化合物的栅极时，在上述凹槽区域同样填充金属或金属化合物，难以去除，若使用化学机械研磨去除则会损伤形成的栅极，使栅极长度变短，难以控制，影响最终器件性能。

另，本发明采用简单的工艺流程优化，避免了在第一次化学机械研磨(CMP)时需要同时除去氧化层和应力沉淀层，减少了CMP的工作压力，而且用速度更快成本更低的刻蚀方法更为有效地降低了成本，提高工作效率。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (9)

1.一种半导体器件的制作方法，其特征在于，包括以下步骤：

提供一半导体衬底，所述半导体衬底上包括第一区、第二区以及所述第一区和第二区之间的元件隔离区；

在所述第一区上形成第一虚设栅极，在所述第二区上形成第二虚设栅极；

在所述第一区和第二区同时形成源区、漏区，并对所述源区、漏区进行金属化制程；

在所述第一区和第二区表面分别形成第一应力衬垫层、第二应力衬垫层；

在所述半导体衬底表面沉积氧化层，所述氧化层的厚度大于等于所述第一虚设栅极、第二虚设栅极的高度；

进行第一次化学机械研磨，停止于所述第一应力衬垫层、第二应力衬垫层上表面；

刻蚀所述第一应力衬垫层、第二应力衬垫层及所述氧化层，直至露出所述第一虚设栅极、第二虚设栅极上表面，刻蚀方法为干法刻蚀或湿法刻蚀，所述干法刻蚀采用三氟化氮等离子体刻蚀法，所述湿法刻蚀采用酸刻蚀法，刻蚀结束后，所述氧化层高于等于所述第一虚设栅极、第二虚设栅极的高度；

去除所述第一虚设栅极、第二虚设栅极，形成第一栅槽、第二栅槽；

在所述第一栅槽中形成第一栅极、在所述第二栅槽中形成第二栅极。

2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一虚设栅极、第二虚设栅极的材质为多晶硅。

3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述对所述源区、漏区进行金属化制程步骤中，采用溅射法向所述源区、漏区上沉积金属离子，并对所述半导体衬底进行高温加热工艺，形成金属化硅。

4.如权利要求3所述的半导体器件的制作方法，其特征在于，所述金属离子为镍，钴或钼。

5.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一应力衬垫层、第二应力衬垫层的材质为氮化硅。

6.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一应力衬垫层为拉应力，应力大小为0.1GPa～2GPa；所述第二应力衬垫层的应力为压应力，应力大小为0.1GPa～4GPa。

7.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一应力衬垫层和第二应力衬垫层的应力均为拉应力，应力大小为0.1GPa～2GPa。

8.如权利要求1所述的半导体器件的制作方法，其特征在于，形成所述第一栅极、第二栅极的步骤具体包括：

沉积金属或金属硅化物，填充所述第一栅槽、第二栅槽；

进行第二次化学机械研磨，停止于第一应力衬垫层、第二应力衬垫层上表面。

9.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一栅极、第二栅极的材质为金属或金属硅化物。