CN103515232B - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体结构的制造方法，包括：a）在半导体衬底上形成栅极堆叠，并去除栅堆叠两侧的部分衬底；b）在所述栅极堆叠及其下方的衬底的部分的侧壁上形成侧墙；c）在栅极堆叠两侧的衬底中形成掺杂区，并形成覆盖整个半导体结构的第一介质层；d）在栅极堆叠的宽度方向上选择性去除部分栅极堆叠以及部分第一介质层，形成沟道区开口及其两侧的源漏区开口；e）在沟道区开口的侧壁上形成高k介质层；f）外延生长形成连续的跨沟道区开口和源漏区开口的鳍结构。相应的，本发明还提供一种根据上述方法制造的半导体结构。本发明能够简单、高效地形成用于隔离栅极堆叠和源/漏区的高质量侧墙。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术
立体型半导体结构，例如鳍型场效应晶体管和三栅场效应晶体管有望应用于22nm技术节点及其以下。随着器件尺寸进一步缩小，器件中源/漏区和栅极堆叠之间的隔离就变得非常重要。
发明内容
为了解决上述问题，本发明的目的之一是提供能够容易地制作隔离源漏区和栅极堆叠的侧墙的多栅极场效应晶体管及其制造方法。
根据本发明的一个方面，提供一种半导体结构的制造方法，包括：
a）在半导体衬底上形成栅极堆叠，并去除栅堆叠两侧的部分衬底；
b）在所述栅极堆叠及其下方的衬底的部分的侧壁上形成侧墙；
c）在栅极堆叠两侧的衬底中形成掺杂区，并形成覆盖整个半导体结构的第一介质层；
d）在栅极堆叠的宽度方向上选择性去除部分栅极堆叠以及部分第一介质层，形成沟道区开口及其两侧的源漏区开口；
e）在沟道区开口的侧壁上形成高k介质层；
f）外延生长形成连续的跨沟道区开口和源漏区开口的鳍结构。
根据本发明的另一个方面，提供半导体结构，包括：
衬底；
在宽度方向上延伸的栅极堆叠，位于衬底之上，所述栅极堆叠包括介质层和栅极材料层，其中栅极堆叠底部的衬底的部分高于两侧的衬底部分；
侧墙，位于所述栅极堆叠以及栅极堆叠下方的衬底的部分的侧壁上；
沟道区开口，位于所述栅极堆叠中，在宽度方向上将所述栅极堆叠分割成两部分；
高k介质层，位于沟道区开口暴露的栅极堆叠的侧壁上；
硅鳍片，包括位于沟道区开口中的沟道区和其两侧的源漏区。
本发明提供的半导体结构的制造方法及其结构，通过采用嵌入式方法形成了多栅极结构，形成的半导体结构中，侧墙可以有效隔离栅极和源/漏区，并且该侧墙形成简单，质量高。采用本发明的方法可以有效提高多栅（鳍形）器件的可制造性。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为根据本发明的一种半导体结构的制造方法的一个具体实施方式的流程示意图；
图2、图3（a）、图4（a）、图5（a）、图6（a）、图7（a）和图8（a）分别为根据本发明的一种半导体结构的制造方法的各个步骤的俯视示意图；
图3（b）、图4（b）、图5（b）、图6（b）、图7（b）和图8（b）分别为沿图3（a）、图4（a）、图5（a）、图6（a）、图7（a）和图8（a）中AA’的剖面示意图；
图6（c）、图7（c）和图8（c）分别为沿图6（a）、图7（a）和图8（a）中BB’的剖面示意图；
图6（d）、图7（d）和图8（d）分别为沿图6（a）、图7（a）和图8（a）中CC’的剖面示意图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
下文中将描述本发明提供的半导体结构的制造方法的实施例。
参考图1，图1是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图，该方法包括：
步骤S101，在半导体衬底上形成栅极堆叠，并去除栅堆叠两侧的部分衬底；
步骤S102，在所述栅极堆叠及其下方的衬底的部分的侧壁上形成侧墙；
步骤S103，在栅极堆叠两侧的衬底中形成掺杂区，并形成覆盖整个半导体结构的第一介质层；
步骤S104，在栅极堆叠的宽度方向上选择性去除部分栅极堆叠以及部分第一介质层，形成沟道区开口及其两侧的源漏区开口；
步骤S105，在沟道区开口的侧壁上形成高k介质层；
步骤S106，外延生长形成连续的跨沟道区开口和源漏区开口的鳍结构。
下面结合图2至图8（d）对步骤S101至步骤S104进行阐释。图2至图8（d）是根据本发明的多个具体实施方式按照图1示出的流程制造半导体结构过程中该半导体结构各个制造阶段的示意图。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
步骤S101，在半导体衬底上形成栅极堆叠，并去除栅堆叠两侧的部分衬底。参考图2，提供衬底100，衬底100可以包括硅衬底（例如硅晶片）。根据现有技术公知的设计要求（例如P型衬底或者N型衬底），衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400μm~800μm的厚度范围内，例如：400μm、650μm或800μm。
在衬底100上形成栅堆叠底部介质层210，所述栅堆叠底部介质层210可以是热氧化层，包括氧化硅或氮氧化硅，用于将栅极与衬底隔离。
之后，在栅堆叠底部介质层210上形成栅极材料层220。栅极材料层220可以为金属材料制成，优选为多晶硅。金属材料包括但不限于TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其任意组合。其厚度范围例如可以为10nm~80nm，如30nm、50nm或80nm。
参考图3（a）~图3（b），在栅极材料层220上形成掩膜层（图中未示出），并进行图形化。掩膜层的材料可以是光刻胶、有机聚合物、氧化硅、氮化硅、硼硅玻璃、硼磷硅玻璃及其组合。所述掩膜层为光刻胶时，可以通过旋涂、喷胶的方法形成在所述栅极材料层220上，并通过曝光、显影进行图形化。所述掩膜层为有机聚合物时，可以通过旋涂、升华的方法形成在所述栅极材料层220上；而当所述掩膜层为氧化硅、氮化硅、硼硅玻璃、硼磷硅玻璃时，可以通过化学气相淀积、溅射等合适的方法形成在所述栅极材料层220上，然后，再沉积光刻胶作为掩膜，通过干法刻蚀或湿法腐蚀进行图形化。图形化之后，根据所述图形对栅极材料层220和栅堆叠底部介质层210进行刻蚀，形成栅极堆叠。之后可以继续去除栅堆叠两侧的部分衬底，使得栅极堆叠底部的衬底的部分高于两侧的衬底部分。
执行步骤S102，在所述栅极堆叠及其下方的衬底的部分的侧壁上形成侧墙。参考图4（a）和图4（b），在栅极堆叠及其下方的衬底的部分的侧壁上形成侧墙230，用于将栅极堆叠隔开。侧墙230可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙230可以具有多层结构。侧墙230可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm~100nm，如10nm、50nm或100nm。
步骤S103，在栅极堆叠两侧的衬底中形成掺杂区，并形成覆盖整个半导体结构的第一介质层。形成源/漏掺杂杂质源区110，源/漏掺杂杂质源区110可以通过向衬底100中注入P型或N型掺杂物或杂质而形成。例如，对于PMOS来说，源/漏掺杂杂质源区110可以是P型掺杂的；对于NMOS来说，源/漏掺杂杂质源区110可以是N型掺杂的。源/漏掺杂杂质源区可以由包括光刻、离子注入、扩散、外延生长和/或其他合适工艺的方法形成。在本实施例中，优选采用离子注入的方式形成源/漏掺杂杂质源区。在后续的形成硅鳍片的步骤中，源/漏掺杂杂质源区110中的掺杂离子将会扩散到硅鳍片中，从而自对准地在硅鳍片中形成源漏区。
可选的，对半导体结构进行退火，以激活源/漏掺杂杂质源区110中的杂质。对之前形成的半导体结构进行退火处理，例如可以采用激光退火、闪光退火等，来激活半导体结构中的杂质。在一个实施例中，可以采用瞬间退火工艺对半导体结构进行退火，例如在大约800℃~1100℃的高温下进行激光退火。
参考图5（a）~图5（b），在半导体结构表面形成第一介质层300，例如氧化物衬层。第一介质层300可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成在半导体结构表面。第一介质层300的材料可以采用包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。第一介质层300的厚度范围可以是40nm~150nm，如80nm、100nm或120nm。
步骤S104，在栅极堆叠的宽度方向上选择性去除部分栅极堆叠以及部分第一介质层，形成沟道区开口211及其两侧的源漏区开口212。参考图6（a）~图6（d），在栅极堆叠的宽度方向上选择性对第一介质层300进行刻蚀。可选的，形成掩膜层，并进行图形化。形成掩膜层以及进行图形化的工艺以及材料在本说明书的前述部分有所阐释，在此不再赘述。进行图形化之后，根据所述图形化后的图案对第一介质层300进行刻蚀，在栅极堆叠的宽度方向（CC’的方向）上选择性去除部分栅极堆叠以及部分第一介质层，形成沟道区开口211及其两侧的源漏区开口212，暴露部分衬底100和侧墙230。如图6（a）所示，沟道区开口211在宽度方向上将栅极堆叠分为两个独立的部分，其使得栅极材料层在开口211处露出。
接下来，执行步骤S105，在沟道区开口211的侧壁上形成高k介质层240。高k介质层240形成在露出的栅极材料层上，用于作为栅介质层。所述高k介质层240的材质可以为例如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON中的一种或其组合。
接下来，执行步骤S106，外延生长形成连续的跨沟道区开口211和源漏区开口212的鳍结构，参考图7（a）~图7（d）。在沟道区开口211和源漏区开口212处，由于在暴露的单晶衬底上进行外延，因此向上生长形成单晶的跨沟道区开口211和源漏区开口212的鳍结构。在其他区域，由于在第一介质层上外延生长，因此形成多晶材料的区域。在外延生长的过程中，源漏区开口212处先前注入到源/漏掺杂杂质源区110中的杂质向上扩散到鳍结构中，在鳍结构中自对准地形成源漏区222，如图7（c）所示。鳍结构位于沟道区开口211中的部分为沟道区221。外延之后可以对整个半导体结构进行平坦化，并对外延生长的硅进行过刻蚀，如图7（b）和图7（d）所示。
可选的，参考图8（a）~图8（d），形成接触塞510。首先，形成第二介质层500，覆盖上述半导体结构；之后在第二介质层500中形成使栅极材料层220、鳍结构250至少部分暴露的接触孔。具体地，可以使用干法刻蚀、湿法刻蚀或其他合适的刻蚀方式刻蚀第二介质层500以形成接触孔。
接触孔的下部是暴露的栅极材料层220、鳍结构250，在该栅极材料层220、鳍结构250上沉积金属，进行退火处理后形成金属硅化物。具体地，首先，通过接触孔，采用离子注入、沉积非晶化物或者选择性生长的方式，对暴露的栅极材料层220和鳍结构250进行预非晶化处理，形成局部非晶硅区域；然后利用金属溅镀方式或化学气相沉积法，在该栅极材料层220和鳍结构250上形成均匀的金属层。优选地，该金属可以是镍。当然该金属也可以是其他可行的金属，例如Ti、Co或Cu等。随后对该半导体结构进行退火，在其他的实施例中可以采用其他的退火工艺，如快速热退火、尖峰退火等。根据本发明的实施例，通常采用瞬间退火工艺对器件进行退火，例如在大约1000℃以上的温度进行微秒级激光退火，使所述沉积的金属与该栅极材料层220和鳍结构250内形成的非晶化物发生反应形成金属硅化物，最后可以选用化学刻蚀的方法除去未反应的沉积的所述金属。所述非晶化物可以是非晶硅、非晶化硅锗或者非晶化硅碳中的一种。形成金属硅化物的好处是可以减小接触塞中的接触金属与鳍结构250和栅极材料层之间的接触电阻。
值得注意的是，形成金属硅化物的步骤是优选步骤，即也可以不形成金属硅化物，直接在接触孔中填充接触金属，形成接触塞510。
在接触孔内通过沉积的方法填充接触金属形成接触塞510。该接触金属经过接触孔贯穿所述第二介质层500并露出其顶部。优选地，接触金属的材料为W。当然根据半导体的制造需要，接触金属的材料包括但不限于W、Al、TiAl合金中任一种或其组合。可选地，在填充接触金属之前，可以选择在接触孔的内壁以及底部形成衬层（未在图中示出），该衬层可以通过ALD、CVD、PVD等沉积工艺沉积在接触孔的内壁以及底部，该衬层的材料可以是Ti、TiN、Ta、TaN、Ru或其组合，该衬层的厚度可以是5nm-20nm，如10nm或15nm。
采用本发明提供的半导体制造方法，能够形成用于隔离栅极和源/漏区的高质量侧墙，有效提高半导体器件的性能。
下面对根据本发明的方法制造的半导体结构进行概述。
参考图8（a）~图8（d），该半导体结构包括：衬底100；在宽度方向上延伸的栅极堆叠，位于衬底100之上，所述栅极堆叠包括介质层210和栅极材料层220，其中栅极堆叠底部的衬底的部分高于两侧的衬底部分；侧墙230，位于所述栅极堆叠以及栅极堆叠下方的衬底的部分的侧壁上；沟道区开口，位于所述栅极堆叠中，在宽度方向上将所述栅极堆叠分割成两部分；高k介质层240，位于沟道区开口暴露的栅极堆叠的侧壁上；硅鳍片250，包括位于沟道区开口中的沟道区221和其两侧的源漏区222。
衬底100包括硅衬底（例如硅晶片）。根据现有技术公知的设计要求（例如P型衬底或者N型衬底），衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。
栅堆叠底部介质层210可以是热氧化层，包括氧化硅、氮氧化硅。栅极材料层220可以为金属材料制成，优选为多晶硅。金属材料包括但不限于TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其任意组合。
侧墙230可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。
高k介质层240为HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON中的一种或其任意组合。
可选的，该半导体结构还可以包括第二介质层500和形成于第二介质层500中的接触塞510。第二介质层500的材料可以采用包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、低k材料或其任意组合。
接触塞510采用的接触金属的材料优选为W。根据半导体结构的制造需要，接触金属的材料包括但不限于W、Al、TiAl合金中任一种或其任意组合。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (7)
1.一种半导体结构的制造方法，包括：
a)在半导体衬底(100)上形成栅极堆叠，并去除栅极堆叠两侧的部分衬底；
b)在所述栅极堆叠及其下方的衬底(100)的部分的侧壁上形成侧墙(230)；
c)在栅极堆叠两侧的衬底中形成掺杂区(110)，并形成覆盖整个半导体结构的第一介质层(300)；
d)在栅极堆叠的宽度方向上选择性去除部分栅极堆叠以及部分第一介质层(300)，形成沟道区开口(211)及其两侧的源漏区开口(212)；
e)在沟道区开口(211)的侧壁上形成高k介质层(240)；
f)外延生长形成连续的跨沟道区开口(211)和源漏区开口(212)的鳍结构(250)。
2.根据权利要求1所述的方法，其中栅极堆叠从下到上包括二氧化硅层(210)和多晶硅层(220)。
3.根据权利要求1所述的方法，其中侧墙(230)的材料为Si3N4。
4.根据权利要求1所述的方法，其中所述高k介质层(240)包括HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON中的一种或其任意组合。
5.根据权利要求1所述的方法，在步骤f)之后还包括对整个半导体结构平坦化，以及在鳍结构和栅极堆叠上形成接触塞。
6.一种半导体结构，包括：
衬底(100)；
在宽度方向上延伸的栅极堆叠，位于衬底(100)之上，所述栅极堆叠包括介质层(210)和栅极材料层(220)，其中栅极堆叠底部的衬底的部分高于两侧的衬底部分；
侧墙(230)，位于所述栅极堆叠以及栅极堆叠下方的衬底的部分的侧壁上；
沟道区开口(211)，位于所述栅极堆叠中，在宽度方向上将所述栅极堆叠分割成两部分；
高k介质层(240)，位于沟道区开口暴露的栅极堆叠的侧壁上；
硅鳍片(250)，包括位于沟道区开口中的沟道区(221)和其两侧的源漏区(222)。
7.根据权利要求6所述的半导体结构，所述高k介质层(240)包括HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON中的一种或其任意组合。
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