CN111128884A - 半导体器件及其形成方法 - Google Patents

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Abstract

在实施例中，一种方法包括：形成差分接触蚀刻停止层(CESL)，具有源极/漏极区域上方的第一部分和沿栅堆叠件的第二部分，源极/漏极区域在衬底中，栅极堆叠件在靠近源极/漏极区域的衬底上方，第一部分的第一厚度大于第二部分的第二厚度；在差分CESL上方沉积第一层间电介质(ILD)；在第一ILD中形成源极/漏极接触开口；沿源极/漏极接触开口的侧壁形成接触间隔件；在形成接触间隔件后，使源极/漏极接触开口延伸穿过差分CESL；和在延伸的源极/漏极接触开口中形成第一源极/漏极接触件，第一源极/漏极接触件物理和电耦合源极/漏极区域，接触间隔件将第一源极/漏极接触件与第一ILD物理地分隔开。本发明的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各个电子应用，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方顺序沉积绝缘或介电层、导电层和半导体材料层，以及使用光刻图案化各个材料层以在材料层上形成电路组件和元件来制造半导体器件。
半导体工业通过不断减小最小部件尺寸继续改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应该解决的其他问题。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：形成差分接触蚀刻停止层(CESL)，所述差分接触蚀刻停止层具有位于源极/漏极区域上方的第一部分和沿着栅堆叠件的第二部分，所述源极/漏极区域位于衬底中，所述栅极堆叠件位于靠近所述源极/漏极区域的所述衬底上方，所述第一部分的第一厚度大于所述第二部分的第二厚度，形成所述差分接触蚀刻停止层包括实施定向等离子体活化；在所述差分接触蚀刻停止层上方沉积第一层间电介质(ILD)；在所述第一层间电介质中形成源极/漏极接触开口；沿着所述源极/漏极接触开口的侧壁形成接触间隔件；在形成所述接触间隔件之后，使所述源极/漏极接触开口延伸穿过所述差分接触蚀刻停止层；以及在延伸的源极/漏极接触开口中形成第一源极/漏极接触件，所述第一源极/漏极接触件物理地和电耦合所述源极/漏极区域，所述接触间隔件将所述第一源极/漏极接触件与所述第一层间电介质物理地分隔开。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成栅极间隔件；在与所述栅极间隔件相邻的所述衬底中形成源极/漏极区域；利用等离子体增强原子层沉积工艺沿着所述栅极间隔件的侧壁和在所述源极/漏极区域上方沉积差分接触蚀刻停止层(CESL)，所述等离子体增强原子层沉积工艺在所述源极/漏极区域上方具有第一沉积速率并且沿着所述栅极间隔件的侧壁具有第二沉积速率，所述第一沉积速率大于所述第二沉积速率；在所述差分接触蚀刻停止层上方沉积第一层间电介质(ILD)；在所述第一层间电介质中蚀刻源极/漏极接触开口，所述源极/漏极接触开口在所述差分接触蚀刻停止层处停止；沿着所述源极/漏极接触开口的侧壁形成接触间隔件；以及在形成所述接触间隔件之后，穿过所述差分接触蚀刻停止层形成第一源极/漏极接触件，以物理地耦合所述源极/漏极区域。
本发明的又一实施例提供了一种半导体器件，包括：第一鳍，从衬底延伸；源极/漏极区域，位于所述第一鳍中；栅极堆叠件，与所述源极/漏极区域相邻并且位于所述第一鳍上方；差分接触蚀刻停止层(CESL)，具有沿着所述栅极堆叠件的第一部分和位于所述源极/漏极区域上方的第二部分，所述第一部分的第一厚度小于所述第二部分的第二厚度；第一层间电介质(ILD)，位于所述差分接触蚀刻停止层上方；接触间隔件，延伸穿过所述第一层间电介质并且仅部分地穿过所述差分接触蚀刻停止层；以及源极/漏极接触件，延伸穿过所述第一层间电介质并且完全穿过所述差分接触蚀刻停止层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的FinFET的示例。
图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10、图11、图12和图13是根据一些实施例的FinFET的制造中的中间阶段的截面图。
图14示出了根据一些实施例的定向等离子体活化期间的差分CESL的厚度与处理条件之间的关系。
图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图18C、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B、图23A、图23B、图24A和图24B是根据一些实施例的FinFET的制造中的进一步的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据一些实施例，差分接触蚀刻停止层(CESL)形成在半导体器件中，诸如鳍式场效应晶体管(FinFET)。通常，实施定向等离子体活化工艺，定向等离子体活化工艺允许差分CESL的一些部分(例如，具有水平分量的上表面上的部分)以比(例如，在没有显著水平分量的垂直表面上的)其他部分更大的速率沉积。因此，差分CESL的一些部分具有比差分CESL的其他部分更大的厚度。差分CESL可以允许在源极/漏极接触件形成期间更好地保护源极/漏极区域，可以增加用于形成源极/漏极接触件的工艺窗口，并且可以在源极/漏极接触件的硅化期间保护周围的层间电介质(ILD)。
图1示出了根据一些实施例的三维视图中的简化FinFET的示例。为清楚起见，省略了FinFET的一些其他部件(下面讨论)。示出的FinFET可以以例如一个晶体管或多个晶体管(诸如四个晶体管)操作的方式电连接或耦合。
FinFET包括从衬底50延伸的鳍52。隔离区域56设置在衬底50上方，并且鳍52在相邻隔离区域56之上和之间突出。尽管隔离区域56描述/示出为与衬底50分隔开，如本文所用的，术语“衬底”可以用于仅指半导体衬底或包括隔离区域的半导体衬底。此外，尽管鳍52示出为衬底50的单种连续材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在本文中，鳍52指的是在相邻的隔离区域56之间延伸的部分。
栅极电介质92沿着鳍52的侧壁并且位于鳍52的顶面上方，并且栅电极94位于栅极电介质92上方。源极/漏极区域82相对于栅极电介质92和栅电极94设置在鳍52的相对侧中。在形成多个晶体管的实施例中，源极/漏极区域82可以在各个晶体管之间共享。在一个晶体管由多个鳍52形成的实施例中，相邻的源极/漏极区域82可以电连接，诸如通过外延生长来合并源极/漏极区域82，或者通过将源极/漏极区域82与相同的源极/漏极接触件耦合。
图1还示出了几个参考横截面。横截面A-A沿着鳍52的纵向轴并且在例如源极/漏极区域82之间的电流的方向上。横截面B-B垂直于横截面A-A并且跨越鳍52中的相邻的源极/漏极区域82。为了清楚起见，后续附图参考这些参考横截面。
在使用后栅极工艺形成的FinFET的背景下讨论本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺。而且，一些实施例考虑了平面器件(诸如平面FET)中使用的方面。
图2至图24B是根据一些实施例的FinFET的制造中的中间阶段的截面图。图2、图3、图4和图5示出为沿着图1中所示的参考横截面A-A。图6A、图7A、图8A、图9A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A和图24A示出为沿着图1中所示的参考横截面A-A，并且6B、图7B、图8B、图9B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B和图24B示出为沿着图1所示的类似的横截面B-B。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的体半导体、绝缘体上半导体(SOI)衬底等。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。在衬底(通常是硅或玻璃衬底)上提供绝缘体层。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，诸如NMOS晶体管，例如n型FinFET。区域50P可以用于形成p型器件，诸如PMOS晶体管，例如p型FinFET。区域50N可以与区域50P物理地分隔开，并且任何数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)可以设置在区域50N和区域50P之间。
在图3中，鳍52形成在衬底50中。鳍52是半导体条。在一些实施例中，可以通过在衬底50中蚀刻沟槽而在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。
可以通过任何合适的方法图案化鳍52。例如，可以使用一个或多个光刻工艺(包括双重图案化或多重图案化工艺)来图案化鳍52。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍。
在图4中，在相邻的鳍52之间形成浅沟槽隔离(STI)区域56。作为形成STI区域56的示例，在衬底50上方和相邻的鳍52之间形成绝缘材料。绝缘材料可以是氧化物(诸如氧化硅)、氮化物等或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动化学气相沉积(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积和后固化以使其转化为另一种材料，诸如氧化物)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以实施退火工艺。在实施例中，形成绝缘材料，使得过量的绝缘材料覆盖鳍52。虽然绝缘材料示出为单层，但是一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬垫(未示出)。此后，可以在衬垫上防形成填充材料，诸如上面讨论的那些。然后对绝缘材料施加去除工艺以去除鳍52上方的过量绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)的平坦化工艺、回蚀刻工艺、它们的组合等。平坦化工艺暴露鳍52，使得在平坦化工艺完成之后，鳍52和绝缘材料的顶面是水平的。然后使绝缘材料凹进，绝缘材料的剩余部分形成STI区域56。使绝缘材料凹进，使得区域50N和区域50P中的鳍52的上部从相邻的STI区域56之间突出。另外，STI区域56的顶面可以具有如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。通过适当的蚀刻，STI区域56的顶面可以形成为平坦的、凸出的和/或凹入的。可以使用可接受的蚀刻工艺使STI区域56凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用利用合适的蚀刻工艺(例如使用稀释的氢氟酸(dHF))的化学氧化物去除。
上述工艺仅是可以如何形成鳍52的一个示例。在一些实施例中，可以通过外延生长工艺形成鳍。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且可以使介电层凹进，使得同质外延结构从介电层突出以形成鳍。此外，在一些实施例中，异质外延结构可以用于鳍52。例如，可以使鳍52凹进，并且可以在凹进的鳍52上方外延生长与鳍52不同的材料。在这样的实施例中，鳍52包括凹进的材料以及设置在凹进的材料上方的外延生长的材料。在更进一步的实施例中，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使介电层凹进，使得异质外延结构从介电层突出以形成鳍52。在外延生长同质外延或异质外延结构的一些实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免先前和随后的注入，但是可以一起使用原位和注入掺杂。
此外，在区域50N(例如，NMOS区域)中外延生长与区域50P中的材料(例如，PMOS区域)不同的材料可能是有利的。在各个实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯的或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
此外，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P中均形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模(未示出)来实现区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50P，诸如PMOS区域。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，就在区域50P中实施n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质注入到区域50N中，诸如NMOS区域。n型杂质可以是磷、砷、锑等，在该区域中注入浓度等于或小于1018cm-3，诸如在约1017cm-3和约1018cm-3之间。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在注入区域50P之后，在区域50P中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50N，诸如NMOS区域。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，就可以在区域50N中实施p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质注入到诸如PMOS区域的区域50P中。p型杂质可以是硼、BF2、铟等，在该区域中注入浓度等于或小于1018cm-3，诸如在约1017cm-3和约1018cm-3之间。在注入之后，可以诸如通过可接受的灰化工艺去除光刻胶。
在区域50N和区域50P的注入之后，可以实施退火以激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间原位掺杂，这可以避免注入，但是可以一起使用原位和注入掺杂。
在图5中，在鳍52上形成伪介电层60。伪介电层60可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层60上方形成伪栅极层62，并且在伪栅极层62上方形成掩模层64。伪栅极层62可以沉积在伪介电层60上方，并且然后诸如通过CMP平坦化伪栅极层62。掩模层64可以沉积在伪栅极层62上方。伪栅极层62可以是导电材料，并且可以选自包括非晶硅、多晶体硅(多晶硅)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层62可以通过物理气相沉积(PVD)、化学气相沉积(CVD)、溅射沉积或本领域已知和用于沉积导电材料的其他技术来沉积。伪栅极层62可以由与隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如氮化硅、氮氧化硅等。在该示例中，在区域50N和区域50P上形成单个伪栅极层62和单个掩模层64。应注意，仅为了说明的目的，伪介电层60示出为仅覆盖鳍52。在一些实施例中，可以沉积伪介电层60，使得伪介电层60覆盖STI区域56，在伪栅极层62和STI区域56之间延伸。
图6A至图24B示出了实施例器件的制造中的各个额外的步骤。图6A至图24B示出了区域50N和区域50P中的任一个中的部件。例如，本文描述的实施例可以适用于区域50N和区域50P。区域50N和区域50P的结构中的差异(如果有的话)在每个附图的文本中描述。
在图6A和图6B中，使用可接受的光刻和蚀刻技术图案化掩模层64以形成掩模74。然后可以将掩模74的图案转移到伪栅极层62以形成伪栅极72。还可以通过可接受的蚀刻技术将掩模74的图案转移到伪介电层60，以形成伪栅极电介质70。伪栅极72(以及可选地，伪栅极电介质70)覆盖鳍52的相应的沟道区域58。掩模74的图案可以用于将每个伪栅极72与相邻的伪栅极72物理地分隔开。伪栅极72的长度方向基本垂直于相应的鳍52的长度方向。
在图7A和图7B中，栅极密封间隔件76形成在掩模74、伪栅极72、伪栅极电介质70和/或鳍52的暴露表面上。热氧化或沉积以及之后的各向异性蚀刻可以形成栅极密封间隔件76。
在形成栅极密封间隔件76之后，可以实施用于轻掺杂源极/漏极(LDD)区域78的注入。在具有不同器件类型的实施例中，可以在区域50N上方形成诸如光刻胶的掩模，同时暴露区域50P，并且可以将适当类型(例如，p型)杂质注入到区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在区域50P上方形成诸如光刻胶的掩模，同时暴露区域50N，并且可以将适当类型的杂质(例如，n型)注入到区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂源极/漏极区域可以具有约1015cm-3至约1016cm-3的杂质浓度。退火可以用于激活注入的杂质。杂质可以以一定角度注入鳍52中，并且可以在退火期间经历扩散。结果，LDD区域78在栅极密封间隔件76(并且可能在伪栅极72和伪栅极电介质70的边缘部分)下方延伸。
此外，栅极间隔件80沿着伪栅极72和掩模74的侧壁形成在栅极密封间隔件76上。可以通过共形地沉积绝缘材料以及随后各向异性地蚀刻绝缘材料来形成栅极间隔件80。栅极间隔件80的绝缘材料可以是氮化硅、碳氮化硅、它们的组合等。
在图8A和图8B中，外延源极/漏极区域82形成在鳍52中，以在相应的沟道区域58中施加应力，从而改进性能。外延源极/漏极区域82形成在鳍52中，使得每个伪栅极72(以及可选的伪栅极电介质70)设置在相应的相邻的外延源极/漏极区域82对之间。在一些实施例中，外延源/漏极区域82可以延伸到鳍52中，并且还可以穿透鳍52。在一些实施例中，栅极间隔件80用于将外延源极/漏极区域82与伪栅极72分隔开适当的横向距离，以便外延源极/漏极区域82不会使随后形成的所得FinFET的栅极短路。
可以通过掩蔽区域50P(例如，PMOS区域)和蚀刻区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成区域50N(例如，NMOS区域)中的外延源极/漏极区域82。然后，在凹槽中外延生长区域50N中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，诸如适合于n型FinFET。例如，如果鳍52是硅，则区域50N中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，诸如Si、SiC、SiCP、SiP等。区域50N中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
可以通过掩蔽区域50N(例如，NMOS区域)和蚀刻区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成区域50P(例如，PMOS区)中的外延源极/漏极区域82。然后，在凹槽中外延生长区域50P中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，诸如适合于p型FinFET。例如，如果鳍52是硅，则区域50P中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn等。区域50P中的外延源极/漏极区域82也可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
可以用掺杂剂注入外延源极/漏极区域82和/或鳍52以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3和约1021cm-3之间。源极/漏极区域的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间原位掺杂。
作为用于在区域50N和区域50P中形成外延源极/漏极区域82的外延工艺的结果，在所示实施例中，外延源极/漏极区域的上表面具有横向向外扩展超出鳍52的侧壁的小平面。这些小平面使得相同FinFET的相邻外延源极/漏极区域82合并。在其他实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域82保持分隔开。
在图9A和图9B中，差分CESL 84沉积在中间结构上方。通常，蚀刻停止层可以提供在形成例如接触件或通孔时停止蚀刻工艺的机制。蚀刻停止层可以由具有与相邻的层或组件不同的蚀刻选择性的介电材料形成。差分CESL 84形成在外延源极/漏极区域82的表面、栅极间隔件80的侧壁和顶面、掩模74的顶面和STI区域56的顶面上。差分CESL 84具有水平部分84H、垂直部分84V和盆部分84B。水平部分84H形成在具有相应的水平分量的支撑表面上。具有水平分量的支撑表面可以在差分CESL 84的形成期间通过定向等离子体活化来激活，如下面进一步详细描述的。垂直部分84V形成在不具有显著水平分量的支撑表面上(例如，使得那些表面不被定向等离子体活化来激活)。水平部分84H的厚度(例如，在垂直于相应的支撑表面的方向上)大于垂直部分84V的厚度(例如，在垂直于相应的支撑表面的方向上)。盆部分84B形成在外延源极/漏极区域82的小平面上表面的结点处，并且具有大于水平部分84H和垂直部分84V的厚度。
水平部分84H在垂直于支撑表面的方向上具有厚度TH，在支撑表面上形成相应的水平部分。垂直部分84V在垂直于支撑表面的方向上具有厚度TV，在支撑表面上形成相应的水平部分。盆部分84B在垂直于支撑表面的方向上具有厚度TB，在支撑表面上形成有相应的水平部分。下面进一步讨论这些厚度中的每个。
差分CESL 84可以由诸如氮化硅、碳氮化硅、氮化碳等或它们的组合的介电材料形成。差分CESL 84可以通过沉积工艺沉积，包括定向等离子体活化，诸如等离子体增强原子层沉积(PEALD)工艺、等离子体增强化学气相沉积(PECVD)工艺等。
图10至图12是根据一些实施例的用于形成差分CESL 84的示例性PEALD工艺的中间阶段的截面图。图13是示出形成之后的差分CESL 84的截面图。图10至图13示出了图9A的区域10。尽管在差分CESL的背景下进行了描述，但应该理解，所示的PEALD工艺可以用于形成任何层，诸如不是蚀刻停止层的层。此外，尽管使用示例PEALD工艺来形成氮化硅差分层，但是应当理解，可以形成其他材料层。
在图10中，通过暴露于PEALD工艺中的第一前体，在中间结构上形成单层。取决于待沉积的材料，中间结构暴露于第一前体，诸如二氯硅烷(DCS)或另一种前体。在所示的示例中，使用DCS前体并且沿着暴露于DCS前体的中间结构的外表面形成单层SiH3。外表面包括掩模74的顶面、栅极间隔件80的侧壁和顶面、外延源极/漏极区域82的上表面以及STI区域56的顶面(参见图9B)。在其他示例中，可以使用不同的前体，前体形成不同材料的单层。在暴露于第一前体之后，可以从用于将中间结构暴露于第一前体的工具室中清除第一前体。
在图11中，对单层实施定向等离子体活化86。定向或各向异性的等离子体活化激活单层的部分以增加与后续前体的反应。在具有水平分量的中间结构的相应上表面上的单层的部分由定向等离子体活化86激活，而在不具有水平分量的相应表面上的单层的部分可能不被定向等离子体活化86激活。表面的激活可以基于表面的增加的水平分量而增加。例如，没有或很少水平分量的表面可以没有或很少激活，而具有较大水平分量的表面可以具有更大的激活。
在所示的示例中，外延源极/漏极区域82的上表面具有小平面，使得外延源极/漏极区域82的相应上表面具有水平分量和垂直分量(参见图9B)。外延源极/漏极区域82的这些上表面上的单层通过定向等离子体活化86激活。栅极间隔件80的侧壁在很大程度上垂直，具有小的(或没有)水平分量，因此不会通过定向等离子体活化86显著激活。
在定向等离子体活化86期间，氩气定向等离子体激活具有水平分量的中间结构的上表面上的单层的部分，以将那些部分中的SiH3改性为活化的SiH2*。在一些示例中，用于激活单层的等离子体工艺可以是微波远程等离子体，但是可以采用其他等离子体源，诸如直接等离子体。用于等离子体的氩气的流速可以在约1000sccm至约9000sccm的范围内。等离子体工艺的压力可以在约0.5托至约25托的范围内。如下面进一步讨论的，压力可以根据差分CESL 84的水平部分84H和垂直部分84V之间的所需厚度差异而变化。等离子体工艺的温度可以在约200℃至约650℃的范围内。等离子体工艺的等离子体发生器的功率可以在约50W至约4000W的范围内。等离子体发生器的频率可以在约13.56MHz至约2.45GHz的范围内。等离子体工艺的衬底支架可以是未偏置的。中间结构暴露于等离子体工艺的持续时间可以在0.1秒至120秒的范围内。在其他示例中，可以使用不同的等离子体(诸如不同的等离子体工艺、条件和/或气体(诸如惰性气体、氮气等))来激活单层的部分。通过用定向等离子体活化86激活单层的部分，在单层的活化部分上产生更多的反应位点，以在PEALD工艺中与随后的前体反应。定向等离子体活化86可以原位实施，例如，在用于将中间结构暴露于第一前体和随后的第二前体的相同工具室中。
在图12中，通过暴露于PEALD工艺中的第二前体，形成的层位于中间结构上。中间结构暴露于第二前体(诸如氨(NH3)等离子体)或另一种前体，例如，取决于待沉积的材料。相对于未活化的单层的部分，第二前体与单层的活化部分更多地反应。例如，由于来自定向等离子体活化86的单层的活化部分上形成的反应位点增加，在活化部分处的单层和第二前体之间比在未活化部分处的单层和第二前体之间将发生更多的反应。这导致差分CESL 84以比不具有显著水平分量的垂直表面(其中通常不发生激活)上更大的速率沉积在具有水平分量的上表面(其中发生激活)上。
在所示的示例中，使用氨(NH3)等离子体前体并且与大部分或在一些情况下全部的活化的SiH2*和一些未活化的SiH3(例如，少于活化的SiH2*)反应以形成氮化硅(例如，SiNH2)。例如，氨(NH3)前体气体可以在等离子体工艺中以约50sccm至约1000sccm的流速流动。因此，在所示的示例中，更多的SiNH2沉积在具有水平分量的上表面上，而不是沉积在不具有显著水平分量的垂直表面上。在其他示例中，可以使用不同的前体，前体可以形成不同材料的层。在暴露于第二前体之后，可以从用于将中间结构暴露于第二前体的工具室中清除第二前体。
图10至图12示出了PEALD工艺的单个循环，例如，用于形成单层。所描述的处理可以重复任何次数，这取决于差分CESL 84的期望厚度。
图13示出了使用上述PEALD工艺形成的差分CESL 84的各方面。差分CESL 84包括位于具有水平分量的下面的上表面上的水平部分84H，并且包括位于不具有显著的水平分量的支撑垂直表面上的垂直部分84V。水平部分84H在垂直于支撑表面的方向上具有厚度TH，在支撑表面上形成相应的水平部分。垂直部分84V在垂直于支撑表面的方向上具有厚度TV，在支撑表面上形成相应的水平部分。盆部分84B在垂直于支撑表面的方向上具有厚度TB(参见图9B)，在支撑表面上形成相应的水平部分。水平部分84H的厚度TH大，并且大于垂直部分84V的厚度TV。在一些示例中，水平部分84H的厚度TH比垂直部分84V的厚度TV大至少2nm。例如，水平部分84H的厚度TH可以从约2.2nm到约12nm(例如约4nm)，并且垂直部分84V的厚度TV可以从约2nm到约9nm(诸如约2nm)。在一些示例中，水平部分84H的厚度TH与垂直部分84V的厚度TV的比率至少为1.1，并且可以等于或大于2。通过减小垂直部分84V的厚度TV，可以减小外延源极/漏极区域82和随后形成的晶体管栅极之间的寄生电容。盆部分84B的厚度TB大，并且大于垂直部分84V的厚度TV和水平部分84H的厚度TH。在一些示例中，盆部分84B的厚度TB比水平部分84H的厚度TH大至少0.5nm。例如，盆部分84B的厚度TB可以为约2.7nm至约14nm。
在相邻的栅极间隔件80的面对的侧壁表面之间示出了第一尺寸D1，差分CESL 84的相应的垂直部分84V形成在该侧壁表面上。在差分CESL 84的垂直部分84V的面对的表面之间示出了第二尺寸D2。通常，第一尺寸D1等于第二尺寸D2加上垂直部分84V的厚度TV的两倍。在一些实施例中，第二尺寸D2在约2nm至约10nm的范围内。
图14示出了定向等离子体活化86期间的差分CESL 84的厚度与处理压力之间的关系。厚度TH和TV之间的差(参见图14)绘制为处理压力的函数。如图所示，随着压力增加，厚度差急剧减小。在厚度TH比厚度TV大至少2nm的实施例中，可以将处理压力控制为小于5托。
在图15A和图15B中，第一ILD 88沉积在差分CESL 84上方。第一ILD 88可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在形成之后，可以固化第一ILD88，诸如通过紫外线固化工艺。因为差分CESL 84的垂直部分84V的厚度TV减小，所以可以增加相邻栅极间隔件80之间的第一ILD 88的宽度。增加的宽度可以帮助增加紫外线固化工艺的均匀性，这可以帮助避免在第一ILD88中形成空隙。此外，通过增加相邻栅极间隔件80之间的第一ILD88的宽度，可以增大用于蚀刻源极/漏极接触件的处理窗口。
在图16A和图16B中，可以实施诸如CMP的平坦化工艺，以使第一ILD88和差分CESL84的顶面与伪栅极72或掩模74的顶面齐平。平坦化工艺还可以去除伪栅极72上的掩模74，以及沿着掩模74的侧壁的栅极密封间隔件76和栅极间隔件80的部分。在平坦化工艺之后，伪栅极72、栅极密封间隔件76、栅极间隔件80、差分CESL 84和第一ILD 88的顶面齐平。因此，伪栅极72的顶面通过第一ILD88暴露。平坦化工艺可以去除位于伪栅极72上面的差分CESL84的水平部分84H，使得差分CESL84的剩余水平部分84H位于外延源极/漏极区域82和STI区域56上面。在一些实施例中，可以保留掩模74，在这种情况下，平坦化工艺使第一ILD88的顶面与掩模74的顶面齐平。
在图17A和图17B中，在蚀刻步骤中去除伪栅极72和掩模74(如果存在的话)，使得形成凹槽90。还可以去除凹槽90中的伪栅极电介质70。在一些实施例中，仅去除伪栅极72，并且伪栅极电介质70保留并由凹槽90暴露。在一些实施例中，伪栅极电介质70从管芯的第一区域(例如，核心逻辑区域)中的凹槽90去除并且保留在管芯的第二区域(例如，输入/输出区域)中的凹槽90中。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极72。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻伪栅极72而不蚀刻第一ILD88或栅极间隔件80。每个凹槽90暴露相应的鳍52的沟道区域58。每个沟道区域58设置在相邻的外延源极/漏极区域82对之间。在去除期间，当蚀刻伪栅极72时，伪栅极电介质70可以用作蚀刻停止层。在去除伪栅极72之后，然后可以可选地去除伪栅极电介质70。
在图18A和图18B中，形成栅极电介质92和栅电极94用于替换栅极。图18C示出了图18A的区域12的详细视图。栅极电介质92共形地沉积在凹槽90中，诸如在鳍52的顶面和侧壁上以及栅极密封间隔件76/栅极间隔件80的侧壁上。栅极电介质92也可以形成在第一ILD88的顶面上。根据一些实施例，栅极电介质92包括氧化硅、氮化硅或它们的多层。在一些实施例中，栅极电介质92包括高k介电材料，并且在这些实施例中，栅极电介质92可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb和它们的组合的金属氧化物或硅酸盐。栅极电介质92的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。在伪栅极电介质70保留在凹槽90中的实施例中，栅极电介质92包括伪栅极电介质70的材料(例如，SiO2)。
栅电极94沉积在相应的栅极电介质92上方，并填充凹槽90的剩余部分。栅电极94可以包括含金属材料，诸如TiN、TiO、TaN、TaC、Co、Ru、Al、W、它们的组合或它们的多层。栅电极94可以包括任何数量的衬垫层94A、任何数量的功函调整层94B和填充材料94C(参见图18C)。在填充栅电极94之后，可以实施诸如CMP的平坦化工艺以去除栅电介质92和栅电极94的材料的过量部分，过量部分位于第一ILD88的顶面上方。因此，栅电极94的材料和栅极电介质92的剩余部分形成所得FinFET的替换栅极。栅电极94和栅极电介质92可以统称为“栅极堆叠件”。栅极堆叠件沿着鳍52的沟道区域58的侧壁延伸。
区域50N和区域50P中的栅极电介质92的形成可以同时发生，使得每个区域中的栅极电介质92由相同的材料形成，并且栅电极94的形成可以同时发生，使得每个区域中的栅电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质92可以通过不同的工艺形成，使得栅极电介质92可以是不同的材料，和/或每个区域中的栅电极94可以通过不同的工艺形成，使得栅电极94可以是不同的材料。当使用不同的工艺时，可以使用各个掩蔽步骤来掩蔽和暴露适当的区域。
在图19A和图19B中，在栅极堆叠件上方形成栅极掩模96。根据一些实施例，使栅极堆叠件凹进，使得在每个栅极堆叠件正上方(例如，在栅极间隔件80的相对部分之间)形成凹槽。一层或多层介电材料(诸如氮化硅、氮氧化硅等)填充在凹槽中。实施平坦化工艺以去除在第一ILD88上方延伸的介电材料的过量部分。凹槽中的介电材料的剩余部分形成栅极掩模96。随后形成的栅极接触件将穿透栅极掩模96以接触凹进的栅电极94的顶面。
在图20A和图20B中，穿过第一ILD88形成源极/漏极接触开口102。可以使用可接受的光刻和蚀刻技术形成开口。差分CESL 84具有与第一ILD 88的高蚀刻选择性，并且停止源极/漏极接触开口102的蚀刻。可以通过蚀刻在差分CESL 84中形成凹槽，但是凹槽不会完全延伸穿过差分CESL 84。凹槽具有深度D3，深度D3可以小于约3nm。随后将在差分CESL 84中形成暴露外延源极/漏极区域82的开口，但是在差分CESL 84打开之前实施一些中间步骤。
在图21A和图21B中，在中间结构上方和源极/漏极接触开口102中形成接触间隔件层104。接触间隔件层104位于差分CESL 84上方，并且特别地，填充在蚀刻源极/漏极接触开口102期间在差分CESL 84中形成的任何凹槽。接触间隔件层104可以由诸如氮化硅、氮氧化硅、氧化铝等的介电材料形成。在一些实施例中，差分CESL 84和接触间隔件层104由相同的介电材料形成，诸如氮化硅。接触间隔件层104可以通过诸如ALD的沉积工艺形成。
在图22A和图22B中，实施蚀刻工艺以去除接触间隔件层104的水平部分，将接触间隔件层104的剩余垂直部分留在源极/漏极接触开口102中。蚀刻可以通过湿或干蚀刻。接触间隔件层104的剩余垂直部分是接触间隔件106，接触间隔件106用作随后形成的源极/漏极接触件的额外阻挡层。接触间隔件106还在后续处理期间保护第一ILD88(下面进一步讨论)。
此外，打开差分CESL 84，暴露外延源极/漏极区域82。在差分CESL 84和接触间隔件层104由相同的介电材料形成的实施例中，用于去除接触间隔件层104的水平部分的蚀刻工艺可以继续以使源极/漏极接触开口102延伸穿过差分CESL 84。在其他实施例中，可以实施单独的蚀刻工艺以使源极/漏极接触开口102延伸穿过差分CESL 84。在其他实施例中，可以使用蚀刻工艺的组合，例如，可以继续用于去除接触间隔件层104的水平部分的蚀刻工艺以使源极/漏极接触开口102部分地延伸穿过差分CESL 84，并且可以实施另一个蚀刻工艺以完成使源极/漏极接触开口102延伸穿过差分CESL 84。
当源极/漏极接触开口102延伸穿过差分CESL 84时，发生外延源极/漏极区域82的一些蚀刻。因此，源极/漏极接触开口102可以延伸到外延源极/漏极区域82中距离D4。因为差分CESL 84的水平部分84H的厚度TH大，所以可以减小外延源极/漏极区域82的蚀刻量，因此距离D4可以较小。在一些实施例中，距离D4小于约3nm。换句话说，可以减少在蚀刻期间外延源极/漏极区域82遭受的高度损失量。此外，在差分CESL 84打开之后，差分CESL 84的盆部分84B可以保留。盆部分84B保留，因为它们具有比差分CESL 84的水平部分84H更大的厚度，因此可以不被用于打开差分CESL 84的蚀刻工艺完全去除。在差分CESL 84打开之后，盆部分84B的厚度减小到TB,R。在一些实施例中，厚度减小的TB,R可以在约6nm至约7.5nm的范围内。
在图23A和图23B中，在源极/漏极接触开口102中形成第一源极/漏极接触件108。可以在每个外延源极/漏极区域82上形成硅化物。可以通过在源极/漏极接触开口102中沉积导电材料(诸如钛、钴或镍)，以及实施退火来形成硅化物。接触间隔件106将导电材料与第一ILD88物理地分隔开，在退火工艺期间保护第一ILD88，从而减少第一ILD88的消耗。硅化物物理和电耦合到外延源极/漏极区域82。在源极/漏极接触开口102中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等，并且沿着接触间隔件106形成。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺，以从第一ILD88的顶面去除过量的材料。剩余的衬垫和导电材料形成第一源极/漏极接触件108。值得注意的是，第一源极/漏极接触件108物理耦合差分CESL 84的剩余盆部分84B。在形成第一源极/漏极接触件108之后，第一源极/漏极接触件108的上部由接触间隔件106围绕，并且第一源极/漏极接触件108的下部由差分CESL 84围绕。第一源极/漏极接触件108形成为高度H1，高度H1可以在约8nm至约20nm的范围内。第一源极/漏极接触件108沿着横截面A-A(参见图1)形成为宽度W1,A，宽度W1,A可以在约3nm至约17nm的范围内，并且沿着横截面B-B(参见图1)形成为宽度W1,B，宽度W1,B可以在约28nm至约300nm的范围内。宽度W1,B可以大于宽度W1,A。
在图24A和图24B中，第二ILD 110沉积在第一ILD 88、栅极掩模96和第一源极/漏极接触件108上方。在一些实施例中，第二ILD 110是由可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 110由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD和PECVD。
此外，根据一些实施例，穿过第二ILD 110和第一ILD 88形成栅极接触件112和第二源极/漏极接触件114。穿过第二ILD 110形成用于第二源极/漏极接触件114的开口，并且穿过第二ILD 110和栅极掩模96形成用于栅极接触件112的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺以从第二ILD 110的表面去除过量材料。剩余的衬垫和导电材料在开口中形成栅极接触件112和第二源极/漏极接触件114。栅极接触件112物理地和电耦合到栅电极94，并且第二源极/漏极接触件114物理地和电耦合到第一源极/漏极接触件108。栅极接触件112和第二源极/漏极接触件114可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管示出为形成在相同的横截面中，但是应当理解，栅极接触件112和第二源极/漏极接触件114中的每个可以形成在不同的横截面中，这可以避免接触件的短路。第二源极/漏极接触件114形成为高度H2，高度H2可以在约6nm至约30nm的范围内。第二源极/漏极接触件114沿着横截面A-A(参见图1)形成为宽度W2,A，W2,A可以在约6nm至约20nm的范围内，并且沿着横截面B-B(参见图1)形成为宽度W2,B，宽度W2,B可以在约6nm至约50nm的范围内。宽度W2,B可以大于宽度W2,A。
实施例可以实现优点。利用定向等离子体活化86实施PEALD允许差分CESL 84形成有水平部分84H，水平部分84H具有比垂直部分84V更大的厚度TH。通过形成具有较大厚度TH的水平部分84H的差分CESL 84，可以在较少蚀刻外延源极/漏极区域82的情况下形成接触间隔件106。因此可以减少外延源极/漏极区域82的高度损失，允许形成具有更大临界尺寸的第一源极/漏极接触件108。外延源极/漏极区域82和栅电极94之间的寄生电容也可以通过接触间隔件106的存在而减小。此外，接触间隔件106可以在用于第一源极/漏极接触件108的硅化期间保护第一ILD88。最后，可以增加外延源极/漏极区域82上方的第一ILD88的量，从而增大用于蚀刻源极/漏极接触件开口102的处理窗口。
在实施例中，一种方法包括：形成差分接触蚀刻停止层(CESL)，差分接触蚀刻停止层具有位于源极/漏极区域上方的第一部分和沿着栅堆叠件的第二部分，源极/漏极区域位于衬底中，栅极堆叠件位于靠近源极/漏极区域的衬底上方，第一部分的第一厚度大于第二部分的第二厚度，形成差分接触蚀刻停止层包括实施定向等离子体活化；在差分接触蚀刻停止层上方沉积第一层间电介质(ILD)；在第一层间电介质中形成源极/漏极接触开口；沿着源极/漏极接触开口的侧壁形成接触间隔件；在形成接触间隔件之后，使源极/漏极接触开口延伸穿过差分接触蚀刻停止层；以及在延伸的源极/漏极接触开口中形成第一源极/漏极接触件，第一源极/漏极接触件物理地和电耦合源极/漏极区域，接触间隔件将第一源极/漏极接触件与第一层间电介质物理地分隔开。
在该方法的一些实施例中，形成接触间隔件包括：在源极/漏极接触开口中沉积接触间隔件层；并且去除接触间隔件层的水平部分，接触间隔件层的剩余垂直部分形成接触间隔件。在该方法的一些实施例中，利用第一蚀刻工艺去除接触间隔件层的水平部分，并且利用第一蚀刻工艺使源极/漏极接触开口延伸穿过差分接触蚀刻停止层。在该方法的一些实施例中，利用第一蚀刻工艺去除接触间隔件层的水平部分，并且利用第二蚀刻工艺使源极/漏极接触件开口延伸穿过差分接触蚀刻停止层，第二蚀刻工艺不同于第一蚀刻工艺。在一些实施例中，该方法还包括：退火第一源极/漏极接触件以在第一源极/漏极接触件和源极/漏极区域之间形成硅化物，接触间隔件在退火期间将硅化物与第一层间电介质物理地分隔开。在该方法的一些实施例中，在使源极/漏极接触开口延伸穿过差分接触蚀刻停止层之前，源极/漏极区域具有第一高度，并且在使源极/漏极接触开口延伸穿过差分接触蚀刻停止层之后，源极/漏极区域具有第二高度，第一高度和第二高度之间的差小于约3nm。在该方法的一些实施例中，源极/漏极区域具有小平面上表面，并且差分接触蚀刻停止层在小平面上表面的结点中具有第三部分，第三部分的第三厚度大于第一厚度和第二厚度。在该方法的一些实施例中，形成第一源极/漏极接触件包括在差分接触蚀刻停止层的第三部分上形成第一源极/漏极接触件。在该方法的一些实施例中，形成差分接触蚀刻停止层包括：利用等离子体增强原子层沉积工艺在源极/漏极区域上方以及沿着栅极堆叠件沉积氮化硅，等离子体增强原子层沉积工艺在源极/漏极区域上方具有第一沉积速率并且沿着栅极堆叠件具有第二沉积速率，第一沉积速率大于第二沉积速率。在该方法的一些实施例中，形成差分接触蚀刻停止层包括：在第一暴露中，将源极/漏极区域的表面暴露于第一前体；在第一暴露之后，利用定向等离子体活化激活源极/漏极区域的表面；在激活源极/漏极区域的表面之后，在第二暴露中，将源极/漏极区域的激活表面暴露于第二前体。
在实施例中，一种方法包括：在衬底上方形成栅极间隔件；在与栅极间隔件相邻的衬底中形成源极/漏极区域；利用等离子体增强原子层沉积工艺沿着栅极间隔件的侧壁和在源极/漏极区域上方沉积差分接触蚀刻停止层(CESL)，等离子体增强原子层沉积工艺在源极/漏极区域上方具有第一沉积速率并且沿着栅极间隔件的侧壁具有第二沉积速率，第一沉积速率大于第二沉积速率；在差分接触蚀刻停止层上方沉积第一层间电介质(ILD)；在第一层间电介质中蚀刻源极/漏极接触开口，源极/漏极接触开口在差分接触蚀刻停止层处停止；沿着源极/漏极接触开口的侧壁形成接触间隔件；以及在形成接触间隔件之后，穿过差分接触蚀刻停止层形成第一源极/漏极接触件，以物理地耦合源极/漏极区域。
在该方法的一些实施例中，等离子体增强原子层沉积工艺包括：在第一暴露中，将源极/漏极区域的表面和栅极间隔件的表面暴露于第一前体；在第一暴露之后，利用定向等离子体活化激活源极/漏极区域的表面，栅极间隔件的表面保持未激活；以及在激活源极/漏极区域的表面和栅极间隔件的表面之后，在第二暴露中，将源极/漏极区域的激活表面和栅极间隔件的未激活表面暴露于第二前体。在该方法的一些实施例中，在第二暴露期间，在源极/漏极区域的激活表面处比在栅极间隔件的未激活表面处发生更多的反应。在该方法的一些实施例中，第一前体是二氯硅烷，并且第二前体是氨。在该方法的一些实施例中，激活源极/漏极区域的表面包括：朝向源极/漏极区域的水平表面生成氩气定向等离子体，氩气定向等离子体在小于5托的压力下生成。在该方法的一些实施例中，在等离子体增强原子层沉积工艺之后，源极/漏极区域上方的差分接触蚀刻停止层的厚度比沿着栅极间隔件的差分接触蚀刻停止层的厚度大至少2nm。
在实施例中，一种器件包括：第一鳍，从衬底延伸；源极/漏极区域，位于第一鳍中；栅极堆叠件，与源极/漏极区域相邻并且位于第一鳍上方；差分接触蚀刻停止层(CESL)，具有沿着栅极堆叠件的第一部分和位于源极/漏极区域上方的第二部分，第一部分的第一厚度小于第二部分的第二厚度；第一层间电介质(ILD)，位于差分接触蚀刻停止层上方；接触间隔件，延伸穿过第一层间电介质并且仅部分地穿过差分接触蚀刻停止层；以及源极/漏极接触件，延伸穿过第一层间电介质并且完全穿过差分接触蚀刻停止层。
在器件的一些实施例中，源极/漏极接触件的上部由接触间隔件围绕，并且源极/漏极接触件的下部由差分接触蚀刻停止层围绕。在该器件的一些实施例中，第二部分的第二厚度比第一部分的第一厚度小至少2nm。在一些实施例中，该器件还包括：第二鳍，从衬底延伸，源极/漏极区域位于第二鳍中，其中源极/漏极区域具有小平面上表面，差分接触蚀刻停止层具有位于小平面上表面的结点中的第三部分，并且差分接触蚀刻停止层的第三部分设置在源极/漏极区域和源极/漏极接触件之间。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成差分接触蚀刻停止层(CESL)，所述差分接触蚀刻停止层具有位于源极/漏极区域上方的第一部分和沿着栅堆叠件的第二部分，所述源极/漏极区域位于衬底中，所述栅极堆叠件位于靠近所述源极/漏极区域的所述衬底上方，所述第一部分的第一厚度大于所述第二部分的第二厚度，形成所述差分接触蚀刻停止层包括实施定向等离子体活化；
在所述差分接触蚀刻停止层上方沉积第一层间电介质(ILD)；
在所述第一层间电介质中形成源极/漏极接触开口；
沿着所述源极/漏极接触开口的侧壁形成接触间隔件；
在形成所述接触间隔件之后，使所述源极/漏极接触开口延伸穿过所述差分接触蚀刻停止层；以及
在延伸的源极/漏极接触开口中形成第一源极/漏极接触件，所述第一源极/漏极接触件物理地和电耦合所述源极/漏极区域，所述接触间隔件将所述第一源极/漏极接触件与所述第一层间电介质物理地分隔开。
2.根据权利要求1所述的方法，其中，形成所述接触间隔件包括：
在所述源极/漏极接触开口中沉积接触间隔件层；以及
去除所述接触间隔件层的水平部分，所述接触间隔件层的剩余垂直部分形成所述接触间隔件。
3.根据权利要求2所述的方法，其中，利用第一蚀刻工艺去除所述接触间隔件层的所述水平部分，并且利用所述第一蚀刻工艺使所述源极/漏极接触开口延伸穿过所述差分接触蚀刻停止层。
4.根据权利要求2所述的方法，其中，利用第一蚀刻工艺去除所述接触间隔件层的所述水平部分，并且利用第二蚀刻工艺使所述源极/漏极接触件开口延伸穿过所述差分接触蚀刻停止层，所述第二蚀刻工艺不同于所述第一蚀刻工艺。
5.根据权利要求1所述的方法，还包括：
退火所述第一源极/漏极接触件以在所述第一源极/漏极接触件和所述源极/漏极区域之间形成硅化物，所述接触间隔件在退火期间将所述硅化物与所述第一层间电介质物理地分隔开。
6.根据权利要求1所述的方法，其中，在使所述源极/漏极接触开口延伸穿过所述差分接触蚀刻停止层之前，所述源极/漏极区域具有第一高度，并且在使所述源极/漏极接触开口延伸穿过所述差分接触蚀刻停止层之后，所述源极/漏极区域具有第二高度，所述第一高度和所述第二高度之间的差小于3nm。
7.根据权利要求1所述的方法，其中，所述源极/漏极区域具有小平面上表面，并且所述差分接触蚀刻停止层在所述小平面上表面的结点中具有第三部分，所述第三部分的第三厚度大于所述第一厚度和所述第二厚度。
8.根据权利要求7所述的方法，其中，形成所述第一源极/漏极接触件包括在所述差分接触蚀刻停止层的所述第三部分上形成所述第一源极/漏极接触件。
9.一种形成半导体器件的方法，包括：
在衬底上方形成栅极间隔件；
在与所述栅极间隔件相邻的所述衬底中形成源极/漏极区域；
利用等离子体增强原子层沉积工艺沿着所述栅极间隔件的侧壁和在所述源极/漏极区域上方沉积差分接触蚀刻停止层(CESL)，所述等离子体增强原子层沉积工艺在所述源极/漏极区域上方具有第一沉积速率并且沿着所述栅极间隔件的侧壁具有第二沉积速率，所述第一沉积速率大于所述第二沉积速率；
在所述差分接触蚀刻停止层上方沉积第一层间电介质(ILD)；
在所述第一层间电介质中蚀刻源极/漏极接触开口，所述源极/漏极接触开口在所述差分接触蚀刻停止层处停止；
沿着所述源极/漏极接触开口的侧壁形成接触间隔件；以及
在形成所述接触间隔件之后，穿过所述差分接触蚀刻停止层形成第一源极/漏极接触件，以物理地耦合所述源极/漏极区域。
10.一种半导体器件，包括：
第一鳍，从衬底延伸；
源极/漏极区域，位于所述第一鳍中；
栅极堆叠件，与所述源极/漏极区域相邻并且位于所述第一鳍上方；
差分接触蚀刻停止层(CESL)，具有沿着所述栅极堆叠件的第一部分和位于所述源极/漏极区域上方的第二部分，所述第一部分的第一厚度小于所述第二部分的第二厚度；
第一层间电介质(ILD)，位于所述差分接触蚀刻停止层上方；
接触间隔件，延伸穿过所述第一层间电介质并且仅部分地穿过所述差分接触蚀刻停止层；以及
源极/漏极接触件，延伸穿过所述第一层间电介质并且完全穿过所述差分接触蚀刻停止层。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943818B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR20220083437A (ko) 2020-12-11 2022-06-20 삼성전자주식회사 집적회로 소자
US11798943B2 (en) * 2021-02-18 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor source/drain contacts and methods of forming the same
US11764215B2 (en) * 2021-03-31 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
US11728218B2 (en) * 2021-04-16 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20230260832A1 (en) * 2022-02-17 2023-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices and Methods
US20230268223A1 (en) * 2022-02-24 2023-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060007176A (ko) * 2004-07-19 2006-01-24 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
US20150364559A1 (en) * 2010-10-21 2015-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a contact etch stop layer
US20150380558A1 (en) * 2014-06-30 2015-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet thermal protection methods and related structures
US9397003B1 (en) * 2015-05-27 2016-07-19 Globalfoundries Inc. Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques
US20160365426A1 (en) * 2015-06-15 2016-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
KR20180117018A (ko) * 2017-04-18 2018-10-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 접촉 플러그 및 이를 형성하는 방법

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615426B2 (en) 2005-02-22 2009-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. PMOS transistor with discontinuous CESL and method of fabrication
KR101033222B1 (ko) 2007-06-29 2011-05-06 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법
KR20090012573A (ko) 2007-07-30 2009-02-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8545936B2 (en) 2008-03-28 2013-10-01 Asm International N.V. Methods for forming carbon nanotubes
US8716132B2 (en) 2009-02-13 2014-05-06 Tokyo Electron Limited Radiation-assisted selective deposition of metal-containing cap layers
US20100314690A1 (en) 2009-06-15 2010-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall-Free CESL for Enlarging ILD Gap-Fill Window
US8293658B2 (en) 2010-02-17 2012-10-23 Asm America, Inc. Reactive site deactivation against vapor deposition
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8722546B2 (en) 2012-06-11 2014-05-13 Asm Ip Holding B.V. Method for forming silicon-containing dielectric film by cyclic deposition with side wall coverage control
KR102003959B1 (ko) 2012-07-31 2019-07-25 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
EP2696369B1 (en) 2012-08-10 2021-01-13 IMEC vzw Methods for manufacturing a field-effect semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8921191B2 (en) * 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
KR102154112B1 (ko) 2013-08-01 2020-09-09 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
KR102342328B1 (ko) 2014-07-03 2021-12-21 어플라이드 머티어리얼스, 인코포레이티드 선택적인 증착을 위한 방법 및 장치
US9299803B2 (en) 2014-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US20160064275A1 (en) 2014-08-27 2016-03-03 Applied Materials, Inc. Selective Deposition With Alcohol Selective Reduction And Protection
US9887129B2 (en) 2014-09-04 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with contact plug
US9190489B1 (en) 2014-09-08 2015-11-17 Lam Research Corporation Sacrificial pre-metal dielectric for self-aligned contact scheme
US10062564B2 (en) 2014-12-15 2018-08-28 Tokyo Electron Limited Method of selective gas phase film deposition on a substrate by modifying the surface using hydrogen plasma
US9947753B2 (en) 2015-05-15 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US10896852B2 (en) 2015-09-17 2021-01-19 Intel Corporation Methods for doping a sub-fin region of a semiconductor fin structure and devices containing the same
TWI672815B (zh) 2015-10-14 2019-09-21 聯華電子股份有限公司 金氧半導體電晶體與形成閘極佈局圖的方法
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US9761483B1 (en) 2016-03-07 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
TWI612674B (zh) 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
CN107492572B (zh) 2016-06-13 2022-05-17 联华电子股份有限公司 半导体晶体管元件及其制作方法
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법
US10522359B2 (en) 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10325911B2 (en) 2016-12-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10763104B2 (en) * 2017-09-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming differential etch stop layer using directional plasma to activate surface on device structure
US10418453B2 (en) * 2017-11-22 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Forming metal contacts on metal gates
US11031286B2 (en) * 2018-03-01 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
US10943818B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060007176A (ko) * 2004-07-19 2006-01-24 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
US20150364559A1 (en) * 2010-10-21 2015-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a contact etch stop layer
US20150380558A1 (en) * 2014-06-30 2015-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet thermal protection methods and related structures
US9397003B1 (en) * 2015-05-27 2016-07-19 Globalfoundries Inc. Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques
US20160365426A1 (en) * 2015-06-15 2016-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
KR20180117018A (ko) * 2017-04-18 2018-10-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 접촉 플러그 및 이를 형성하는 방법

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