CN113284803A - 形成半导体器件的方法 - Google Patents

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黄明杰
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Abstract

一种方法包括：在衬底的顶部上形成掺杂区域；在衬底上方形成第一外延层；在第一外延层中形成凹槽，该凹槽与掺杂区域对准；在凹槽中执行表面清洁处理，表面清洁处理包括：氧化凹槽的表面以在凹槽中形成氧化物层；以及从凹槽的表面去除氧化物层；以及在凹槽中形成第二外延层。本发明的实施例还涉及形成半导体器件的方法。

Description

形成半导体器件的方法
技术领域
本发明的实施例涉及形成半导体器件的方法。
背景技术
半导体器件用于各种电子应用中，诸如例如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方顺序沉积绝缘层或介电层、导电层和半导体材料层，以及使用光刻图案化各个材料层以在材料层上形成电路组件和元件来制造半导体器件。
半导体行业通过不断减小最小部件尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应该解决的其他问题。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，所述方法包括：在衬底的顶部上形成掺杂区域；在所述衬底上方形成第一外延层；在所述第一外延层中形成凹槽，所述凹槽与所述掺杂区域对准；在所述凹槽中执行表面清洁处理，所述表面清洁处理包括：氧化所述凹槽的表面以在所述凹槽中形成氧化物层；和从所述凹槽的表面去除所述氧化物层；以及在所述凹槽中形成第二外延层。
本发明的另一实施例提供了一种形成半导体器件的方法，所述方法包括：在衬底的顶部中形成第一掺杂区域和第二掺杂区域；在所述第一掺杂区域和所述第二掺杂区域上方生长第一外延层；蚀刻所述第一外延层以形成凹槽，其中，所述凹槽与所述第一掺杂区域对准；在所述凹槽中执行表面清洁处理，所述表面清洁处理包括：使所述凹槽的表面平滑；使用湿清洁工艺从所述凹槽的表面去除颗粒；和从所述凹槽去除所述第一外延层的部分，其中，从所述凹槽去除所述第一外延层的部分包括：在所述凹槽中的所述第一外延层的部分中形成氧化物层；和蚀刻所述氧化物层；在所述凹槽中沉积晶种层；以及在所述凹槽中和所述晶种层上方生长第二外延层。
本发明的又一实施例提供了一种形成半导体器件的方法，所述方法包括：蚀刻第一半导体层以形成凹槽，其中，所述蚀刻损坏所述第一半导体层的部分，所述凹槽暴露所述第一半导体层的损坏的部分；在所述凹槽中执行表面清洁处理，所述表面清洁处理包括：将所述凹槽的表面暴露于等离子体，其中，所述等离子体包括氯气；在所述第一半导体层的所述损坏的部分中形成氧化物层；和去除所述氧化物层；在所述凹槽中形成晶种层；以及在所述凹槽中形成第二半导体层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1以三维视图示出了根据一些实施例的FinFET的示例。
图2、图3、图4、图5、图6、图7、图8、图9、图10A、图10B、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B、图26A、图26B、图27A、图27B、图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A、图32B、图33A、图33B、图34A、图34B、图35A、图35B、图36A、图36B、图37A、图37B、图37C、图38A、图38B、图39A、图39B、图40A、图40B、图41A和图41B是根据一些实施例的FinFET的制造中的中间阶段的截面图。
图11是根据可选实施例的FinFET的制造中的中间阶段的截面图。
具体实施方式
以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
各个实施例包括应用于但不限于在鳍式场效应晶体管(FinFET)中形成完全应变的p型沟道的方法。p型鳍式场效应晶体管(PFET)中的完全应变的沟道可以提高载流子迁移率并且降低器件的沟道电阻。PFET中的完全应变的外延沟道可以由设置在半导体鳍中的蚀刻凹槽中的外延层形成。形成用于完全应变的沟道的蚀刻凹槽包括光刻和蚀刻。另外，可以对蚀刻凹槽的暴露表面执行注入步骤。这些操作可能会导致不良影响，诸如对蚀刻凹槽的表面的损坏以及杂质的存在。表面损坏和杂质可能导致随后在蚀刻凹槽中生长的半导体材料中的位错缺陷。这些位错缺陷可能引起器件可靠性问题、性能下降以及形成器件泄漏路径。本文公开的实施例包括各种清洁步骤，这些清洁步骤可以导致表面损坏和蚀刻凹槽中的杂质的减少。结果，可以减少形成在蚀刻凹槽中的外延层中的位错缺陷的数量。此外，可以使用高温外延工艺来生长外延层，这进一步减少了位错。因此，减少了器件泄漏，提高了器件可靠性，并且降低了性能下降的风险。
图1以三维视图示出了根据一些实施例的FinFET的示例。FinFET包括位于衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52突出在相邻的隔离区域56之上并且从相邻的隔离区域56之间突出。虽然将隔离区域56描述/示出为与衬底50分离，但是如本文所用，术语“衬底”可以用于仅指半导体衬底或包括隔离区域的半导体衬底。另外，虽然鳍52示出为与衬底50相同的单一连续材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在本文中，鳍52指的是在相邻的隔离区域56之间延伸的部分。
栅极介电层92沿着鳍52的侧壁并且位于鳍52的顶面上方，并且栅电极94位于栅极介电层92上方。源极/漏极区域82相对于栅极介电层92和栅电极94设置在鳍52的相对侧。图1还示出了在后面的图中使用的参考横截面。横截面A-A沿着栅电极94的纵轴并且在例如垂直于FinFET的源极/漏极区域82之间的电流流动方向的方向上。横截面B-B垂直于横截面A-A，并且沿着鳍52的纵轴并且在例如FinFET的源极/漏极区域82之间的电流流动的方向上。横截面C-C平行于横截面A-A，并且延伸穿过FinFET的源极/漏极区域。为了清楚起见，后续附图参考这些参考横截面。
本文讨论的一些实施例是在使用后栅极工艺形成的FinFET的背景下讨论。在其他实施例中，可以使用先栅极工艺。而且，一些实施例预期在诸如平面FET的平面器件中使用的方面。
图2至图41B是根据一些实施例的在FinFET的制造中的中间阶段的截面图。图2至图21示出了图1中示出的参考横截面A-A，除了多个鳍/FinFET。沿着图1中所示的参考横截面A-A示出了图22A、图23A、图24A、图25A、图26A、图27A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A、图38A、图39A、图40A和图41A，并且沿着图1所示的类似横截面B-B示出了图22B、图23B、图24B、图25B、图26B、图27B、图30B、图31B、图32B、图33B、图34B、图35B、图36B、图37B、图38B、图39B、图40B和图41B，除了多个鳍/FinFET。沿着图1所示的参考横截面C-C示出了图28A、图28B、图29A和图29B，除了多个鳍/FinFET。
图2示出了介电层210在衬底50上的沉积。在一些实施例中，衬底50可以是体半导体晶圆或绝缘体上半导体(SOI)晶圆。此外，衬底50可以由以下材料制成：硅(Si)或另一元素半导体，诸如例如(i)锗(Ge)；(ii)化合物半导体，包括硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)；(iii)合金半导体，包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GainAs)、磷化镓铟(GainP)和/或磷砷化镓铟(GainAsP)；或(iv)它们的组合。出于示例目的，将在硅(例如，单晶)的上下文中描述衬底50。基于本文的公开内容，可以使用如上讨论的其他材料。这些材料在本发明的精神和范围内。
介电层210可以包括介电材料，诸如氧化硅等。介电层210可以根据可接受的技术来沉积或热生长。在一些实施例中，介电层210的厚度可以在约
Figure BDA0002822491920000051
至约
Figure BDA0002822491920000052
的范围内。根据一些实施例，介电层210可以保护衬底50的顶面免受污染，防止在离子注入期间对衬底50的过度损坏，并且可以在离子注入期间控制掺杂剂的深度。
图3示出了在介电层210上方沉积光刻胶层300。根据一些实施例，可以图案化光刻胶层300，使得在介电层210的部分上方形成开口310。随后通过开口310执行离子注入以在衬底50中形成例如n型区域320。在一些实施例中，n型区域320与开口310基本对准，因为光刻胶层300可以用作注入掩模。在一些实施例中，n型掺杂剂可以包括砷(As)、锑(Sb)、磷(P)等。在一些实施例中，n型区域320中的n型掺杂剂浓度在约5×1016原子/cm3至约1×1019原子/cm3的范围内。n型区域320可以具有约100nm至约500nm的深度。在形成n型区域320之后，可以去除光刻胶层300。
图4示出了在衬底50中并且与n型区域320相邻的p型区域400的形成。首先，在介电层210上方沉积并且图案化光刻胶层360，限定穿过光刻胶层360的开口350。在一些实施例中，可以使用诸如硼(B)等的p型掺杂剂通过离子注入工艺来创建p型区域。在一些实施例中，p型区域400可以具有在约5×1016原子/cm3至约1×1019原子/cm3的范围内的掺杂剂浓度。
在形成n型区域320和p型区域400之后，可以通过湿清洁工艺、灰化工艺等去除任何剩余的光刻胶层。在一些实施例中，执行退火步骤以电激活掺杂剂(例如，将掺杂剂从间隙位置移动到硅晶格位置)并且修复在离子注入步骤期间发生的任何硅晶体损坏。举例来说，晶体损坏修复可在约500℃下发生，并且掺杂剂激活可在约950℃下发生。退火步骤可在退火炉或快速热退火(RTA)室中执行。根据一些实施例，可以在掺杂剂激活退火之后去除介电层210。
在图5中，在衬底50上形成外延半导体层410。半导体层410可以包括诸如硅等的半导体材料。在一些实施例中，半导体层410的厚度可以在从约
Figure BDA0002822491920000061
至约
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的范围内。可以使用诸如化学气相沉积(CVD)等的工艺来沉积半导体层410。用于形成半导体层410的源气体可以包括硅烷(SiH4)、四氯化硅(SiC14)、三氯硅烷(TCS)、二氯硅烷(SiH2Cl2或DSC)等。氢气(H2)可以用作减少上述源气体的反应气体。取决于所使用的气体，半导体层410的沉积期间的沉积温度可以在约700℃至约1250℃的范围内，但是在其他实施例中可以使用其他温度。例如，与具有更多氯原子的源气体(诸如SiCl4或TCS)相比，具有更少氯原子的源气体(例如，DSC)可能需要更低的形成温度。
根据一些实施例，覆盖层420可以形成在半导体层410的顶部上。覆盖层420的厚度可以在约
Figure BDA0002822491920000063
至约
Figure BDA0002822491920000064
的范围内。在一些实施例中，覆盖层420可以是诸如SiO2等的氧化物层。可选地，覆盖层420可以是氮化物，诸如Si3N4等。可以根据可接受的技术来沉积或热生长覆盖层420。
图6示出了半导体层410中的凹槽500的形成。在一些实施例中，凹槽500可以与n型区域320对准。例如，可以通过光刻实现凹槽500与n型区域320的对准。例如，可以在半导体层410上施加光刻胶，然后图案化光刻胶以形成开口。可以使用曝光、显影和/或清洁工艺的组合来执行光刻胶的图案化。然后将光刻胶的图案转印至覆盖层420和半导体层410以限定凹槽500。可以使用一种或多种干和/或湿蚀刻工艺等来转印光刻胶的图案。例如，可以使用等离子体蚀刻工艺将光刻胶的图案转印至覆盖层420和半导体层410以限定凹槽500。可以对在半导体层410中图案化凹槽500进行定时，使得不去除半导体层410的半导体区域510。区域510可以设置在n型区域320的顶部上。根据一些实施例，n型区域320的顶部上的剩余半导体区域510的厚度可以在约
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至约
Figure BDA0002822491920000072
的范围内。在一些实施例中，蚀刻工艺可以使用不同的蚀刻化学物质来蚀刻覆盖层420和半导体层410。
作为形成凹槽500的蚀刻工艺的结果，在凹槽500的侧壁和底面上可能存在杂质(例如，蚀刻残留物)和表面损坏。表面损坏可以包括例如由于等离子体刻蚀工艺的离子轰击而形成的悬空键。这些杂质和表面损坏可能在随后在凹槽500中生长的外延区域中引起位错缺陷。各个实施例施加多步清洁工艺以去除凹槽500中的杂质和表面损坏区域，使得可以在凹槽500中生长具有更少缺陷的外延区域。
在一些实施例中，凹槽500具有宽度W1和高度H1。宽度W1可以在从约
Figure BDA0002822491920000073
至约
Figure BDA0002822491920000074
的范围内，并且可以名义上等于n型区域320的宽度。在一些实施例中，凹槽500可以具有等于半导体层410的厚度和凹槽500的底部处的半导体区域510的厚度之间的差的高度H1。
图7至图11示出了根据各个实施例的执行的表面预清洁处理以制备凹槽500的表面。在一些实施例中，表面预清洁处理设计为处理并且从半导体层410中的凹槽500的表面去除污染物(包括光刻胶的残留物)。表面预清洁处理可以进一步去除凹槽500的损坏的表面(例如，侧壁和表面)。覆盖层420覆盖的半导体层410的表面(例如，p型区域400上方的半导体层410的顶面)不暴露于表面预清洁处理，因此不被处理。执行的预清洁处理可以包括湿工艺(例如，当污染物在液相中进行时)和/或干工艺(例如，当污染物在气相中进行时)。
图7是图6中示出的区域540的放大图。图7示出了对凹槽500的暴露表面执行的第一清洁610。根据一些实施例，第一清洁610可以包括一个或多个湿工艺。第一清洁610可以包括将凹槽500的表面暴露于稀释的氢氟酸(dHF)溶液中，dHF溶液去除凹槽500的暴露表面上的原生氧化物层，并且还去除吸附或捕获在氧化物层内的污染物(例如，金属污染物)。dHF溶液的蚀刻速率和均匀性取决于溶液的组分和温度。第一清洁610还可以包括在约30℃至约180℃的范围内(诸如约80℃)的温度下将凹槽500的表面暴露于硫酸(H2SO4)和过氧化氢(H2O2)的混合物，以去除可能存在于凹槽500的表面上的有机污染物。硫酸和过氧化氢的混合物可以称为过氧化硫混合物(SPM)。第一清洁610还可以包括将凹槽500的表面暴露于氢氧化铵(NH4OH)、过氧化氢(H2O2)和水的碱性混合物中，以去除其他有机污染物以及其他颗粒。
图8示出了对凹槽500的暴露表面执行的第二清洁614。第二清洁614可以是干工艺，诸如等离子体灰化工艺，等离子体灰化工艺用于通过施加等离子体从凹槽500的暴露表面去除有机物。另外，等离子体灰化工艺可以用于使由用于形成凹槽500的蚀刻工艺(先前在图6中描述)产生的凹槽500的粗糙化表面变平滑。例如，作为第二清洁614的结果，可以减小凹槽500中的表面的表面粗糙度。在一些实施例中，等离子体可以包括氯气等。根据一些实施例，提供给等离子体的功率可以是射频(RF)、直流电(DC)、它们的组合等。在约20℃至约90℃的范围内的温度(诸如约60℃)下执行第二清洁614。
图9示出了对凹槽500的暴露表面执行的第三清洁620。根据一些实施例，第三清洁620可以包括一个或多个湿工艺。第三清洁620可以包括将凹槽500的表面暴露于硫酸(H2SO4)和过氧化氢(H2O2)的混合物中，以从凹槽500的表面去除有机污染物。第三清洁620还可以包括将凹槽500的表面暴露于氢氧化铵(NH4OH)、过氧化氢(H2O2)和水的碱性混合物中，以去除其他有机污染物以及其他颗粒。在一些实施例中，有机污染物和颗粒可能来自图8中讨论的第二清洁610。
图10A和图10B示出了对凹槽500的暴露表面执行的第四清洁630。第四清洁630可以包括湿工艺。第四清洁630可以是用于去除凹槽500的表面的损坏部分的循环工艺，该损坏的部分可能具有由蚀刻工艺(先前在图6中描述的用于形成凹槽500)引起的缺陷。图10A和图10B示出了循环的第四清洁630的一个循环，然而，第四清洁630可以具有任意数量的循环。例如，图10A和图10B所示的步骤可以重复任意次数，直到从凹槽500去除期望量的半导体层410。半导体层410的去除部分可以对应于由于蚀刻凹槽500而损坏的半导体层410的部分。
图10A示出了将凹槽500的表面暴露于包含臭氧(O3)的工艺气体中。由于O3对半导体层410的氧化，可以使用工艺气体在凹槽500的暴露表面上形成氧化物层440。在凹槽500的暴露表面上形成氧化物层440是自限制工艺。例如，氧化物层440的形成继续，直到凹槽500的表面被氧饱和。氧化物层440的厚度可以在约1nm至2nm的范围内。
接下来，在图10B中，例如，使用稀释的氢氟酸(dHF)来蚀刻氧化物层440。在其他实施例中，可以使用不同的蚀刻剂。dHF酸(或其他蚀刻剂)允许对半导体层410的材料选择性地蚀刻氧化物层440。因此，可以去除氧化物层440而不会显著侵蚀下面的半导体层410。因为在凹槽500的暴露表面上形成氧化物层440是自限制工艺，所以可以精确地控制在第四清洁630的每个循环期间可以从凹槽500的表面去除的材料的量。图10A和图10B所示的循环可以重复任何次数，直到从凹槽500的表面去除期望厚度的材料。在示例中，执行氧化和蚀刻的一个循环。在其他实施例中，可以使用不同数量的循环。第四清洁630可以在约10℃至约45℃的范围内的温度下执行，诸如约25℃。
图11示出了根据可选实施例的在第三清洁620(先前在图9中描述)之后执行的预清洁处理工艺。图11示出了对凹槽500的暴露表面执行的第四清洁650，以替代图10A和图10B中描述的第四清洁630。根据一些实施例，第四清洁650可以包括一个或多个湿工艺。第四清洁650可以包括将凹槽500的表面暴露于氢氧化铵(NH4OH)、过氧化氢(H2O2)和水的碱性混合物中以去除有机污染物以及颗粒。第四清洁650可以包括将凹槽500的表面暴露于稀释的氢氟酸溶液中，该稀释的氢氟酸溶液用于去除在第四清洁650期间可以在凹槽500的暴露表面上形成的氧化物层，并且还去除吸附或捕获在氧化物层中的污染物(例如金属污染物)。在一些实施例中，例如，可以由于将凹槽600暴露于氢氧化铵(NH4OH)、过氧化氢(H2O2)和水的碱性混合物中而形成氧化物层。氧化物层的去除用于去除凹槽500的表面的损坏部分，该损坏部分可能具有由用于形成凹槽500的蚀刻工艺(先前在图6中描述)引起的缺陷。第四清洁650可以将凹槽500的表面暴露于盐酸(HCl)和过氧化氢(H2O2)的混合物以溶解可能存在于凹槽500表面上的金属污染物。由于溶液的酸性，金属污染物溶解。第四清洁650还可以包括去离子水冲洗和干燥循环。
图12示出了在凹槽500的暴露表面上形成晶种层460。根据一些实施例，晶种层460不能在覆盖层420上生长；例如，晶种层460不能在SiO2或Si3N4上生长。根据一些实施例，晶种层460可以是厚度在约
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至约
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的范围内的Si层、Si:C层、SiGe层或它们的组合。例如，晶种层460可以是Si/Si:C/SiGe、Si/SiGe或Si:C/SiGe。根据一些实施例，Si:C中的碳掺杂剂的原子百分比(原子％)可以为约0.01原子％至约2原子％。在一些实施例中，晶种层460的厚度不足以填充凹槽500。结果，晶种层460覆盖凹槽500的暴露表面并且不能填充凹槽500。可以通过CVD工艺等沉积晶种层460。例如，可以在H2、N2等的存在下使用SiH4、DCS或它们的组合，以形成包括硅的晶种层460。(i)SiH4、乙硅烷(Si2H6)、锗烷(GeH4)或盐酸(HCl)和(ii)H2、N2、He、Ar等的组合可以用于形成包括硅锗的晶种层460。
在一些实施例中，晶种层460的沉积温度T1可以大于随后生长的外延层的生长温度T3(随后在图13中描述)。晶种层460的沉积温度T1可以在约600℃至约750℃的范围内，诸如750℃。根据一些实施例，可以在T1范围的上限处(例如，约750℃)获得更高质量的晶种层460(例如，具有更少的缺陷)。在一些实施例中，晶种层460的形成工艺可以从约5托至约30托的范围内，诸如20托。根据一些实施例，晶种层460的沉积工艺时间可以在约5s至约15s的范围内，诸如10s。晶种层的沉积工艺时间可以取决于晶种层460的生长速率和期望的厚度。在一些可选实施例中，晶种层460的沉积温度T2可以大于随后生长的外延层(随后在图13中描述)的生长温度T3。晶种层460的沉积温度T2可在约600℃至约750℃的范围内，诸如700℃。在一些实施例中，晶种层460的形成工艺可在约5托至约30托的范围内，诸如20托。根据一些实施例，晶种层460的沉积工艺时间可以在约5s至约100s的范围内，诸如30s。
图13示出了在晶种层460上形成外延层700以填充凹槽500。根据一些实施例，外延层700包括硅锗并且可以在温度T3下生长。生长温度T3可以在约550℃至约700℃的范围内，诸如660℃。如上讨论的，T3可以低于T1和T2。在一些实施例中，外延层700的形成工艺可以从约10托至约80托的范围内，诸如20托。可以用于外延层700生长的前体气体可以包括(i)SiH4、Si2H6、SiH2Cl2、GeH4或HCl和(ii)H2、N2、Ar等的组合。在一些实施例中，以原子百分比(原子％)计的锗浓度在外延层700的整个厚度上是恒定的，并且可以在约20原子％至约40原子％的范围内。在一些实施例中，外延层700可以包括第一子层和第二子层，第一子层具有高达约5原子％的Ge浓度，并且第二子层在外延层700的整个厚度上具有在约20原子％至约40原子％的范围内的恒定的Ge浓度。第一子层的厚度可以在约
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至约
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的范围内。
外延层700不在覆盖层420上生长。例如，包括硅锗的外延层700通常不在SiO2或Si3N4上生长。根据一些实施例，在外延层700的生长之后，凹槽500的侧壁可以相对于凹槽500的底面基本垂直；例如，凹槽500的底面与凹槽500的侧壁之间的角度可以在约90°至约100°的范围内。由于外延层700的材料(例如，硅锗)与半导体层410的材料(例如，硅)之间的晶格失配，外延层700可以被应变和/或向下面的半导体层410施加应变。在随后的工艺步骤中，可以将外延层700和半导体层410的部分图案化为PFET的沟道区域。由于应变，所得的沟道区域可以称为完全应变的外延沟道。
在实施例中，使用图10A、图10B和图12中描述的预清洁处理和晶种层形成工艺形成的PFET中的完全应变的外延沟道可以允许在PFET中形成具有低于50cm-2的位错缺陷密度的完全应变的沟道。
在可选实施例中，在图11和图12中描述的预清洁处理和晶种层形成工艺形成的PFET中的完全应变的外延沟道可以允许在PFET中形成具有低于103cm-2的位错缺陷密度的完全应变的沟道。
图14示出了用于平坦化外延层700和半导体层410的后续CMP工艺。在CMP操作期间，可以去除覆盖层420以及外延层700/半导体层410的部分。在CMP工艺之后，半导体层410和外延层700的顶面是水平的。
图15示出了在外延层700和半导体层410的平坦化的表面上方沉积半导体层810。半导体层810可以包括诸如硅等的半导体材料。在一些实施例中，半导体层810的厚度可以在约
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至约
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的范围内，诸如约
Figure BDA0002822491920000123
并且可以利用用于生长半导体层410的类似方法来生长。随后，介电层820和介电层830可以沉积在半导体层810上方。介电层820可以包括介电材料，诸如氧化硅等。可以根据可接受的技术来沉积或热生长介电层820。介电层830可以包括可以通过CVD工艺等沉积的介电材料，诸如氮化硅等。半导体层810、介电层820和介电层830可以在随后的蚀刻工艺期间保护外延层700和半导体层410。
图16示出了根据一些实施例的堆叠件800(如图15所示)的部分被蚀刻以形成鳍52，鳍52可以包括由n型区域320制成的底部、由半导体区域510制成的中间部分以及由晶种层460和外延层700制成的顶部。在一些实施例中，鳍52也可以形成为包括由p型区域400制成的底部和由半导体层410制成的顶部。图16还示出了区域50N和区域50P。区域50N可以用于形成n型器件，诸如NMOS晶体管，例如n型FinFET。区域50P可以用于形成p型器件，诸如PMOS晶体管，例如p型FinFET。区域50N可以与区域50P物理地分隔开(如分隔件51所示)，并且可以在区域50N与区域50P之间设置任何数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)。
可以通过任何合适的方法来图案化鳍52。例如，可以使用一个或多个光刻工艺来图案化鳍52，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许创建例如节距小于使用单个直接光刻工艺可获得的节距的图案。例如，在一个实施例中，在介电层830上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。
根据一些实施例，鳍结构900可以包括底部的n型区域320、中间部分的半导体区域510以及顶部的晶种层460和外延层700。鳍结构910可以包括由p型区域400制成的底部和由半导体层410制成的顶部。鳍结构900和鳍结构910中的鳍52的数量是示例性的而不是限制性的。因此，取决于鳍节距和每个鳍的期望宽度，更少或额外的鳍可能是可能的。
图17示出了在鳍结构900和鳍结构910上方沉积介电衬垫920，以覆盖鳍结构900、鳍结构910的侧壁表面以及p型区域400/n型区域320的水平表面。介电衬垫920可以是例如氮化硅等。可以通过CVD工艺等形成介电衬垫。在一些实施例中，介电衬垫920可以在后续处理期间向鳍结构900和鳍结构910提供结构支撑。
图18示出了在鳍结构900和鳍结构910上方形成绝缘材料54以填充鳍52之间的间隔。绝缘材料54可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积和后固化以使其转化为另一种材料，诸如氧化物)等或它们的组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，形成绝缘材料54，使得过量的绝缘材料54覆盖鳍52、半导体层810、介电层820和介电层830。虽然绝缘材料54示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着p型区域400/n型区域320以及鳍52的表面形成衬垫(未示出)。此后，可以在衬垫上方形成诸如上面讨论的那些的填充材料。
图19示出了CMP工艺，以去除鳍结构900和鳍结构910上方的绝缘材料54的部分。此外，也可以去除半导体层810、介电层820和介电层830。在一些实施例中，CMP工艺可以在介电衬垫920上停止。此外，也可以使介电衬垫920凹进至绝缘材料54的水平。
图20示出了随后的回蚀刻工艺，回蚀刻工艺使n型区域320和p型区域400的水平处的绝缘材料54凹进。使绝缘材料54凹进以形成浅沟槽隔离(STI)区域56。使绝缘材料54凹进，使得区域50N和区域50P中的鳍52的上部从相邻的STI区域56之间突出。此外，STI区域56的顶面可以具有如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。STI区域56的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺来使STI区域56凹进，诸如对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用例如使用稀释的氢氟酸(dHF)的合适的蚀刻工艺去除化学氧化物。
在可选实施例中，可以在p型区域400上方的区域50N中制造n型鳍式场效应晶体管(NFET)中的完全应变的沟道。例如，这可以通过在鳍结构910中形成鳍52来实现，鳍结构910包括生长在硅晶种层上的碳掺杂的硅(Si:C)的外延层。
进一步在图20中，可以在鳍52中形成适当的阱(未示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模(未示出)来实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50P，诸如PMOS区域。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术来图案化光刻胶。一旦图案化光刻胶，就在区域50P中执行n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质被注入到诸如NMOS区域的区域50N中。n型杂质可以是注入到该区域中的磷、砷等，其浓度等于或小于1018cm-3，诸如在约1017cm-3与约1018cm-3之间。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在注入区域50P之后，在区域50P中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50N，诸如NMOS区域。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术来图案化光刻胶。一旦图案化光刻胶，就可以在区域50N中执行p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质被注入到诸如PMOS区域的区域50P中。p型杂质可以是注入到该区域中的硼、BF2等，其浓度等于或小于1018cm-3，诸如在约1017cm-3和约1018cm-3之间。在注入之后，可以诸如通过可接受的灰化工艺来去除光刻胶。
在注入区域50N和区域50P之后，可以执行退火以激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以消除注入，但是原位和注入掺杂可以一起使用。
在图21中，伪介电层60形成在鳍52上。伪介电层60可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术来沉积或热生长。在伪介电层60上方形成伪栅极层62，并且在伪栅极层62上方形成掩模层64。可以在伪介电层60上方沉积伪栅极层62，然后诸如通过CMP平坦化伪栅极层62。掩模层64可以沉积在伪栅极层62上方。伪栅极层62可以是导电材料，并且可以选自包括多晶体硅(多晶硅)、多晶硅锗(多晶-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。在一个实施例中，沉积非晶硅并且使其重结晶以产生多晶硅。伪栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积或本领域中已知的和用于沉积导电材料的其他技术来沉积。伪栅极层62可以由具有与隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如SiN、SiON等。在该示例中，单个伪栅极层62和单个掩模层64形成为横跨区域50N和区域50P。在一些实施例中，可以在区域50N和区域50P中形成单独的伪栅极层，并且可以在区域50N和区域50P中形成单独的掩模层。注意，仅出于说明的目的，示出的伪介电层60仅覆盖鳍52。在一些实施例中，可以沉积伪介电层60，使得伪介电层60覆盖STI区域56，在伪栅极层62和STI区域56之间延伸。
图22A至图41B示出了实施例器件的制造中的各个附加步骤。图22A和图22B示出了区域50P中的部件，并且图23A和图23B示出了区域50N中的部件。在图22A至图23B中，可以使用可接受的光刻和蚀刻技术来图案化掩模层64以形成掩模74。然后可以将掩模74的图案转印至伪栅极层62。在一些实施例(未示出)中，也可以通过可接受的蚀刻技术将掩模74的图案转印至伪介电层60，以形成伪栅极72。伪栅极72覆盖鳍52的相应的沟道区域58。掩模74的图案可以用于将每个伪栅极72与相邻的伪栅极物理分隔开。伪栅极72的纵向也可以基本垂直于相应的外延鳍52的纵向。
进一步在图22A至图23B中，可以在伪栅极72、掩模74和/或鳍52的暴露表面上形成栅极密封间隔件80。热氧化或沉积以及随后的各向异性蚀刻可以形成栅极密封间隔件80。
在形成栅极密封间隔件80之后，可以执行用于轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图20中讨论的注入，可以在区域50N上方形成掩模(诸如光刻胶)，同时暴露区域50P，并且可以将适当类型(例如，n型或N型)的杂质注入到区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在区域50P上方形成掩模，诸如光刻胶，同时暴露区域50N，并且可以将适当类型的杂质注入到区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区域可以具有约1015cm-3至约1016cm-3的杂质浓度。可以使用退火来激活注入的杂质。
图24A和图24B示出了区域50P中的部件，并且图25A和图25B示出了区域50N中的部件。在图24A至图25B中，沿着伪栅极72和掩模74的侧壁在栅极密封间隔件80上形成栅极间隔件86。可以通过共形地沉积绝缘材料并且随后各向异性地蚀刻绝缘材料来形成栅极间隔件86。栅极间隔件86的绝缘材料可以是氮化硅、SiCN、它们的组合等。
图26A和图26B示出了区域50P中的部件，并且图27A和图27B示出了区域50N中的部件。在图26A至图27B中，在鳍52中形成外延源极/漏极区域82，以在相应的沟道区域58中施加应力，从而提高性能。外延源极/漏极区域82形成在鳍52中，使得每个伪栅极72设置在外延源极/漏极区域82的相应的相邻对之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍52中。在一些实施例中，栅极间隔件86用于将外延源极/漏极区域82与伪栅极72分隔开适当的横向距离，使得外延源极/漏极区域82不会与所得FinFET的随后形成的栅极短路。
可以通过掩蔽区域50P(例如PMOS区域)并且蚀刻区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成区域50N(例如NMOS区域)中的外延源极/漏极区域82。然后，在凹槽中外延生长区域50N中的外延源极/漏极区域82。外延源极/漏极区域82可以包括诸如适合于n型FinFET的任何可接受的材料。例如，如果鳍52是硅，则区域50N中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP等。区域50N中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
可以通过掩蔽区域50N(例如NMOS区域)并且蚀刻区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成区域50P(例如，PMOS区域)中的外延源极/漏极区域82。然后，在凹槽中外延生长区域50P中的外延源极/漏极区域82。外延源极/漏极区域82可以包括诸如适合于p型FinFET的任何可接受的材料。例如，区域50P中的外延源极/漏极区域82可以包括诸如SiGe、SiB等的材料。区域50P中的外延源极/漏极区域82还可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
外延源极/漏极区域82和/或鳍52可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3与约1021cm-3之间。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间被原位掺杂。
作为用于在区域50P和区域50N中形成外延源极/漏极区域82的外延工艺的结果，外延源极/漏极区域的上表面具有小平面，该小平面横向向外扩展超过鳍52的侧壁。在一些实施例中，如图28A和图29A所示，这些小平面导致同一finFET的相邻源极/漏极区域82合并。在其他实施例中，如图28B和图29B所示，在外延工艺完成之后，相邻的源极/漏极区域82保持分隔开。
图30A和图30B示出了区域50P中的部件，并且图31A和图31B示出了区域50N中的部件。在图30A至图31B中，第一ILD 88沉积在图26A至图27B所示的结构上方。第一ILD 88可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法来沉积。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87设置在第一ILD 88与外延源极/漏极区域82、硬掩模74和栅极间隔件86之间。CESL87可以包括介电材料，诸如具有与上面的第一ILD 88的材料不同的蚀刻速率的氮化硅、氧化硅、氮氧化硅等。
图32A和图32B示出了区域50P中的部件，并且图33A和图33B示出了区域50N中的部件。在图32A至图33B中，可以执行诸如CMP的平坦化工艺以使第一ILD 88的顶面与伪栅极72的顶面齐平。平坦化工艺还可以去除伪栅极72上的掩模74以及沿着掩模74的侧壁的栅极密封间隔件80和栅极间隔件86的部分。在平坦化工艺之后，伪栅极72、栅极密封间隔件80、栅极间隔件86和第一ILD 88的顶面是齐平的。因此，伪栅极72的顶面通过第一ILD 88暴露。
图34A和图34B示出了区域50P中的部件，并且图35A和图35B示出了区域50N中的部件。在图34A至图35B中，在一个或多个蚀刻步骤中去除伪栅极72，使得形成凹槽90。也可以去除凹槽90中的伪介电层60的部分。在一些实施例中，仅去除伪栅极72，并且伪介电层60保留并且由凹槽90暴露。在一些实施例中，伪介电层60从管芯的第一区域(例如，核心逻辑区域)中的凹槽90去除，并且保留在管芯的第二区域(例如，输入/输出区域)的凹槽90中。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极72。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻伪栅极72而不蚀刻第一ILD 88或栅极间隔件86。每个凹槽90暴露相应鳍52的沟道区域58。每个沟道区域58设置在外延源极/漏极区域82的相邻对之间。在去除期间，当蚀刻伪栅极72时，伪介电层60可以用作蚀刻停止层。然后可以在去除伪栅极72之后可选地去除伪介电层60。
图36A和图36B示出了区域50P中的部件，并且图37A和图37B示出了区域50N中的部件。在图36A至图37B中，形成替换栅极的栅极介电层92和栅电极94。图37C示出了图36B和图37B的区域89的详细视图。栅极介电层92共形地沉积在凹槽90中，诸如在鳍52的顶面和侧壁上以及在栅极密封间隔件80/栅极间隔件86的侧壁上。栅极介电层92也可以形成在第一ILD88的顶面上。根据一些实施例，栅极介电层92包括氧化硅、氮化硅或其多层。在一些实施例中，栅极介电层92是高k介电材料，并且在这些实施例中，栅极介电层92可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb和它们的组合的金属氧化物或硅酸盐。栅极介电层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在伪栅极电介质60的部分保留在凹槽90中的实施例中，栅极介电层92包括伪栅极电介质60的材料(例如，SiO)。
栅电极94分别沉积在栅极介电层92上方，并且填充凹槽90的剩余部分。栅电极94可以是含金属的材料，诸如TiN、TiO、TaN、TaC、Co、Ru、Al、W、它们的组合或它们的多层。例如，虽然在图36B和图37B中示出了单层栅电极94，但是栅电极94可以包括如图37C所示的任何数量的衬垫层94A、任何数量的功函调节层94B和填充材料94C。在填充栅电极94之后，可以执行诸如CMP的平坦化工艺以去除栅极介电层92和栅电极94的材料的过量部分，这些过量部分位于第一ILD 88的顶面上方。栅电极94和栅极介电层92的材料的剩余部分因此形成所得FinFET的替换栅极。栅电极94和栅极介电层92可以被统称为“栅极堆叠件”。栅极和栅极堆叠件可以沿着鳍52的沟道区域58的侧壁延伸。
区域50N和区域50P中的栅极介电层92的形成可以同时发生，使得每个区域中的栅极介电层92由相同的材料形成，并且栅电极94的形成可以同时发生，使得每个区域中的栅电极94由相同的材料形成。在一些实施例中，每个区域中的栅极介电层92可以通过不同的工艺形成，使得栅极介电层92可以是不同的材料，和/或每个区域中的栅电极94可以通过不同的工艺形成，使得栅电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩模步骤来掩蔽和暴露适当的区域。
图38A和图38B示出了区域50P中的部件，并且图39A和图39B示出了区域50N中的部件。在图38A至图39B中，第二ILD 108沉积在第一ILD 88上方。在实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法来沉积。
图40A和图40B示出了区域50P中的部件，并且图41A和图41B示出了区域50N中的部件。在图40A至图41B中，根据一些实施例，穿过第二ILD 108和第一ILD 88形成栅极接触件110和源极/漏极接触件112。穿过第一ILD 88和第二ILD 108形成用于源极/漏极接触件112的开口，并且穿过第二ILD 108形成用于栅极接触件110的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘合层等的衬垫以及导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从第二ILD 108的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触件112和栅极接触件110。可以执行退火工艺以在外延源极/漏极区域82与源极/漏极接触件112之间的界面处形成硅化物。源极/漏极接触件112物理和电耦合至外延源极/漏极区域82，并且栅极接触件110物理和电耦合至栅电极94。源极/漏极接触件112和栅极接触件110可以以不同的工艺形成，或者可以以相同的工艺形成。虽然示出为形成为相同的横截面，但是应当理解，源极/漏极接触件112和栅极接触件110中的每个可以形成为不同的横截面，这可以避免接触件的短路。
本发明的实施例具有一些有利特征。使用清洁工艺步骤，然后在PFET中形成完全应变的沟道中进行高温外延工艺，可以减少半导体鳍中的蚀刻凹槽的表面上的损坏，以及减少杂质。结果，可以减少形成在蚀刻凹槽中的外延层中的位错缺陷的数量。本发明的第一实施例可以允许在PFET中形成位错缺陷密度低于103cm-2的完全应变的沟道，而本发明的第二实施例可以允许在PFET中形成位错缺陷密度低于50cm-2的完全应变的沟道。此外，减少了器件泄漏，可以提高器件可靠性，并且降低性能下降的风险。
根据实施例，一种形成半导体器件的方法包括：在衬底的顶部上形成掺杂区域；在衬底上方形成第一外延层；在第一外延层中形成凹槽，该凹槽与掺杂区域对准；在凹槽中执行表面清洁处理，表面清洁处理包括氧化凹槽的表面以在所述凹槽中形成氧化物层；以及从凹槽的表面去除氧化物层；以及在凹槽中形成第二外延层。在实施例中，形成凹槽包括蚀刻第一外延层。在实施例中，执行表面清洁处理还包括将凹槽的表面暴露于等离子体；以及从凹槽的表面去除污染物。在实施例中，将凹槽的表面暴露于等离子体减小凹槽的表面的表面粗糙度。在实施例中，从凹槽的表面去除污染物包括将凹槽的表面暴露于硫酸(H2SO4)、过氧化氢(H2O2)、氢氧化铵(NH4OH)或它们的组合的湿工艺。在实施例中，氧化凹槽的表面包括将凹槽的表面暴露于包括臭氧(O3)的工艺气体。在实施例中，去除氧化物层包括使用稀释的氢氟酸(dHF)的湿蚀刻工艺。在实施例中，第一外延层包括第一材料，并且第二外延层包括第二材料，其中第一材料具有与第二材料不同的晶格常数。
根据又一个实施例，一种形成半导体器件的方法包括：在衬底的顶部中形成第一掺杂区域和第二掺杂区域；在第一掺杂区域和第二掺杂区域上方生长第一外延层；蚀刻第一外延层以形成凹槽，其中凹槽与第一掺杂区域对准；在凹槽中执行表面清洁处理，该表面清洁处理包括使凹槽的表面平滑；使用湿清洁工艺从凹槽的表面去除颗粒；以及从凹槽去除第一外延层的部分，其中从凹槽去除第一外延层的部分包括在凹槽中的第一外延层的部分中形成氧化物层；以及蚀刻该氧化物层；在凹槽中沉积晶种层；以及在凹槽中和晶种层上方生长第二外延层。在实施例中，第一掺杂区域和第二掺杂区域相反地掺杂。在实施例中，使凹槽的表面平滑包括对凹槽的表面执行等离子体灰化工艺。在实施例中，等离子体灰化工艺使用氯等离子体。在实施例中，该方法还包括形成第一鳍，其中第一鳍包括第一掺杂区域的第一部分、第一外延层的第二部分和第二外延层的第三部分；以及形成第二鳍，其中第二鳍包括第二掺杂区域的第四部分和第一外延层的第五部分。在实施例中，形成晶种层包括在600℃至750℃的范围内的沉积温度。在实施例中，生长第二外延层包括在550℃至700℃的范围内的生长温度。在实施例中，晶种层的沉积温度高于第二外延层的生长温度。
根据又一个实施例，一种形成半导体器件的方法包括：蚀刻第一半导体层以形成凹槽，其中蚀刻损坏第一半导体层的部分，凹槽暴露第一半导体层的损坏的部分；在凹槽中执行表面清洁处理，表面清洁处理包括将凹槽的表面暴露于等离子体，其中等离子体包括氯气；在第一半导体层的损坏的部分中形成氧化物层；以及去除氧化物层；在凹槽中形成晶种层；以及在凹槽中形成第二半导体层。在实施例中，该方法还包括在衬底中形成n型掺杂区域；以及在n型掺杂区域上方沉积第一半导体层。在实施例中，晶种层包括硅、碳掺杂的硅、硅锗或它们的组合。在实施例中，形成氧化物层包括干工艺，干工艺将凹槽的表面暴露于包含臭氧(O3)的工艺气体，并且去除氧化物层包括湿工艺，湿工艺使用稀释的氢氟酸(dHF)蚀刻氧化物层。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
在衬底的顶部上形成掺杂区域；
在所述衬底上方形成第一外延层；
在所述第一外延层中形成凹槽，所述凹槽与所述掺杂区域对准；
在所述凹槽中执行表面清洁处理，所述表面清洁处理包括：
氧化所述凹槽的表面以在所述凹槽中形成氧化物层；和
从所述凹槽的表面去除所述氧化物层；以及
在所述凹槽中形成第二外延层。
2.根据权利要求1所述的方法，其中，形成所述凹槽包括蚀刻所述第一外延层。
3.根据权利要求1所述的方法，其中，执行所述表面清洁处理还包括：
将所述凹槽的表面暴露于等离子体；以及
从所述凹槽的表面去除污染物。
4.根据权利要求3所述的方法，其中，将所述凹槽的表面暴露于所述等离子体减小所述凹槽的表面的表面粗糙度。
5.根据权利要求3所述的方法，其中，从所述凹槽的表面去除污染物包括将所述凹槽的表面暴露于硫酸(H2SO4)、过氧化氢(H2O2)、氢氧化铵(NH4OH)或它们的组合的湿工艺。
6.根据权利要求1所述的方法，其中，氧化所述凹槽的表面包括将所述凹槽的表面暴露于包括臭氧(O3)的工艺气体。
7.根据权利要求1所述的方法，其中，去除所述氧化物层包括使用稀释的氢氟酸(dHF)的湿蚀刻工艺。
8.根据权利要求1所述的方法，其中，所述第一外延层包括第一材料，并且所述第二外延层包括第二材料，其中，所述第一材料具有与所述第二材料不同的晶格常数。
9.一种形成半导体器件的方法，所述方法包括：
在衬底的顶部中形成第一掺杂区域和第二掺杂区域；
在所述第一掺杂区域和所述第二掺杂区域上方生长第一外延层；
蚀刻所述第一外延层以形成凹槽，其中，所述凹槽与所述第一掺杂区域对准；
在所述凹槽中执行表面清洁处理，所述表面清洁处理包括：
使所述凹槽的表面平滑；
使用湿清洁工艺从所述凹槽的表面去除颗粒；和
从所述凹槽去除所述第一外延层的部分，其中，从所述凹槽去除所述第一外延层的部分包括：
在所述凹槽中的所述第一外延层的部分中形成氧化物层；和蚀刻所述氧化物层；
在所述凹槽中沉积晶种层；以及
在所述凹槽中和所述晶种层上方生长第二外延层。
10.一种形成半导体器件的方法，所述方法包括：
蚀刻第一半导体层以形成凹槽，其中，所述蚀刻损坏所述第一半导体层的部分，所述凹槽暴露所述第一半导体层的损坏的部分；
在所述凹槽中执行表面清洁处理，所述表面清洁处理包括：
将所述凹槽的表面暴露于等离子体，其中，所述等离子体包括氯气；
在所述第一半导体层的所述损坏的部分中形成氧化物层；和
去除所述氧化物层；
在所述凹槽中形成晶种层；以及
在所述凹槽中形成第二半导体层。
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