TW202133227A - 半導體裝置之製造方法 - Google Patents

半導體裝置之製造方法 Download PDF

Info

Publication number
TW202133227A
TW202133227A TW110103993A TW110103993A TW202133227A TW 202133227 A TW202133227 A TW 202133227A TW 110103993 A TW110103993 A TW 110103993A TW 110103993 A TW110103993 A TW 110103993A TW 202133227 A TW202133227 A TW 202133227A
Authority
TW
Taiwan
Prior art keywords
groove
layer
semiconductor device
manufacturing
epitaxial layer
Prior art date
Application number
TW110103993A
Other languages
English (en)
Other versions
TWI759094B (zh
Inventor
張哲綸
鄭孝信
蔡濟印
蔡育霖
黃歆傑
吳明園
郭俊銘
黃明傑
王育文
許哲源
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202133227A publication Critical patent/TW202133227A/zh
Application granted granted Critical
Publication of TWI759094B publication Critical patent/TWI759094B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種半導體裝置之製造方法，包括：形成一摻雜區於一基底的一頂部；形成一第一磊晶層於基底上；形成一凹槽於第一磊晶層內，凹槽對準摻雜區；於凹槽內進行一表面清潔處理，表面清潔處理包括：氧化凹槽的表面，以形成氧化層於凹槽內，以及自凹槽表面去除氧化層；以及形成一第二磊晶層於凹槽內。

Description

半導體裝置之製造方法
本發明實施例係關於一種半導體技術，且特別為關於一種半導體裝置及其製造方法。
半導體裝置係使用於各種電子產品中，諸如個人電腦、手機、數位相機及其他電子 設備。半導體裝置的製造通常透過依序沉積絕緣層或介電層、導電層及半導體材料層於一半導體基底上，並利用微影技術對各種材料層進行圖案化，以在其上形成電路部件及元件。
半導體行業透過不斷降低最小特徵部件尺寸(其使更多的部件能夠集積於一給定的面積內)，而不斷提高各種電子部件(例如，電晶體、二極體、電阻、電容等)的集積密度。然而，隨著最小特徵部件尺寸的減小，又出現了額外一些應該解決的問題。
在一些實施例中，一種半導體裝置之製造方法包括：形成一摻雜區於一基底的一頂部；形成一第一磊晶層於基底上；形成一凹槽於第一磊晶層內，凹槽對準於摻雜區；於凹槽內進行一表面清潔處理，表面清潔處理包括：氧化凹槽的多個表面，以形成一氧化層於凹槽內；以及自凹槽的表面去除氧化層；以及形成一第二磊晶層於凹槽內。
在一些實施例中，一種半導體裝置之製造方法包括：形成一第一摻雜區及一第二摻雜區於一基底的一頂部內；生長一第一磊晶層於第一摻雜區及第二摻雜區上；蝕刻第一磊晶層，以形成一凹槽，其中凹槽對準於第一摻雜區；於凹槽內進行一表面清潔處理，表面清潔處理包括：平滑凹槽的多個表面；使用一濕式清潔處理自凹槽的表面去除多個顆粒；以及自凹槽內去除第一磊晶層的多個部分，其中自凹槽內去除第一磊晶層的上述部分包括：形成氧化層於凹槽內的第一磊晶層的上述部分內；以及蝕刻氧化層；沉積一種子層於凹槽內；以及生長一第二磊晶層於凹槽內及種子層上。
在一些實施例中，一種半導體裝置之製造方法包括：蝕刻一第一半導體層，以形成一凹槽，其中上述蝕刻損壞第一半導體層的多個部分，凹槽露出第一半導體層的損壞部分；於凹槽內進行一表面清潔處理，表面清潔處理包括：將凹槽的多個表面與一電漿接觸，其中電漿包括氯氣；形成氧化層於第一半導體層的損壞部分內；以及去除氧化層；形成一種子層於凹槽內；以及形成一第二半導體層於凹槽內。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容於各個不同範例中會重複標號及/或文字。重複為為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如“下方＂、“之下＂、“下＂、“上方＂、“上＂等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
各種實施例包括應用於但不限於在鰭式場效電晶體 (Fin Field-Effect Transistor, FinFET)內形成完全應變的p型通道的方法。p型鰭式場效電晶體(PFET)中的完全應變通道可改善載子遷移率並降低裝置的通道電阻。p型鰭式場效電晶體(PFET)中的完全應變磊晶通道可由位於半導體鰭部的蝕刻凹槽內的磊晶層形成。形成完全應變通道的蝕刻凹槽包括微影及蝕刻。此外，可在蝕刻凹槽的露出表面上進行佈植步驟。這些操作步驟可能導致不理想的效果，例如在蝕刻凹槽的表面上的損害及存在雜質。表面損害及雜質可能導致後續在蝕刻凹槽內生長的半導體材料內出現差排(dislocation)缺陷。這些差排缺陷會導致裝置可靠度問題、效能下降，以及形成裝置漏電路徑。本文所揭露的實施例包括各種清潔步驟，這些步驟會導致蝕刻凹槽內的表面損害及雜質的減少。因此，可減少蝕刻凹槽內形成的磊晶層內的差排缺陷的數量。再者，磊晶層可使用高溫磊晶製程生長，進而進一步減少差排。因此，減少了裝置的漏電，提高了裝置的可靠度，降低了效能下降的風險。
第1圖繪示出根據一些實施例之示例的鰭式場效電晶體(FinFET)的立體示意圖。鰭式場效電晶體(FinFET)包括一基底50(例如，一半導體基底)上的一鰭部52。多個隔離區56位於基底50內，且鰭部52自相鄰的隔離區56之間突出並位於其上方。雖然所示所繪的隔離區56為與基底50分離，然而本文的用語 “基底 ”可用於僅指半導體基底或包含隔離區的半導體基底。 另外，雖然鰭部52繪示為與基底50一樣的單一連續的材料，然而鰭部52及/或基底50可由單一材料或多種材料組成。在這種情況下，鰭部52指的是在相鄰隔離區56之間延伸的部分。
一閘極介電層92沿著側壁並位於鰭部52的上表面上，且閘極電極94位於閘極介電層92上。源極/汲極區82相對於閘極介電層92及閘極電極94位於鰭部52的兩相對側。第1圖進一步繪示出在後續圖式使用的對照橫截面。橫截面A-A為沿著閘極電極94的縱向軸線，並且例如在垂直於鰭式場效電晶體(FinFET)的源極/汲極區82之間的電流方向的方向上。橫截面B-B與橫截面A-A垂直，並且沿著鰭部52的縱向軸線，並且例如在鰭式場效電晶體(FinFET)的源極/汲極區82之間的電流方向上。橫截面C-C平行於橫截面A-A並且延伸穿過鰭式場效電晶體(FinFET)的源極/汲極區。後續圖式為了清楚起見，參照這些對照橫截面。
本文的一些實施例是在使用後閘極製程形成的鰭式場效電晶體(FinFET)的背景下討論的。在其它實施例中，可使用先閘極製程。一些實施例也考慮了用於平面裝置(例如，平面場效電晶體(FET))的型態。
第2至41B圖繪示出根據一些實施例之製造鰭式場效電晶體(FinFET)的中間階段的剖面示意圖。第2至21圖繪示出第1圖中所示的對照橫截面A-A，除了具有多個鰭部/鰭式場效電晶體(FinFET)之外。第22A、23A、24A、25A、26A、27A、30A、31A、32A、33A、34A、35A、36A、37A、38A、39A、40A及41A圖為沿第1圖所示的對照橫截面A-A所繪，且第22B、23B、24B、25B、26B、27B、30B、31B、32B、33B、34B、35B、36B、37B、38B、39B、40B及41B圖為沿第1圖所示的相似橫截面B-B所繪，除了具有多個鰭部/鰭式場效電晶體(FinFET)之外外。第28A、28B、29A及29B圖為沿第1圖所示的對照橫截面C-C所繪，除了具有多個鰭部/鰭式場效電晶體(FinFET)之外。
第2圖繪示出沉積一介電層210於一基底50上。在一些實施例中，基底50可為塊材半導體晶圓或絕緣體上覆半導體(semiconductor on insulator, SOI)晶圓。再者，基底50可由矽(Si)或另一種元素半導體形成，例如，(i)鍺(Ge)；(ii) 化合物半導體，包括矽鍺(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb)；(iii)合金半導體，包括矽鍺(SiGe)、砷化鎵磷化物(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)及/或砷化銦磷化物(GaInAsP)；或(iv)其組合。為了示例性目的，上下文中所述基底50為矽(例如，單晶)。基於本文揭露的內容，可使用如上所述的其它材料。這些材料也涵蓋於本揭露的精神及範圍內。
介電層210可包括介電材料，例如，氧化矽或相似材料。介電層210可依可接受的技術進行沉積或熱生長。在一些實施例中，介電層210可具有約30Å至約150Å的厚度範圍。根據一些實施例，介電層210可保護基底50的上表面免受污染，防止在離子佈植期間對基底50的過度損害，並且可控制離子佈植期間摻雜物的深度。
第3圖繪示出沉積一光阻層300於介電層210上。根據一些實施例，可圖案化光阻層300，以在部分的介電層210上形成一開口 310。隨後，透過開口310進行離子佈植，以在基底50內形成例如一n型區320。在一些實施例中，因為光阻層300可作為佈植罩幕，n型區320實質上對準開口310。在一些實施例中，n型摻雜物可包括砷(As)、銻(Sb)、磷(P)或相似物質。在一些實施例中，n-型區320內的n-型摻雜物濃度約在5xl016 atoms/cm3 至lxl019 atoms/cm3 的範圍。n型區320可具有約100nm至約500nm的深度。在形成n型區320之後，可去除光阻層300。
第4圖繪示出形成一p型區400於基底50內並與n型區320相鄰。首先，沉積並圖案化一光阻層360於介電層210上而定義出穿過光阻層360的一開口350。在一些實施例中，p型區可透過使用p型摻雜物(例如，硼(B)或相似物)的離子佈植製程而形成。在一些實施例中，p型區400的摻雜物濃度可約在5xl016 atoms/cm3 至1xl019 atoms/cm3 的範圍內。
在形成n型區320及p型區400之後，任何餘留的光阻層可用濕式清潔製程、灰化製程或相似製程去除。在一些實施例中，進行一退火步驟以電活化摻雜物(例如，將摻雜物從間隙位置移至矽晶格位置)並修復在離子佈植步驟中發生的任何矽晶體損害。舉例來說，晶體損害修復可在約500℃下發生，並且摻雜物活化可在約950℃下發生。退火步驟可在退火爐管或快速熱退火(rapid thermal anneal, RTA)反應室中進行。根據一些實施例，介電層210可在摻雜物活化退火後去除。
在第5圖中，形成一磊晶半導體層410於基底50上。半導體層410可由半導體材料組成，例如矽或相似材料。在一些實施例中，半導體層410可具有約300Å至約1000Å的厚度範圍。半導體層410可使用如化學氣相沉積(chemical vapor deposition, CVD)或相似的製程進行沉積。用於形成半導體層410的來源氣體可包括矽烷(SiH4 )、四氯化矽(SiC14 )、三氯矽烷(trichlorosilane, TCS)、二氯矽烷(SiH2 Cl2 或DCS)或相似物。氫氣(H2 )可用作還原上述來源氣體的反應氣體。半導體層410的沉積過程中的沉積溫度可約在700℃至1250℃的範圍，取決於所使用的氣體，儘管在其他實施例中可使用其他溫度。舉例來說，相較於具有更多氯原子的來源氣體(例如，SiCl4 或TCS)，具有較少氯原子的來源氣體(例如，DCS)可能需要較低的形成溫度。
根據一些實施例，可形成一蓋層42於半導體層410的頂部。蓋層420可具有約150Å至約300Å的厚度範圍。在一些實施例中，蓋層420可為氧化物層，例如SiO2 或相似物。或者，蓋層420可為氮化物，例如Si3 N4 或相似物。蓋層420可依可接受的技術進行沉積或熱生長。
第6圖繪示出位於半導體層410內的凹槽500製作。在一些實施例中，凹槽500可對準於n型區320。例如，可透過微影技術實現凹槽500與n型區320的對準。舉例來說，可施加一光阻於半導體層410上，然後圖案化光阻以形成多個開口。可使用曝光、顯影及/或清潔製程的組合來進行對光阻的圖案化。然後將光阻的圖案轉移至蓋層420及半導體層410上，以定義凹槽500。轉移光阻的圖案可使用一或多種乾式及/或濕式蝕刻製程或相似製程來實現。舉例來說，可使用電漿蝕刻製程將光阻的圖案轉移至蓋層420及半導體層410，以定義凹槽500。半導體層410內進行凹槽500圖案化可定時，使半導體層410的半導體區域510未被移除。半導體區域510可位於n型區320的頂部。根據一些實施例，n型區320之上餘留的半導體區域510的厚度可約在50Å至100Å。在一些實施例中，蝕刻製程可使用不同的蝕刻化學劑來蝕刻蓋層420及半導體層410。
以蝕刻製程形成凹槽500的結果是在側壁及凹槽500的底表面上可能存在雜質(例如，蝕刻殘留物)及表面損害。表面損害可能包括，例如，電漿蝕刻製程的離子轟擊而形成的懸空鍵 (dangling bond)。這些雜質及表面損害會導致差排缺陷位於後續生長於凹槽500內的磊晶區。各種實施例應用多步驟清潔製程來去除雜質及凹槽500內的表面損害區域，使凹槽500內生長出具有較少缺陷的磊晶區。
在一些實施例中，凹槽500具有一寬度W1及一高度H1。寬度W1可約在1000Å至5000Å的範圍，且名義上可相等於n型區320的寬度。在一些實施例中，凹槽500的高度H1可相等於半導體層410的厚度與位於凹槽500底部的半導體區域510的厚度之差。
第7至第11圖繪示出根據各種實施例所進行的表面預清潔處理，以製備凹槽500的表面。在一些實施例中，表面預清潔處理設計為處理及去除來自半導體層410中內槽500的表面的污染物(包括光阻的殘留物)。表面預清潔處理可進一步去除凹槽500的損壞表面(例如，側壁及底表面)。被蓋層420覆蓋的半導體層410的表面(例如，位於p型區400上方半導體層410的上表面)並未受到表面預清潔處理，因此未進行處理。所進行的預清潔處理可包括濕式製程(例如，當污染物在液相中進行時)及/或乾式製程(例如，當污染物在氣相中進行時)。
第7圖為第6圖中所示區域540的放大圖。第7圖繪示出對凹槽500的露出表面進行一第一清潔610。根據一些實施例，第一清潔610可包括一或多個濕式製程。第一清潔610可包括將凹槽500的表面與稀釋的氫氟酸(diluted hydrofluoric acid, dHF)溶液接觸，此溶液可去除凹槽500的露出表面上的原生氧化層，並進一步去除吸附或受困於氧化層內的污染物(例如，金屬污染物)。稀釋的氫氟酸(dHF)溶液的蝕刻速率及均勻性取決於溶液的組成及溫度。第一清潔610可進一步包括約在30℃至180℃的溫度範圍(例如，約80℃)，將凹槽500的表面與硫酸(H2 SO4 )及過氧化氫(H2 O2 )的混合物接觸，以去除可能存在於凹槽500的表面上的有機污染物。硫酸及過氧化氫的混合物可稱為過氧化硫混合物(Sulphur peroxide mixture, SPM)。第一清潔610也可包括將凹槽500的表面與氫氧化銨(NH4 OH)、過氧化氫(H2 O2 )及水的鹼性混合物接觸，以去除其它有機污染物以及其它顆粒。
第8圖繪示出對凹槽500的露出表面進行一第二清潔614。第二清潔614可為乾式製程(例如，電漿灰化製程)，其用於透過施加電漿而自凹槽500的露出表面去除有機物。另外，電漿灰化製程可用於平滑凹槽500的粗糙表面(因用於形成凹槽500的蝕刻製程(如先前第6圖所述)所導致)。舉例來說，第二清潔614的結果可降低凹槽500的表面粗糙度。在一些實施例中，電漿可含有氯氣或相似物。根據一些實施例，供於電漿的功率可為射頻(radio frequency, RF)、直流(direct current, DC)、其組合或相似物。 第二清潔614約在20℃至90℃的溫度範圍(例如，約60℃)進行。
第9圖繪示出在凹槽500的露出表面上進行一第三清潔620。根據一些實施例，第三清潔620可包括一或多個濕式製程。第三清潔620可包括將凹槽500的表面與硫酸(H2 SO4 )及過氧化氫(H2 O2 )的混合物接觸，以去除凹槽500表面的有機污染物。第三清潔620也可包括將凹槽500的表面與氫氧化銨(NH4 OH)、雙氧水(H2 O2 )及水的鹼性混合物接觸，以去除其他有機污染物以及其他顆粒。在一些實施例中，有機污染物及顆粒可能來自第8圖所述的第二清潔610。
第10A及10B圖繪示出對凹槽500的露出表面上進行一第四清潔630。第四清潔630可包括濕式製程。第四清潔630可為週期循環製程，用於去除凹槽500的表面的損壞部分(其可能具有因用於形成凹槽500的蝕刻製程(如先前第6圖所述)所導致的缺陷)。第10A及10B圖繪示出第四清潔630週期循環的單一週期循環。然而，第四清潔630可具有任何次數的週期循環。舉例來說，第10A及10B圖中繪示出的步驟可重複任何次數，直至自凹槽500內移除足量的半導體層410。半導體層410的去除部分相應於因蝕刻凹槽500而損壞的半導體層410部分。
第10A圖繪示出將凹槽500的表面與包括臭氧(O3 )的製程氣體接觸。此製程氣體可用於形成氧化層440於凹槽500的露出表面上，此為臭氧(O3 )氧化半導體層410的結果。凹槽500的露出表面上氧化層440的形成係一自限性(self-limiting)製程。舉例來說，氧化層440的形成一直持續至凹槽500的表面的氧飽和為止。氧化物層440的厚度可約在1nm至2nm的範圍。
接下來，在第10B圖中，可使用稀釋氫氟酸(dHF)對氧化層440進行蝕刻。在其它實施例中，可使用不同的蝕刻劑。稀釋氫氟酸(dHF)(或其它蝕刻劑)可允許對半導體層410的材料選擇性蝕刻氧化層440。因此，可在不顯著攻擊下方的半導體層410情況下去除氧化層440。由於位於凹槽500的露出表面上氧化層440的形成為自限性製程，因此可精確地控制在第四清潔630的每一周期循環期間自凹槽500的表面上去除的材料量。第10A及10B圖中繪示的周期循環可重複任何次數，直至自凹槽500的表面去除所需厚度的材料。在一示例中，進行氧化及蝕刻的一周期循環。 在其它實施例中，可使用不同次數的周期循環。第四清潔630可約在10℃至45℃(例如約25℃)的溫度範圍進行。
第11圖繪示出根據其他實施例之預清潔處理製程，其在第三清潔620(如先前第9圖所述)之後進行。第11圖繪示出在凹槽500的露出表面上進行一第四清潔650，其為第10A及10B圖中所述的第四清潔630的替代實施例。根據一些實施例，第四清潔650可包括一或多個濕式製程。第四清潔650可包括將凹槽500的表面與氫氧化銨(NH4 OH)、過氧化氫(H2 O2 )及水的鹼性混合物接觸，以去除有機污染物以及顆粒。第四清潔650可包括將凹槽500的表面與稀釋氫氟酸(dHF)溶液接觸，此溶液用於去除在第四清潔650期間在凹槽500的露出表面上可能形成的氧化層，並進一步去除吸附或受困於氧化層內的污染物(例如，金屬污染物)。在一些實施例中，氧化層的形成可能為凹槽600與氫氧化銨(NH4 OH)、過氧化氫(H2 O2 )及水的鹼性混合物接觸所導致。氧化物層的去除用於去除凹槽500的表面的損壞部分(其可能具有因用於形成凹槽500的蝕刻製程(如先前第6圖所述)所導致的缺陷)。第四清潔650可將凹槽500的表面與鹽酸(HCl)及過氧化氫(H2 O2 )的混合物接觸，以溶解可能存在於凹槽500的表面上的金屬污染物。金屬污染物由於溶液的酸性而溶解。第四清潔650也可包括去離子水沖洗及乾燥的周期循環。
第12圖繪示出形成一種子層460於凹槽500的露出表面上。根據一些實施例，種子層460不能生長於蓋層420上。舉例來說，種子層460不能生長在SiO2 或Si3 N4 上。根據一些實施例，種子層460可為Si層、Si:C層、SiGe層或其組合，其厚度約在30Å至100Å的範圍。舉例來說，種子層460可為Si/Si:C/SiGe、Si/SiGe或Si:C/SiGe。根據所以一些實施例，Si:C中碳摻雜物的原子百分比(at. %)可約在0.01 at. %至2 at. %。在一些實施例中，種子層460的厚度不足以填充凹槽500。如此一來，種子層460覆蓋凹槽500的露出表面，而未能填滿凹槽500。種子層460可透過化學氣相沉積(CVD)製程或相似製程來沉積。舉例來說，SiH4 、DCS或其組合可在H2 、N2 或相似物的存在下用於形成包括矽的種子層460。具有(i)SiH4 、二矽烷(Si2 H6 )、鍺烷(GeH4 )或鹽酸(HCl)及(ii)H2 、N2 、He、Ar或相似物的組合可用於形成包括矽鍺的種子層460。
在一些實施例中，種子層460的沉積溫度T1可大於後續生長的磊晶層的生長溫度T3（後續敘述於第13圖）。種子層460的沉積溫度T1可約在600℃至750℃的範圍(例如，750℃)。根據一些實施例，在溫度T1範圍的上限(例如，750℃)可形成更高品質的種子層460(例如，具有更少的缺陷)。在一些實施例中，種子層460的形成製程可約在5  Torr至30  Torr的範圍(例如，20 Torr)。根據一些實施例，種子層460的沉積製程時間可約在5秒至15秒的範圍內(例如，10秒)。種子層的沉積沉積製程時間可取決於種子層460的生長速度及所需厚度。在一些替代實施例中，種子層460的沉積溫度T2可大於後續生長的磊晶層的生長溫度T3(後續敘述於第13圖)。種子層460的沉積溫度T2可約在600℃至750℃的範圍(例如，700℃)。 在一些實施例中，種子層460的形成製程可約在5  Torr至30  Torr的範圍(例如，20 Torr)。根據一些實施例，種子層460的沉積製程時間可約在5秒至100秒的範圍內(例如，30秒)。
第13圖繪示出形成一磊晶層700於種子層460上，以填滿凹槽500。根據一些實施例，磊晶層700包括矽鍺，且可在溫度T3下生長。生長溫度T3可約在550℃至700℃的範圍(例如，660℃)。如上所述，溫度T3可低於溫度T1及T2。在一些實施例中，磊晶層700形成製程可約在10  Torr至80  Torr的範圍(例如，20 Torr)。用於生長磊晶層700的前驅物氣體可包括(i)SiH4 、Si2 H6 、SiH2 Cl2 、GeH4 或HCl以及(ii)H2 、N2 、Ar或相似氣體的組合。在一些實施例中，鍺濃度(原子百分比(at.%))在整個磊晶層700的厚度內為不變的，且可約在20 at.%至40 at.%的範圍。在一些實施例中，磊晶層700可包括第一子層，其Ge濃度高達約5 at. %，以及第二子層，其Ge濃度在整個磊晶層700的厚度內為不變的，且可約在20 at.%至40 at.%的範圍。第一子層的厚度可約在20Å置100Å的範圍。
磊晶層700未生長於蓋層420上。舉例來說，磊晶層700(包括矽鍺)童常不會生長於SiO2 或Si3 N4 上。根據一些實施例，凹槽500的側壁在生長磊晶層700之後，實質上為垂直於凹槽500的底表面。舉例來說，凹槽500的底表面與凹槽500的側壁之間的角度可約在90°至100°之間。由於磊晶層700的材料(例如，矽鍺)及半導體層410的材料(例如，矽)之間的晶格不匹配，因此磊晶層700受應變及/或對下方的半導體層410施加應變。在後續的製程步驟中，部分的磊晶層700及部分的半導體層410可圖案化成p型鰭式場效電晶體(PFET)的通道區。因應變的緣故，所產生的通道區可稱為完全應變磊晶通道。
在一實施例中，使用第10A、10B及12圖中所述的預清潔處理及種子層形成製程形成的p型鰭式場效電晶體(PFET)內的完全應變磊晶通道可允許在p型鰭式場效電晶體(PFET)內形成具有低於50 cm-2 的差排缺陷密度的完全應變通道。
在另一實施例中，使用第11及12圖中所述的預清潔處理及種子層形成製程形成的p型鰭式場效電晶體(PFET)內的完全應變的磊晶通道可允許在p型鰭式場效電晶體(PFET)內形成具有低於103 cm-2 的差排缺陷密度的完全應變通道。
第14圖繪示出後續化學機械研磨(CMP)製程，用於使磊晶層700及半導體層410平坦化。在化學機械研磨(CMP)操作期間，可去除蓋層420及磊晶層700/半導體層410的一部分。在化學機械研磨(CMP)製程之後，半導體層410及磊晶層700的上表面為齊平的。
第15圖繪示出沉積一半導體層810於磊晶層700及半導體層410的平坦化表面上。半導體層810可包括半導體材料，例如矽或相似材料。在一些實施例中，半導體層810的厚度可約在10Å至100Å的範圍(例如，約30Å，且可用生長半導體層410的相似方法進行生長。隨後，可沉積一介電層820及一介電層830於半導體層810上。介電層820可包括介電材料，例如氧化矽或相似材料。介電層820可依可接受的技術進行沉積或熱生長。介電層830可包括介電材料，例如氮化矽或相似的材料。可透過化學氣相沉積(CVD)製程或相似的製程進行沉積。半導體層810、介電層820及介電層830，可在後續的蝕刻製程期間保護磊晶層700及半導體層410。
第16圖繪示出根據一些實施例之蝕刻部分的堆疊800(如第15圖所示)，以形成多個鰭部52(其可包括由n型區320形成的一底部部分、由半導體區域510形成的一中間部分以及由種子層460及磊晶層700形成的一頂部部分。在一些實施例中，鰭部52也可形成為包括由p型區400形成的一底部部分及由半導體層410形成的一頂部部分。第16圖也繪示出一區域50N及一區域50P。區域50N可為用於形成n型裝置，例如NMOS電晶體(例如，n型鰭式場效電晶體(FinFET))。區域50P可為用於形成p型裝置，例如PMOS電晶體(例如，p型鰭式場效電晶體(FinFET))。區域50N可與區域50P物理性分離(如分割線51所示)，且任何數量的裝置特徵部件(例如，其他主動裝置、摻雜區、隔離結構等)可位於區域50N與區域50P之間。
鰭部52可透過任何合適的方法進行圖案化。舉例來說，鰭部52可使用一或多道微影製程進行圖案化，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影及自對準製程，允許形成具有小於使用單一、直接的微影製程可獲得的間距的圖案。舉例來說，在一實施例中，在介電層830上形成一犧牲層，並使用微影製程進行圖案化。 使用自對準製程在圖案化的犧牲層旁邊形成間隔層。之後移除犧牲層，然後餘留的間隔物可用於圖案化出鰭部。
根據一些實施例，鰭部結構900可包括由n型區320形成的一底部部分、由半導體區域510形成的一中間部分以及由種子層460及磊晶層700形成的一頂部部分。鰭部結構910可包括由p型區400形成的一底部部分及由半導體層410形成的一頂部部分。鰭部結構900及鰭部結構910內的鰭部52的數量為示例性而未有所限制。因此，取決鰭部間距及每一鰭部的所需寬度，可減少或增加鰭部數量。
第17圖繪示出沉積一介電襯層920於鰭部結構900及鰭部結構910上，以覆蓋鰭部結構900、鰭部結構910的側壁表面及p/n型區400及320的水平表面。舉例來說，介電襯層920可為氮化矽或相似物。介電襯墊920可透過化學氣相沉積(CVD)製程或相似製程形成。在一些實施例中，介電襯層920可在後續製程期間為鰭部結構900及鰭部結構910提供結構性支撐。
第18圖繪示出形成一絕緣材料54於鰭部結構900及鰭部結構910上，以填滿鰭部52之間的空間。絕緣材料54可為氧化物，例如氧化矽、氮化物、相似物或其組合，且可透過高密度電漿化學氣相沉積(high density plasma chemical vapor deposition, HDP-CVD)、流動式CVD(flowable CVD, FCVD)(例如，在遠端電漿系統中化學氣相沉積(CVD)的材料沉積以及後固化，以使其轉換為另一種材料，例如氧化物)、相似物或其組合形成。可使用由任何可接受的製程所形成的其它絕緣材料。在所示的實施例中，絕緣材料54為由流動式化學氣相沉積 (FCVD)製程形成的氧化矽。一旦形成絕緣材料，可進行一退火製程。在一實施例中，絕緣材料54的形成使得過量的絕緣材料54覆蓋鰭部52、半導體層810、介電層820及介電層830。雖然所繪示的絕緣材料54為單層，然而一些實施例中可採用多層。舉例來說，在一些實施例中，可先沿著p/n型區400及320以及鰭部52的表面形成一襯層(未繪示)。之後，可形成一填充材料(例如，以上所述的那些材料)於襯層上。
第19圖繪示出以化學機械研磨(CMP)製程去除位於鰭部結構900及鰭部結構910上部分的絕緣材料54。另外，也可去除半導體層810、介電層820及介電層830。在一些實施例中，化學機械研磨(CMP)製程可於介電襯層920上終止。另外，介電襯層920也可凹陷至鰭部52的高度。
第20圖繪示出後續回蝕刻製程，其凹陷絕緣材料54至n型區320及p型區400的高度。凹陷絕緣材料54，以形成多個淺溝槽隔離(Shallow Trench Isolation, STI)區56。凹陷絕緣材料54，使得區域50N及區域50P內的鰭部52的上部自相鄰淺溝槽隔離(STI)區56之間突出。再者，淺溝槽隔離(STI)區56的上表面可具有一平坦表面(如圖所示)、一凸形表面、一凹形表面(如碟化)或其組合。淺溝槽隔離(STI)區56的上表面可透過適當的蝕刻而形成平坦表面、凸形表面及/或凹形表面。淺溝槽隔離(STI)區56的凹陷可使用可接受的蝕刻製程來進行，例如對絕緣材料54的材料具有選擇性的蝕刻製程(例如，蝕刻絕緣材料54的材料的速度快於鰭部52的材料)。舉例來說，以使用稀釋氫氟酸(dHF)的合適蝕刻製程來去除化學氧化物。
在替代的實施例中，可製造n型鰭部場效應電晶體(NFET)中完全應變的通道於區域50N內的p型區400上。舉例來說，這可透過在鰭部結構910中形成多個鰭部52而實現，其中鰭部52包括生長於矽種子層上由碳摻雜矽(Si:C)形成的一磊晶層。
在第20圖中，可形成適當的井區（未繪示）於鰭部52內。在一些實施例中，可形成一P型井區於區域50N內，且可形成一N型井區於區域50P內。在一些實施例中，在區域50N及區域50P中同時形成一P型井區或一N型井區。
在具有不同井區類型的實施例中，區域50N及區域50P的不同佈植步驟可使用光阻或其他罩幕(未繪示)來進行。舉例來說，可形成光阻於區域50N內的鰭部52及淺溝槽隔離(STI)區56上。光阻經圖案化而露出基底50的區域50P，例如PMOS區域。光阻可透過使用旋塗技術形成，且可使用可接受的微影技術進行圖案化。一旦光阻圖案化，便於區域50P內進行n型雜質佈植，且光阻可作為罩幕，以實質上防止n型雜質植入於區域50N，例如NMOS區域。n型雜質可為磷、砷或相似物，植入此區域的濃度等於或小於1018 cm-3 ，例如約在1017 cm-3 至1018 cm-3 之間。在進行佈植之後，去除光阻，例如透過可接受的灰化製程。
在進行區域50P佈植之後，形成光阻於區域50P內的鰭部52及淺溝槽隔離(STI)區56上。光阻經圖案化而露出基底50的區域50N，例如NMOS區域。光阻可透過使用旋塗技術形成，且可使用可接受的微影技術進行圖案化。一旦光阻圖案化，便於區域50N內進行p型雜質佈植，且光阻可作為罩幕，以實質上防止p型雜質植入於區域50P，例如PMOS區域。p型雜質可為硼、BF2 或相似物，植入此區域的濃度等於或小於1018 cm-3 ，例如約在1017 cm-3 至1018 cm-3 之間。在進行佈植之後，去除光阻，例如透過可接受的灰化製程。
在區域50N及區域50P的佈植之後，可進行退火以活化植入的p型及/或n型雜質。在一些實施例中，磊晶鰭部的生長材料可在生長期間進行原位摻雜，這可免除佈植，儘管原位摻雜及佈植摻雜可一起使用。
在第21圖中，形成一虛置介電層60於鰭部52上。虛置介電層60可為氧化矽、氮化矽、其組合或相似物，並且可依可接受的技術進行沉積或熱生長。形成一虛置閘極層62於虛置介電層60上，且形成一罩幕層64於虛置閘極層62上。虛置閘極層62可沉積於虛置介電層60上，然後進行平坦化，例如透過化學機械研磨(CMP)。罩幕層64可沉積於虛置閘極層62上。虛置閘極層62可為導電材料，且可選自一群族，其包括多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。在一實施例中，沉積非晶矽並再結晶以形成多晶矽。虛置閘極層62可透過物理氣相沉積(physical vapor deposition PVD)、化學氣相沉積(CVD)、濺鍍沉積或本領域已知及使用的沉積導電材料的其它技術來進行沉積。虛置閘極層62可由其他材料形成，而這些材料對於隔離區進行的蝕刻具有高蝕刻選擇比。罩幕層64可包括SiN、SiON或相似材料。在此示例中，形成單一虛置閘極層62及單一罩幕層64橫跨區域50N及區域50P。在一些實施例中，可在區域50N及區域50P內形成分開的虛置閘極層，且可在區域50N及區域50P內形成分開的罩幕層。需注意的是所繪示的虛置介電層60僅覆蓋鰭部52，其僅用於說明目的。在一些實施例中，可沉積虛置介電層60，使得虛置介電層60覆蓋淺溝槽隔離(STI)區56，而延伸於虛置閘極層62與淺溝槽隔離(STI)區56之間。
第22A至41B圖繪示出製造實施例的裝置的各種額外步驟。第22A及22B圖繪示出區域50P的特徵部件，第23A及23B圖繪示出區域50N的特徵部件。在第22A至23B圖中，罩幕層64可使用可接受的微影及蝕刻技術進行圖案化以形成多個罩幕74。接著罩幕74的圖案可轉移至虛置閘極層62。在一些實施例中(未圖示)，罩幕74的圖案也可透過可接受的蝕刻技術轉移至虛置介電層60，以形成多個虛置閘極72。虛置閘極72覆蓋對應的鰭部52的通道區58。罩幕74的圖案可用於物理性隔開每一虛置閘極72與相鄰的虛置閘極。虛置閘極72也可具有一長度方向，其實質上垂直於對應的磊晶鰭部52的長度方向。
在第22A至23B圖中，也可在虛置閘極72、罩幕74及/或鰭部52的露出表面上形成閘極密封間隙壁80。進行熱氧化或於進行沉積之後進行異向性蝕刻可形成閘極密封間隙壁80。
在形成閘極密封間隙壁80之後，可進行輕摻雜源極/汲極（LDD）區域（未明確繪示）的佈植。在具有不同裝置類型的實施例中，相似於上述第20圖中所述的佈植，可形成一罩幕(例如，光阻)於區域50N上，同時露出區域50P，且可將適當類型 (例如，n型或p型)雜質植入至區域50P中露出的鰭部52內。然後可去除罩幕。隨後，可形成一罩幕(例如，光阻)於區域50P上，同時露出區域50N，且可將適當類型的雜質植入至區域50N中露出的鰭部52內。然後可去除罩幕。n型雜質可為先前所述的n型雜質中的任何一種，而p型雜質可為先前所述的p型雜質中的任何一種。輕摻雜的源極/汲極區的雜質濃度可約在1015 cm-3 至1016 cm-3 。可使用退火來活化植入的雜質。
第24A及24B圖繪示出區域50P的特徵部件，第25A及25B圖繪示出區域50N的特徵部件。在第24A至25B圖中，沿著虛置閘極72及罩幕74的側壁形成閘極間隙壁86於閘極密封間隙壁80上。閘極間隙壁86可透過順應性沉積絕緣材料並隨後進行異向性蝕刻絕緣材料來形成。閘極間隙壁86的絕緣材料可為氮化矽、SiCN、其組合或相似物。
第26A及26B圖繪示出區域50P的特徵部件，第27A及27B圖繪示出區域50N的特徵部件。在第26A至27B圖中，形成多個磊晶源極/汲極區82於鰭部52內，以在對應的通道區58內施加應力，進而改善效能。磊晶源極/汲極區82形成於鰭部52內，使每個虛置閘極72位於對應的相鄰磊晶源極/汲極區82對之間。在一些實施例中，磊晶源極/汲極區82可延伸進入鰭部52內。在一些實施例中，閘極間隙壁86用於將磊晶源極/汲極區82與虛置閘極72隔開一適當的橫向距離，使磊晶源極/汲極區82不會與後續形成的鰭式場效電晶體(FinFET)的閘極發生短路。
區域50N內的磊晶源極/汲極區82(例如，NMOS區域) 的製作可透過遮蔽區域50P(例如，PMOS區域)並蝕刻區域50N內的鰭部52的源極/汲極區，以在鰭部52內形成凹槽。然後，區域50N內的磊晶源極/汲極電區域82磊晶生長於凹槽內。磊晶源極/汲極區82可包括任何可接受的材料，例如適合於n型鰭式場效電晶體(FinFET)。舉例來說，若鰭部52為矽，則區域50N內的磊晶源極/汲極區82可包括在通道區58內施加拉伸應變的材料，例如矽、SiC、SiCP、SiP或相似材料。區域50N內的磊晶源極/汲極區82可具有自對應的鰭部52的表面凸起的表面，並且可具有刻面(facet)。
區域50P內的磊晶源極/汲極區82(例如，PMOS區域)的製作可透過遮蔽區域50N(例如，NMOS區域)並蝕刻區域50P內的鰭部52的源極/汲極區，以在鰭部52內形成凹槽。然後，在區域50P內的磊晶源極/汲極電區域82磊晶生長於凹槽內。磊晶源極/汲極區82可包括任何可接受的材料，例如適合p型鰭式場效電晶體(FinFET)。舉例來說，區域50P內的磊晶源極/汲極區82可包括SiGe、SiB或相似材料。區域50P內的磊晶源極/汲極區82也可具有自對應的鰭部52的表面凸起的表面，並且可具有刻面。
磊晶源極/汲極區82及/或鰭部52可植入摻雜物以形成源極/汲極區，相似於先前所述形成輕摻雜源極/汲極區的製程，然後進行退火。源極/汲極區可的雜質濃度可約在1019 cm-3 至1021 cm-3 。用於源極/汲極區的n型及/或p型雜質可是為先前所述的任何雜質。在一些實施例中，磊晶源極/汲極區82可於生長期間進行原位摻雜。
以磊晶製程形成磊晶源極/汲極區82於區域50P及區域50N內的結果是在磊晶源極/汲極區的上表面具有刻面(其橫向向外擴展超出鰭部52的側壁)。在一些實施例中，這些刻面導致同一鰭式場效電晶體(FinFET)的相鄰源極/汲極區82合併，如第28A及29A圖所示。在其它實施例中，在完成磊晶製程之後，相鄰的源極/汲極區82維持分開，如第28B及29B圖所示。
第30A及30B圖繪示出區域50P的特徵部件，第31A及31B圖繪示出區域50N的特徵部件。在第30A至31B圖中，沉積一第一層間介電(ILD)層88於第26A至27B圖所示的結構上。第一層間介電(ILD)層88可由介電材料形成，且可透過任何合適的方法沉積，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)或流動式化學氣相沉積 (FCVD)。介電材料可包括磷矽玻璃(Phospho-Silicate Glass, PSG)、硼矽玻璃(Boro-Silicate Glass, BSG)、硼摻雜磷矽玻璃(Boron-Doped Phospho-Silicate Glass, BPSG)、未摻雜的矽玻璃(undoped Silicate Glass, USG)或相似材料。可使用由任何可接受的製程形成的其它絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer, CESL)87位於第一層間介電(ILD)層88與磊晶源極/汲極區82、硬罩幕74及閘極間隙壁86之間。接觸蝕刻停止層(CESL)87可包括與上方第一層間介電(ILD)層88的材料不同的蝕刻速率的介電材料，例如，氮化矽、氧化矽、氮化矽氧化物或相似材料。
第32A及32B圖繪示出區域50P的特徵部件，第33A及33B圖繪示出區域50N的特徵部件。在第32A至33B圖中，可進行一平坦化製程(例如，化學機械研磨(CMP))，以使第一層間介電(ILD)層88的上表面與虛置閘極72的上表面齊平。平坦化製程也可去除虛置閘極72上的罩幕74，以及沿罩幕74的側壁的部分的閘極密封間隙壁80及閘極間隙壁86。在進行平坦化製程之後，虛置閘極72、閘極密封間隙壁80、閘極間隙壁86及第一層間介電(ILD)層88的上表面為齊平的。因此，虛置閘極72的上表面露出於第一層間介電(ILD)層88。
第34A及34B圖繪示出區域50P的特徵部件，而第35A及35B圖繪示出區域50N的特徵部件。在第34A至35B圖中，在蝕刻步驟中去除虛置閘極72，因而形成多個凹槽90。也可去除凹槽90內部分的虛介電層60。在一些實施例中，僅去除虛置閘極72而留下虛置介電層60並經由凹槽90而露出。在一些實施例中，在晶粒的第一區域(例如，核心邏輯區域)內自凹槽90去除虛置介電層60，且在晶粒的第二區域(例如，輸入/輸出區域)內虛置介電層60保留於凹槽90內。在一些實施例中，透過異向性乾蝕刻製程去除虛置閘極72。舉例來說，蝕刻製程可包括乾蝕刻製程，而使用的反應氣體選擇性地蝕刻虛置閘極72而未蝕刻第一層間介電(ILD)層88或閘極間隙壁86。每一凹槽90露出對應的鰭部52的通道區58。每一通道區58位於相鄰的磊晶源極/汲極區82對之間。在去除期間，當對虛置閘極72進行蝕刻時，虛置介電層60可作為蝕刻停止層。然後，可在去除虛置閘極72之後，選擇性去除虛置介電層60。
第36A及36B圖繪示出區域50P的特徵部件，第37A及37B圖繪示出區域50N的特徵部件。在第36A至37B圖中，形成用於取代閘極的閘極介電層92及閘極電極94。第37C圖繪示出第36B及37B圖的區域89的詳細示意圖。閘極介電層92順應性沉積於凹槽90內，例如位於鰭部52的上表面及側壁上，且位於閘極密封間隙壁80/閘極間隙壁86的側壁上。閘極介電層92也可形成於第一層間介電(ILD)層88的上表面上。根據一些實施例，閘極介電層92包括氧化矽、氮化矽或其多層。在一些實施例中，閘極介電層92為高k值介電材料，且在這些實施例中，閘極介電層92的k值可大於約7.0，並可包括金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合的矽酸鹽。閘極介電層92的形成方法可包括分子束沉積(Molecular-Beam Deposition MBD)、ALD、PECVD及相似方法。在部分的虛置介電層60保留於凹槽90內的實施例中，閘極介電層92包括虛置介電層60的材料(例如，SiO)。
閘極電極94分別沉積於閘極介電層92上，並填滿凹槽90的剩餘部分。閘極電極94可為一含金屬材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、其組合，或其多層。舉例來說，雖然第36B及37B圖繪示出一單層閘極電極94，然而閘極電極94可包括第37C圖所示的任意數量的襯層94A、任意數量的功函數層94B以及一填充材料94C。在填入閘極電極94之後，可進行一平坦化製程(例如，化學機械研磨(CMP))，以去除閘極介電層92及閘極電極94的材料的多餘部分，這些多餘部分位於第一層間介電(ILD)層88的上表面之上。閘極電極94的材料及閘極介電層92的餘留部分形成最終的鰭式場效電晶體(FinFET)的取代閘極。閘極電極94及閘極介電層92可統稱為“閘極堆疊”。閘極及閘極堆疊可沿著鰭部52的通道區58的側壁延伸。
區域50N及區域50P內的閘極介電層92的製作可同時發生，使得每一區域內的閘極介電層 92由相同的材料形成，而閘極電極94的製作也可同時發生，使得每一區域內的閘極電極94由相同的材料形成。在一些實施例中，每一區域內的閘極介電層92可透過不同的製程形成，使得閘極介電層92可為不同的材料，及/或每一區域內的閘極電極94可透過不同的製程形成，使得閘極電極94可為不同的材料。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及露出適當的區域。
第38A及38B圖繪示出區域50P的特徵部件，第39A及39B圖繪示出區域50N的特徵部件。在第38A至39B圖中，第二層間介電(ILD)層108沉積於第一層間介電(ILD)層88上。在一實施例中，第二層間介電(ILD)層108為流動式CVD方法形成的可流動薄膜。在一些實施例中，第二層間介電(ILD)層108由介電材料形成，例如磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼摻雜磷矽玻璃(BPSG)、未摻雜的矽玻璃(USG)或相似物，且可透過任何合適的方法進行沉積，例如化學氣相沉積 (CVD)及電漿增強化學氣相沉積(PECVD)。
第40A及40B圖繪示出區域50P的特徵部件，第41A及41B圖繪示出區域50N的特徵部件。在第40A至41B圖中，根據一些實施例，形成閘極接點110及源極/汲極接點112穿過第二層間介電(ILD)層108及第一層間介電(ILD)層88。形成用於源極/汲極接點112的開口穿過第一及第二層間介電(ILD)層88及108，且形成用於閘極接點110的開口透過第二層間介電(ILD)層108形成。這些開口可使用可接受的微影及蝕刻技術形成。形成一襯層(例如，一擴散阻障層、一黏著層或相似物)以及一導電材料於這些開口內。襯層可包括鈦、氮化鈦、鉭、氮化鉭或相似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或相似材料。可進行一平坦化製程(例如，化學機械研磨(CMP))，以自第二層間介電(ILD)層108的表面去除多餘的材料。餘留的襯層及導電材料形成位於開口內的源極/汲極接點112及閘接點110。可進行一退火製程，以在磊晶源極/汲極區82與源極/汲極接點112之間的界面形成矽化物。源極/汲極接點112與磊晶源極/汲極電區82物理性及電性連接，而閘極接點110與閘極電極106物理性及電性連接。源極/汲極區接點112及閘極接點110可在不同的製程中形成，或者可在相同的製程中形成。儘管所繪示為形成於相同的剖面，然而應可理解的是源極/汲極接點112及閘極接點110中的每一者可形成於不同的剖面，這可避免這些接點發生短路。
本揭露的實施例具有一些有利的特徵。使用清潔製程步驟並接著進行高溫磊晶製程而在p型鰭式場效電晶體(PFET)內形成完全應變通道，能夠得到減少半導體鰭部內的蝕刻凹槽的表面損害並減少雜質的結果。如此一來，可減少形成於蝕刻凹槽內的磊晶層中差排缺陷的數量。本揭露的第一實施例可允許p型鰭式場效電晶體(PFET)中形成的完全應變通道具有的差排缺陷密度低於103 cm-2 ，同時本揭露的第二實施例可允許p型鰭式場效電晶體(PFET)中形成的完全應變通道具有的差排缺陷密度低於50 cm-2 。 另外，裝置漏電流減少，可提高裝置可靠度並降低效能退化的風險。
根據一個實施例，一種半導體裝置之製造方法包括：形成一摻雜區於一基底的一頂部；形成一第一磊晶層於基底上；形成一凹槽於第一磊晶層內，凹槽對準於摻雜區；於凹槽內進行一表面清潔處理，表面清潔處理包括：氧化凹槽的多個表面，以形成氧化層於凹槽內；以及自凹槽的表面去除氧化層；以及形成一第二磊晶層於凹槽內。在一實施例中，形成凹槽包括蝕刻第一磊晶層。在一實施例中，進行表面清潔處理更包括：將凹槽的表面與一電漿接觸；以及自凹槽的表面去除多個污染物。在一實施例中，將凹槽的表面與電漿接觸降低了凹槽的表面的表面粗糙度。在一實施例中，自凹槽的表面去除污染物包括一濕式製程，其將凹槽的表面與硫酸(H2 SO4 )、過氧化氫(H2 O2 )、氫氧化銨(NH4 OH)或其組合接觸。在一實施例中，氧化凹槽的表面包括將凹槽的表面與包括臭氧(O3 )的一製程氣體接觸。在一實施例中，去除氧化層包括使用稀釋氫氟酸(dHF)的一濕式蝕刻製程。在一實施例中，第一磊晶層包括一第一材料，第二磊晶層包括一第二材料，其中第一材料具有不同於第二材料的晶格常數。
根據另一實施例，一種半導體裝置之製造方法包括：形成一第一摻雜區及一第二摻雜區於一基底的一頂部內；生長一第一磊晶層於第一摻雜區及第二摻雜區上；蝕刻第一磊晶層，以形成一凹槽，其中凹槽對準於第一摻雜區；於凹槽內進行一表面清潔處理，表面清潔處理包括：平滑凹槽的多個表面；使用一濕式清潔處理自凹槽的表面去除多個顆粒；以及自凹槽內去除第一磊晶層的多個部分，其中自凹槽內去除第一磊晶層的上述部分包括：形成氧化層於凹槽內的第一磊晶層的上述部分內；以及蝕刻氧化層；沉積一種子層於凹槽內；以及生長一第二磊晶層於凹槽內及種子層上。在一實施例中，第一摻雜區及第二摻雜區為相反摻雜型。在一實施例中，平滑凹槽的表面包括對凹槽的表面進行一電漿灰化製程。在一實施例中，電漿灰化製程使用含氯電漿。在一實施例中，上述方法更包括：形成一第一鰭部，其中第一鰭部包括由第一摻雜區形成的一第一部分、由第一磊晶層形成的一第二部分及由第二磊晶層形成的一第三部分；以及形成一第二鰭部，其中第二鰭部包括由第二摻雜區形成的一第四部分及由第一磊晶層形成的一第五部分。在一實施例中，形成種子層包括一沉積溫度，其在600°C至750°C的範圍。在一實施例中，生長第二磊晶層包括一生長溫度，其在550°C至700°C的範圍。在一實施例中，種子層的一沉積溫度高於第二磊晶層的一生長溫度。
又根據另一實施例，一種半導體裝置之製造方法包括：蝕刻一第一半導體層，以形成一凹槽，其中上述蝕刻損壞第一半導體層的多個部分，凹槽露出第一半導體層的損壞部分；於凹槽內進行一表面清潔處理，表面清潔處理包括：將凹槽的多個表面與一電漿接觸，其中電漿包括氯氣；形成氧化層於第一半導體層的上述損壞部分內；以及去除氧化層；形成一種子層於凹槽內；以及形成一第二半導體層於凹槽內。在一實施例中，上述方法更包括：形成一n型摻雜區於基底內；以及沉積第一半導體層於n型摻雜區上。在一實施例中，種子層包括矽、碳摻雜矽、矽鍺或其組合。在一實施例中，形成氧化層包括一乾式製程，其將凹槽的表面與包括臭氧(O3 )的一製程氣體接觸，且去除氧化層包括一濕式製程，其使用稀釋氫氟酸(dHF)蝕刻氧化層。
以上概略說明瞭本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
50:基底 50N,50P,89,540:區域 51:分割線 52:鰭部 54:絕緣材料 56:淺溝槽隔離(STI)區 58:通道區 60:虛置介電層 62:虛置閘極層 64:罩幕層 72:虛置閘極 74:罩幕 80:閘極密封間隙壁 82:磊晶源極/汲極區 86:閘極間隙壁 87:接觸蝕刻停止層(CESL) 88:第一層間介電(ILD)層 90,500:凹槽 92:閘極介電層 94:閘極電極 94A:襯層 94B:功函數層 94C:填充材料 108:第二層間介電(ILD)層 110:閘極接點 112:源極/汲極接點 210,820,830:介電層 300,360:光阻層 310,350:開口 320:n型區 400:p型區 410,810:半導體層 420:蓋層 440:氧化層 460:種子層 510:半導體區域 610:第一清潔 614:第二清潔 620:第三清潔 630,650:第四清潔 700:磊晶層 800:堆疊 900,910:鰭部結構 920:介電襯層 H1:高度 W1:寬度
第1圖繪示出根據一些實施例之一示例的鰭式場效電晶體(FinFET)立體示意圖。 第2、3、4、5、6、7、8、9、10A、10B、12、13、14、15、16、17、18、19、20、21、22A、22B、23A、23B、24A、24B、25A、25B、26A、26B、27A、27B、28A、28B、29A、29B、30A、30B、31A、31B、32A、32B、33A、33B、34A、34B、35A、35B、36A、36B、37A、37B、37C、38A、38B、39A、39B、40A、40B、41A及41B圖繪示出根據一些實施例之製造鰭式場效電晶體(FinFET)的中間階段剖面示意圖。 第11圖繪示出根據其他一些實施例之製造鰭式場效電晶體(FinFET)的中間階段剖面示意圖。
無
50:基底
320:n型區
400:p型區
410:半導體層
510:半導體區域
700:磊晶層

Claims (20)

  1. 一種半導體裝置之製造方法，包括： 形成一摻雜區於一基底的一頂部； 形成一第一磊晶層於該基底上； 形成一凹槽於該第一磊晶層內，該凹槽對準於該摻雜區； 於該凹槽內進行一表面清潔處理，該表面清潔處理包括： 氧化該凹槽的多個表面，以形成氧化層於該凹槽內；以及自該凹槽的該等表面去除該氧化層；以及 形成一第二磊晶層於該凹槽內。
  2. 如請求項1之半導體裝置之製造方法，其中形成該凹槽包括蝕刻該第一磊晶層。
  3. 如請求項1之半導體裝置之製造方法，其中進行該表面清潔處理更包括： 將該凹槽的多個表面與一電漿接觸；以及 自該凹槽的該等表面去除污染物。
  4. 如請求項3之半導體裝置之製造方法，其中將該凹槽的該等表面與該電漿接觸降低了該凹槽的該等表面的一表面粗糙度。
  5. 如請求項3之半導體裝置之製造方法，其中自該凹槽的該等表面去除該等污染物包括一濕式製程，其將該凹槽的該等表面與硫酸、過氧化氫、氫氧化銨或其組合接觸。
  6. 如請求項1之半導體裝置之製造方法，其中氧化該凹槽的該等表面包括將該凹槽的該等表面與包括臭氧的一製程氣體接觸。
  7. 如請求項1之半導體裝置之製造方法，其中去除該氧化層包括使用稀釋氫氟酸的一濕式蝕刻製程。
  8. 如請求項1之半導體裝置之製造方法，其中該第一磊晶層包括一第一材料，該第二磊晶層包括一第二材料，其中該第一材料具有不同於該第二材料的晶格常數。
  9. 一種半導體裝置之製造方法，包括： 形成一第一摻雜區及一第二摻雜區於一基底的一頂部內； 生長一第一磊晶層於該第一摻雜區及該第二摻雜區上； 蝕刻該第一磊晶層，以形成一凹槽，其中該凹槽對準於該第一摻雜區； 於該凹槽內進行一表面清潔處理，該表面清潔處理包括： 平滑該凹槽的多個表面； 使用一濕式清潔處理自該凹槽的該等表面去除多個顆粒；以及 自該凹槽內去除該第一磊晶層的多個部分，其中自該凹槽內去除該第一磊晶層的該等部分包括： 形成氧化層於該凹槽內的該第一磊晶層的該等部分內；以及 蝕刻該氧化層； 沉積一種子層於該凹槽內；以及 生長一第二磊晶層於該凹槽內及該種子層上。
  10. 如請求項9之半導體裝置之製造方法，其中該第一摻雜區及該第二摻雜區為相反摻雜型。
  11. 如請求項9之半導體裝置之製造方法，其中平滑該凹槽的該等表面包括對該凹槽的該等表面進行一電漿灰化製程。
  12. 如請求項11之半導體裝置之製造方法，其中該電漿灰化製程使用含氯電漿。
  13. 如請求項9之半導體裝置之製造方法，更包括： 形成一第一鰭部，其中該第一鰭部包括由該第一摻雜區形成的一第一部分、由該第一磊晶層形成的一第二部分及由該第二磊晶層形成的一第三部分；以及 形成一第二鰭部，其中該第二鰭部包括由該第二摻雜區形成的一第四部分及由該第一磊晶層形成的一第五部分。
  14. 如請求項9之半導體裝置之製造方法，其中形成該種子層包括一沉積溫度，其在600°C至750°C的範圍。
  15. 如請求項9之半導體裝置之製造方法，其中生長該第二磊晶層包括一生長溫度，其在550°C至700°C的範圍。
  16. 如請求項9之半導體裝置之製造方法，其中該種子層的一沉積溫度高於該第二磊晶層的一生長溫度。
  17. 一種半導體裝置之製造方法，包括： 蝕刻一第一半導體層，以形成一凹槽，其中該蝕刻損壞該第一半導體層的多個部分，該凹槽露出該第一半導體層的該等損壞部分； 於該凹槽內進行一表面清潔處理，該表面清潔處理包括： 將該凹槽的多個表面與一電漿接觸，其中該電漿包括氯氣； 形成氧化層於該第一半導體層的該等損壞部分內；以及 去除該氧化層； 形成一種子層於該凹槽內；以及 形成一第二半導體層於該凹槽內。
  18. 如請求項17之半導體裝置之製造方法，更包括： 形成一n型摻雜區於該基底內；以及 沉積該第一半導體層於該n型摻雜區上。
  19. 如請求項17之半導體裝置之製造方法，其中該種子層包括矽、碳摻雜矽、矽鍺或其組合。
  20. 如請求項17之半導體裝置之製造方法，其中形成該氧化層包括一乾式製程，其將該凹槽的該等表面與包括臭氧的一製程氣體接觸，且去除該氧化層包括一濕式製程，其使用稀釋氫氟酸蝕刻該氧化層。
TW110103993A 2020-02-19 2021-02-03 半導體裝置之製造方法 TWI759094B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202062978756P 2020-02-19 2020-02-19
US62/978,756 2020-02-19
US17/021,640 2020-09-15
US17/021,640 US11316030B2 (en) 2020-02-19 2020-09-15 Fin field-effect transistor device and method

Publications (2)

Publication Number Publication Date
TW202133227A true TW202133227A (zh) 2021-09-01
TWI759094B TWI759094B (zh) 2022-03-21

Family

ID=77272821

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110103993A TWI759094B (zh) 2020-02-19 2021-02-03 半導體裝置之製造方法

Country Status (3)

Country Link
US (2) US11316030B2 (zh)
CN (1) CN113284803B (zh)
TW (1) TWI759094B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11316030B2 (en) * 2020-02-19 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902009B2 (en) * 2008-12-11 2011-03-08 Intel Corporation Graded high germanium compound films for strained semiconductor devices
KR101703096B1 (ko) 2010-09-02 2017-02-07 삼성전자 주식회사 반도체 장치의 제조방법
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
KR102171023B1 (ko) * 2014-07-21 2020-10-29 삼성전자주식회사 반도체 소자 제조방법
KR102219678B1 (ko) * 2014-08-12 2021-02-25 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN105762106B (zh) 2014-12-18 2021-02-19 联华电子股份有限公司 半导体装置及其制作工艺
US9711535B2 (en) * 2015-03-13 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming FinFET channel
CN106298779B (zh) * 2015-05-21 2019-12-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN106558551B (zh) * 2015-09-25 2019-09-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
US9929159B2 (en) * 2016-02-25 2018-03-27 Globalfoundries Inc. Method, apparatus, and system having super steep retrograde well with silicon and silicon germanium fins
US10872980B2 (en) * 2017-04-25 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102017126435B4 (de) 2017-08-31 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-feldeffekttransistorvorrichtung und verfahren
US10535736B2 (en) 2017-09-28 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Fully strained channel
CN109872953B (zh) * 2017-12-04 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11296225B2 (en) * 2018-06-29 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US11316030B2 (en) * 2020-02-19 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method

Also Published As

Publication number Publication date
CN113284803A (zh) 2021-08-20
US11616133B2 (en) 2023-03-28
CN113284803B (zh) 2024-08-30
US11316030B2 (en) 2022-04-26
TWI759094B (zh) 2022-03-21
US20220262926A1 (en) 2022-08-18
US20210257479A1 (en) 2021-08-19

Similar Documents

Publication Publication Date Title
US10269649B2 (en) Wrap-around contact on FinFET
CN110838487B (zh) 半导体器件及方法
TWI677983B (zh) 半導體裝置及其形成方法
TWI707477B (zh) 半導體裝置及其製造方法
KR102045357B1 (ko) 랩-어라운드형 에피택셜 구조 및 방법
TWI725557B (zh) 半導體裝置的製造方法
US11855213B2 (en) FinFET device and method of forming same
TW202016999A (zh) 半導體裝置及其製造方法
TW202147433A (zh) 半導體裝置及其形成方法
KR102271590B1 (ko) 반도체 디바이스 제조 방법 및 반도체 디바이스
TW202109885A (zh) 半導體裝置
TW202145318A (zh) 半導體裝置結構及其製造方法
US11616133B2 (en) Fin field-effect transistor device and method
TW202143338A (zh) 半導體裝置的製造方法
TW202109623A (zh) 形成半導體裝置的方法
KR20210148793A (ko) 반도체 소자 및 그 형성 방법
TWI776376B (zh) 半導體裝置及其形成方法
TW202303984A (zh) 半導體裝置及其製造方法
TW202203304A (zh) 半導體裝置的製造方法
TW202217985A (zh) 形成半導體元件的方法
TW202230606A (zh) 半導體裝置
CN113257741A (zh) 半导体元件及其形成方法
TWI845103B (zh) 半導體裝置結構之形成方法
TWI758149B (zh) 鰭式場效電晶體裝置及其形成方法
US20240087947A1 (en) Semiconductor device and method of manufacturing